KR20220163794A - 듀티 포인트 검출 회로 및 이의 동작 방법 - Google Patents

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Abstract

본 개시의 일실시예에 따른 듀티 포인트 검출 회로는 입력 신호와 피드백된 출력 신호의 듀티 비에 따라 크기가 결정되는 비교 대상 신호를 생성하는 전하 펌프, 기준 신호 및 상기 비교 대상 신호의 비교 결과에 기초하여 비교 결과 신호를 생성하는 비교기, 및 상기 입력 신호 및 상기 비교 결과 신호에 기초하여 상기 출력 신호를 생성하고, 상기 입력 신호의 듀티에 대한 일정 비율에 대응되는 듀티 포인트를 검출하는 제어 회로를 포함할 수 있다.

Description

듀티 포인트 검출 회로 및 이의 동작 방법{DUTY POINT DETECTION CIRCUIT AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 듀티 포인트 검출 회로 및 이의 동작 방법에 관한 것으로, 구체적으로 살펴보면 입력 신호의 듀티에 대한 일정 비율의 듀티 포인트를 검출하는 회로에 관한 발명이다.
최근 스마트 폰이나 태블릿 PC 등과 같은 모바일 기기들의 효율적인 전력 관리에 대한 요구 증가로 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)가 중요한 이슈로 떠오르고 있다. 특히 모바일 기기들의 소비 전력을 최소화하고 효율을 증대시키는 것이 전력 관리 집적 회로의 관건이 되고 있다. 구동 전압이 높고 전력 효율이 높은 전원을 제공할 수 있는 펄스 폭 변조(Pulse Width Modulation: PWM) DC(Direct Current)-DC 변환기와 같은 스위칭 레귤레이터들이 전력 관리 집적 회로에 사용되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 입력 신호의 듀티에 대한 일정 비율의 듀티 포인트를 검출하는 회로를 제공하는 데에 있다.
본 개시의 일실시예에 따른 듀티 포인트 검출 회로는 입력 신호와 피드백된 출력 신호의 듀티 비에 따라 크기가 결정되는 비교 대상 신호를 생성하는 전하 펌프, 기준 신호 및 상기 비교 대상 신호의 비교 결과에 기초하여 비교 결과 신호를 생성하는 비교기, 및 상기 입력 신호 및 상기 비교 결과 신호에 기초하여 상기 출력 신호를 생성하고, 상기 입력 신호의 듀티에 대한 일정 비율에 대응되는 듀티 포인트를 검출하는 제어 회로를 포함할 수 있다.
아울러, 일실시예에 따른 듀티 조절 회로는 입력 신호와 피드백된 출력 신호에 기초하여 비교 대상 신호를 생성하는 전하 펌프, 상기 입력 신호에 기초하여 기준 신호를 생성하는 기준 신호 생성 회로, 상기 비교 대상 신호 및 상기 기준 신호의 비교 결과에 기초하여 래치 리셋 신호를 생성하는 비교기, 및 상기 래치 리셋 신호 및 상기 입력 신호에 기초하여 상기 입력 신호에 대한 일정 비율의 듀티를 갖는 출력 신호를 생성하는 래치 회로를 포함할 수 있다.
또한 일실시예에 따른 입력 신호에 대한 듀티 포인트를 검출하는 회로의 동작 방법은 상기 입력 신호 및 상기 회로로부터 피드백된 출력 신호를 수신하는 단계, 상기 입력 신호와 상기 피드백된 출력 신호의 듀티 비에 따라 크기가 결정되는 비교 대상 신호를 생성하는 단계, 기준 신호 및 상기 비교 대상 신호의 비교 결과에 기초하여 비교 결과 신호를 생성하는 단계, 상기 입력 신호 및 상기 비교 결과 신호에 기초하여 상기 입력 신호에 대한 일정 비율의 듀티를 갖는 출력 신호를 생성하는 단계, 및 상기 입력 신호 및 상기 출력 신호에 기초하여 상기 입력 신호의 듀티에 대한 일정 비율에 대응되는 듀티 포인트를 검출하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 듀티 포인트 검출 회로는 입력 신호의 듀티에 대해 일정 비율의 듀티를 갖는 출력 신호를 출력하고, 출력 신호를 피드백함으로써 정확하게 입력 신호에 대한 일정 비율의 듀티 포인트를 검출할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 일실시예에 따른 듀티 포인트 검출 회로를 도시한 도면이다.
도 2는 일실시예에 따른 전하 펌프를 도시한 도면이다.
도 3은 일실시예에 따른 기준 신호 생성 회로 및 비교기를 도시한 도면이다.
도 4는 일실시예에 따른 래치 회로를 도시한 도면이다.
도 5는 일실시예에 따라 출력 신호의 듀티가 입력 신호의 듀티에 대한 일정 비율로 조절되는 실시예를 도시한 도면이다.
도 6은 일실시예에 따라 출력 신호의 듀티가 조절되어 안정된 출력 신호를 생성하는 실시예를 도시한 도면이다.
도 7은 도 5와 다른 실시예에 따라 소스 전류 및 드레인 전류의 비율에 기초하여 일정 비율이 조절되는 실시예를 도시한 도면이다.
도 8은 본 개시의 일실시예에 따른 듀티 조절 회로가 듀티가 조절된 출력 신호를 생성하는 방법을 도시한 흐름도이다.
도 9는 일실시예에 따라 비교 대상 신호를 결정하는 방법을 도시한 흐름도이다.
도 10은 일실시예에 따른 전력 관리 집적 회로를 도시한 흐름도이다.
도 11은 일실시예에 따른 PWM 컨트롤러, 벅 컨버터, 및 센싱 회로를 도시한 회로도이다.
도 12는 일실시예에 따른 PWM 컨트롤러, 부스트 컨버터, 및 센싱 회로를 도시한 회로도이다.
Figure pat00001
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일실시예에 따른 듀티 포인트 검출 회로(10)를 도시한 도면이다.
도 1을 참조하면, 본 개시의 듀티 포인트 검출 회로(10)는 전하 펌프(100), 기준 신호(REF) 생성 회로(200), 비교기(300), 및 제어 회로(400)를 포함할 수 있다. 본 개시의 실시예에 따른 듀티 포인트는 듀티 포인트 검출 회로(10)에 입력되는 입력 신호(IN)의 듀티에 대한 일정 비율에 대응되는 시점을 의미할 수 있다. 예시적으로, 듀티 포인트는 로직 하이 레벨 및 로직 로우 레벨이 주기적으로 반복되는 입력 신호(IN)의 특정 로직 레벨이 지속되는 구간에 대한 일정 비율에 대응되는 시점일 수 있다.
전하 펌프(100)는 입력 신호(IN)와 듀티 포인트 검출 회로(10)로부터 피드백되는 출력 신호(OUT)를 수신할 수 있고, 입력 신호(IN) 및 출력 신호(OUT)에 기초하여 비교 대상 신호(CMP_TG)를 출력할 수 있다. 전하 펌프(100)로 입력되는 입력 신호(IN)는 스위칭 레귤레이터에 입력되는 스위칭 신호일 수 있다. 예시적으로, 전하 펌프(100)는 입력 신호(IN) 및 출력 신호(OUT)의 듀티에 따라 비교 대상 신호(CMP_TG)의 크기를 결정할 수 있다. 전하 펌프(100)가 비교 대상 신호(CMP_TG)의 크기를 결정하는 방법은 도 2를 통해 후술하도록 한다.
기준 신호(REF) 생성 회로(200)는 입력 신호(IN)에 대한 반전 신호를 수신함으로써 입력 신호(IN)와 동기화되는 기준 신호(REF)를 출력할 수 있다. 기준 신호(REF)는 입력 신호(IN)의 듀티와 대응되는 주기를 갖는 신호일 수 있고, 예시적으로 삼각파(sawtooth) 신호일 수 있다. 그러나, 본 개시의 실시예의 기준 신호(REF)는 이에 국한되지 않고, 주기적으로 변동되는 신호를 포함할 수 있다.
비교기(300)는 전하 펌프(100)로부터 비교 대상 신호(CMP_TG)를 수신하고, 기준 신호(REF) 생성 회로(200)로부터 기준 신호(REF)를 수신함으로써 비교 결과 신호(CMP_RS)를 출력할 수 있다. 비교기(300)는 비교 대상 신호(CMP_TG)와 기준 신호(REF)의 비교 결과에 따라 비교 결과 신호(CMP_RS)의 로직 레벨을 결정할 수 있다. 이하에서, 비교 결과 신호(CMP_RS)는 비교기(300)의 비교 결과에 따라 생성되는 신호로서, 래치 회로의 리셋 신호로 입력되는 래치 리셋 신호라고 지칭될 수도 있다. 일실시예에 따른 기준 신호(REF) 생성 회로(200)와 비교기(300)의 동작 방법은 도 3을 통해 후술하도록 한다.
제어 회로(400)는 비교 결과 신호(CMP_RS)와 입력 신호(IN)에 기초하여 출력 신호(OUT)를 생성할 수 있고, 출력 신호(OUT) 및/또는 비교 결과 신호(CMP_RS)에 기초하여 듀티 포인트를 검출 결과(DET)로 검출할 수 있다. 예시적으로, 제어 회로(400)는 입력 신호(IN)가 로직 하이 레벨을 유지하는 구간에서 출력 신호(OUT) 및/또는 비교 결과 신호(CMP_RS)의 로직 레벨이 천이되는 시점을 듀티 포인트로 검출할 수 있다.
본 개시의 실시예에 따른 듀티 포인트 검출 회로(10)는 출력 신호(OUT)를 다시 전하 펌프(100)로 피드백함으로써 출력 신호(OUT)와 입력 신호(IN)의 듀티 비율을 일정하게 유지할 수 있도록 제어할 수 있다. 이에 따라, 듀티 포인트 검출 회로(10)는 정확하게 입력 신호(IN)의 듀티에 대해 일정 비율에 대응되는 듀티 포인트를 정확하게 검출할 수 있다.
도 2는 일실시예에 따른 전하 펌프(100)를 도시한 도면이다.
도 2를 참조하면, 본 개시의 실시예에 따른 전하 펌프(100)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제1 커패시터(C1), 소스 전류(Is)를 생성하는 소스 전류(Is)원, 및 드레인 전류(Id)를 생성하는 드레인 전류(Id)원을 포함할 수 있다. 일실시예에 따른 제1 트랜지스터(M1)는 PMOS 트랜지스터일 수 있고, 입력 신호(IN)의 로직 레벨이 반전된 반전 입력 신호(INb)의 로직 레벨에 따라 활성화 여부가 결정될 수 있다. 아울러, 제2 트랜지스터(M2)는 NMOS 트랜지스터일 수 있고, 피드백된 출력 신호(OUT)의 로직 레벨에 따라 활성화 여부가 결정될 수 있다.
일실시예에 따르면, 입력 신호(IN)가 로직 하이 레벨인 경우 소스 전류(Is)는 제1 노드(N1)로 인가될 수 있고, 소스 전류(Is)에 의해 제1 커패시터(C1)의 전하량은 증가할 수 있다. 이에 반해, 출력 신호(OUT)가 로직 하이 레벨인 경우 드레인 전류(Id)는 제1 노드(N1)로부터 그라운드 노드로 흐를 수 있고, 드레인 전류(Id)에 의해 제1 커패시터(C1)의 전하량이 감소할 수 있다. 즉, 입력 신호(IN)의 로직 레벨이 하이인 시간 구간이 길어지면 제1 커패시터(C1)에 축적되는 전하량이 많아질 수 있고, 출력 신호(OUT)의 로직 레벨이 하이인 시간 구간이 길어지면 제1 커패시터(C1)로부터 방전되는 전하량이 많아질 수 있다.
본 개시의 실시예에 따르면 제1 커패시터(C1)에 축적되는 전하량은 소스 전류(Is)의 크기 및 입력 신호(IN)가 로직 하이인 시간 구간의 길이에 따라 결정될 수 있으며, 다음 수학식 1과 같이 정의될 수 있다.
[수학식 1]
Figure pat00002
여기에서, Q1은 축적되는 전하량일 수 있고, D1은 입력 신호(IN)가 로직 하이인 시간 구간을 의미할 수 있다.
이에 반해, 제1 커패시터(C1)로부터 방전되는 전하량은 드레인 전류(Id)의 크기 및 출력 신호(OUT)가 로직 하이인 시간 구간의 길이에 따라 결정될 수 있으며, 다음 수학식 2와 같이 정의될 수 있다.
[수학식 2]
Figure pat00003
여기에서, Q2는 방전되는 전하량일 수 있고, D2는 출력 신호(OUT)가 로직 하이인 시간 구간을 의미할 수 있다.
제1 노드(N1)의 전압 레벨은 제1 커패시터(C1)에 축적된 전하량에 비례할 수 있다. 따라서, 비교 대상 신호(CMP_TG)의 전압 레벨은 소스 전류(Is)의 크기가 커지고, 입력 신호(IN)가 로직 하이 레벨인 시간 구간이 길어질수록 커지나, 드레인 전류(Id)의 크기가 커지고, 출력 신호(OUT)가 로직 하이 레벨인 시간 구간이 길어질수록 작아질 수 있다.
본 개시의 실시예에 따르면, 듀티 포인트 검출 회로(10)는 소스 전류(Is)와 드레인 전류(Id)의 크기 비율에 따라 비교 대상 신호(CMP_TG)의 전압 레벨을 결정할 수 있고, 비교 대상 신호(CMP_TG)의 전압 레벨에 따라 입력 신호(IN)와 피드백되는 출력 신호(OUT)의 듀티 비율이 계속하여 조절될 수 있다. 즉, 본 개시의 입력 신호(IN)와 출력 신호(OUT)의 듀티 비율은 소스 전류(Is) 및 드레인 전류(Id)의 크기 비율에 따라 결정될 수 있다.
도 3은 일실시예에 따른 기준 신호(REF) 생성 회로(200) 및 비교기(300)를 도시한 도면이다.
도 3을 참조하면, 기준 신호(REF) 생성 회로(200)는 제1 전류원(I1), 제2 전류원(I2), 제2 커패시터(C2), 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)를 포함할 수 있다. 제3 트랜지스터(M3)는 반전 입력 신호(INb)의 로직 레벨에 따라 활성화 여부가 결정될 수 있고, 제3 트랜지스터(M3)가 활성화된 경우 제2 커패시터(C2)의 전하는 방전되며, 제3 트랜지스터(M3)가 비활성화된 경우 제2 커패시터(C2)의 전하는 충전될 수 있다. 따라서, 기준 신호(REF) 생성 회로(200)는 입력 신호(IN)가 로직 하이 레벨을 갖는 동안 일정한 기울기로 증가하는 기준 신호(REF)를 생성하며, 입력 신호(IN)가 로직 로우 레벨을 갖는 동안은 그라운드 레벨을 갖는 기준 신호(REF)를 생성할 수 있다.
본 개시의 실시예에 따른 기준 신호(REF) 생성 회로(200)는 도 3에 도시된 구성들을 포함하는 삼각파 신호를 생성하는 회로일 수 있으나, 회로의 구성들은 이에 국한되지 않고 삼각파 신호를 생성할 수 있는 모든 종류의 회로들을 포함할 수 있다.
비교기(300)는 기준 신호(REF) 및 비교 대상 신호(CMP_TG)의 전압 레벨들을 비교하고, 비교 결과에 따라 비교 결과 신호(CMP_RS)의 로직 레벨을 결정할 수 있다. 예시적으로, 기준 신호(REF)가 비교 대상 신호(CMP_TG)의 전압 레벨보다 큰 경우 비교기(300)는 로직 하이 레벨의 비교 결과 신호(CMP_RS)를 생성할 수 있고, 기준 신호(REF)가 비교 대상 신호(CMP_TG)의 전압 레벨보다 작은 경우 비교기(300)는 로직 로우 레벨의 비교 결과 신호(CMP_RS)를 생성할 수 있다.
도 4는 일실시예에 따른 래치 회로를 도시한 도면이다.
도 1의 제어 회로(400)는 래치 회로를 포함할 수 있으며, 래치 회로는 제1 NOR 게이트(410) 및 제2 NOR 게이트(420)를 포함할 수 있다. 래치 회로는 입력 신호(IN)와 비교 결과 신호(CMP_RS)를 수신할 수 있고, 입력 신호(IN) 및 비교 결과 신호(CMP_RS)에 대한 연산을 수행함으로써 출력 신호(OUT)를 생성할 수 있다.
래치 회로는 비교 결과 신호(CMP_RS)가 로직 하이 레벨이고, 입력 신호(IN)가 로직 로우 레벨인 경우 로직 로우 레벨의 출력 신호(OUT)를 생성할 수 있고, 입력 신호(IN)가 로직 하이 레벨이고, 비교 결과 신호(CMP_RS)가 로직 로우 레벨인 경우 로직 하이 레벨의 출력 신호(OUT)를 생성할 수 있다.
일실시예에 따르면, 래치 회로는 입력 신호(IN)와 같은 주기를 가지면서 입력 신호(IN)의 듀티에 대해 일정 비율만큼의 듀티를 갖는 출력 신호(OUT)를 생성할 수 있다. 제어 회로(400)는 입력 신호(IN)와 출력 신호(OUT)를 비교함으로써 입력 신호(IN) 듀티의 일정 비율에 대응되는 듀티 포인트를 검출할 수 있다.
예시적으로, 소스 전류(Is)의 크기가 드레인 전류(Id) 크기의 50%인 경우, 래치 회로는 입력 신호(IN) 듀티의 50%의 듀티를 갖는 출력 신호(OUT)를 생성할 수 있고, 제어 회로(400)는 입력 신호(IN)와 출력 신호(OUT)를 비교함으로써 입력 신호(IN)가 로직 하이 레벨을 갖는 시간 구간 중 절반에 대응되는 시점을 검출할 수 있다.
이하 도 5 내지 도 7에서는 각 회로의 연산 결과에 따라 입력 신호(IN)에 대해 미리 정해진 듀티 비율을 갖는 출력 신호(OUT)를 생성하는 방법을 설명하도록 한다.
도 5는 일실시예에 따라 출력 신호(OUT)의 듀티가 입력 신호(IN)의 듀티에 대한 일정 비율로 조절되는 실시예를 도시한 도면이다.
도 5를 참조하면, 도 2의 제1 커패시터(C1)에 저장된 전하량은 비교 대상 신호(CMP_TG)에 비례하므로, 제1 커패시터(C1)의 전하가 방출되는 경우 비교 대상 신호(CMP_TG)가 감소하게 되고, 이에 따라 출력 신호(OUT)의 듀티가 조절될 수 있다.
도 2 및 도 5를 참조하면, 제1 시간 구간(T1) 중 입력 신호(IN)가 로직 하이 레벨인 제1_1 듀티 구간(D1_1)에서 소스 전류(Is)를 출력하는 소스 전류(Is)원은 제1 노드(N1)와 연결될 수 있고, 소스 전류(Is)의 크기에 제1_1 듀티 구간(D1_1)의 시간을 곱한 크기의 전하는 제1 커패시터(C1)에 저장될 수 있다.
이에 반해, 제1 시간 구간(T1) 중 출력 신호(OUT)가 로직 하이 레벨인 제2_1 듀티 구간(D2_1)에서 드레인 전류(Id)를 출력하는 드레인 전류(Id)원은 제1 노드(N1)와 연결될 수 있고, 드레인 전류(Id)의 크기에 제2_1 듀티 구간(D2_1)의 시간을 곱한 크기의 전하는 제1 커패시터(C1)로부터 방출될 수 있다.
비교 대상 신호(CMP_TG)의 크기는 제1 커패시터(C1)에 저장되거나 방출되는 전하량에 따라 결정될 수 있으며, 제1 커패시터(C1)에 전하가 저장되는 경우 비교 대상 신호(CMP_TG)의 크기는 증가할 수 있고, 제1 커패시터(C1)로부터 전하가 방출되는 경우 비교 대상 신호(CMP_TG)의 크기는 감소할 수 있다. 도 5의 실시예에 따르면, 제1 커패시터(C1)에 저장되는 전하량에 비해 제1 커패시터(C1)로부터 방출되는 전하량이 큰 경우, 비교 대상 신호(CMP_TG)는 감소할 수 있다.
도 3 및 도 5를 참조하면, 비교기(300)는 비교 대상 신호(CMP_TG)와 기준 신호(REF)의 비교 결과에 따라 비교 결과 신호(CMP_RS)를 출력할 수 있다. 예시적으로, 비교기(300)는 비교 대상 신호(CMP_TG)보다 기준 신호(REF)의 크기가 더 큰 경우 로직 하이 레벨의 비교 결과 신호(CMP_RS)를 출력할 수 있고, 기준 신호(REF)보다 비교 대상 신호(CMP_TG)의 크기가 더 큰 경우 로직 로우 레벨의 비교 결과 신호(CMP_RS)를 출력할 수 있다.
도 4 및 도 5를 참조하면, 래치 회로는 비교 결과 신호(CMP_RS)와 입력 신호(IN)의 로직 레벨에 따라 출력 신호(OUT)의 로직 레벨을 결정할 수 있다. 래치 회로는 입력 신호(IN)가 로직 하이 레벨이고, 비교 결과 신호(CMP_RS)가 로직 로우 레벨인 경우 로직 하이 레벨의 출력 신호(OUT)를 생성할 수 있다. 이에 반해, 래치 회로는 입력 신호(IN) 및 비교 결과 신호(CMP_RS)가 모두 로직 하이 레벨인 경우 로직 로우 레벨의 출력 신호(OUT)를 생성할 수 있다.
출력 신호(OUT)는 다시 전하 펌프(100)로 피드백되어 제2 트랜지스터(M2)의 게이트로 입력될 수 있다. 도 5를 참조하면, 제1 시간 구간(T1)에서 생성된 출력 신호(OUT)가 제2 시간 구간(T2)에 전하 펌프(100)로 입력될 수 있다. 즉, 제1 시간 구간(T1)에서 비교 결과 신호(CMP_RS)가 로직 하이 레벨인 시간 구간은 제2 시간 구간(T2) 중 제1_2 듀티 구간(D1_2)에서 제2_2 듀티 구간(D2_2)을 뺀 시간 구간과 동일할 수 있다.
제2 시간 구간(T2)에서, 듀티 포인트 검출 회로(10)는 제1 시간 구간(T1)에 비해 듀티가 줄어든 출력 신호(OUT)를 피드백 받을 수 있고, 이에 따라 전하 펌프(100)에서 방출되는 전하량은 제1 시간 구간(T1)에 비해 줄어들 수 있다. 그러나, 제1 커패시터(C1)로부터 방출되는 전하량이 제1 커패시터(C1)에 충전되는 전하량보다 많은 경우 제2 시간 구간(T2)에서 생성된 비교 대상 신호(CMP_TG)의 크기도 감소할 수 있고, 비교 결과 신호(CMP_RS)가 로직 하이 레벨을 갖는 시간 구간도 제1 시간 구간(T1)에 비해 증가할 수 있다.
본 개시의 실시예에 따른 듀티 포인트 검출 회로(10)는 출력 신호(OUT)를 다시 피드백함으로써 방출되는 전하량과 충전되는 전하량이 동일해져 비교 대상 신호(CMP_TG)의 전압 레벨이 일정해질 때까지 비교 대상 신호(CMP_TG)의 전압 레벨, 비교 결과 신호(CMP_RS)의 듀티, 및 출력 신호(OUT)의 듀티를 조절할 수 있다. 즉, 듀티 포인트 검출 회로(10)는 출력 신호(OUT)의 듀티가 입력 신호(IN)의 듀티에 대해 일정 비율이 될 때까지 출력 신호(OUT)의 듀티를 조절할 수 있다.
도 6은 일실시예에 따라 출력 신호(OUT)의 듀티가 조절되어 안정된 출력 신호(OUT)를 생성하는 실시예를 도시한 도면이다.
도 6을 참조하면, 듀티 포인트 검출 회로(10)가 출력 신호(OUT)를 피드백함으로써 출력 신호(OUT)의 듀티를 조절할 수 있고, 조절된 출력 신호(OUT)의 듀티에 따라 도 2의 제1 커패시터(C1)에 저장되는 전하량과 제1 커패시터(C1)로부터 방전되는 전하량의 크기는 같아질 수 있다. 제1 커패시터(C1)에 저장되는 전하량과 제1 커패시터(C1)로부터 방전되는 전하량이 같아짐으로써 비교 대상 신호(CMP_TG)의 크기는 일정해질 수 있고, 출력 신호(OUT)의 듀티는 소스 전류(Is)와 드레인 전류(Id)의 크기 비율만큼 고정될 수 있다.
예시적으로, 드레인 전류(Id)의 크기가 소스 전류(Is)의 크기의 2배인 경우, 제1 커패시터(C1)에 저장되는 전하량과 제1 커패시터(C1)로부터 방출되는 전하량이 동일해지기 위한 일정 주기(Ts) 내의 제1 듀티 구간(D1)의 길이는 제2 듀티 구간(D2)의 길이의 2배일 수 있다.
본 개시의 실시예에 따른 듀티 포인트 검출 회로(10)는 출력 신호(OUT)의 듀티 및/또는 비교 대상 신호(CMP_TG)의 전압 레벨이 일정해진 후, 듀티 포인트를 검출할 수 있다. 구체적으로 살펴보면, 듀티 포인트 검출 회로(10)는 입력 신호(IN)가 로직 하이 레벨인 제1 듀티 구간(D1) 중 출력 신호(OUT)의 로직 레벨이 천이되는 시점을 듀티 포인트로 검출할 수 있다. 예시적으로, 제2 듀티 구간(D2)이 제1 듀티 구간(D1)의 절반인 경우, 제2 듀티 구간(D2)의 종점을 듀티 포인트로 검출할 수 있다.
도 7은 도 5와 다른 실시예에 따라 소스 전류(Is) 및 드레인 전류(Id)의 비율에 기초하여 일정 비율이 조절되는 실시예를 도시한 도면이다.
도 7을 참조하면, 미리 설정되는 소스 전류(Is) 및 드레인 전류(Id) 중 어느 하나의 전류의 크기를 조절함으로써 듀티 포인트를 검출하는 일정 비율을 조절할 수 있다. 도 2의 소스 전류(Is)를 출력하는 소스 전류(Is)원 및 드레인 전류(Id)를 출력하는 드레인 전류(Id)원은 전류 레벨 제어 정보에 따라 전류 레벨을 조절할 수 있다. 전류 레벨 제어 정보는 예시적으로, 일련의 비트들로 구성된 코드 정보일 수 있다.
도 5의 실시예와 비교하면, 도 7의 실시예의 소스 전류(Is)원은 더 큰 크기의 소스 전류(Is)를 출력하는 경우, 제1 커패시터(C1)에 충전되는 전하량이 더 많아지므로, 제1 커패시터(C1)로부터 전하가 방출되는 제2 듀티 구간(D2)은 도 5의 실시예에 비해 길어질 수 있다. 즉, 출력 신호(OUT)가 로직 하이 레벨이 되는 제2 듀티 구간(D2)의 길이는 다음 수학식 3과 같을 수 있다.
[수학식 3]
Figure pat00004
따라서, 본 개시의 실시예에 따르면, 듀티 포인트 검출 회로(10)는 입력 신호(IN) 듀티에 대한 출력 신호(OUT) 듀티의 비율을 증가시키기 위해 소스 전류(Is)의 크기를 증가시키도록 소스 전류(Is)원을 제어하거나, 드레인 전류(Id)의 크기를 감소시키도록 드레인 전류(Id)원을 제어할 수 있다.
도 5 내지 도 7의 실시예에서, 비교 대상 신호(CMP_TG)를 비교해보면, 도 5의 실시예는 비교 대상 신호(CMP_TG)가 안정화되지 않고, 점차 감소되는 것을 도시한 것이고, 도 6의 실시예는 비교 대상 신호(CMP_TG)가 안정화됨으로써 일정한 값을 갖는 것을 도시한 실시예이다. 도 7의 실시예는 도 5 및 도 6의 실시예와 다른 소스 전류(Is)와 드레인 전류(Id)의 크기 비율에 따라 안정화된 것을 도시한 실시예이다.
도 8은 본 개시의 일실시예에 따른 듀티 조절 회로가 듀티가 조절된 출력 신호(OUT)를 생성하는 방법을 도시한 흐름도이다.
도 8을 참조하면, 듀티 조절 회로는 입력 신호(IN)의 듀티에 대해 일정 비율만큼 조절된 듀티를 갖는 출력 신호(OUT)를 생성할 수 있다.
단계(S10)에서, 듀티 조절 회로는 입력 신호(IN) 및 피드백된 출력 신호(OUT)를 수신할 수 있다. 일실시예에 따르면, 듀티 조절 회로의 전하 펌프(100)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함할 수 있고, 제1 트랜지스터(M1)의 게이트로 입력 신호(IN)를 수신할 수 있으며, 제2 트랜지스터(M2)의 게이트로 피드백된 출력 신호(OUT)를 수신할 수 있다.
단계(S20)에서, 듀티 조절 회로는 입력 신호(IN) 및 피드백된 출력 신호(OUT)의 듀티 비율 및 전하 펌프(100)에 포함된 소스 전류(Is) 및 드레인 전류(Id)의 크기 비율에 기초하여 비교 대상 신호(CMP_TG)를 생성할 수 있다. 비교 대상 신호(CMP_TG)의 전압 레벨은 전하 펌프(100)에 포함된 커패시터의 전하량에 비례할 수 있으며, 커패시터의 전하량은 입력 신호(IN) 및 출력 신호(OUT)의 듀티 비율에 따라 결정될 수 있다.
일실시예에 따르면, 입력 신호(IN)의 듀티에 소스 전류(Is)의 크기를 곱한 값이 커패시터에 충전되는 전하량일 수 있고, 출력 신호(OUT)의 듀티에 드레인 전류(Id)의 크기를 곱한 값이 커패시터로부터 방전되는 전하량일 수 있다. 이 때, 비교 대상 신호(CMP_TG)의 전압 레벨은 커패시터에 충전되는 전하량 및 커패시터로부터 방전되는 전하량의 차이에 비례할 수 있고, 커패시터에 충전되는 전하량이 더 큰 경우 비교 대상 신호(CMP_TG)의 전압 레벨은 상승할 수 있다.
단계(S30)에서, 듀티 조절 회로는 비교 대상 신호(CMP_TG) 및 기준 신호(REF)의 비교 결과에 기초하여 비교 결과 신호(CMP_RS)를 생성할 수 있다. 일실시예에 따른 듀티 조절 회로의 비교기(300)는 비교 대상 신호(CMP_TG)보다 기준 신호(REF)의 크기가 더 큰 경우 로직 하이 레벨의 비교 결과 신호(CMP_RS)를 출력할 수 있고, 기준 신호(REF)보다 비교 대상 신호(CMP_TG)의 크기가 더 큰 경우 로직 로우 레벨의 비교 결과 신호(CMP_RS)를 출력할 수 있다.
일실시예에 따른 기준 신호(REF)는 입력 신호(IN)와 동기화되어 입력 신호(IN)가 로직 하이 레벨을 갖는 동안 일정한 양의 기울기로 증가하며, 입력 신호(IN)가 로직 로우 레벨을 갖는 동안은 그라운드 레벨을 갖는 신호일 수 있다.
단계(S40)에서, 듀티 조절 회로는 비교 결과 신호(CMP_RS) 및 입력 신호(IN)에 기초하여 출력 신호(OUT)를 생성할 수 있다. 일실시예에 따르면, 듀티 조절 회로에 포함된 래치 회로로 비교 결과 신호(CMP_RS) 및 입력 신호(IN)가 입력될 수 있으며, 래치 회로는 비교 결과 신호(CMP_RS) 및 입력 신호(IN)의 로직 레벨에 따라 출력 신호(OUT)의 로직 레벨을 결정할 수 있다.
본 개시의 듀티 조절 회로는 출력 신호(OUT)를 전하 펌프(100)로 피드백함으로써 입력 신호(IN)에 대한 출력 신호(OUT)의 듀티가 일정 비율로 조절되도록 출력 신호(OUT)의 듀티를 제어할 수 있다.
도 9는 일실시예에 따라 비교 대상 신호(CMP_TG)를 결정하는 방법을 도시한 흐름도이다.
본 개시의 실시예에 따른 듀티 조절 회로의 전하 펌프(100)는 입력 신호(IN) 및 피드백된 출력 신호(OUT)를 병렬적으로 수신하여 커패시터의 방전 전하량 및 충전 전하량을 결정할 수 있다. 예시적으로, 전하 펌프(100)는 입력 신호(IN)를 제1 트랜지스터(M1)를 통해 수신할 수 있고, 출력 신호(OUT)를 제2 트랜지스터(M2)를 통해 수신할 수 있다.
단계(S211)에서, 제1 트랜지스터(M1)는 입력 신호(IN)의 로직 레벨에 따라 활성화 여부가 결정될 수 있다. 일실시예에 따르면, 제1 트랜지스터(M1)는 PMOS 트랜지스터일 수 있고, 제1 트랜지스터(M1)의 게이트는 입력 신호(IN)의 반전 신호를 수신할 수 있다. 따라서, 입력 신호(IN)가 로직 하이 레벨인 경우 제1 트랜지스터(M1)는 활성화될 수 있고, 입력 신호(IN)가 로직 로우 레벨인 경우 제1 트랜지스터(M1)는 비활성화될 수 있다.
단계(S212)에서, 제2 트랜지스터(M2)는 출력 신호(OUT)의 로직 레벨에 따라 활성화 여부가 결정될 수 있다. 일실시예에 따르면, 제2 트랜지스터(M2)는 NMOS 트랜지스터일 수 있고, 제2 트랜지스터(M2)의 게이트는 출력 신호(OUT)를 수신할 수 있다. 따라서, 출력 신호(OUT)가 로직 하이 레벨인 경우 제2 트랜지스터(M2)는 활성화될 수 있고, 출력 신호(OUT)가 로직 로우 레벨인 경우 제2 트랜지스터(M2)는 비활성화될 수 있다.
단계(S221)에서, 제1 트랜지스터(M1)가 활성화된 경우 비교기(300) 일단으로 소스 전류(Is)를 제공할 수 있다. 비교기(300) 일단은 커패시터와 연결되어 있고, 비교기(300) 일단으로 소스 전류(Is)가 입력된 경우 커패시터가 충전되어 비교기(300) 일단의 비교 대상 전압의 크기는 증가할 수 있다.
이에 반해, 단계(S222)에서, 제2 트랜지스터(M2)가 활성화된 경우 비교기(300) 일단으로부터 드레인 전류(Id)를 방출할 수 있다. 이 때, 비교기(300) 일단으로부터 드레인 전류(Id)가 방출된 경우 커패시터가 방전되어 비교기(300) 일단의 비교 대상 전압의 크기는 감소할 수 있다.
단계(S230)에서, 소스 전류(Is)에 의해 커패시터에 충전되는 전하량 및 드레인 전류(Id)에 의해 커패시터로부터 방전되는 전하량의 크기에 따라 비교 대상 신호(CMP_TG)의 전압 레벨이 결정될 수 있다. 예시적으로, 커패시터에 충전되는 전하량이 드레인 전류(Id)에 의해 커패시터로부터 방전되는 전하량보다 큰 경우 비교 대상 신호(CMP_TG)의 전압 레벨은 증가할 수 있으나, 커패시터에 충전되는 전하량이 드레인 전류(Id)에 의해 커패시터로부터 방전되는 전하량보다 작은 경우 비교 대상 신호(CMP_TG)의 전압 레벨은 감소할 수 있다.
도 10은 일실시예에 따른 전력 관리 집적 회로를 도시한 흐름도이다.
도 10을 참조하면, 본 개시의 전력 관리 집적 회로(PMIC)는 전자 장치에 요구되는 전력이나 클락 신호를 공급할 수 있다. 전력 관리 집적 회로는 외부로부터 전원을 안정적인 전압 또는 전류로 변환, 및 정류하고, 전압 및 전류를 분배 및 제어할 수 있다. 전력 관리 집적 회로는 하나의 반도체 칩으로 구현될 수 있거나, 복수의 반도체 칩들의 집합으로서 구현될 수 있다.
본 개시의 전력 관리 집적 회로는 컨트롤러(1100), 디씨-디씨 컨버터(1200), 센싱 회로(1000), 및 부하(1300)를 포함할 수 있고, 센싱 회로(1000)는 듀티 포인트 검출 회로(10) 및 센서(11)를 포함할 수 있다. 센서(11)는 예시적으로 피크 전류 센서(Peak Current Sensor) 및 밸리 전류 센서(Valley Current Sensor)를 포함할 수 있다.
컨트롤러(1100)는 전력 관리 집적 회로에 포함된 소자들을 제어할 수 있다. 예시적으로, 컨트롤러(1100)는 제어 신호들을 센싱 회로(1000) 및 디씨-디씨 컨버터(1200)로 제공함으로써 센싱 회로(1000) 및 디씨-디씨 컨버터(1200)를 제어할 수 있다.
본 개시의 실시예에 따르면, 컨트롤러(1100)는 센싱 회로(1000)로부터 검출된 피크 전류 및 밸리 전류에 따라 디씨-디씨 컨버터(1200)의 스위칭 시간을 조정함으로써 부하(1300)에 제공되는 디씨-디씨 컨버터(1200)의 출력 신호(OUT)의 크기를 조절할 수 있다. 예시적으로, 컨트롤러(1100)는 센싱 회로(1000)로부터 검출된 피크 전류 및 밸리 전류를 미리 설정된 기준 전류 레벨과 비교함으로써 디씨-디씨 컨버터(1200)의 스위칭 시간을 조절할 수 있다.
컨트롤러(1100)는 중앙 처리 장치(Central Procesing Unit; CPU), 산술 및 논리 연산, 비트 쉬프트 등을 수행하는 ALU(Arithmetic Logic Unit), DSP(Digital Signal Processor), 마이크로프로세서(microprocessor), ASIC(Application Specific Integrated Circuit), 컨트롤 로직(control logic) 등으로 구현될 수 있으나, 이에 제한되지 않음은 이해될 것이다. 일부 실시예들에서, 제어기(100)는 복수의 논리 게이트들로 구성된 스테이트 머신을 포함할 수도 있고, 프로세서 및 프로세서에 의해서 실행되는 명령어들(instructions)을 저장하는 메모리를 포함할 수도 있다.
디씨-디씨 컨버터(1200)는 일정 레벨의 직류(Direct Current; DC) 전원을 다른 레벨의 직류 전원으로 변환할 수 있다. 예시적 실시예에서, 디씨-디씨 컨버터(1200)는 스위칭 소자를 이용하여 외부에서 제공된 입력 직류 전원을 단속(Intermittence)할 수 있고, 스위칭 주기를 조절함으로써 출력 직류 전원을 생성하도록 구성(configure)될 수 있다. 예시적인 실시예에서, 외부에서 제공된 입력 진류 전원은 배터리에 의해 공급될 수 있다. 예시적인 실시예에서, 출력된 직류 전원은 전력 관리 집적 회로에 포함된 부하(1300)에 제공될 수 있다.
본 개시에서는 직류 전원이 다른 레벨의 직류 전원으로 변환됨이 전제된다. 그러나 본 개시에서는 외부로부터 교류 전원(Alternating current; AC)가 공급되는 경우에도 적절한 교류-직류 변환(예를 들어, AC-DC 변환기(Transformer)를 이용하여)을 통해 디씨-디씨 컨버터(1200)에 직류 전원을 공급할 수 있음이 이해될 것이다.
센싱 회로(1000)는 일정 듀티를 갖는 스위칭 신호를 수신하여 디씨-디씨 컨버터(1200)의 인덕터 전류의 피크 전류 또는 밸리 전류를 센싱할 수 있다. 스위칭 신호는 예시적으로, 도 1 내지 도 9에서 선술한 입력 신호(IN)일 수 있고, 센싱 회로(1000)의 듀티 포인트 검출 회로(10)는 스위칭 신호의 듀티에 대한 일정 비율의 듀티를 갖는 신호 및/또는 스위칭 신호의 듀티에 대한 일정 비율에 대응되는 듀티 포인트를 센서(11)에 제공할 수 있다. 센서(11)는 듀티 포인트 검출 회로(10)로부터 수신된 신호 및/또는 듀티 포인트에 기초하여 디씨-디씨 컨버터(1200)의 인덕터 전류를 센싱할 시점을 결정할 수 있다.
예시적으로, 본 개시의 실시예에 따라 듀티 포인트 검출 회로(10)는 스위칭 신호의 듀티에 대한 일정 비율에 대응되는 지점을 검출할 수 있고, 센서(11)는 대응되는 지점에서 디씨-디씨 컨버터(1200)의 인덕터 전류를 센싱할 수 있다. 센싱 회로(1000)는 센싱된 인덕터 전류의 크기에 기초하여 스위칭 신호의 듀티를 조절할 수 있다.
부하(1300)는 전력 관리 집적 회로 또는 전력 관리 집적 회로를 포함하는 시스템의 일부로서 전자 장치의 동작을 수행하기 위한 구성일 수 있다. 본 개시에서, 부하(1300)는 전력 관리 집적 회로에 포함되는 것으로 설명되었으나 이는 설명의 편의를 위한 예시일 뿐이고, 부하(1300)는 전자 장치의 동작을 위해 전압 및/또는 전류를 요구하는 다양한 지능 소자(Intellectual Property)의 모델링으로서 이해될 것이다.
본 개시의 일실시예에 따르면, 전력 관리 집적 회로는 부하(1300)로 제공되는 전류와 관련된 인덕터 전류의 크기를 측정함으로써 목표로 하는 부하 전류가 출력되도록 디씨-디씨 컨버터(1200)를 제어할 수 있다. 이 때, 듀티 포인트 검출 회로(10)가 스위칭 신호의 듀티에 대한 일정 비율에 대응되는 듀티 포인트를 정확하게 검출함으로써 부하 전류를 정확하게 조절할 수 있다.
도 11은 일실시예에 따른 PWM 컨트롤러, 벅 컨버터 및 센싱 회로를 도시한 회로도이고, 도 12는 일실시예에 따른 PWM 컨트롤러, 부스트 컨버터 및 센싱 회로를 도시한 회로도이다.
도 11 및 도 12를 참조하면, 디씨-디씨 컨버터는 다양한 구현예 중 하나로서 스위칭 레귤레이터(Switching Regulator)로 입력 신호(IN)에 대한 출력 신호(OUT)의 크기를 조절할 수 있다. 스위칭 레귤레이터는, 스위칭 소자의 스위칭 주기를 조절함으로써 직류 전원을 생성하는 레귤레이터를 의미할 수 있다. 예를 들어, 펄스 폭 변조(Pulse Width Modulation; PWM) 컨트롤러는 스위칭 신호를 생성할 수 있고, 스위칭 레귤레이터는 스위칭 신호에 기초하여 입력 전압을 승압하거나 강압하여 원하는 출력 전압을 생성할 수 있다.
도 11에 따르면, 디씨-디씨 컨버터는 입력 전원보다 낮은 레벨의 전원을 생성하는 벅 컨버터(Buck converter)일 수 있고, 도 12에 따르면, 디씨-디씨 컨버터는 입력 전원보다 높은 레벨의 전원을 생성하는 부스트 컨버터(boost converter)일 수 있다. 그러나, 본 개시의 실시예의 디씨-디씨 컨버터는 이에 국한되지 않고, 입력 전원보다 높거나 낮은 전원을 생성하는 벅-부스트 컨버터(Buck-boost converter)를 포함할 수 있으며, 다양한 방식의 직류 변환 컨버팅이 디씨-디씨 컨버터에 의해 수행될 수 있다.
도 11을 참조하면, 펄스 폭 변조 회로는 피크 전류 센서(11_1) 및 밸리 전류 센서(11_2)에 의해 감지된 제1 센싱 전압(Vsen1) 및 제2 센싱 전압(Vsen2)을 수신할 수 있고, 제1 센싱 전압(Vsen1) 및 제2 센싱 전압(Vsen2) 중 적어도 하나에 기초하여 스위칭 신호의 듀티를 결정할 수 있다. 예시적으로, 펄스 폭 변조 회로는 제1 센싱 전압(Vsen1) 및 제2 센싱 전압(Vsen2) 중 적어도 하나가 기준 전압보다 크다고 판단한 경우, 스위칭 신호의 듀티를 조절함으로써 출력 전압(Vo)을 감소시킬 수 있다.
스위칭 신호의 로직 레벨에 따라 벅 컨버터의 PMOS 게이트(PG) 및 NMOS 게이트(NG)로 연결된 트랜지스터들의 활성화 여부가 결정될 수 있고, 인덕터 전류의 크기는 트랜지스터의 활성화 여부에 따라 결정될 수 있다. 이 때, 피크 전류 센서(11_1) 및 밸리 전류 센서(11_2) 중 적어도 하나는 스위칭 신호의 듀티에 대한 일정 비율에 대응되는 시점에서의 인덕터 전류를 측정할 수 있다. 예시적으로, 피크 전류 센서(11_1) 및 밸리 전류 센서(11_2) 중 적어도 하나는 스위칭 신호가 로직 하이 레벨인 구간 중 50%인 지점에서의 인덕터 전류를 측정할 수 있다.
구체적으로 살펴보면, 피크 전류 센서(11_1)가 스위칭 신호의 듀티에 대한 일정 비율에 대응되는 시점에서 인덕터 전류를 측정하기 위해 제1 듀티 포인트 검출 회로(10_1)로부터 인덕터 전류를 측정하는 듀티 포인트를 제1 검출 신호(DET1)로 제공받을 수 있다. 피크 전류 센서(11_1)는 제1 검출 신호(DET1)에 동기화되어 인덕터 전류를 측정할 수 있다. 예시적으로, 제1 듀티 포인트 검출 회로(10_1)는 스위칭 신호의 듀티에 대해 일정 비율의 듀티를 갖는 출력 신호(OUT)를 생성할 수 있고, 출력 신호(OUT)의 로직 레벨이 천이되는 시점을 제1 검출 신호(DET1)로 피크 전류 센서(11_1)로 제공할 수 있다.
마찬가지로, 밸리 전류 센서(11_2)는 제2 듀티 포인트 검출 회로(10_2)로부터 인덕터 전류를 측정할 듀티 포인트를 제2 검출 신호(DET2)로 제공받을 수 있다. 예시적으로, 제2 듀티 포인트 검출 회로(10_2)는 스위칭 신호의 듀티에 대해 일정 비율의 듀티를 갖는 출력 신호(OUT)를 생성할 수 있고, 출력 신호(OUT)의 로직 레벨이 천이되는 시점을 제2 검출 신호(DET2)로 밸리 전류 센서(11_2)로 제공할 수 있다.
도 12를 참조하면, 펄스 폭 변조 회로는 밸리 전류 센서(11_3) 및 피크 전류 센서(11_4)에 의해 감지된 제3 센싱 전압(Vsen3) 및 제4 센싱 전압(Vsen4)을 수신할 수 있고, 제3 센싱 전압(Vsen3) 및 제4 센싱 전압(Vsen4) 중 적어도 하나에 기초하여 스위칭 신호의 듀티를 결정할 수 있다. 예시적으로, 펄스 폭 변조 회로는 제3 센싱 전압(Vsen3) 및 제4 센싱 전압(Vsen4) 중 적어도 하나가 기준 전압보다 크다고 판단한 경우, 스위칭 신호의 듀티를 조절함으로써 출력 전압(Vo)을 감소시킬 수 있다.
피크 전류 센서(11_4) 및 밸리 전류 센서(11_3) 중 적어도 하나는 스위칭 신호의 듀티에 대한 일정 비율에 대응되는 시점에서의 인덕터 전류를 측정할 수 있다. 예시적으로, 피크 전류 센서(11_4) 및 밸리 전류 센서(11_3) 중 적어도 하나는 스위칭 신호가 로직 하이 레벨인 구간 중 50%인 지점에서의 인덕터 전류를 측정할 수 있다.
밸리 전류 센서(11_3)는 제3 듀티 포인트 검출 회로(10_3)로부터 인덕터 전류를 측정할 듀티 포인트를 제3 검출 신호(DET3)로 제공받을 수 있다. 밸리 전류 센서(11_3)는 제3 검출 신호(DET3)에 동기화되어 인덕터 전류를 측정할 수 있다. 예시적으로, 제3 듀티 포인트 검출 회로(10_3)는 스위칭 신호의 듀티에 대해 일정 비율의 듀티를 갖는 출력 신호(OUT)를 생성할 수 있고, 출력 신호(OUT)의 로직 레벨이 천이되는 시점을 제3 검출 신호(DET3)로 밸리 전류 센서(11_3)로 제공할 수 있다.
마찬가지로, 피크 전류 센서(11_4)가 스위칭 신호의 듀티에 대한 일정 비율에 대응되는 시점에서 인덕터 전류를 측정하기 위해 제4 듀티 포인트 검출 회로(10_4)로부터 인덕터 전류를 측정하는 듀티 포인트를 제4 검출 신호(DET4)로 제공받을 수 있다. 예시적으로, 제4 듀티 포인트 검출 회로(10_4)는 스위칭 신호의 듀티에 대해 일정 비율의 듀티를 갖는 출력 신호(OUT)를 생성할 수 있고, 출력 신호(OUT)의 로직 레벨이 천이되는 시점을 제4 검출 신호(DET4)로 피크 전류 센서(11_4)로 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 입력 신호와 피드백된 출력 신호의 듀티 비에 따라 크기가 결정되는 비교 대상 신호를 생성하는 전하 펌프;
    기준 신호 및 상기 비교 대상 신호의 비교 결과에 기초하여 비교 결과 신호를 생성하는 비교기; 및
    상기 입력 신호 및 상기 비교 결과 신호에 기초하여 상기 출력 신호를 생성하고, 상기 입력 신호의 듀티에 대한 일정 비율에 대응되는 듀티 포인트를 검출하는 제어 회로
    를 포함하는 듀티 포인트 검출 회로.
  2. 제1항에 있어서,
    상기 제어 회로는,
    상기 입력 신호가 특정 로직 레벨을 갖는 구간에서 상기 출력 신호 및 상기 비교 결과 신호 중 적어도 하나의 신호의 로직 레벨이 천이되는 시점을 상기 듀티 포인트로 검출하는 것을 특징으로 하는 듀티 포인트 검출 회로.
  3. 제1항에 있어서,
    상기 전하 펌프는,
    상기 입력 신호의 로직 레벨에 따라 활성화되며, 활성화된 경우 상기 비교기의 일단으로 소스 전류를 제공하는 제1 트랜지스터;
    상기 피드백된 출력 신호의 로직 레벨에 따라 활성화되며, 활성화된 경우 상기 비교기의 일단으로부터 드레인 전류를 방출하는 제2 트랜지스터; 및
    상기 비교기의 일단에 연결된 커패시터
    를 포함하는 것을 특징으로 하는 듀티 포인트 검출 회로.
  4. 제3항에 있어서,
    상기 전하 펌프는,
    상기 드레인 전류에 대한 상기 소스 전류의 크기 비율에 따라 상기 비교 대상 신호의 전압 레벨이 결정되는 것을 특징으로 하는 듀티 포인트 검출 회로.
  5. 제3항에 있어서,
    상기 제어 회로는,
    상기 드레인 전류에 대한 상기 소스 전류의 크기 비율과 상기 입력 신호의 듀티에 대한 상기 출력 신호의 듀티 비율이 동일해지도록 상기 출력 신호의 듀티를 조절하는 것을 특징으로 하는 듀티 포인트 검출 회로.
  6. 제3항에 있어서,
    상기 전하 펌프는,
    상기 드레인 전류의 크기 및 상기 소스 전류의 크기 중 적어도 하나를 조절함으로써 상기 일정 비율을 결정하는 것을 특징으로 하는 듀티 포인트 검출 회로.
  7. 제1항에 있어서,
    상기 입력 신호와 동일한 주기를 갖는 삼각파 신호를 상기 기준 신호로 생성하는 기준 신호 생성 회로
    를 더 포함하는 것을 특징으로 하는 듀티 포인트 검출 회로.
  8. 제1항에 있어서,
    상기 제어 회로는,
    상기 비교 결과 신호 및 상기 입력 신호에 기초하여 상기 입력 신호의 듀티에 대한 일정 비율의 듀티를 갖는 출력 신호를 생성하는 래치 회로
    를 포함하는 것을 특징으로 하는 듀티 포인트 검출 회로.
  9. 입력 신호와 피드백된 출력 신호에 기초하여 비교 대상 신호를 생성하는 전하 펌프;
    상기 입력 신호에 기초하여 기준 신호를 생성하는 기준 신호 생성 회로;
    상기 비교 대상 신호 및 상기 기준 신호의 비교 결과에 기초하여 래치 리셋 신호를 생성하는 비교기; 및
    상기 래치 리셋 신호 및 상기 입력 신호에 기초하여 상기 입력 신호에 대한 일정 비율의 듀티를 갖는 출력 신호를 생성하는 래치 회로
    를 포함하는 듀티 조절 회로.
  10. 입력 신호에 대한 듀티 포인트를 검출하는 회로의 동작 방법에 있어서,
    상기 입력 신호 및 상기 회로로부터 피드백된 출력 신호를 수신하는 단계;
    상기 입력 신호와 상기 피드백된 출력 신호의 듀티 비에 따라 크기가 결정되는 비교 대상 신호를 생성하는 단계;
    기준 신호 및 상기 비교 대상 신호의 비교 결과에 기초하여 비교 결과 신호를 생성하는 단계;
    상기 입력 신호 및 상기 비교 결과 신호에 기초하여 상기 입력 신호에 대한 일정 비율의 듀티를 갖는 출력 신호를 생성하는 단계; 및
    상기 입력 신호 및 상기 출력 신호에 기초하여 상기 입력 신호의 듀티에 대한 일정 비율에 대응되는 듀티 포인트를 검출하는 단계
    를 포함하는 듀티 포인트 검출 회로의 동작 방법.
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