JP5450983B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、ＤＲＡＭを有する半導体装置に関する。

ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory）は、クロックに同期してメモリ内部の動作を行うものである。データのやり取りは１クロックに１データである。ＤＤＲ(Double Data Rate)−ＳＤＲＡＭは、クロックの立上り及び立上りでデータのやり取りを行うことによって、２個のデータを連続してやり取りするものである。よって、ＤＤＲ−ＳＤＲＡＭのデータレートはＳＤＲＡＭのデータレートの２倍となる。

ＤＤＲ−ＳＤＲＡＭでは、メモリ内部の動作遅延を最小限に抑えるため、外部クロックに同期した内部クロックを生成するＤＬＬ(Delay Locked Loop)が用いられている。ＤＬＬを正しく動作させるには、外部クロックが正しいデューティ比（１周期に占めるハイレベル又はローレベルの割合をいう。ここにいう正しいデューティ比は５０％である）で入力されることが必要である。しかし、外部クロックのジッタ等のノイズを完全に取り除くことは不可能であるため、外部クロックにはデューティ誤差が存在する。このため、ＤＤＲ−ＳＤＲＡＭに用いられるＤＬＬは、内部クロックのデューティ誤差を検出し、これを補正するデューティ判定回路を有している。

ＤＤＲ−ＳＤＲＡＭでは、ＤＬＬの立上りからＤＬＬが安定動作するまでの期間であるＤＬＬロック期間中に、デューティを補正するためのカウンタのカウント値（デューティ補正条件）を頻繁に更新する必要がある。このため、関連するＤＤＲ−ＳＤＲＡＭでは、所定の周期で入力される判定トリガ信号に応じて、所定の周期でデューティ検出・判定を行い判定結果に基づきデューティ補正条件（デューティを補正するためのカウンタのカウント値）を更新する、定周期式デューティ判定回路を用いていた。

しかし、上述のような定周期式デューティ判定回路を用いると、図１に示すような問題が生じることが判明した。ここで、図１において、入力クロック（入力ＣＬＫ）の上に記された各数値は、各周期におけるハイレベルの割合、つまり、デューティ比を表している。

図１を参照して、デューティ判定回路の入力クロックが、デューティ判定周期に近い周期で変動するジッタを有する場合について述べる。定周期式デューティ判定回路では、所定の周期でデューティ補正条件を更新する。このため、デューティ補正条件更新の間の期間は、直前の更新時に更新されたデューティ補正条件に基づき、デューティの補正が行われることとなる。

例えば、図１のａ点でデューティ補正条件の更新が行われたとすると、ｂ点までのクロックはａ点で設定されたカウンタの値に基づいてデューティが補正される。図１において、ａ点におけるクロックのデューティ比は４５％であるため、ａ点におけるデューティ補正条件は、デューティを＋５％に補正する設定となる。従って、ａ−ｂ間の出力クロック（出力ＣＬＫ）については、全て、デューティを＋５％補正することとなる。このため、図１のＡで示すように、デューティ比５５％の周期においては、＋５％の補正をうけて、デューティ比６０％の出力クロックとして出力されることとなる。

一方、図１のｃ点で、デューティ比５５％のクロック周期に基づいてデューティ補正条件の更新が行われた場合（つまり、デューティを補正するためのカウンタのカウント値がデューティを−５％補正する設定とされた場合）、図１のＢで示すように、ｃ−ｄ間におけるデューティ比が４５％のクロック周期はデューティ比４０％のクロック周期として出力されることになる。

上述のような補正が行われた結果、ジッタによるデューティ比のバラツキの範囲が４５％〜５５％であった入力クロック（入力ＣＬＫ）が、デューティ比のバラツキの範囲が４０％〜６０％の出力クロック（出力ＣＬＫ）として出力されてしまう。

特許文献１（特開２００６−６０８４２号公報）には、要約に、デューティ・サイクル補正増幅器を使用して、所望のデューティ・サイクル、たとえば５０％を有するＤＬＬ出力クロックが生成されることを開示している。

特開２００６−６０８４２号公報

上述のように、定周期式デューティ判定回路を用いると、入力クロックが、デューティ判定周期に近い周期で変動するジッタを有する場合、入力クロックのデューティ比のバラツキが増幅された出力クロックが生じてしまうことがわかった。

特許文献１は、連続して位相をモニタして処理する方法を開示している。しかし、特許文献１の上記方法では、デューティ補正条件の更新を所定の周期に設定することが出来ない。特に、ＤＬＬの立上りからＤＬＬが安定動作するまでの期間であるＤＬＬロック期間中に、デューティ補正条件の頻繁な更新を行うことが出来ない。

即ち、特許文献１には、デューティ補正条件の更新を所定の周期に設定すること及びＤＬＬロック期間中に、デューティ補正条件の頻繁な更新を行うことは開示されていない。

本発明の目的は、入力信号のデューティ補正条件の更新を行う２種類のデューティ判定回路を切り替えて使用することができる半導体装置を提供することにある。

本発明の別の目的は、入力信号のデューティ補正条件の更新を行う２種類のデューティ判定回路を切り替えて使用するデューティ補正条件更新方法を提供することにある。

本発明の第１の態様によれば、
入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第１の判定結果を得ると共に、前記第１の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第１のデューティ判定回路と、
前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第２の判定結果を得ると共に、前記第２の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第２のデューティ判定回路とを有することを特徴とする半導体装置が得られる。

本発明の第２の態様によれば、
入力信号のデューティ補正条件を更新する際に、
前記入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第１の判定結果を得ると共に、前記第１の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第１のデューティ判定期間と、
前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第２の判定結果を得ると共に、前記第２の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第２のデューティ判定期間とを有することを特徴とするデューティ補正条件更新方法が得られる。

本発明の第１の態様によれば、入力信号のデューティ補正条件の更新を行う２種類のデューティ判定回路を切り替えて使用することができる半導体装置が得られる。

本発明の第２の態様によれば、入力信号のデューティ補正条件の更新を行う２種類のデューティ判定回路を切り替えて使用するデューティ補正条件更新方法が得られる。

次に本発明の実施の形態について図面を参照して説明する。

以下に述べる本発明の一実施形態は、所定の周期でのデューティ検出と連続的なデューティ検出との２種類のデューティ判定回路を持つことによって、周期的ジッタに同調してジッタを増幅してしまうことを抑制することを特徴とする半導体装置である。

本半導体装置は、入力信号の周期よりも長い所定の周期で入力信号のデューティ検出・デューティ補正条件判定ができる定周期式デューティ判定回路と連続式デューティ検出・デューティ補正条件判定ができる連続式デューティ判定回路との両方を備えることを特徴とする。また、本半導体装置は、ＤＬＬの立ち上がりから安定動作までの期間（ＤＬＬロック期間）は定周期式デューティ判定回路をデューティ検出・デューティ補正条件判定に使用し、ＤＬＬロック期間経過後は、連続式デューティ判定回路をデューティ検出・デューティ補正条件判定に用いることを特徴とする。さらに、連続式デューティ判定回路のデューティ補正条件判定結果が所定の期間遷移しない（一定だった）場合にのみデューティ補正条件（カウンタ）の更新を行うことを特徴とする。ここで、連続式デューティ判定回路は、デューティ補正対象の入力信号の周期と同一の周期で入力信号のデューティ補正条件の判定を行い、デューティ補正条件判定結果が所定の期間一定だった場合にのみ入力信号のデューティ補正条件（カウンタ）の更新を行う。所定の期間は入力信号の周期よりも長い。以下に述べる実施形態では、所定の期間は前記所定の周期と同一である。

図２は本発明を適用したＤＬＬの回路全体を示すブロック図である。ＤＬＬは、デューティ判定回路１、入力バッファ２、デューティ調整部３、位相調整部４、レプリカ回路５、位相判定部６、位相コントローラ７、デューティ判定回路７、ＤＬＬコントロール回路７０、及びデューティ補正用カウンタ８０を有する。

入力バッファ２は、外部クロック信号ＣＫを入力とする。デューティ調整部３は、デューティ補正用カウンタ８０の出力に基づき入力バッファ１からのクロック信号ＣＫのデューティを調整し、デューティ調整されたクロック信号を位相調整部４に与える。位相調整部４は、ＤＬＬ出力信号ＣＬＫを出力する。

位相判定部６は、位相調整部４からレプリカ回路５を介して与えられたＤＬＬ出力信号ＣＬＫと、外部クロック信号ＣＫとの位相差を判定する。位相コントローラ７は、位相判定部６の出力を受け、位相調整部４でのクロック信号の位相を調整する。位相調整部４は、位相調整されたクロック信号をＤＬＬ出力信号ＣＬＫとして出力する。

ＤＬＬコントロール回路７０は、デューティ補正用カウンタ８０と位相コントローラ７とデューティ判定回路１とを制御する。デューティ判定回路１は、ＤＬＬ出力信号ＣＬＫのデューティ検出・デューティ補正条件判定を行い判定結果をＤＬＬコントロール回路７０に出力する。本発明においては、デューティ判定回路１が、所定の周期で入力信号のデューティ検出できる定周期式デューティ判定回路と連続デューティ検出できる連続式デューティ判定回路との両方を備えている。

図３を参照すると、本発明の一実施形態による半導体装置は、コントロール回路１０と、定周期式デューティ判定回路２０と、連続式デューティ判定回路３０と、カウンタ更新可否判定回路４０とを有するデューティ判定回路１を備えている。

コントロール回路１０は、図２のＤＬＬからの出力クロックＣＬＫを入力信号として受けると共に、図２のＤＬＬコントロール回路７０から判定トリガ信号１１及びパワーダウン信号１２とを受け、かつカウンタ更新可否判定回路４０の出力である更新イネーブル信号４１を受ける。コントロール回路１０は、チャージ・ディスチャージ信号イネーブル１（１３）、チャージ・ディスチャージ信号イネーブル２（１４）、プリチャージ信号１（１５）、プリチャージ信号２（１６）、及び判定信号１７を出力する。ここで、判定信号１７は、予め定められた所定の周期で出力される信号である。

定周期式デューティ判定回路２０は、チャージ・ディスチャージ回路２１と増幅器２２とを有する。チャージ・ディスチャージ回路２１は、チャージ・ディスチャージイネーブル信号１（１３）、プリチャージ信号１（１５）、及び前記クロックＣＬＫを受けて、２つのチャージ・ディスチャージ信号１（２３）を出力する。増幅器２２は、判定信号１７を受け、チャージ・ディスチャージ回路２１から出力された２つのチャージ・ディスチャージ信号１（２３）の電位差を増幅し所定の基準電位と比較した結果を、Ｈｉｇｈ又はＬｏｗで示す判定結果信号ＬＵＰＤＣＴ１を出力する。ここで、チャージ・ディスチャージ回路２１は、例えば、クロックＣＬＫのＨｉｇｈ期間にのみ放電するキャパシタと、クロックＣＬＫのＬｏｗ期間にのみ放電するキャパシタを含み、前記２つのキャパシタの電位を２つのチャージ・ディスチャージ信号１（２３）として出力するように構成される。

連続式デューティ判定回路３０は、チャージ・ディスチャージ回路３１と増幅器３２とを有する。チャージ・ディスチャージ回路３１は、チャージ・ディスチャージイネーブル信号２（１４）、プリチャージ信号２（１６）、及び前記クロックＣＬＫを受けて、２つのチャージ・ディスチャージ信号２（３３）を出力する。増幅器３２は、チャージ・ディスチャージ回路３１から出力された２つのチャージ・ディスチャージ信号２（３３）の電位差を増幅し所定の基準電位と比較した結果を、Ｈｉｇｈ又はＬｏｗで示す判定結果信号ＬＵＰＤＣＴ２を出力する。ここで、チャージ・ディスチャージ回路３１は、例えば、クロックＣＬＫのＨｉｇｈ期間にのみ放電するキャパシタと、クロックＣＬＫのＬｏｗ期間にのみ放電するキャパシタを含み、前記２つのキャパシタの電位を２つのチャージ・ディスチャージ信号２（３３）として出力するように構成される。また、増幅器３２は、前記クロックＣＬＫと同一の周期で、判定結果信号ＬＵＰＤＣＴ２を出力するように構成されている。

カウンタ更新可否判定回路４０は、定周期式デューティ判定回路２０から出力された判定結果信号ＬＵＰＤＣＴ１、連続式デューティ判定回路３０から出力された判定結果信号ＬＵＰＤＣＴ２、ＤＬＬコントロール回路７０から出力される判定トリガ信号１１、ＵＰＤＮセレクト信号４２、及びロック完了信号４３を受ける。カウンタ更新可否判定回路４０は、ＤＬＬコントロール回路７０にデューティ補正用カウンタ８０（図２）のカウント値（デューティ補正条件）の更新可否を示す更新イネーブル信号４１及びデューティ補正用カウンタ８０のカウント値の更新値を示す更新値信号ＵＰＤＮを出力する。

図４を参照すると、コントロール回路１０の構成が示されている。コントロール回路１０は、４個のＤタイプフリップフロップＦＦを有するクロックカウンタ１００と、第１の制御信号生成回路１０１と、２個のＤタイプフリップフロップＦＦを有する第２の制御信号生成回路１０２とを有する。

クロックカウンタ１００は、判定トリガ信号１１と前記クロックＣＬＫとを受けて、クロックＣＬＫの数をカウントする。第１の制御信号生成回路１０１は、クロックカウンタ１００の出力を受け、定周期式デューティ判定回路２０（図３）へプリチャージ信号１（１５）、チャージ・ディスチャージイネーブル信号１（１３）、及び判定信号１７を出力する。第２の制御信号生成回路１０２は、前記クロックＣＬＫを受けると共に、判定トリガ信号１１と更新イネーブル信号４１との論理積を取った更新フラグ１８を受け、連続式デューティ判定回路３０（図３）へプリチャージ信号２（１６）、及びチャージ・ディスチャージイネーブル信号２（１４）を出力する。特に、第２の制御信号生成回路１０２は、更新イネーブル信号４１が活性化された場合に限り、プリチャージ信号２（１６）を出力するように構成されることが特徴である。

また、第１及び第２の制御信号生成回路１０１及び１０２にパワーダウン信号１２を供給するように構成することで、パワーダウン時には、定周期式デューティ判定回路２０及び連続式デューティ判定回路３０の動作を停止することができる。

図５を参照すると、カウンタ更新可否判定回路４０の構成が示されている。カウンタ更新可否判定回路４０は、第１のフリップフロップＦＦ１と、第２のフリップフロップＦＦ２と、ＮＡＮＤ素子４４と、セレクタ４５とを有する。

第１のフリップフロップＦＦ１は、判定トリガ信号１１が入力され、判定トリガ信号１１の反転信号と判定結果信号ＬＵＰＤＣＴ２とを受け、フリップフロップ出力信号EN_Tを出力する。第２のフリップフロップＦＦ２は、判定トリガ信号１１の反転信号と判定結果信号ＬＵＰＤＣＴ２の反転信号とを受け、フリップフロップ出力信号EN_Bを出力する。ＮＡＮＤ素子４４は、フリップフロップ出力信号EN_T及びEN_Bとロック完了信号４３とを入力とし、更新イネーブル信号４１を出力する。セレクタ４５は、ＵＰＤＮセレクト信号４２を受け、判定結果信号ＬＵＰＤＣＴ１及びＬＵＰＤＣＴ２のどちらか一方を更新値信号ＵＰＤＮとして出力する。

第１及び第２のフリップフロップＦＦ１及びＦＦ２は、判定トリガ信号１１が入力されてから、次の判定トリガ信号１１が入力されるまでの所定の期間（例えば前記判定信号１７の周期と同一の期間）判定結果信号ＬＵＰＤＣＴ２の遷移の有無を判定する素子である。フリップフロップ出力信号EN_T及びEN_Bは、判定結果信号ＬＵＰＤＣＴ２が遷移しなかった場合にのみ、どちらか一方がＬとなり、判定結果信号ＬＵＰＤＣＴ２が遷移（ＨからＬへ又はＬからＨへ）した場合に共にＨとなるように構成されている。また、ＮＡＮＤ素子４４は、ロック完了信号がＨで、フリップフロップ出力信号EN_T及びEN_Bのどちらか一方がＬのときに、更新イネーブル信号４１を活性化する。即ち、フリップフロップ出力信号EN_T及びEN_Bのどちらか一方がＬの場合は更新可であり、フリップフロップ出力信号EN_T及びEN_Bが両方ともＨの場合は更新不可である。

即ち、カウンタ更新可否判定回路４０は、連続式デューティ判定回路３０による判定結果信号ＬＵＰＤＣＴ２が所定の期間内で遷移し変化すると、更新イネーブル信号４１を非活性化しデューティ補正条件の更新不可との情報をコントロール回路１０とＤＬＬコントロール回路７０とに与える。このとき、図２のＤＬＬコントロール回路７０は更新イネーブル信号４１の非活性化を受けると、デューティ補正条件の更新を禁止する。

次に、図６を参照して、図３に示した半導体装置の動作を説明する。

本半導体装置においては、ＤＬＬの立上りからＤＬＬの動作が安定するまでのＤＬＬロック期間中とＤＬＬロック期間経過後とで、デューティ検出・デューティ補正条件判定動作が異なる。ＤＬＬロック期間中は、定周期的デューティ判定回路２０を用いて、所定の周期でデューティ検出・デューティ補正条件判定動作を行う。これは、ロック期間中は５０％のデューティに向かって調整中であるため、カウンタ更新は毎回行われるべきもので、更新ストップは意味がないためである。この際、ＤＬＬロック期間終了を示すロック完了信号はＬレベル（非活性状態）であり、ＮＡＮＤ素子４４の出力（更新イネーブル信号４１）が、Ｈレベル（活性状態）に固定されている。その後、ＤＬＬロック期間が終了すると、ロック完了信号がＨ（活性状態）となることで、ＮＡＮＤ素子４４の出力（更新イネーブル信号４１）の固定が解除され、連続式デューティ判定回路３０でのデューティ補正条件判定動作が開始される。

ＤＬＬのロック後は、カウンタ更新イネーブル信号４１がＨｉｇｈの場合のみ、デューティ補正用カウンタ８０のカウント値の更新を行うように制御する。例えば、図６のＡのように、判定トリガ信号ａと判定トリガ信号ｂとの間において、判定結果信号ＬＵＰＤＣＴ２に遷移があると、更新イネーブル信号がＬとなるため、判定トリガ信号ｂのタイミングでのデューティ補正用カウンタ８０のカウント値の更新は行われない。一方、図６の判定トリガ信号ｂと判定トリガ信号ｃとの間では、判定結果信号ＬＵＰＤＣＴ２に遷移がない場合、更新イネーブル信号はＨのままであるため、判定トリガ信号ｃのタイミングでデューティ補正用カウンタ８０のカウント値の更新が行われる。さらに、カウンタ８０の更新が行われると、プリチャージ信号２（１６）が発生し、チャージ・ディスチャージ信号２（３３）がリセットされ、積分化されたこれまでのデューティ検出結果を消去した状態で、再度デューティ検出がスタートされる。

以上のように、本実施形態における半導体装置は、ＤＬＬロック期間中は、定周期式デューティ判定回路２０を用いてデューティ補正用カウンタ８０のカウント値を頻繁に更新し、ＤＬＬロック期間後は、連続式デューティ判定回路３０を用いて、所定の期間デューティ補正条件判定結果が一致した場合にのみデューティ補正用カウンタ８０のカウント値を更新するように構成されている。

これにより、ＤＬＬロック期間中は、頻繁なデューティ補正用カウンタ８０のカウント値の更新が可能となる。さらに、ＤＬＬロック期間後には、デューティ補正条件判定結果が入力クロックのジッタの影響を受けて遷移する場合には、デューティ補正用カウンタ８０のカウント値の更新を行わないように制御することで、定周期に近い周期で変動するジッタを有する場合、入力クロックのデューティ比のバラツキが増幅された出力クロックが生じてしまうことを抑制することができる。

次に図３及び図５に加え図７を参照して本発明のロック後（ＤＬＬロック期間後）の動作の例１及び例２を説明する。

図７に例１及び例２として示すように、ロック後（ＤＬＬロック期間後）においては、少なくともデューティ補正用カウンタ８０のカウント値の更新可否（更新イネーブル信号４１）の判断にのみ連続式デューティ判定回路３０を用いればよい。デューティ補正用カウンタ８０のカウント値の更新値ＵＰＤＮに関しては、定周期式デューティ判定回路２０の判定結果信号（ＬＵＰＤＣＴ１）及び連続式デューティ判定回路３０の判定結果信号（ＬＵＰＤＣＴ２）のどちらを用いてもよい（セレクタ４５で選択）。ただし、カウンタ８０の更新値ＵＰＤＮに関して、定周期式デューティ判定回路２０の判定結果信号（ＬＵＰＤＣＴ１）を用いた場合（例１）は、所定の周期でデューティ検出結果がリセットされるため、限られた期間のデューティ比に基づきデューティ補正用カウンタ８０のカウント値の更新値が設定される。これに対し、デューティ補正用カウンタ８０のカウント値の更新値ＵＰＤＮに関して、連続式デューティ判定回路３０の判定結果信号（ＬＵＰＤＣＴ２）を用いた場合（例２）では、デューティ検出結果がデューティ補正用カウンタ８０のカウント値の更新が行われた際のみリセットされるため、比較的長期間のデューティ比に基づきカウンタ８０の更新値が設定される。従って、判定結果信号ＬＵＰＤＣＴ２を用いた方がより精度よくデューティ補正を行うことができる。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

定周期式デューティ判定回路を用いた場合のジッタの増幅を説明するための波形図である。 図２は本発明を適用したＤＬＬの回路全体を示すブロック図である。 本発明の一実施形態による半導体装置のブロック図である。 図３に示した半導体装置におけるコントロール回路のブロック図である。 図３に示した半導体装置におけるカウンタ更新可否判定回路のブロック図である。 図３に示した半導体装置の動作を説明するための波形図である。 本発明のロック後（ＤＬＬロック期間後）の動作の例１及び例２を説明するための図である。

符号の説明

１０ コントロール回路
２０ 定周期式デューティ判定回路
２１ チャージ・ディスチャージ回路
２２ 増幅器
３０ 連続式デューティ判定回路
３１ チャージ・ディスチャージ回路
３２ 増幅器
４０ カウンタ更新可否判定回路
４１ 更新イネーブル信号
７０ ＤＬＬコントロール回路
８０ デューティ補正用カウンタ
１００ クロックカウンタ
１０１ 第１の制御信号生成回路
１０２ 第２の制御信号生成回路
ＦＦ１ 第１のフリップフロップ
ＦＦ２ 第２のフリップフロップ
４４ ＮＡＮＤ素子
４５ セレクタ

Claims (10)

1. 入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第１の判定結果を得ると共に、前記第１の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第１のデューティ判定回路と、
   前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第２の判定結果を得ると共に、前記第２の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第２のデューティ判定回路とを有することを特徴とする半導体装置。
2. 前記所定の期間が前記入力信号の周期よりも長いことを特徴とする請求項１に記載の半導体装置。
3. 前記所定の周期と前記所定の期間が同一であることを特徴とする請求項１又は２に記載の半導体装置。
4. 第１のデューティ判定期間は、前記第１のデューティ判定回路を用いて前記デューティ補正条件の更新を行い、
   第２のデューティ判定期間は、前記第２のデューティ判定回路を用いて前記デューティ補正条件の更新を行うように構成されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記入力信号がＤＬＬ(Delay Locked Loop)の出力クロックであり、
   前記第１のデューティ判定期間は、前記ＤＬＬの立上りから前記ＤＬＬが安定動作するまでの期間であり、
   前記第２のデューティ判定期間は、ＤＬＬロック期間後の期間であることを特徴とする請求項４に記載の半導体装置。
6. 前記第２の判定結果を示す信号と、前記第１のデューティ判定期間中は第１の論理レベルを示し前記第２のデューティ判定期間中は第２の論理レベルを示すロック完了信号とを受け、前記デューティ補正条件の更新を行わない場合には第１の論理レベルを示し前記デューティ補正条件の更新を行う場合には第２の論理レベルを示す更新イネーブル信号を出力する更新イネーブル信号出力回路を有することを特徴とする請求項４又は５に記載の半導体装置。
7. 前記更新イネーブル信号出力回路は、
   前記第２の判定結果を示す信号の遷移を検出する第１及び第２のフリップフロップを有し、前記ロック完了信号と前記第１及び前記第２のフリップフロップの出力信号との否定論理積を前記更新イネーブル信号として出力することを特徴とする請求項６に記載の半導体装置。
8. 前記第２のデューティ判定回路を制御する制御信号生成回路を有し、
   前記デューティ補正条件の更新が行われた後に、前記制御信号生成回路が前記第２のデューティ判定回路をリセットするように制御することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 入力信号のデューティ補正条件を更新する際に、
   前記入力信号の周期よりも長い所定の周期で前記入力信号のデューティ補正条件を判定し第１の判定結果を得ると共に、前記第１の判定結果に基づき前記入力信号のデューティ補正条件の更新を行う第１のデューティ判定期間と、
   前記入力信号の周期と同一の周期で前記入力信号のデューティ補正条件を判定し第２の判定結果を得ると共に、前記第２の判定結果が所定の期間中一定だった場合にのみ前記入力信号のデューティ補正条件の更新を行う第２のデューティ判定期間とを有することを特徴とするデューティ補正条件更新方法。
10. 前記入力信号がＤＬＬ(Delay Locked Loop)の出力クロックであり、
    前記第１のデューティ判定期間は、前記ＤＬＬの立上りから前記ＤＬＬが安定動作するまでの期間であり、
    前記第２のデューティ判定期間は、ＤＬＬロック期間後の期間であることを特徴とする請求項９に記載のデューティ条件更新方法。

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