JP5448441B2 - Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム - Google Patents

Description

本発明はＤＬＬ（Delay Locked Loop）回路及びこれを備える半導体装置に関し、特に、短時間でロックさせることが可能なＤＬＬ回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。

近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するためのＤＬＬ回路が必須である。特許文献１には、このようなＤＬＬ回路の例が開示されている。

ＤＬＬ回路は、内部クロックの立ち上がりエッジの位置を調整する機能と、内部クロックの立ち下がりエッジの位置を調整する機能を有しており、これによって外部クロックの位相と内部クロックの位相とを一致させる。内部クロックの立ち上がりエッジは、ＤＬＬ回路内で生成されるＲｉｓｅクロックによって規定され、内部クロックの立ち下がりエッジは、ＤＬＬ回路内で生成されるＦａｌｌクロックによって規定される。

そして、外部クロックの立ち上がりエッジに対して内部クロックの立ち上がりエッジが進んでいる場合には、Ｒｉｓｅクロックのアクティブエッジを１ピッチ遅らせ、逆に、外部クロックの立ち上がりエッジに対して内部クロックの立ち上がりエッジが遅れている場合には、Ｒｉｓｅクロックのアクティブエッジを１ピッチ進める。同様に、外部クロックの立ち下がりエッジに対して内部クロックの立ち下がりエッジが進んでいる場合には、Ｆａｌｌクロックのアクティブエッジを１ピッチ遅らせ、逆に、外部クロックの立ち下がりエッジに対して内部クロックの立ち下がりエッジが遅れている場合には、Ｆａｌｌクロックのアクティブエッジを１ピッチ進める。
特開２００７−２４３７３５号公報

しかしながら、Ｒｉｓｅクロックの調整方向とＦａｌｌクロックの調整方向が同一である場合、つまり、両クロックのアクティブエッジを１ピッチ遅らせる場合又は両クロックのアクティブエッジを１ピッチ進める場合には、位相については内部クロックと外部クロックが近づく方向に調整されるものの、デューティについては調整前と比べて変化しない。このため、その後内部クロックのデューティを調整するのに必要なステップ数が多くなり、その結果、ＤＬＬ回路のロックに要する時間が長くなってしまう。したがって、より短時間でロックさせることが可能なＤＬＬ回路が望まれている。

本発明によるＤＬＬ回路は、第１のクロックの立ち上がりエッジと第２のクロックの立ち上がりエッジの位相を比較することにより、第１の判定信号を生成する第１の位相判定回路と、第１のクロックの立ち下がりエッジと第２のクロックの立ち下がりエッジの位相を比較することにより、第２の判定信号を生成する第２の位相判定回路と、第１の判定信号に基づいて、第３のクロックのアクティブエッジの位置を調整する第１の調整回路と、第２の判定信号に基づいて、第４のクロックのアクティブエッジの位置を調整する第２の調整回路と、第３及び第４のクロックに基づいて第２のクロックを生成するクロック生成回路と、第１の判定信号に基づく第３のクロックのアクティブエッジの調整方向と、第２の判定信号に基づく第４のクロックのアクティブエッジの調整方向とが互いに同方向であることに応答して、第１の調整回路による調整量及び第２の調整回路による調整量の一方を他方よりも大きくする制御回路と、を備えることを特徴とする。

本発明によれば、第３のクロックと第４のクロックの調整方向が同一である場合には、一方の調整量が他方よりも大きく設定されることから、調整前と比べてデューティが変化する。このため、その後内部クロックのデューティを調整するのに必要なステップ数が少なくなることから、ＤＬＬ回路のロックに要する時間を短縮することが可能となる。

尚、本発明において得られるデューティの変化は、正しいデューティ（＝５０％）からより離れる方向へ向かう可能性もある。しかしながら、このようなケースは、主に内部クロックと外部クロックの位相がまだ大きくずれている状態にて生じる。そして、内部クロックの位相が外部クロックの位相に近づくにつれて上記のケースは減少し、位相がほぼ一致した状態においてはディーティも５０％に近い状態となる。また、第２の位相判定回路が第２のクロックのデューティを検出することによって、第１のクロックの立ち下がりエッジと第２のクロックの立ち下がりエッジの位相を比較するものであれば、本発明において得られるデューティの変化は、ほとんどのケースで正しいデューティ（＝５０％）に近づく方向へ向かう。したがって、本は詰めにおいて第２の位相判定回路は、第２のクロックのデューティを検出することにより、第１のクロックの立ち下がりエッジと第２のクロックの立ち下がりエッジの位相を比較するものであることが非常に好ましい。

本発明においては、制御回路は第１の判定信号に基づく第３のクロックのアクティブエッジの調整方向と、第２の判定信号に基づく第４のクロックのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第１の調整回路による調整動作及び第２の調整回路による調整動作のいずれか一方を停止させることが好ましい。

これによれば、立ち上がりエッジの調整方向と立ち下がりエッジの調整方向とが互いに逆方向である場合、立ち上がりエッジの調整動作又は立ち下がりエッジの調整動作が停止されることから、クロック幅が一度に大きく変化する現象が防止される。このため、クロックの周波数が高い場合であってもパルスの消失リスクを低減することが可能となる。

このように、本発明によれば、立ち上がりエッジの調整方向と立ち下がりエッジの調整方向が同一である場合には、一方の調整量を他方よりも大きくしていることから、位相調整しながらデューティを５０％に近づけることが可能となる。このため、ＤＬＬ回路のロックに要する時間を短縮することが可能となる。

また、クロック幅が一度に大きく変化する条件が検出された場合、立ち上がりエッジの調整動作又は立ち下がりエッジの調整動作を停止させれば、クロックの周波数が高い場合であってもパルスの消失が生じにくくなる。したがって、このようなＤＬＬ回路は、高速なクロックに同期してデータの入出力を行う半導体装置、特に、ＤＲＡＭへの内蔵が特に好適である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。図１には、本実施形態によるＤＬＬ回路を、パーソナルコンピュータなどのデータ処理システムに備えられるＤＲＡＭに内蔵した例を示している。

図１に示す半導体装置１０は、メモリセルアレイ２０と、メモリセルアレイ２０に対するアクセス制御を行うコントローラ３０と、メモリセルアレイ２０から読み出されたデータを外部に出力する出力バッファ４０と、外部から入力されるデータを一時記憶する入力バッファ５０と、出力バッファ４０によるデータの出力タイミングを外部クロックＣＫに同期させるＤＬＬ回路１００とを備えている。

半導体装置１０には、外部端子として少なくともクロック端子１１、アドレス端子１２、コマンド端子１３及びデータ入出力端子１４が設けられている。クロック端子１１は、外部クロックＣＫが入力される端子であり、入力された外部クロックＣＫはコントローラ３０及びＤＬＬ回路１００に供給される。アドレス端子１２及びコマンド端子１３は、それぞれアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが入力される端子であり、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤはコントローラ３０に供給される。

コントローラ３０は、コマンド信号ＣＭＤがリード動作を示している場合には、メモリセルアレイ２０に記憶されたデータのうち、アドレス信号ＡＤＤにより指定されるアドレスに記憶されたデータにアクセスし、これを出力バッファ４０に供給する。出力バッファ４０に供給されたリードデータＤＱは、ＤＬＬ回路１００による制御のもと、外部クロックＣＫに同期してデータ入出力端子１４より出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力端子１４に入力されたライトデータＤＱを入力バッファ５０を介して取り込み、メモリセルアレイ２０のうち、アドレス信号ＡＤＤにより指定されるアドレスに書き込む。

コントローラ３０によるこれらの動作は、外部クロックＣＫに基づき生成された各種内部クロック（図示せず）に同期して行われる。

次に、ＤＬＬ回路１００の回路構成について説明する。

図１に示すように、本実施形態によるＤＬＬ回路１００は、外部クロックＣＫに基づいて内部クロックＬＣＬＫＲ（Ｒｉｓｅクロック）及び同ＬＣＬＫＦ（Ｆａｌｌクロック）を生成する入力レシーバ１０５と、外部クロックＣＫと内部クロックＬＣＬＫの位相を比較することにより判定信号Ｒ−Ｕ／Ｄ，Ｆ−Ｕ／Ｄを生成する位相判定部１１０と、判定信号Ｒ−Ｕ／Ｄ，Ｆ−Ｕ／Ｄに基づいて内部クロックＬＣＬＫＲ，ＬＣＬＫＦのアクティブエッジ（立ち上がりエッジ）の位置を調整する調整部１２０と、内部クロックＬＣＬＫＲ，ＬＣＬＫＦに基づいて内部クロックＬＣＬＫＯＥを生成する再生回路１３０と、内部クロックＬＣＬＫＯＥを遅延させることにより内部クロックＬＣＬＫを生成するレプリカバッファ１４０と、必要に応じて調整部１２０による調整動作を変化させる制御回路１５０とを備えている。本明細書では、再生回路１３０とレプリカバッファ１４０を纏めて「クロック生成回路」と呼ぶことがある。

位相判定部１１０は、位相判定回路１１１，１１２によって構成されている。

位相判定回路１１１は、外部クロックＣＫの立ち上がりエッジと内部クロックＬＣＬＫの立ち上がりエッジの位相を比較することにより、判定信号Ｒ−Ｕ／Ｄを生成する回路である。具体的には、外部クロックＣＫの立ち上がりエッジに対して内部クロックＬＣＬＫの立ち上がりエッジが遅れていれば判定信号Ｒ−Ｕ／Ｄをローレベルとし、外部クロックＣＫの立ち上がりエッジに対して内部クロックＬＣＬＫの立ち上がりエッジが進んでいれば判定信号Ｒ−Ｕ／Ｄをハイレベルとする。

位相判定回路１１２は、外部クロックＣＫの立ち下がりエッジと内部クロックＬＣＬＫの立ち下がりエッジの位相を比較することにより、判定信号Ｆ−Ｕ／Ｄを生成する回路である。具体的には、外部クロックＣＫの立ち下がりエッジに対して内部クロックＬＣＬＫの立ち下がりエッジが遅れていれば判定信号Ｆ−Ｕ／Ｄをローレベルとし、外部クロックＣＫの立ち下がりエッジに対して内部クロックＬＣＬＫの立ち下がりエッジが進んでいれば判定信号Ｆ−Ｕ／Ｄをハイレベルとする。

位相判定回路１１２は、内部クロックＬＣＬＫのデューティを検出することによって、外部クロックＣＫの立ち下がりエッジと内部クロックＬＣＬＫの立ち下がりエッジの位相を比較するものであることが好ましい。このような回路は、ＤＣＣ回路（Duty correction circuit）と呼ばれ、両クロックの立ち下がりエッジを直接的に比較するのではなく、内部クロックＬＣＬＫのデューティに基づいて両クロックの立ち下がりエッジの比較を間接的に行う。具体的には、内部クロックＬＣＬＫの立ち上がりエッジを基準とした所定の検出サイクル内において、内部クロックＬＣＬＫがハイレベルである期間とローレベルである期間との差を検出し、これに基づいて内部クロックＬＣＬＫの立ち下がりエッジの位置を特定する。このように、位相判定回路１１２による立ち下がりエッジの位相比較は、外部クロックＣＫの立ち下がりエッジと内部クロックＬＣＬＫの立ち下がりエッジの位相を直接的に比較するものでなくても構わない。位相判定回路１１２がＤＣＣ回路からなる場合、検出の結果として得られる判定信号Ｆ−Ｕ／Ｄは、デューティが５０％に近づく方向を示すことになる。

調整部１２０は、判定信号Ｒ−Ｕ／Ｄに基づいてカウント値が更新されるカウンタ回路１２１と、判定信号Ｆ−Ｕ／Ｄに基づいてカウント値が更新されるカウンタ回路１２２と、カウンタ回路１２１のカウント値に基づいて入力レシーバ１０５が生成した内部クロックＬＣＬＫＲを遅延させる遅延回路１２３と、カウンタ回路１２２のカウント値に基づいて入力レシーバ１０５が生成した内部クロックＬＣＬＫＦを遅延させる遅延回路１２４とを備えている。本明細書では、カウンタ回路１２１又は１２２と遅延回路１２３又は１２４を纏めて「調整回路」と呼ぶことがある。

カウンタ回路１２１，１２２は、対応する判定信号Ｒ−Ｕ／Ｄ又はＦ−Ｕ／Ｄがローレベルであればカウントダウンを行い、ハイレベルであればカウントアップを行う。遅延回路１２３，１２４は、対応するカウンタ回路１２１，１２２のカウント値が大きいほど、対応する内部クロックＬＣＬＫＲ，ＬＣＬＫＦの遅延量を増大させる。本実施形態においては、遅延回路１２３は、相対的に調整幅の大きい粗調回路１２３ａと、相対的に調整幅の小さい微調回路１２３ｂとを含んでいる。また、遅延回路１２４は、相対的に調整幅の大きい粗調回路１２４ａと、相対的に調整幅の小さい微調回路１２４ｂとを含んでいる。

粗調回路１２３ａ，１２４ａは、半導体装置１０への電源投入直後など、ＤＬＬ回路１００がロックしていない期間において大まかな調整を行うために用いられる。その後、微調回路１２３ｂ，１２４ｂを用いた微調整が行われ、これによりＤＬＬ回路１００がロックした状態となる。

再生回路１３０は、調整部１２０による調整を受けた内部クロックＬＣＬＫＲ，ＬＣＬＫＦに基づいて、内部クロックＬＣＬＫＯＥを生成する。具体的には、内部クロックＬＣＬＫＲの立ち上がりエッジを内部クロックＬＣＬＫＯＥの立ち上がりエッジとし、内部クロックＬＣＬＫＦの立ち上がりエッジを内部クロックＬＣＬＫＯＥの立ち下がりエッジとする。再生回路１３０が生成した内部クロックＬＣＬＫＯＥは、出力バッファ４０及びレプリカバッファ１４０に入力される。

出力バッファ４０は、メモリセルアレイ２０から供給されたリードデータＤＱを、内部クロックＬＣＬＫＯＥに同期してデータ入出力端子１４より出力する。これにより、リードデータＤＱは、外部クロックＣＫに同期してデータ入出力端子１４より出力されることになる。換言すれば、内部クロックＬＣＬＫＯＥは、リードデータＤＱを外部に出力するための出力バッファ４０の動作タイミングを定めている。

一方、レプリカバッファ１４０は、出力バッファ４０と実質的に同じ回路構成を有しており、内部クロックＬＣＬＫＯＥに出力バッファ４０による動作遅延を付加して内部クロックＬＣＬＫを生成する。これにより、レプリカバッファ１４０により生成される内部クロックＬＣＬＫは、リードデータＤＱと完全に同期した信号となる。

制御回路１５０は、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに同方向であることに応答して、カウンタ回路１２２の調整ピッチを２倍に増大させるとともに、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、カウンタ回路１２２の動作を一時的に停止させる回路である。したがって、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同方向である場合は、カウンタ回路１２２は２倍のカウントアップ又はカウントダウンを行う。また、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合は、カウンタ回路１２１のみがカウント値の更新を行い、カウンタ回路１２２のカウント値は固定される。

制御回路１５０は、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに同方向であることを検出すると、ピッチ拡大信号Ｘ２を活性化させる。また、制御回路１５０は、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることを検出すると、停止信号ＳＴＰを活性化させる。これらピッチ拡大信号Ｘ２及び停止信号ＳＴＰは、カウンタ回路１２２に供給される。

図２は、カウンタ回路１２２の構成を示すブロック図である。

図２に示すように、カウンタ回路１２２は、判定信号Ｆ−Ｕ／Ｄを受ける１０個のカウントビット回路ＣＮＴ０〜ＣＮＴ９と、カウントピッチを選択するカウンタ制御部１２２ａとを備えている。カウントビット回路ＣＮＴ０〜ＣＮＴ９は１０ビットのバイナリカウンタを構成しており、その出力はカウント値を構成する各ビットＱ０〜Ｑ９として用いられる。本例では、下位２ビットＱ０，Ｑ１が微調回路１２４ｂの制御に用いられ、上位８ビットＱ２〜Ｑ９が粗調回路１２４ａの制御に用いられる。

カウンタ制御部１２２ａは、制御回路１５０より供給されるピッチ拡大信号Ｘ２及び停止信号ＳＴＰ、さらにはモード信号ＭＯＤを受け、これらに基づいて制御信号Ｘ１＿ＥＮ、Ｘ４＿ＥＮ及びＸ８＿ＥＮのいずれかを活性化させる回路である。モード信号ＭＯＤはカウンタ回路１２１にも供給される。

モード信号ＭＯＤは、粗調回路１２４ａによる遅延調整を行うか、微調回路１２４ｂによる遅延調整を行うかを選択する信号であり、半導体装置１０への電源投入直後など、ＤＬＬ回路１００がロックしていない期間においては粗調回路１２４ａによる遅延調整が選択される。そして、粗調回路１２４ａによる大まかな遅延調整が完了した後、微調回路１２４ｂによる遅延調整が選択される。

モード信号ＭＯＤが微調回路１２４ｂによる遅延調整を選択している場合、カウンタ制御部１２２ａは制御信号Ｘ１＿ＥＮを活性化させる。これにより、カウントビット回路ＣＮＴ０〜ＣＮＴ９からなる１０ビットのバイナリカウンタは、最小ピッチ（１ピッチ）でカウントアップ又はカウントダウンを行う。この調整ピッチは、微調動作における最小調整ピッチである。

上述の通り、ピッチ拡大信号Ｘ２は、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに同方向である場合に活性化する信号である。

そして、カウンタ制御部１２２ａは、ピッチ拡大信号Ｘ２が非活性状態であり、且つ、モード信号ＭＯＤが粗調回路１２４ａによる遅延調整を選択している場合、制御信号Ｘ４＿ＥＮを活性化させる。これにより、カウントビット回路ＣＮＴ０〜ＣＮＴ９からなる１０ビットのバイナリカウンタは、最小ピッチの４倍（４ピッチ）でカウントアップ又はカウントダウンを行う。この調整ピッチは、粗調動作における最小調整ピッチである。一方、カウンタ制御部１２２ａは、ピッチ拡大信号Ｘ２が活性状態であり、且つ、モード信号ＭＯＤが粗調回路１２４ａによる遅延調整を選択している場合、制御信号Ｘ８＿ＥＮを活性化させる。これにより、カウントビット回路ＣＮＴ０〜ＣＮＴ９からなる１０ビットのバイナリカウンタは、最小ピッチの８倍（８ピッチ）でカウントアップ又はカウントダウンを行う。つまり、粗調動作における最小調整ピッチの２倍のピッチでカウント値が更新される。尚、モード信号ＭＯＤが微調回路１２４ｂによる遅延調整を選択している場合、ピッチ拡大信号Ｘ２は無視される。

上述の通り、停止信号ＳＴＰは、判定信号Ｒ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＲのアクティブエッジの調整方向と、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向である場合に活性化する信号である。

そして、カウンタ制御部１２２ａは、停止信号ＳＴＰが活性状態であり、且つ、モード信号ＭＯＤが粗調回路１２４ａによる遅延調整を選択している場合、制御信号Ｘ１＿ＥＮ、Ｘ４＿ＥＮ及びＸ８＿ＥＮを全て非活性化させる。これにより、カウントビット回路ＣＮＴ０〜ＣＮＴ９からなる１０ビットのバイナリカウンタは、カウント動作が禁止される。尚、モード信号ＭＯＤが微調回路１２４ｂによる遅延調整を選択している場合、停止信号ＳＴＰは無視される。

以上が本実施形態による半導体装置１０の構成である。次に、本実施形態による半導体装置１０の動作について説明する。

図３は、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合におけるＤＬＬ回路１００の粗調動作を説明するためのタイミング図である。図３において、（１）を付した信号は調整前の内部クロックを示し、（２）を付した信号は調整後の内部クロックを示している（図４，５においても同様）。また、粗調動作とは、粗調回路１２３ａ，１２４ａを用いた遅延量の調整を行う動作である。つまり、モード信号ＭＯＤが微調回路１２４ａによる遅延調整を選択している状態である。

図３（ａ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｒ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＲの位相を遅らせるよう、カウンタ回路１２１を制御する。また、調整前の内部クロックＬＣＬＫの立ち下がりエッジも、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｆ−Ｕ／Ｄもハイレベルとなり、内部クロックＬＣＬＫＦの位相を遅らせるよう、カウンタ回路１２２を制御する。

このため、これらの判定信号を受けたカウンタ回路１２１，１２２はともにカウントアップを行い、内部クロックＬＣＬＫＲ及び内部クロックＬＣＬＫＦの位相を遅らせる。ここで、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに同じ方向であることから、制御回路１５０はピッチ拡大信号Ｘ２を活性化させる。これを受けて、カウンタ回路１２２の内部では制御信号Ｘ８＿ＥＮが活性化し、粗調動作における通常の調整ピッチ（４ピッチ）の倍のピッチ（８ピッチ）でカウントアップされる。カウンタ回路１２１においては通常の調整ピッチ（４ピッチ）でカウントアップされる。

一方、図３（ｂ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｒ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＲの位相を進めるよう、カウンタ回路１２１を制御する。また、調整前の内部クロックＬＣＬＫの立ち下がりエッジも、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｆ−Ｕ／Ｄもローレベルとなり、内部クロックＬＣＬＫＦの位相を進めるよう、カウンタ回路１２２を制御する。

このため、これらの判定信号を受けたカウンタ回路１２１，１２２はともにカウントダウンを行い、内部クロックＬＣＬＫＲ及び内部クロックＬＣＬＫＦの位相を進める。ここで、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに同じ方向であることから、制御回路１５０はピッチ拡大信号Ｘ２を活性化させる。これを受けて、カウンタ回路１２２の内部では制御信号Ｘ８＿ＥＮが活性化し、粗調動作における通常の調整ピッチ（４ピッチ）の倍のピッチ（８ピッチ）でカウントダウンされる。カウンタ回路１２１においては通常の調整ピッチ（４ピッチ）でカウントダウンされる。

このように、粗調動作において内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合には、カウンタ回路１２１は通常のピッチ（４ピッチ）でカウント値の更新を行い、カウンタ回路１２２は通常の２倍のピッチ（８ピッチ）でカウント値の更新を行う。その結果、内部クロックＬＣＬＫは位相のみならずディーティについても補正され、より５０％に近づくことになる。特に、位相判定回路１１２がＤＣＣ回路によって構成されている場合、判定信号Ｆ−Ｕ／Ｄに基づく内部クロックＬＣＬＫＦの調整方向は、デューティが５０％に近づく方向を必ず示している。にもかかわらず、内部クロックＬＣＬＫＲを同一ピッチで同一方向に調整すると、デューティの変化が生じない。これに対し、本実施形態では、上記のケースにおいて内部クロックＬＣＬＫＦの調整量を２倍としていることから、内部クロックＬＣＬＫの位相とディーティが同時に補正されることになる。

図４は、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合におけるＤＬＬ回路１００の粗調動作を説明するためのタイミング図である。

図４（ａ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｒ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＲの位相を遅らせるよう、カウンタ回路１２１を制御する。これに対し、調整前の内部クロックＬＣＬＫの立ち下がりエッジは、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｆ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＦの位相を進めるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに逆方向である。

このため、制御回路１５０は停止信号ＳＴＰを活性化させ、カウンタ回路１２２の動作を一時的に停止させる。結果として、カウンタ回路１２１のカウントアップのみが行われ、内部クロックＬＣＬＫＲの位相が４ピッチ遅延される一方、内部クロックＬＣＬＫＦの遅延量は固定される。したがって、内部クロックＬＣＬＫのクロック幅は、調整前に比べて４ピッチ分だけ小さくなり、クロック幅が小さくなりすぎるおそれが少ない。

一方、図４（ｂ）に示す例では、調整前の内部クロックＬＣＬＫの立ち上がりエッジが、外部クロックＣＫの立ち上がりエッジに比べて遅れている。したがって、判定信号Ｒ−Ｕ／Ｄはローレベルとなり、内部クロックＬＣＬＫＲの位相を進めるよう、カウンタ回路１２１を制御する。これに対し、調整前の内部クロックＬＣＬＫの立ち下がりエッジは、外部クロックＣＫの立ち上がりエッジに比べて進んでいる。したがって、判定信号Ｆ−Ｕ／Ｄはハイレベルとなり、内部クロックＬＣＬＫＦの位相を遅らせるよう、カウンタ回路１２２を制御する。このように、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向は、互いに逆方向である。

このため、制御回路１５０は停止信号ＳＴＰを活性化させ、カウンタ回路１２２の動作を一時的に停止させる。結果として、カウンタ回路１２１のカウントダウンのみが行われ、内部クロックＬＣＬＫＲの位相が４ピッチ進められる一方、内部クロックＬＣＬＫＦの遅延量は固定される。したがって、内部クロックＬＣＬＫのクロック幅は、調整前に比べて４ピッチ分だけ大きくなり、クロック幅が大きくなりすぎるおそれが少ない。

ここで、カウンタ回路１２２の動作を停止させない場合に生じる問題についてより具体的に説明する。

図５（ａ）に示す例では、図４（ａ）に示した例と同様、調整前の内部クロックＬＣＬＫの立ち上がりエッジが進んでおり、且つ、調整前の内部クロックＬＣＬＫの立ち下がりエッジが遅れている。このような状態で、カウンタ回路１２１のカウントアップとカウンタ回路１２２のカウントダウンの両方を行うと、生成される内部クロックＬＣＬＫのクロック幅が小さくなりすぎてしまう。つまり、調整前と比べて、内部クロックのクロック幅は８ピッチ分小さくなる。このような現象は、１回の調整ピッチに対してクロック周期が十分に長ければ大きな問題とはならない。しかしながら、外部クロックの周波数が高い場合、内部クロックのクロック幅が一度に８ピッチ分狭くなると、クロック幅が小さくなりすぎてショートパルスとなり、場合によってはパルスが消失する危険性が生じる。

このような問題は、上記の例と逆のケースにおいても生じる。図５（ｂ）に示す例では、図４（ｂ）に示した例と同様、調整前の内部クロックＬＣＬＫの立ち上がりエッジが遅れており、且つ、調整前の内部クロックＬＣＬＫの立ち下がりエッジが進んでいる。このような状態で、カウンタ回路１２１のカウントダウンとカウンタ回路１２２のカウントアップの両方を行うと、生成される内部クロックＬＣＬＫのクロック幅が大きくなりすぎてしまう。したがって、場合によってはロー側のパルスがショートパルスとなり、消失する危険性が生じる。

このように、外部クロックの周波数が高い場合、カウンタ回路１２１，１２２を逆方向に更新すると、内部クロックのパルスが消失する可能性がある。このようなパルスの消失が発生すると、もはやＤＬＬ回路は動作不能となり、システムをリセットせざるを得なくなる。

しかしながら、本実施形態によるＤＬＬ回路１００においては、粗調動作においてカウンタ回路１２１，１２２を逆方向に更新することがないため、外部クロックの周波数が高い場合であっても、内部クロックのパルスが消失する危険性が少なくなる。

以上説明したように、半導体装置１０によれば、粗調動作においてカウンタ回路１２１，１２２を同方向に更新する場合、カウンタ回路１２２のカウント値をカウンタ回路１２１の２倍のピッチで更新していることから、位相制御を行いながらデューティの補正を行うことも可能となる。これにより、デューティの補正を行うために要する時間を短縮することが可能となり、高速にＤＬＬ回路をロックさせることが可能となる。しかも、粗調動作においてカウンタ回路１２１，１２２を逆方向に更新しないことから、内部クロックＬＣＬＫのクロック幅が大きくなりすぎたり小さくなりすぎたりすることを防止できる。

図６は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１０００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。

図６に示すデータ処理システム１０００は、データプロセッサ１２００と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス１１００を介して相互に接続された構成を有している。データプロセッサ１２００としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図６においては簡単のため、システムバス１１００を介してデータプロセッサ１２００とＤＲＡＭ１３００とが接続されているが、システムバス１１００を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図６には、簡単のためシステムバス１１００が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図６に示すメモリシステムデータ処理システムでは、ストレージデバイス１４００、Ｉ／Ｏデバイス１５００、ＲＯＭ１６００がシステムバス１１００に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス１４００としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５００としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５００は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図６に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合、カウンタ回路１２１については通常のピッチでカウント値の更新を行い、カウンタ回路１２２については通常の２倍のピッチでカウント値の更新を行っているが、これとは逆に、カウンタ回路１２２については通常のピッチでカウント値の更新を行い、カウンタ回路１２１については通常の２倍のピッチでカウント値の更新を行っても構わない。但し、位相判定回路１１２としてＤＣＣ回路を用いる場合、上述の通り、内部クロックＬＣＬＫの立ち上がりエッジを基準としたデューティ検出が行われるため、内部クロックＬＣＬＫの立ち上がりエッジについては、通常のピッチで位相制御することが望ましい。この点を考慮すれば、上記実施形態のように、カウンタ回路１２２のカウントピッチを拡大する方が好ましい。

また、調整ピッチの拡大は、通常のピッチの２倍である必要はなく、それ以下又はそれ以上であっても構わない。さらには、一方の調整ピッチを拡大するのではなく、一方の調整ピッチを縮小することによって差を設けても構わない。但し、この場合は上記実施形態よりもＤＬＬ回路のロックに時間がかかるため、上記実施形態のように、一方の調整ピッチを通常通りとし、他方の調整ピッチを通常以上（好ましくは２倍）とすることが望ましい。２倍が好ましいのは、カウンタ回路はバイナリ形式であることがほとんどだからである。

さらに、上記実施形態では、内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合、制御回路１５０によってカウンタ回路１２２の動作を停止させているが、カウンタ回路１２２の代わりにカウンタ回路１２１の動作を停止させても構わない。但し、内部クロックＬＣＬＫの立ち下がりエッジを検出する位相判定回路１１２としては、上述の通り、ＤＣＣ回路（Duty correction circuit）が用いられることがある。ＤＣＣ回路は、内部クロックＬＣＬＫの立ち上がりエッジを利用するため、カウンタ回路１２１の動作が停止すると、ＤＣＣ回路の動作にもずれが生じてしまう。このような点を考慮すれば、上記実施形態のように、制御回路１５０によってカウンタ回路１２２の動作を停止させる方が好ましい。

また、制御回路１５０による停止動作の実行可否を外部から入力されるコマンドにより設定可能としてもよい。これによれば、外部クロックＣＫの周波数が低い場合など、制御回路１５０によってカウンタ回路１２２を停止させる必要のないケースにおいて、ＤＬＬ回路１００のロック時間を短縮することが可能となる。

さらに、本発明においては、粗調動作において内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向であっても、制御回路１５０によってカウンタ回路１２２を停止させることは必須でない。つまり、粗調動作においてカウンタ回路１２１，１２２を逆方向に更新しても構わない。

本発明の好ましい実施形態によるＤＬＬ回路を備えた半導体装置のブロック図である。 カウンタ回路１２２の構成を示すブロック図である。 内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに同じ方向である場合におけるＤＬＬ回路１００の粗調動作を説明するためのタイミング図である。 内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合におけるＤＬＬ回路１００の粗調動作を説明するためのタイミング図である。 内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整方向が互いに逆方向である場合において、カウンタ回路１２２の動作を停止させない場合に生じる問題を説明するためのタイミング図である。 本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。

符号の説明

１０ 半導体装置
１１ クロック端子
１２ アドレス端子
１３ コマンド端子
１４ データ入出力端子
２０ メモリセルアレイ
３０ コントローラ
４０ 出力バッファ
５０ 入力バッファ
１００ ＤＬＬ回路
１０５ 入力レシーバ
１１０ 位相判定部
１１１，１１２ 位相判定回路
１２０ 調整部
１２１，１２２ カウンタ回路
１２２ａ カウンタ制御部
１２３，１２４ 遅延回路
１２３ａ，１２４ａ 粗調回路
１２３ｂ，１２４ｂ 微調回路
１３０ 再生回路
１４０ レプリカバッファ
１５０ 制御回路
１０００ データ処理システム
１１００ システムバス
１２００ データプロセッサ
１４００ ストレージデバイス
１５００ Ｉ／Ｏデバイス
１６００ ＲＯＭ

Claims (12)

1. 第１のクロックの立ち上がりエッジと第２のクロックの立ち上がりエッジの位相を比較することにより、第１の判定信号を生成する第１の位相判定回路と、
   前記第１のクロックの立ち下がりエッジと前記第２のクロックの立ち下がりエッジの位相を比較することにより、第２の判定信号を生成する第２の位相判定回路と、
   前記第１の判定信号に基づいて、第３のクロックのアクティブエッジの位置を調整する第１の調整回路と、
   前記第２の判定信号に基づいて、第４のクロックのアクティブエッジの位置を調整する第２の調整回路と、
   前記第３及び第４のクロックに基づいて前記第２のクロックを生成するクロック生成回路と、
   前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに同方向であることに応答して、前記第１の調整回路による調整量及び前記第２の調整回路による調整量の一方を他方よりも大きくする制御回路と、を備えることを特徴とするＤＬＬ回路。
2. 前記第１の調整回路は、前記第１の判定信号に基づいてカウント値が更新される第１のカウンタ回路と、前記第１のカウンタ回路のカウント値に基づいて前記第３のクロックを遅延させる第１の遅延回路とを含み、
   前記第２の調整回路は、前記第２の判定信号に基づいてカウント値が更新される第２のカウンタ回路と、前記第２のカウンタ回路のカウント値に基づいて前記第４のクロックを遅延させる第２の遅延回路とを含むことを特徴とする請求項１に記載のＤＬＬ回路。
3. 前記第１の遅延回路は、相対的に調整幅の大きい第１の粗調回路と、相対的に調整幅の小さい第１の微調回路とを含み、
   前記第２の遅延回路は、相対的に調整幅の大きい第２の粗調回路と、相対的に調整幅の小さい第２の微調回路とを含み、
   前記制御回路は、前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに同方向であることに応答して、前記第１の粗調回路による調整量及び前記第２の粗調回路による調整量の一方を他方よりも大きくすることを特徴とする請求項２に記載のＤＬＬ回路。
4. 前記クロック生成回路は、前記第３及び第４のクロックに基づいて第５のクロックを生成する再生回路と、前記第５のクロックを遅延させることにより前記第２のクロックを生成するレプリカバッファとを含むことを特徴とする請求項１乃至３のいずれか一項に記載のＤＬＬ回路。
5. 前記第５のクロックは、データを外部に出力するための出力バッファの動作タイミングを定めるものであり、前記レプリカバッファは、前記出力バッファと実質的に同じ回路構成を有していることを特徴とする請求項４に記載のＤＬＬ回路。
6. 前記第１のクロックが外部クロックであることを特徴とする請求項１乃至５のいずれか一項に記載のＤＬＬ回路。
7. 前記第２の位相判定回路は、前記第２のクロックのデューティを検出することにより、前記第１のクロックの立ち下がりエッジと前記第２のクロックの立ち下がりエッジの位相を比較し、
   前記制御回路は、前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに同方向であることに応答して、前記第２の調整回路による調整量を前記第１の調整回路による調整量よりも大きくすることを備えることを特徴とする請求項１乃至６のいずれか一項に記載のＤＬＬ回路。
8. 前記制御回路は、前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに同方向であることに応答して、前記第１の調整回路による調整量を、前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに逆方向である場合における第１の調整量と同じ調整量に設定することを特徴とする請求項７に記載のＤＬＬ回路。
9. 前記制御回路は、前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに同方向であることに応答して、前記第２の調整回路による調整量を、前記第１の調整量の２倍である第２の調整量に設定することを特徴とする請求項８に記載のＤＬＬ回路。
10. 前記制御回路は、前記第１の判定信号に基づく前記第３のクロックのアクティブエッジの調整方向と、前記第２の判定信号に基づく前記第４のクロックのアクティブエッジの調整方向とが互いに逆方向であることに応答して、前記第１の調整回路による調整動作及び前記第２の調整回路による調整動作のいずれか一方を停止させることを特徴とする請求項１乃至９のいずれか一項に記載のＤＬＬ回路。
11. 外部から供給される前記第１のクロックに同期してデータを出力する半導体装置であって、請求項５に記載のＤＬＬ回路と、前記第５のクロックに同期してデータを出力する出力バッファとを備えることを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置を備えるデータ処理システム。

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