JP2019053444A - 半導体集積回路及び半導体装置 - Google Patents

Abstract

【課題】内部クロックを適切に生成できる半導体集積回路及び半導体装置を提供する。【解決手段】可変レジスタ１０４と検出回路１０３と生成回路１０２とを有する半導体集積回路１００であって、可変レジスタ１０４は、第１の期間における第１のクロックに基づく基準遅延量の検出の開始タイミングが格納される。第１の期間は、第１のクロックの入力が開始される期間である。検出回路１０３は、複数の遅延段を有する。検出回路は、第１の期間において開始タイミングで基準遅延量を検出し、基準遅延量に対応した遅延段数を求める。生成回路１０２は、第２の期間において、検出回路で求められた遅延段数に応じて、第１のクロックのデューティ比を調整して第２のクロックを生成する。第２の期間は、第１の期間に続く期間である。【選択図】図２

Description

本実施形態は、半導体集積回路及び半導体装置に関する。

半導体メモリのインターフェースに用いられる半導体集積回路は、基準クロック及びデータを外部から受け、基準クロックのデューティ比を調整して内部クロックを生成し半導体メモリへ供給する。半導体メモリは、内部クロックでデータをラッチすることができる。このとき、内部クロックを適切に生成することが望まれる。

特表２０１５−５２８６０８号公報

ＩＳＳＣＣ ２０１５／Ｓｅｓｓｉｏｎ ７．６ Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ

一つの実施形態は、内部クロックを適切に生成できる半導体集積回路及び半導体装置を提供することを目的とする。

一つの実施形態によれば、可変レジスタと検出回路と生成回路とを有する半導体集積回路が提供される。可変レジスタは、第１の期間における第１のクロックに基づく基準遅延量の検出の開始タイミングが格納される。第１の期間は、第１のクロックの入力が開始される期間である。検出回路は、複数の遅延段を有する。検出回路は、第１の期間において開始タイミングで基準遅延量を検出し、基準遅延量に対応した遅延段数を求める。生成回路は、第２の期間において、検出回路で求められた遅延段数に応じて、第１のクロックのデューティ比を調整して第２のクロックを生成する。第２の期間は、第１の期間に続く期間である。

図１は、実施形態に係る半導体集積回路が適用された半導体装置の構成を示す図である。 図２は、実施形態に係る半導体集積回路の構成を示す図である。 図３は、実施形態に係る半導体集積回路の動作を示す波形図である。 図４は、実施形態の変形例に係る半導体集積回路の構成を示す図である。 図５は、実施形態の変形例に係る半導体集積回路の動作を示す波形図である。 図６は、実施形態の他の変形例に係る半導体集積回路の構成を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（実施形態）
実施形態に係る半導体集積回路について説明する。半導体集積回路は、半導体メモリに対するインターフェースとして用いられる。例えば、半導体集積回路１００は、図１に示す半導体装置１に搭載される。図１は、半導体集積回路１００が適用された半導体装置１の構成を示す図である。

半導体装置１は、コントローラ２及び半導体メモリ３を有する。コントローラ２は、クロックジェネレータ４、制御部５、及び半導体集積回路１００を有する。

例えば、ＮＡＮＤ型フラッシュメモリなどのようにクロックに同期した動作を行う半導体メモリ３においては、位相制御された内部クロックが必要となる。そのため、半導体集積回路１００は、基準クロックφＣＫｒｅｆをクロックジェネレータ４から受けるとともに、データφＤＩを制御部５から受け、基準クロックφＣＫｒｅｆのデューティ比を調整して内部クロックφＣＫを生成し半導体メモリ３へ供給するとともにデータφＤＩをそのままデータφＤＯとして半導体メモリ３へ転送する。これにより、半導体メモリ３は、内部クロックφＣＫでデータφＤＯをラッチすることができる。

ここで、半導体装置１に要求されるアクセススピードの高速化に伴い、半導体集積回路１００は、図２に示すように、レシーバ１０１，１１１、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０３、及びＤＣＣ（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｏｒ）回路１０２を搭載する。ＤＬＬ回路１０３は、ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔ）技術をベースとして高速に（例えば、転送開始から数クロック程度で）ロック可能なＤＬＬ回路が用いられ得る。

半導体集積回路１００において、レシーバ１０１は、基準クロックφＣＫｒｅｆを受け、レシーバ１１１は、データφＤＩを受ける。レシーバ１０１は、基準クロックφＣＫｒｅｆをＤＬＬ回路１０３へ転送するとともにＤＣＣ回路１０２へ転送する。

ＤＬＬ回路１０３は、基準クロックφＣＫｒｅｆに基づき基準遅延量（例えば、基準クロックφＣＫｒｅｆの１周期分の遅延量）を検出する。例えば、ＤＬＬ回路１０３は、互いに等価な遅延量を有する複数の遅延素子が直列に接続されたディレイチェーン１０３ａ及び位相比較回路１０３ｂを有し、ディレイチェーン１０３ａにおける各遅延段の出力の位相と基準クロックφＣＫｒｅｆの位相とを比較して、基準遅延量を検出できる。ＤＬＬ回路１０３は、その検出結果（位相比較結果）に応じて、基準遅延量に対応した遅延段数（例えば、所定の位相量に相当する遅延段数）を計算する。ＤＬＬ回路１０３は、計算結果を位相コード（Ｐｈａｓｅ Ｃｏｄｅ）としてＤＣＣ回路１０２へ供給する。

ＤＣＣ回路１０２は、位相コード（Ｐｈａｓｅ Ｃｏｄｅ）に応じて、基準クロックφＣＫｒｅｆに対するデューティ比の調整量を計算する。ＤＣＣ回路１０２は、ディレイチェーン１０３ａに対応するディレイチェーン１０２ａを有する。ＤＣＣ回路１０２は、計算された調整量に応じて、ディレイチェーン１０２ａを用いながら基準クロックφＣＫｒｅｆの立ち上がりエッジ及び／又は立ち下がりエンジを遅延させる位相制御（デューティ補正＋位相シフト）を行う。これにより、ＤＣＣ回路１０２は、内部クロックφＣＫを生成する。また、レシーバ１１１は、データφＤＩをそのままデータφＤＯとして転送する。

例えば、クロックジェネレータ４から半導体集積回路１００への基準クロックφＣＫｒｅｆの転送開始時は、半導体装置１の起動時などの電源が安定していない期間であることがある。これにより、半導体集積回路１００は、転送開始時に受ける先頭の基準クロックφＣＫｒｅｆが安定せず、それに基づき生成される内部クロックφＣＫが安定しないことがある。

また、要求されるアクセススピードの高速化に伴い、半導体集積回路１００がインターフェース動作を行う対象の半導体メモリ３は、クロックのダブルエッジに同期してコマンドに関する動作が行われるような半導体メモリが用いられる。例えば、半導体メモリ３は、ＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）、ＤＤＲ２、ＤＤＲ３、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）、ＬＰＤＤＲ２、ＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）などの規格に従っている。半導体メモリ３は、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリでもよいし、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性メモリでもよい。

このとき、データφＤＯのラッチに用いられるべき内部クロックφＣＫが安定しないと、データφＤＯのラッチにおけるセットアップ時間及びホール時間が十分に確保できずに、不揮発性メモリ３で誤ったデータφＤＯの値がラッチされる可能性がある。

そこで、本実施形態では、半導体集積回路１００において、基準クロックφＣＫｒｅｆに基づく基準遅延量の検出を開始するタイミングを可変にする（例えば、基準クロックφＣＫｒｅｆの安定時まで遅らせる）ことで、生成する内部クロックφＣＫの適正化を図る。

具体的には、半導体集積回路１００は、基準クロックφＣＫｒｅｆの受信開始時にデータφＤＯをラッチせずに待機するウォームアップサイクル期間Ｔｗｕを設け、そのウォームアップサイクル期間Ｔｗｕ中のロックタイミング（ＤＬＬ回路１０３による基準遅延量の検出の開始タイミング）を任意に選択できる可変レジスタ１０４を追加する。可変レジスタ１０４は、ロックタイミング（ＤＬＬ回路１０３による基準遅延量の検出の開始タイミング）を示す開始コード（Ｓｔａｒｔ）が格納されている。可変レジスタ１０４は、ウォームアップサイクル設定レジスタ１０４ａ、及びＤＬＬロックタイミングレジスタ１０４ｂを含むことができる。開始コード（Ｓｔａｒｔ）は、ウォームアップサイクル期間Ｔｗｕの設定値と、ウォームアップサイクル期間Ｔｗｕ中における基準クロックφＣＫｒｅｆの１周期の長さが安定するタイミングの設定値とを含むことができる。可変レジスタ１０４は、半導体集積回路１００の動作開始時等の所定のタイミングでＤＬＬ回路１０３へ開始コードを供給する。開始コード（Ｓｔａｒｔ）に示されたタイミングは、ウォームアップサイクル期間Ｔｗｕ中における基準クロックφＣＫｒｅｆの１周期の長さが安定するタイミングとして予め実験的に決められ得る。

これに応じて、ＤＬＬ回路１０３は、基準クロックφＣＫｒｅｆの受信が開始されウォームアップサイクル期間Ｔｗｕが開始されても直ちに基準遅延量の検出動作を開始せずに、開始コードに示されたタイミング（例えば、ウォームアップサイクル期間Ｔｗｕの開始から所定クロック数経過したタイミング）まで待機する。ＤＬＬ回路１０３は、ウォームアップサイクル期間Ｔｗｕ中における開始コードに示されたタイミングになると、基準遅延量の検出動作を開始する。これにより、ＤＬＬ回路１０３は、基準クロックφＣＫｒｅｆの１周期の長さが安定するタイミングで基準遅延量の検出動作を行うことができるので、基準遅延量に対応する適正な遅延段数をＤＣＣ回路１０２へ供給でき、ＤＣＣ回路１０２が適正な内部クロックφＣＫを生成できるようにすることができる。

例えば、半導体集積回路１００は、図３に示すように動作できる。図３は、半導体集積回路１００の動作を示す波形図である。

図３に示す例では、ＤＬＬ回路１０３が、基準クロックφＣＫｒｅｆの１周期に相当する遅延段数を検出し、１周期の遅延段数に応じてデューティ比５０％を示す位相コード（Ｐｈａｓｅ Ｃｏｄｅ）、及び、２５％の位相シフトを示す位相コード（Ｐｈａｓｅ Ｃｏｄｅ）をＤＣＣ回路１０２へ供給する。ＤＣＣ回路１０２は、位相コード（Ｐｈａｓｅ Ｃｏｄｅ）に基づきデューティ比２５％分の遅延段数を計算し、ディレイチェーン１０２ａを用いて、その遅延段数分で基準クロックφＣＫｒｅｆの立ち上がりエッジ及び立ち下がりエッジをそれぞれ遅延させて内部クロックφＣＫを生成する。

また、図３に示すように、ウォームアップサイクル期間Ｔｗｕとして基準クロックφＣＫｒｅｆの６クロックの期間が設けられる。ウォームアップサイクル期間Ｔｗｕ中で、例えば、電源が不安定な先頭２サイクルでロックすると、基準クロックφＣＫｒｅｆの１周期が本来の適正な長さに対して１２０％ずれた先頭クロックでロックされ、例えばデューティ比５０％とすべき位相コードをデューティ比６０％の位相コードとして生成してしまう。すなわち、基準クロックφＣＫｒｅｆの適正な１周期に対応する遅延段数が１０段である場合に、１２０％ずれた先頭クロックでロックすると、基準クロックφＣＫｒｅｆの１周期の遅延段数を１２段として計算してしまい、デューティ比５０％の位相コードとして６段を示す位相コードをＤＣＣ回路１０２へ供給する。これにより、ＤＣＣ回路１０２で生成された内部クロックφＣＫを受けた半導体メモリ３が誤った位相角でロックしてしまう（すなわち、正常に転送できない）可能性がある。

それに対して、図３に示すように、例えば電源安定のために必要なサイクルが基準クロックφＣＫｒｅｆの４サイクル、ＤＬＬロックに必要なサイクルが基準クロックφＣＫｒｅｆの２サイクル必要な場合において、ウォームアップサイクル設定レジスタ１０４ａに“６”、ＤＬＬロックタイミングレジスタ１０４ｂに“５”を設定することにより、電源が安定（周期が安定）したタイミングｔ１でロックさせることができる。すなわち、ＤＬＬ回路１０３が、基準クロックφＣＫｒｅｆの適正な１周期を検出できるので、それに相当する遅延段数として１０段を計算し、デューティ比５０％の位相コードとして５段を示す位相コードをＤＣＣ回路１０２へ供給できる。これに応じて、ＤＣＣ回路１０２は、データφＤＯの値が安定したタイミング（セットアップ時間及びホールド時間が十分に確保可能なタイミング）ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，・・・に立ち上がりエッジ又は立ち下がりエッジを持つ内部クロックφＣＫを生成できる。

また、「電源安定のため（Ｗａｒｍｕｐ）に必要な最小サイクル数」＋「ＤＬＬロックに必要な最小サイクル数」を設定することができるため、必要最小限のレイテンシでアクセスすることができ、半導体集積回路１００のパフォーマンスの低下を抑えることができる。

以上のように、実施形態では、半導体集積回路１００において、基準クロックφＣＫｒｅｆに基づく基準遅延量の検出を開始するタイミングを可変にする。例えば、ＤＬＬ回路１０３のロックタイミングを基準クロックφＣＫｒｅｆの安定時まで遅らせる。これにより、ＤＣＣ回路１０２で生成される内部クロックφＣＫを適正化できる。すなわち、高速ロック可能なＤＬＬ回路１０３を搭載している半導体装置１において、基準クロックφＣＫｒｅｆが不安定な場合でもＤＬＬ回路１０３によるロックの精度を向上でき、それに応じて適正な内部クロックφＣＫを生成できる。

なお、図１では、基準クロックφＣＫｒｅｆ及びデータφＤＩが半導体装置１の内部で生成される場合について例示しているが、基準クロックφＣＫｒｅｆ及びデータφＤＩは、半導体装置１の外部から受けてもよい。この場合でも、半導体集積回路１００を実施形態と同様に構成することで、同様の効果を実現可能である。

あるいは、半導体集積回路２００は、パフォーマンス向上のための工夫が施されてもよい。例えば、基準クロックφＣＫｒｅｆに基づき計算される遅延段数は、基準クロックφＣＫｒｅｆが変動するとその値が変わり得るが、時間平均することでその変動による影響をある程度抑制できる。そのような考えに基づき、半導体集積回路２００は、図４に示すように構成できる。図４は、半導体集積回路２００の構成を示す図である。

すなわち、半導体集積回路２００は、図２に示す構成に対して、平均値計算器２０５、マルチプレクサ（ＭＵＸ）２０６、及び切り替え制御回路２０７をさらに有する。平均値計算器２０５は、ＤＬＬ回路１０３がＤＣＣ回路１０２側へ位相コード（Ｃｕｒｒｅｎｔ Ｐｈａｓｅ Ｃｏｄｅ）を供給する際などに位相コードを受け、位相コードを時間平均する。例えば、平均値計算器２０５は、Ｎ回受ける度に（Ｎは２以上の整数）、直前のＮ回の位相コードで示された遅延段数の合計をＮで除算して、平均遅延段数を求める。平均値計算器２０５は、平均遅延段数を示す平均位相コード（Ａｖｅｒａｇｅ Ｐｈａｓｅ Ｃｏｄｅ）を生成してマルチプレクサ２０６へ供給する。

平均値計算器２０５は、半導体集積回路２００の動作停止時等に、直前に計算した平均位相コードを保持できる。切り替え制御回路２０７は、半導体集積回路２００が動作停止後に再び起動されるまでに、マルチプレクサ２０６を、平均値計算器２０５で計算された平均位相コードがＤＣＣ回路１０２へ供給される状態（第１の状態）に切り替えておく。そして、切り替え制御回路２０７は、電源が安定化したタイミングで、マルチプレクサ２０６を、ＤＬＬ回路１０３で計算された位相コードがＤＣＣ回路１０２へ供給される状態（第２の状態）に切り替える。

例えば、可変レジスタ１０４のＤＬＬロックタイミングレジスタに“３”を設定した場合、図５に示すように動作できる。図５では、先頭の電源が不安定な期間Ｔａｖｅは、前の転送時の平均位相コード（Ａｖｅｒａｇｅ Ｐｈａｓｅ Ｃｏｄｅ）を使用し、電源が安定した時点（図５では４サイクル目）で、ロックした位相コード（Ｃｕｒｒｅｎｔ Ｐｈａｓｅ Ｃｏｄｅ）へ切り替えを行う。

これにより、半導体集積回路２００は、２回目以降の起動時のウォームアップサイクル期間Ｔｗｕに相当する期間においてもデータφＤＯをラッチ可能な内部クロックφＣＫを生成でき、そのパフォーマンスを向上できる。

あるいは、半導体集積回路３００は、さらにパフォーマンスを向上するための工夫が施されてもよい。例えば、変動を検知した際にその時間平均した遅延段数を用いるようにすれば、基準クロックφＣＫｒｅｆの変動による影響をさらに抑制できる。そのような考えに基づき、半導体集積回路３００は、図６に示すように構成できる。図６は、半導体集積回路３００の構成を示す図である。

すなわち、半導体集積回路３００は、図４に示す構成に対して、リミット（Ｌｉｍｉｔ）設定レジスタ３０８、比較回路３０９をさらに有する。リミット（Ｌｉｍｉｔ）設定レジスタ３０８は、例えば、遅延段数の変動可能な許容範囲（例えば、上限値及び下限値）が設定されており、半導体集積回路３００の起動時等の所定のタイミングでリミット値を比較回路３０９へ供給する。比較回路３０９は、ＤＬＬ回路１０３からＤＣＣ回路１０２側へ供給される位相コード（Ｃｕｒｒｅｎｔ Ｐｈａｓｅ Ｃｏｄｅ）を受け、位相コードで示された遅延段数と許容範囲とを比較する。比較回路３０９は、遅延段数が許容範囲を外れた場合、その旨を切り替え制御回路２０７へ通知する。このとき、比較回路３０９は、遅延段数が許容範囲を外れた旨の警告φＷＮをさらに外部（例えば、図１に示す制御部５）へさらに通知してもよい。

切り替え制御回路２０７は、遅延段数が許容範囲を外れた旨の通知を受けるまでは、ＤＬＬ回路１０３で計算された位相コードがＤＣＣ回路１０２へ供給される状態（第２の状態）に、マルチプレクサ２０６を制御する。切り替え制御回路２０７は、遅延段数が許容範囲を外れた旨の通知を受けると、平均値計算器２０５で計算された平均位相コードがＤＣＣ回路１０２へ供給される状態（第１の状態）に切り替えるよう、マルチプレクサ２０６を制御する。

これにより、半導体集積回路３００は、その動作中に基準クロックφＣＫｒｅｆの周期が動的に変動した場合に、その変動による影響を抑制して適正な内部クロックφＣＫを生成できる。また、半導体集積回路３００は、基準クロックφＣＫｒｅｆの変動が許容範囲を超えた場合にその警告φＷＮを例えば制御部５へ通知することで、制御部５による半導体集積回路３００のフェイルセーフ（動作停止など）をかけることができる。

また、半導体集積回路３００は、消費電力を低減するための工夫がさらに施されてもよい。例えば、位相コードを周期的に更新させれば、クロックサイクルごとに更新する場合に比べて更新のための動作の頻度を低減でき、低消費電力化が期待できる。すなわち、半導体集積回路３００は、周期更新制御回路３１０をさらに有していてもよい。周期更新制御回路３１０は、平均値計算器２０５と切り替え制御回路２０７とが周期的に動作するように制御し、その周期の合間には平均値計算器２０５と切り替え制御回路２０７とが休止するように制御できる。これにより、平均値計算器２０５と切り替え制御回路２０７との動作頻度を低減でき、半導体集積回路３００の消費電力を低減できる。

さらに、周期更新制御回路３１０は、図６に破線で示すように、遅延段数が許容範囲を外れた旨の通知を比較回路３０９から受けるように構成されていてもよい。この場合、周期更新制御回路３１０は、遅延段数が許容範囲を外れた旨の通知を所定期間内に受けない場合に、位相コードの更新の周期を長くし、遅延段数が許容範囲を外れた旨の通知を所定期間内に受けた場合に、位相コードの更新の周期を短くすることができる。例えば、期間Ｔｒｆ１では、位相コードの更新の周期が４クロックサイクルである場合に、この期間Ｔｒｆ１内に遅延段数が許容範囲を外れた旨の通知を受けなかったことに応じて、期間Ｔｒｆ１に続く期間Ｔｒｆ２において、位相コードの更新の周期を６クロックサイクルに延長させることができる。これにより、半導体集積回路３００の消費電力を低減できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体装置、１００ 半導体集積回路、１０２ ＤＣＣ回路、１０３ ＤＬＬ回路、１０４ 可変レジスタ、２０６ マルチプレクサ、３１０ 周期更新制御回路。

Claims (7)

1. 第１のクロックの入力が開始される第１の期間における前記第１のクロックに基づく基準遅延量の検出の開始タイミングが格納される可変レジスタと、
   複数の遅延段を有し、前記第１の期間において前記開始タイミングで前記基準遅延量を検出し、前記基準遅延量に対応した遅延段数を求める検出回路と、
   前記第１の期間に続く第２の期間において、前記検出回路で求められた遅延段数に応じて、前記第１のクロックのデューティ比を調整して第２のクロックを生成する生成回路と、
   を備えた半導体集積回路。
2. 前記検出回路で求められた遅延段数を時間平均して平均遅延段数を求める演算回路と、
   前記演算回路で求められた平均遅延段数が前記生成回路へ供給される第１の状態と前記検出回路で求められた遅延段数が前記生成回路へ供給される第２の状態とを切り替える切り替え回路と、
   をさらに備えた
   請求項１に記載の半導体集積回路。
3. 前記切り替え回路は、前記第１のクロックの入力が再び開始される第３の期間において前記第１の状態へ切り替え、前記第３の期間に続く第４の期間において前記第２の状態へ切り替える
   請求項２に記載の半導体集積回路。
4. 前記切り替え回路は、前記第４の期間において、前記検出回路で求められた遅延段数が前記平均遅延段数に応じた許容範囲を外れた場合、前記第１の状態へ切り替える
   請求項３に記載の半導体集積回路。
5. 前記半導体集積回路は、前記検出回路で求められた遅延段数が前記許容範囲を外れた場合、警告信号を生成する
   請求項４に記載の半導体集積回路。
6. 前記第４の期間において、前記切り替え回路が前記第１の状態と前記第２の状態との切り替えを前記第１のクロックの複数周期に対応した周期で行うように前記切り替え回路を制御する制御回路をさらに備えた
   請求項３から５のいずれか１項に記載の半導体集積回路。
7. 第１のクロックを受けて第２のクロックを生成する請求項１から６のいずれか１項に記載の半導体集積回路と、
   前記第２のクロックを用いて動作する半導体メモリと、
   を備えた半導体装置。

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