JP2000269423A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2000269423A
JP2000269423A JP11069912A JP6991299A JP2000269423A JP 2000269423 A JP2000269423 A JP 2000269423A JP 11069912 A JP11069912 A JP 11069912A JP 6991299 A JP6991299 A JP 6991299A JP 2000269423 A JP2000269423 A JP 2000269423A
Authority
JP
Japan
Prior art keywords
delay
circuit
signal
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11069912A
Other languages
English (en)
Inventor
Katsumi Abe
克巳 阿部
Masahiro Kamoshita
昌弘 鴨志田
Shigeo Oshima
成夫 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP11069912A priority Critical patent/JP2000269423A/ja
Priority to US09/527,561 priority patent/US6313676B1/en
Publication of JP2000269423A publication Critical patent/JP2000269423A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】回路面積の増大を極力押さえ、消費電流も増大
せず、かつ製造プロセス条件や温度、電源電圧、外部デ
ータバスの環境が変化した場合でも、常に正確に外部ク
ロック信号に同期した内部クロック信号を生成すること
を特徴とする。 【解決手段】内部クロック信号発生回路１０と、データ
入出力回路２０とが設けられ、内部クロック信号発生回
路１０内には、クロックレシーバ１１、同期遅延制御回
路１２、クロックドライバ１３、出力制御回路１４、デ
ィレイモニタ１５′及び制御信号発生回路１６が設けら
れる。ディレイモニタ１５′は、遅延測定モードのと
き、測定開始信号ＳＴＲと測定終了信号ＳＴＰの入力タ
イミングに基づいて入力信号に対する遅延量が設定さ
れ、遅延測定モード終了後は、遅延測定モードの際に設
定された遅延量でクロックレシーバ１１から出力される
信号ＣＬＫを遅延して上記同期遅延制御回路１２に出力
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は外部クロック信号
に同期した内部クロック信号を発生し、さらにこの内部
クロック信号に同期してデータの入出力制御を行う半導
体集積回路に係り、特にデータが出力される外部データ
バスの負荷特性に応じて内部クロック信号を発生する、
例えばシンクロナスＤＲＡＭやラムバスＤＲＡＭなどに
使用されるものである。
【０００２】
【従来の技術】半導体集積回路の動作速度がより高速化
されるのに伴ない、内部回路を駆動する内部クロック信
号と外部クロック信号とのわずかな遅延によっても回路
が誤動作するといった問題が生じるようになってきた。
【０００３】このような問題は、半導体集積回路内部に
クロック同期遅延制御回路を組み込むことで解決するこ
とができる。
【０００４】クロック同期遅延制御回路は、外部クロッ
ク信号に同期し、外部クロック信号のｎ周期分（ｎは整
数）遅延した信号を生成する。この信号は内部クロック
信号として使用される。
【０００５】以下、このクロック同期遅延制御回路の概
要について説明する。
【０００６】クロック同期遅延制御回路には、シンクロ
ナス・アジャスタブル・ディレイ（Ｓｙｎｃｈｒｏｎｏ
ｕｓ Ａｄａｊｕｓｔａｂｌｅ Ｄｅｌａｙ）（以下、
ＳＡＤと称する）を用いたＳＡＤ方式のものと、ディレ
イ・ロックト・ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）（以下、ＤＬＬと称する）を用いたＤＬＬ方式
のものとがあり、両者共遅延線を用いて外部クロック信
号と内部クロック信号との同期を取るものである。
【０００７】前者はフィードバックループを用いずに外
部クロック信号に対して周期の丁度整数倍分遅延された
信号を生成し、これを内部クロック信号として用いるも
のであり、後者はフィードバックループを用いて内部ク
ロック信号と外部クロック信号の位相を比較し、その位
相差に応じて遅延線を制御して外部クロック信号と同期
した内部クロック信号を生成するものである。
【０００８】図１６は、ＳＡＤ方式の従来のクロック同
期遅延制御回路のブロック図である。この回路は、外部
クロック信号ＥｘｔＣＬＫが入力されるクロックレシー
バ１０１と、このクロックレシーバ１０１の出力を遅延
するディレイモニタ１０２と、複数の単位遅延回路から
なり上記ディレイモニタ１０２の出力信号ＦＣＬを複数
の単位遅延回路１０３で前進パルスとして順次伝播して
遅延する前進パルス用遅延線１０４と、上記クロックレ
シーバ１０１からの出力信号ＣＬＫが供給される制御回
路１０５と、複数の単位遅延回路１０３からなり上記前
進パルス用遅延線１０４から転送される後退パルスを複
数の単位遅延回路で順次伝播して遅延する後退パルス用
遅延線１０６と、後退パルス用遅延線１０６からの出力
信号ＲＣＬが入力され、内部クロック信号ＩｎｔＣＬＫ
を出力する出力バッファ１０７とから構成されている。
【０００９】次に、上記クロック同期遅延制御回路の動
作原理について、図１７のタイミングチャートを参照し
て説明する。
【００１０】図１７に示すように、周期Ｔの外部クロッ
ク信号ＥｘｔＣＬＫはクロックレシーバ１０１により増
幅、波形整形され、このクロックレシーバ１０１におけ
る遅延時間ｔＲＣだけ遅れた信号ＣＬＫとなる。この信
号ＣＬＫは制御回路１０５に入力されると同時にディレ
イモニタ１０２に入力される。ディレイモニタ１０２
は、上記クロックレシーバ１０１における遅延時間ｔＲ
Ｃと、出力バッファ１０７における遅延時間ｔＲＤとの
和に等しい遅延時間ｔＤＭ（ｔＤＭ＝ｔＲＣ＋ｔＲＤ）
を持つ。そして、ディレイモニタ１０２で遅延された信
号はＦＣＬとして前進パルス用遅延線１０４に入力され
る。
【００１１】ここで、制御回路１０５は、信号ＣＬＫが
“Ｈ”レベルのときに前進パルス用遅延線１０４におけ
る前進パルスの伝播を停止させ、かつ後退パルス用遅延
線１０６に信号を転送する機能を有する。従って、信号
ＦＣＬは、信号ＣＬＫが立ち上がるまでの（Ｔ−ｔＤ
Ｍ）の期間だけ前進パルス用遅延線１０４で前進パルス
として伝播、遅延された後、後退パルス用遅延線１０６
に転送される（図１７ではこの時刻をｔで示してい
る）。
【００１２】後退パルス用遅延線１０６に転送された信
号は、前進パルスが伝播した単位遅延回路数と同じ数の
後退パルス用遅延線１０６内の単位遅延回路１０３を後
退パルスとして伝播、遅延され、時刻ｔから（Ｔ−ｔＤ
Ｍ）の期間だけ遅れて後退パルス用遅延線１０６から信
号ＲＣＬとして出力される。さらに、信号ＲＣＬは出力
バッファ１０７でその遅延時間ｔＤＲだけ遅れ、内部ク
ロック信号ＩｎｔＣＬＫとして出力される。
【００１３】ここで、外部クロック信号ＥｘｔＣＬＫに
対する内部クロック信号ＩｎｔＣＬＫの遅延時間ΔＴＯ
ＴＡＬは以下のように与えられる。
【００１４】 ΔＴＯＴＡＬ＝ｔＲＣ＋ｔＤＭ＋２（Ｔ−ｔＤＭ）＋ｔＲＤ … （１） ここで、ｔＲＣ＋ｔＲＤ＝ｔＤＭなので、上記（１）式
を簡略化すると、 ΔＴＯＴＡＬ＝（ｔＲＣ＋ｔＲＤ）＋ｔＤＭ＋２Ｔ−２ｔＤＭ ＝ｔＤＭ＋ｔＤＭ＋２Ｔ−２ｔＤＭ ＝２Ｔ … （２） となり、外部クロック信号の３周期目から内部クロック
信号が外部クロック信号に対して同期することになる。
【００１５】ＤＬＬ方式の従来のクロック同期遅延制御
回路の構成を図１８のブロック図に示す。
【００１６】このＤＬＬ方式のクロック同期遅延制御回
路は、クロックレシーバ１１１と、遅延線１１２と、出
力バッファ１１３と、シフトレジスタなどからなる制御
回路１１４と、ディレイモニタ１１５と、位相比較器１
１６とから構成されている。
【００１７】次に、上記ＤＬＬ方式のクロック同期遅延
制御回路の動作原理について、図１９のタイミングチャ
ートを参照して説明する。
【００１８】図１９に示すように、周期Ｔの外部クロッ
ク信号ＥｘｔＣＬＫはクロックレシーバ１１１により増
幅、波形整形され、このクロックレシーバ１１１におけ
る遅延時間ｔＲＣだけ遅れた信号ＣＬＫＡとして出力さ
れる。この信号ＣＬＫＡは遅延線１１２と位相比較器１
１６に入力される。
【００１９】図１８に示されるように、遅延線１１２は
多段接続されたｎ個の単位遅延回路１１７で構成されて
おり、上記信号ＣＬＫＡはｋ段目（１≦ｋ≦ｎ）の単位
遅延回路１１７に入力され、そして、最終段であるｎ段
目の単位遅延回路１１７から信号ＣＬＫＡｄとして出力
される。
【００２０】上記信号ＣＬＫＡｄはディレイモニタ１１
５に入力される。ディレイモニタ１１５は、上記クロッ
クレシーバ１１１における遅延時間ｔＲＣと、出力バッ
ファ１１３における遅延時間ｔＲＤとの和に等しい遅延
時間ｔＤＭ（ｔＤＭ＝ｔＲＣ＋ｔＲＤ）を持つ。そし
て、ディレイモニタ１１５で遅延された信号はＣＬＫＢ
として上記位相比較器１１６に入力され、先の信号ＣＬ
ＫＡと位相が比較される。そして、その比較結果は制御
回路１１４に入力され、その比較結果に応じて、遅延線
１１２において信号ＣＬＫＡが入力される単位遅延回路
１１７の段の位置が変えられる。
【００２１】さらに、信号ＣＬＫＡｄは出力バッファ１
１３でその遅延時間ｔＤＲだけ遅れ、内部クロック信号
ＩｎｔＣＬＫとして出力される。
【００２２】ここで、信号ＣＬＫＡに対し遅延線１１２
で生じる遅延時間をｔ（ｋ）とすると、外部クロック信
号ＥｘｔＣＬＫに対する内部クロック信号ＩｎｔＣＬＫ
の遅延時間ΔＴＯＴＡＬは以下の式で与えられる。
【００２３】 ΔＴＯＴＡＬ＝ｔＲＣ＋ｔ（ｋ）＋ｔＤＲ … （３） また、信号ＣＬＫＡとＣＬＫＢの位相差ΔＡＢは、 ΔＡＢ＝ｔ（ｋ）＋ｔＤＭ … （４） となる。
【００２４】ここで、信号ＣＬＫＡとＣＬＫＢの位相が
等しくなる（ΔＡＢ＝Ｔ）ようにｋを決めると、
（３）、（４）式とｔＤＭ＝ｔＲＣ＋ｔＲＤの関係によ
って、外部クロック信号ＥｘｔＣＬＫと内部クロック信
号ＩｎｔＣＬＫとの遅延時間はＴとなり、外部クロック
信号ＥｘｔＣＬＫに対して内部クロック信号ＩｎｔＣＬ
Ｋが同期することになる。
【００２５】次に、図１８の回路において、信号ＣＬＫ
ＡとＣＬＫＢの位相を合わせる原理について説明する。
いま、信号ＣＬＫＡが遅延線１１２のｋ段目の単位遅延
回路１１７に入力され、信号ＣＬＫＢが信号ＣＬＫＡに
対して位相が遅れていると仮定する。このとき、信号Ｃ
ＬＫＡが伝播する遅延線の長さを短く（単位遅延回路の
段数を少なく）するように、すなわちｋの値を大きくし
てｔ（ｋ）を小さくするように、位相比較器１１６から
制御回路１１４に右シフト信号を与える。上記とは逆
に、信号ＣＬＫＢが信号ＣＬＫＡに対して位相が進んで
いる場合は、信号ＣＬＫＡが伝播する遅延線の長さを長
くするように、位相比較器１１６から制御回路１１４に
左シフト信号を与える。このような処理を繰り返すこと
で信号ＣＬＫＡとＣＬＫＢの位相を合わせることができ
る。
【００２６】また、図１８に示す回路では、一般に、遅
延線１１２と制御回路１１４とは論理回路やシフトレジ
スタといったディジタル回路を用いて構成されるが、さ
らにクロックの同期精度を向上させるために、図２０に
示すようにアナログ回路を用いて構成することもでき
る。
【００２７】図２０に示した従来のクロック同期遅延制
御回路では、遅延線に電圧制御遅延線（Ｖｏｉｔａｇｅ
Ｃｏｎｔｒｏｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）（以
下、ＶＣＤと称する）１１８を用いており、先の制御回
路１１４の替わりにチャージポンプ回路１１９とループ
フィルタ回路１２０とを用いている。
【００２８】この回路の動作原理は、図１８に示すディ
ジタル回路構成によるＤＬＬ方式のものと同様であるた
めにその詳細な説明は省略し、図１８と異なる点につい
てのみ説明する。
【００２９】遅延線を構成するＶＣＤ１１８は複数の単
位遅延素によって構成されており、ここでは図１８の場
合のように、制御回路１１４の出力に応じて信号ＣＬＫ
Ａが遅延線を伝播する単位遅延素の段数を変えるのでは
なく、個々の単位遅延素の１段当たりの遅延時間をルー
プフィルタ回路１２０の出力によって変化させ、遅延線
全体の伝播時間ｔＶＣＬＤを調整し、外部クロック信号
ＥｘｔＣＬＫに対して内部クロック信号ＩｎｔＣＬＫを
同期させている。
【００３０】また、ここで用いられるチャージポンプ回
路１１９は位相比較器１１６の出力信号に応じたアナロ
グ電圧を生成する機能を有しており、また、ループフィ
ルタ回路１２０はアナログ・フィードバック・ループが
発振することなく安定した動作ができるような機能を有
している。
【００３１】以上のようにクロック同期遅延制御回路で
は、どのような回路方式の場合でもディレイモニタが使
用されており、外部クロック信号に対する内部クロック
信号の同期精度を高めるためには、ディレイモニタにお
ける遅延時間ｔＤＭを正確にレシーバの遅延時間ｔＲＣ
と出力バッファの遅延時間ｔＤＲとの和に等しくする必
要がある。すなわち、ディレイモニタの精度はそのまま
最終的なクロック同期遅延制御回路の同期精度に影響を
及ぼす大きな要因となっている。
【００３２】図２１に、ＳＡＤ方式の従来のクロック同
期遅延制御回路を用いた内部クロック信号発生回路及び
この内部クロック信号発生回路で生成される内部クロッ
ク信号に同期してデータの入出力を行うデータ入出力回
路のブロック図を示している。
【００３３】この回路には、クロックレシーバ１１、例
えば図１６中の前進パルス用遅延線１０４、制御回路１
０５及び後退パルス用遅延線１０６からなる同期遅延制
御回路１２、クロックドライバ１３、出力制御回路１４
及びディレイモニタ１５からなる内部クロック信号発生
回路１０と、データ入出力アンプ２１、出力バッファ２
２、出力ドライバ２３及びデータレシーバ２４からなる
データ入出力回路２０とが設けられている。
【００３４】また、３０は外部データバスに接続されて
いるコントローラや外部終端系などを等価的に表した等
価回路であり、この等価回路３０は終端抵抗３１と負荷
容量３２とから構成されている。
【００３５】このような構成において、ディレイモニタ
１５は、内部クロック信号発生回路１０における入力遅
延時間と出力遅延時間との和にほほ等しいと思われる遅
延量が得られるように構成されている。具体的には、こ
のディレイモニタ１５は、例えば図２２に示すように、
直列接続された複数段のインバータ３５で構成されてい
る。そして、この直列接続された初段のインバータ３５
にはクロックレシーバ１１からの出力信号ＣＬＫが入力
され、終段のインバータ３５の出力信号が遅延制御回路
１２に信号ＦＣＬとして入力される。
【００３６】図２２のディレイモニタでは、さらに予備
のインバータ３６が設複数個けられており、この予備の
インバータ３６を用いて遅延量の微調整が行えるように
なっている。なお、これら予備のインバータ３６を用い
る場合には、予め接地されている箇所が切り離して使用
される。
【００３７】しかし、クロック同期遅延制御回路におけ
る入力遅延時間と出力遅延時間の和は常に一定ではな
く、製造時のプロセス条件や、使用環境の温度、使用電
源電圧、また外部データバスの負荷条件（終端抵抗３１
や負荷容量３２）などによって大きく変動してしまう。
【００３８】従って、図２２のようなインバータチェー
ンを用いた従来の遅延量調整方法でも、ディレイモニタ
に要求される遅延量を正確に再現することはできない。
【００３９】また、図２３には別な方法でディレイモニ
タの遅延量を調整するようにした、ＳＡＤ方式の従来の
内部クロック信号発生回路１０及びこの回路１０で生成
される内部クロック信号に同期してデータの入出力を行
うデータ入出力回路２０のブロック図を示している。
【００４０】この回路では、ディレイモニタ１５におけ
る遅延量の精度を上げるために、ディレイモニタ１５内
に、クロックレシーバ１１とほぼ等しい遅延量を持つレ
シーバ１３１、クロックドライバ１３とほぼ等しい遅延
量を持つドライバ１３２、出力制御回路１４とほぼ等し
い遅延量を持つ出力制御回路１３３と、出力バッファ２
２とほぼ等しい遅延量を持つバッファ１３４、出力ドラ
イバ２３とほぼ等しい遅延量を持つドライバ１３５を設
け、これらを直列接続してディレイモニタ１５を疑似的
なデータ入出力系回路として構成している。さらに、上
記ドライバ１３５の出力には、外部データバスの負荷容
量３２と等価な容量値を持つ容量１３６が接続されてい
る。
【００４１】しかし、図２３の回路では、外部クロック
信号の入力ノードからデータ出力ノードに至る経路にお
ける信号遅延量をディレイモニタ１５で再現するため
に、ディレイモニタ１５内には上記経路に存在する全て
の回路と等価な回路構成をそれぞれ有する回路を設ける
必要がある。このため、回路面積が膨大となる。
【００４２】また、容量１３６についても正確には外部
データバスを再現しておらず、外部負荷条件が変化した
場合には確実に誤差を生じる要因となる。
【００４３】
【発明が解決しようとする課題】以上のように、従来の
クロック同期遅延制御回路で使用されるディレイモニタ
は、遅延量が固定であるために、種々に変化する入力系
回路の遅延時間と出力系回路の遅延時間に対応すること
ができす、ディレイモニタで実際の遅延時間を正確に設
定することは非常に困難である。
【００４４】また、同期精度を向上させるために、疑似
的なデータ入出力系回路でディレイモニタを構成する
と、回路面積が増大し、かつそれでもなお、遅延量が固
定であるために正確なモニタは不可能である。従って、
このことは、クロック同期遅延制御回路における外部ク
ロック信号と内部クロック信号の同期精度を著しく低下
させる要因となっている。
【００４５】また、疑似的なデータ入出力系回路を用い
てディレイモニタを構成する場合の別な問題点として、
これらの回路が消費する消費電流が挙げられる。疑似的
なデータ入力系回路として配置されているクロックレシ
ーバと等価な回路構成のレシーバにはカレントミラー回
路などが用いられている。このカレントミラー回路では
常時、貫通電流が流れているので、パワーダウンモード
などの低消費電力モード時における消費電流を増加させ
る。
【００４６】さらに、ディレイモニタはデータアクセス
毎に動作するので、出力ドライバなどに設けられている
巨大サイズのトランジスタを毎サイクル駆動することに
なり、このことは消費電流の面からも非常に不利であ
る。
【００４７】従って、この発明は、回路面積の増大を極
力押さえ、消費電流も増大せず、かつ製造プロセス条件
や温度、電源電圧、外部データバスの環境が変化した場
合でも、常に正確に外部クロック信号に同期した内部ク
ロック信号を生成することができ、もって外部クロック
信号に高精度に同期したデータの出力を常に行うことが
できる半導体集積回路を提供することにある。
【００４８】
【課題を解決するための手段】第１の発明の半導体集積
回路は、外部クロック信号を遅延しその遅延量が制御信
号に応じて変化するディレイモニタを有し、外部クロッ
ク信号に同期した内部クロック信号を発生すると共に遅
延測定モードの際に遅延測定用の内部クロック信号を発
生する内部クロック発生回路と、上記内部クロック発生
回路で発生される内部クロック信号に同期してデータを
外部データバスに出力するデータ出力回路と、上記外部
データバスに出力されるデータを内部に取り込むデータ
入力回路と、遅延測定モードの際に上記内部クロック発
生回路で上記遅延測定用の内部クロック信号が発生され
る第１の時点に対応した第１の制御信号と、上記発生さ
れる内部クロック信号に同期して上記データ出力回路か
ら上記外部データバスに対してデータが出力され、さら
に上記データ入力回路によってこのデータが取り込まれ
てこのデータ入力回路から出力される第２の時点に対応
した第２の制御信号とを発生し、この発生した第１及び
第２の制御信号を上記ディレイモニタに対して上記制御
信号として供給する制御信号発生回路とを具備してい
る。
【００４９】第２の発明の半導体集積回路は、外部クロ
ック信号が入力されるクロック入力回路及びこのクロッ
ク入力回路からの出力を遅延しその遅延量が制御信号に
応じて変化するディレイモニタとを有し、外部クロック
信号に同期した内部クロック信号を発生すると共に遅延
測定モードの際に遅延測定用の内部クロック信号を発生
する内部クロック発生回路と、上記内部クロック発生回
路で発生される内部クロック信号に同期してデータを外
部データバスに出力するデータ出力回路と、上記クロッ
ク入力回路と等価な回路構成を有し、上記外部データバ
スに出力されるデータを内部に取り込むデータ入力回路
と、遅延測定モードの際に上記内部クロック発生回路で
上記遅延測定用の内部クロック信号が発生される第１の
時点に対応した第１の制御信号と、上記発生される内部
クロック信号に同期して上記データ出力回路から上記外
部データバスに対してデータが出力され、さらに上記デ
ータ入力回路によってこのデータが取り込まれてこのデ
ータ入力回路から出力される第２の時点に対応した第２
の制御信号とを発生し、この発生した第１及び第２の制
御信号を上記ディレイモニタに対して上記制御信号とし
て供給する制御信号発生回路とを具備している。
【００５０】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
【００５１】（第1の実施の形態）図１は、この発明に
係る半導体集積回路の第１の実施の形態による回路構成
を示すブロック図である。
【００５２】この実施の形態による半導体集積回路に
は、ＳＡＤ方式のクロック同期遅延制御回路を有する内
部クロック信号発生回路１０と、この内部クロック信号
発生回路１０で生成される内部クロック信号に同期して
データの入出力を行うデータ入出力回路２０とが設けら
れている。
【００５３】内部クロック信号発生回路１０内には、ク
ロックレシーバ１１と、同期遅延制御回路１２と、クロ
ックドライバ１３と、出力制御回路１４と、ディレイモ
ニタ１５′と、制御信号発生回路１６とが設けられてい
る。
【００５４】上記クロックレシーバ１１には外部クロッ
ク信号ＥｘｔＣＬＫが入力され、このクロックレシーバ
１１からは信号ＣＬＫが出力される。この信号ＣＬＫは
同期遅延制御回路１２に入力されると共にディレイモニ
タ１５に入力される。同期遅延制御回路１２は、従来と
同様に前進パルス用遅延線、制御回路及び後退パルス用
遅延線が設けられていると共に、さらに遅延測定モード
の際に測定用信号である疑似内部クロック信号を出力す
る疑似内部クロック信号発生回路（いずれも図示せず）
とから構成されている。
【００５５】同期遅延制御回路１２内の制御回路は、従
来の場合と同様に、信号ＣＬＫが“Ｈ”レベルのときに
前進パルス用遅延線における前進パルスの伝播を停止さ
せ、かつ後退パルス用遅延線に信号を転送する機能を有
する。そして、後退パルス用遅延線に転送された信号
は、後退パルスとして後退パルス用遅延線で順次伝播遅
延され、後退パルス用遅延線からは信号ＲＣＬが出力さ
れる。この信号ＲＣＬ及び疑似内部クロック信号発生回
路から出力される疑似内部クロック信号はクロックドラ
イバ１３に入力されると共に制御信号発生回路１６に入
力される。
【００５６】上記クロックドライバ１３の出力は出力制
御回路１４に入力され、この出力制御回路１４からは外
部クロック信号ＥｘｔＣＬＫに同期した内部クロック信
号ＩｎｔＣＬＫが出力される。
【００５７】また、上記制御信号発生回路１６には、上
記疑似内部クロック信号の他に、データ入出力回路２０
に設けられたデータレシーバ２４から出力されるデータ
信号ＤＡＴが供給される。そして、この制御信号発生回
路１６は、遅延測定モードのときに、上記疑似内部クロ
ック信号及びデータ信号ＤＡＴに基づいて、ディレイモ
ニタ１５の動作を制御するための測定開始信号ＳＴＲと
測定終了信号ＳＴＰとを発生する。この測定開始信号Ｓ
ＴＲ及び測定終了信号ＳＴＰはディレイモニタ１５′に
供給される。なお、制御信号発生回路１６には上記疑似
内部クロック信号及びデータ信号ＤＡＴの他に、遅延測
定モード信号ＭＯＤ及びインバータによるその反転信号
／ＭＯＤとが供給される。
【００５８】ディレイモニタ１５′は、遅延測定モード
のときには、上記測定開始信号ＳＴＲと測定終了信号Ｓ
ＴＰの入力タイミングに基づいて信号ＣＬＫに対する遅
延量が設定され、遅延測定モード終了後は、遅延測定モ
ードの際に設定された遅延量で上記クロックレシーバ１
１から出力される信号ＣＬＫを遅延して上記同期遅延制
御回路１２に出力する。
【００５９】上記データ入出力回路２０には、データ入
出力アンプ２１と、出力バッファ２２と、出力ドライバ
２３及びデータレシーバ２４が設けられている。
【００６０】上記データ入出力アンプ２１は、図示しな
い内部回路と後述する外部データバスとの間で授受され
る入出力データの増幅及び波形整形を行うものであり、
データ出力時におけるデータ入出力アンプ２１からのデ
ータは出力バッファ２２に入力される。出力バッファ２
２には、上記出力データの他に、内部クロック信号発生
回路１０から出力される内部クロック信号ＩｎｔＣＬＫ
が入力される。そして、出力バッファ２２は、内部クロ
ック信号ＩｎｔＣＬＫに同期してデータを出力する。こ
のデータは出力ドライバ２３を介して外部データバスに
出力される。
【００６１】また、データの入力時には、外部データバ
スのデータがデータレシーバ２４によって取り込まれ、
データ入出力アンプ２１に入力される。また、このデー
タレシーバ２４によって取り込まれたデータに基づくデ
ータ信号ＤＡＴは、先の制御信号発生回路１６に供給さ
れる。
【００６２】３０は外部データバスに接続されているコ
ントローラや外部終端系などを等価的に表した等価回路
であり、この等価回路３０は終端抵抗３１と負荷容量３
２とから構成されている。
【００６３】図１の半導体集積回路において、内部クロ
ック信号発生回路１０に設けられているクロックレシー
バ１１と、データ入出力回路２０に設けられているデー
タレシーバ２４とは内部回路構成が等価にされており、
例えばそれぞれ図２に示すように構成されている。
【００６４】すなわち、図２は図１中のクロックレシー
バ１１及びデータレシーバ２４の詳細な回路構成を示し
ており、それぞれ２個のＰチャネル及びＮチャネルＭＯ
Ｓトランジスタ４１と４２、４３と４４で構成されたカ
レントミラー型負荷の差動増幅器４５と、この差動増幅
器４５の出力を増幅及び波形整形して信号Ｖｏｕｔまた
はその反転信号／Ｖｏｕｔを得る直列接続された３個の
インバータ４６〜４８とから構成されている。
【００６５】ここで、上記差動増幅器４５を構成する一
方のＮチャネルＭＯＳトランジスタ４１のゲートには入
力信号Ｖｉｎとして、クロックレシーバ１１の場合には
外部クロック信号ＥｘｔＣＬＫが、データレシーバ２４
の場合にはデータ信号ＤＯＵＴがそれぞれ供給され、他
方のＮチャネルＭＯＳトランジスタ４２のゲートには基
準電圧Ｖｒｅｆが供給される。そして、信号Ｖｏｕｔま
たはその反転信号／Ｖｏｕｔは、クロックレシーバ１１
の場合には信号ＣＬＫとして同期遅延制御回路１２に供
給され、データレシーバ２４の場合にはデータ信号ＤＡ
Ｔとしてデータ入出力アンプ２１及び制御信号発生回路
１６に供給される。
【００６６】このように、内部クロック信号発生回路１
０内のクロックレシーバ１１とデータ入出力回路２０内
のデータレシーバ２４として等価な回路構成のものが使
用されているので、両回路における遅延量（信号遅延時
間）は実質的に等しくなる。
【００６７】図１中の制御信号発生回路１６では、前記
測定開始信号ＳＴＲと測定終了信号ＳＴＰとを発生する
ために、それぞれ図３に示すような構成のラッチ回路が
２個設けられている。このラッチ回路は、先の遅延測定
モード信号ＭＯＤがＰチャネル側のクロックゲートに、
その反転信号／ＭＯＤがＮチャネル側のクロックゲート
にそれぞれ入力され、入力信号Ｖｉｎが入力されるクロ
ックドインバータ５１と、このクロックドインバータ５
１の出力を反転するインバータ５２と、先の遅延測定モ
ード信号ＭＯＤがＮチャネル側のクロックゲートに、そ
の反転信号／ＭＯＤがＰチャネル側のクロックゲートに
それぞれ入力され、入力信号として上記インバータ５２
からの出力信号Ｖｏｕｔが入力され、出力信号が上記イ
ンバータ５２の入力側に帰還されるクロックドインバー
タ５３とから構成されている。
【００６８】そして、入力信号Ｖｉｎとして、測定開始
信号ＳＴＲを発生するラッチ回路の場合には同期遅延制
御回路１２からの出力信号が入力され、測定終了信号Ｓ
ＴＰを発生するラッチ回路の場合にはデータレシーバ２
４からの出力信号が入力される。また、両ラッチ回路の
出力信号Ｖｏｕｔは、測定開始信号ＳＴＲ又は測定終了
信号ＳＴＰとなる。
【００６９】次に、上記のような構成の回路の動作を図
４のタイミングチャートを参照して説明する。まず、遅
延測定モード信号ＭＯＤが“Ｌ”レベル（反転信号／Ｍ
ＯＤが“Ｈ”レベル）に遷移して遅延測定モードに入
る。これにより、図３に示すラッチ回路では、インバー
タ５１が動作状態、かつインバータ５３が非動作状態と
なり、ラッチ状態が解除される。
【００７０】次に同期遅延制御回路１２から“Ｈ”レベ
ルの疑似内部クロック信号ＤＣＬＫが出力される。この
疑似内部クロック信号ＤＣＬＫがクロックドライバ１３
及び出力制御回路１４を経由して内部クロック信号Ｉｎ
ｔＣＬＫとして出力され、さらにこの内部クロック信号
ＩｎｔＣＬＫに同期して、データ入出力アンプ２１から
の疑似データ（“Ｈ”レベルデータ）が出力バッファ２
２から出力され、出力ドライバ２３を経由して出力デー
タＤＯＵＴとして外部データバスに出力される。このと
き、疑似内部クロック信号ＤＣＬＫが発生されたタイミ
ングから出力遅延量ｔＤＲだけ遅延してから出力データ
ＤＯＵＴが外部データバスに出力される。
【００７１】また、これと並行して疑似内部クロック信
号ＤＣＬＫが制御信号発生回路１６に入力することによ
り、制御信号発生回路１６からは“Ｈ”レベルの測定開
始信号ＳＴＲが出力される。この信号ＳＴＲは、ディレ
イモニタ１５′内部で遅延時間の測定開始信号として使
用される。
【００７２】一方、外部データバスに出力された“Ｈ”
レベルの疑似データは、データレシーバ２４によって取
り込まれ、外部データバスに疑似データが現れてから入
力遅延量ｔＲＣだけ経過した後、データ信号ＤＡＴとし
て出力される。そして、このデータ信号ＤＡＴが制御信
号発生回路１６に入力することにより、制御信号発生回
路１６からは“Ｈ”レベルの測定停止信号ＳＴＰが出力
される。この信号ＳＴＰは、ディレイモニタ１５′内部
で遅延時間の測定停止信号として使用される。
【００７３】ディレイモニタ１５′では、上記測定開始
信号ＳＴＲと測定停止信号ＳＴＰとが入力するタイミン
グに基づいて、クロックレシーバ１１からの出力信号Ｃ
ＬＫに対する遅延量が設定される。
【００７４】次に、遅延測定モードが終了し、遅延測定
モード信号ＭＯＤが“Ｈ”レベル（反転信号／ＭＯＤが
“Ｌ”レベル）に遷移して、通常の動作モードになる
と、制御信号発生回路１６内の２個のラッチ回路がラッ
チ状態に設定され、測定開始信号ＳＴＲ及び測定停止信
号ＳＴＰが共に“Ｈ”レベルのまま固定される。
【００７５】ここで、先の遅延測定モードの際に、ディ
レイモニタ１５′内では、疑似内部クロック信号ＤＣＬ
Ｋが同期遅延制御回路１２から出力され、クロックドラ
イバ１３及び出力制御回路１４で遅延されて内部クロッ
ク信号ＩｎｔＣＬＫが出力され、さらにこの遅延された
内部クロック信号ＩｎｔＣＬＫに同期してデータが出力
バッファ２２及び出力ドライバ２３を経由して外部デー
タバスに出力され、さらに外部データバスに出力された
データがデータレシーバ２４によって取り込まれ、デー
タ信号ＤＡＴが出力されるまでの実際の遅延時間に相当
する遅延量（ｔＤＲ＋ｔＲＣ）が予め設定されている。
【００７６】内部クロック信号発生回路１０内のクロッ
クレシーバ１１とデータ入出力回路２０内のデータレシ
ーバ２４とは互いに等価な回路構成にされているので、
クロックレシーバ１１における遅延量とデータレシーバ
２４における遅延量ｔＲＣとは実質的に等しい。このた
め、ディレイモニタ１５′にはクロックレシーバ１１か
らなる入力系回路の遅延時間と、クロックドライバ１
３、出力制御回路１４、出力バッファ２２及び出力ドラ
イバ２３からなる出力系回路の遅延時間とが設定されて
いることになる。
【００７７】従って、遅延測定モード終了後の通常の動
作モードの際には、図４に示すように、外部クロック信
号ＥｘｔＣＬＫが入力されると、クロックレシーバ１１
からはｔＲＣだけ遅延された信号ＣＬＫが出力され、さ
らにディレイモニタ１５′から信号ＣＬＫに対して（ｔ
ＤＲ＋ｔＲＣ）だけ遅延された信号ＦＣＬが出力され
る。この後は、先に説明したＳＡＤ方式のクロック同期
遅延制御回路の原理に基づいて内部クロック信号Ｉｎｔ
ＣＬＫが内部クロック信号発生回路１０から出力され、
この内部クロック信号ＩｎｔＣＬＫに同期してデータの
出力が行われる。
【００７８】この実施の形態の半導体集積回路によれ
ば、モジュールなどのシステムに実装された状態で遅延
測定モードによる動作を行わせることにより、各回路の
実際の信号遅延時間や外部データバスの負荷状態に応じ
たデータ出力時の遅延時間をディレイモニタ１５′に設
定することができるので、種々に変化する入力系回路の
遅延時間と出力系回路の遅延時間に対応することがで
き、ディレイモニタ１５′で実際の遅延時間を正確に設
定することができる。
【００７９】なお、この実施の形態では、制御信号発生
回路１６を内部クロック信号発生回路１０内に設ける場
合について説明したが、これは内部クロック信号発生回
路１０の外部に設けるようにしてもよい。
【００８０】また、この実施の形態では、疑似内部クロ
ック信号を出力する疑似内部クロック信号出力回路を同
期遅延制御回路１２内に設ける場合について説明した
が、これは同期遅延制御回路１２の外部に設けるように
してもよい。
【００８１】図５は、図１におけるディレイモニタ１
５′の内部構成を示すブロック図である。このディレイ
モニタ１５′には、それぞれ多段接続された複数の単位
遅延回路で構成された第１及び第２の遅延線１５１、１
５２と、遅延状態検知回路１５３と、複数のスイッチ回
路１５４からなるスイッチ回路群１５５とが設けられて
いる。
【００８２】第１の遅延線１５１には測定開始信号ＳＴ
Ｒと測定停止信号ＳＴＰとが入力されており、測定開始
信号ＳＴＲは測定停止信号ＳＴＰが遷移するまでの間
（“Ｌ”レベルから“Ｈ”レベルに変化するまでの
間）、第１の遅延線１５１内の単位遅延回路によって順
次遅延伝播される。そして、第１の遅延線１５１におい
て測定開始信号ＳＴＲが最終的に到達した単位遅延回路
の位置が遅延状態検知回路１５３で検知され、さらにこ
の遅延状態検知回路１５３における検知結果に応じてス
イッチ回路群１５５内のスイッチ回路１５４が選択的に
導通するように制御される。これにより、前記クロック
レシーバ１１から出力される信号ＣＬＫは、この導通し
たスイッチ回路１５４を介して第２の遅延線１５２内の
単位遅延回路に入力され、第１の遅延線１５１で伝播さ
れた場合と同じ分だけ第２の遅延線１５２内の単位遅延
回路を遅延伝播されることにより、前記信号ＦＣＬとし
て出力される。
【００８３】図６は、図５のディレイモニタ１５′の詳
細な回路構成の一例を示している。
【００８４】６０は第１の遅延線１５１内に設けられた
単位遅延回路であり、これら各単位遅延回路６０は１個
のクロックドインバータ６１と２個のインバータ６２、
６３とから構成されている。上記一方のクロックドイン
バータ６１のＰチャネル側のクロックゲートには測定終
了信号ＳＴＰが、またＮチャネル側のクロックゲートに
は信号ＳＴＰの反転信号／ＳＴＰがそれぞれ入力され、
最前段には入力信号として測定開始信号ＳＴＲが、それ
以外には入力信号として前段の単位遅延回路からの出力
信号が入力される。
【００８５】上記クロックドインバータ６１の出力信号
はインバータ６２に入力される。このインバータ６２の
出力信号は次段の単位遅延回路６０に入力されると共に
同じ段のインバータ６３に入力される。さらに、このイ
ンバータ６３の出力信号は上記インバータ６２の入力側
に帰還される。
【００８６】遅延状態検知回路１５３には、上記第１の
遅延線１５１内に設けられた単位遅延回路６０に対応し
た数のＮＡＮＤ回路６４とインバータ６５からなる検知
回路６６が設けられている。そして、各検知回路６６内
のＮＡＮＤ回路６４には対応する単位遅延回路６０内の
クロックドインバータ６１への入力信号とクロックドイ
ンバータ６１からの出力信号とが入力される。そして、
各ＮＡＮＤ回路６４の出力信号は対応するインバータ６
５に入力され、各ＮＡＮＤ回路６４の出力信号と各イン
バータ６５の出力信号とが検知信号として前記スイッチ
回路群１５５に入力される。
【００８７】スイッチ回路群１５５内の各スイッチ回路
１５４は、ソース、ドレイン間が並列接続され各ゲート
に遅延状態検知回路１５３から出力される検知信号が入
力されるＰチャネル及びＮチャネルＭＯＳトランジスタ
からなるＣＭＯＳトランスファゲートで構成されてい
る。そして、これらＣＭＯＳトランスファゲートの各一
端には信号ＣＬＫが入力され、各他端からの出力信号は
第２の遅延線１５２に入力される。
【００８８】第２の遅延線１５２には、第１の遅延線１
５１の場合と同様に構成された複数の単位遅延回路６０
が設けられている。ただし、この第２の遅延線１５２内
に設けられた各単位遅延回路６０内のクロックドインバ
ータ６１のＰチャネル側のクロックゲートには“Ｌ”レ
ベルに対応した接地電圧が、Ｎチャネル側のクロックゲ
ートには“Ｈ”レベルに対応した電源電圧がそれぞれ入
力されており、これらのクロックドインバータ６１は常
時、入力信号の反転動作が可能な状態に設定されてい
る。そして、これら各単位遅延回路６０内のクロックド
インバータ６１には、スイッチ回路群１５５内の各スイ
ッチ回路１５４の出力信号が入力される。
【００８９】次に、図６のような構成のディレイモニタ
の動作を図７のタイミングチャートを参照して説明す
る。
【００９０】始めに測定開始信号ＳＴＲが“Ｈ”レベル
に遷移する。このとき、測定終了信号ＳＴＰは“Ｌ”レ
ベル（信号／ＳＴＰは“Ｈ”レベル）の状態なので、第
１の遅延線１５１における各単位遅延回路６０内のクロ
ックドインバータ６１は動作可能となり、測定終了信号
ＳＴＰが１段目の単位遅延回路６０内のクロックドイン
バータ６１からインバータ６２、２段目の単位遅延回路
６０内のクロックドインバータ６１及びインバータ６
２、…と順次伝播していく。ここで、１段目の単位遅延
回路６０内のクロックドインバータ６１の出力ノードを
／Ａ、インバータ６２の出力ノードをＢ、２目の単位遅
延回路６０内のクロックドインバータ６１の出力ノード
を／Ｂ、インバータ６２の出力ノードをＣ、３段目の単
位遅延回路６０内のクロックドインバータ６１の出力ノ
ードを／Ｃ、インバータ６２の出力ノードをＤ、４段目
の単位遅延回路６０内のクロックドインバータ６１の出
力ノードを／Ｄとすると、これら各ノードの信号は交互
に“Ｈ”レベル及び“Ｌ”レベルに反転していく。
【００９１】そして、ノードＣの信号が反転した後で、
ノード／Ｃの信号が反転する前に測定終了信号ＳＴＰが
“Ｈ”レベルに遷移したとする。この測定開始信号ＳＴ
Ｒと測定終了信号ＳＴＰとの時間差は、図４で説明した
ように入力系回路における遅延時間ｔＲＣと出力系回路
における遅延時間ｔＤＲとの合計時間に等しい。
【００９２】測定終了信号ＳＴＰが“Ｈ”レベルに遷移
すると、第１の遅延線１５１における各単位遅延回路６
０内のクロックドインバータ６１が非動作状態となり、
その時点で信号の伝播が停止して、ノードＣとノード／
Ｃの両方の信号が共に“Ｈ”レベルの状態になる。この
状態が遅延状態検知回路１５３で検知され、第１の遅延
線１５１の１ないし４段目の単位遅延回路６０の状態を
検出するそれぞれ４個のＮＡＮＤ回路６４の出力ノード
Ｅ、Ｆ、Ｇ、Ｈのうち、３段目の単位遅延回路６０に対
応したＮＡＮＤ回路６４の出力ノードＧの信号が唯一
“Ｌ”レベルとなり、このノードＧの信号及びその反転
信号が入力するスイッチ回路１５４が導通する。
【００９３】この後、信号ＣＬＫが入力されると、この
信号ＣＬＫがノードＧの信号及びその反転信号が入力さ
れるスイッチ回路群１５５内のスイッチ回路群１５４を
介して第２の遅延線１５２に入力され、第２の遅延線１
５２内のノードＫ、／Ｋ、Ｌ、／Ｌのように第１の遅延
線１５１で測定開示信号ＳＴＲが伝播された段数と同じ
段数（この例では２段）の単位遅延回路６０を介して伝
播遅延され、最前段の単位遅延回路６０から信号ＦＣＬ
として出力される。
【００９４】なお、上記ノードＫ及び／Ｋ、は、２段目
の単位遅延回路６０のクロックドインバータ６１の入力
ノード及び出力ノードであり、Ｌ及び／Ｌは、１段目
（最前段）の単位遅延回路６０のクロックドインバータ
６１の入力ノード及び出力ノードである。
【００９５】従って、このときの信号ＣＬＫと信号ＦＣ
Ｌとの間の時間差は、入力系回路の遅延時間ｔＲＣと出
力系回路の遅延時間ｔＤＲとの合計に等しくなる。
【００９６】以上のように図６のディレイモニタでは信
号ＣＬＫに対する信号ＦＣＬの遅延時間を高精度に設定
することができる。
【００９７】しかも、従来のようにディレイモニタ内に
疑似的なデータ入出力系回路を設ける必要がなく、出力
ドライバなどに設けられている巨大サイズのトランジス
タが不要なので、回路面積の増大を防ぐことができる。
【００９８】また、ディレイモニタでは疑似的なデータ
入出力系回路を用いていないので、大きな電流を消費す
るカレントミラー回路は不要であり、この結果、パワー
ダウンモードなどの低消費電力モード時における消費電
流の増加を防ぐことができる。
【００９９】このように、上記実施の形態による半導体
集積回路では、回路面積の増大を極力押さえることがで
き、また消費電流も増大せず、かつ製造プロセス条件や
温度、電源電圧、外部データバスの環境が変化した場合
でも、常に正確に外部クロック信号に同期した内部クロ
ック信号を生成することができ、もって外部クロック信
号に高精度に同期したデータの出力を常に行うことがで
きる。
【０１００】ところで、図６に示したディレイモニタに
おける遅延時間の設定精度は、測定開始信号ＳＴＲがク
ロックドインバータ６１とインバータ６２からなる２段
の論理ゲート回路を伝播するのに必要な遅延時間によっ
て量子化されるため、それ以上の精度向上は期待できな
い。
【０１０１】図８は、図５のディレイモニタ１５′の詳
細な回路構成の他の例を示している。この図８に示した
ディレイモニタは、図６のものに対して遅延時間の設定
精度を向上させるように改善したものであり、第１、第
２の遅延線１５１、１５２内の各段の単位遅延回路６０
をそれぞれ１個のクロックドインバータ７１と、各クロ
ックドインバータ６１の出力ノードに接続された２個の
インバータ７２、７３からなるラッチ回路７４とで構成
するようにしたものである。
【０１０２】遅延状態検知回路１５３には、ＮＡＮＤ回
路７５及びこのＮＡＮＤ回路７５の出力信号を反転する
インバータ７６とからなる第１の検知回路７７と、ＮＯ
Ｒ回路７８及びこのＮＯＲ回路７８の出力信号を反転す
るインバータ７９とからなる第２の検知回路８０とが交
互に設けられており、第１の遅延線１５１内の奇数段目
の単位遅延回路６０に対応した第１の検知回路７７内の
ＮＡＮＤ回路７５には対応する単位遅延回路６０の入出
力信号が入力され、第１の遅延線１５１内の偶数段目の
単位遅延回路６０に対応した第２の検知回路８０内のＮ
ＯＲ回路７８には対応する単位遅延回路６０の入出力信
号が入力される。
【０１０３】さらに、この遅延状態検知回路１５３で
は、第１の遅延線１５１内の最後段の単位遅延回路６０
（例えばこの最後段の単位遅延回路が偶数段目の単位遅
延回路であるとする）に対応した第２の検知回路８０に
隣接して、第１の検知回路７７が１個余分に設けられて
おり、この余分に設けられている第１の検知回路７７内
のＮＯＲ回路７８には、第１の遅延線１５１内の最後段
の単位遅延回路６０の出力信号と“Ｈ”レベルが入力さ
れる。
【０１０４】すなわち、第１の遅延線１５１内に設けら
れている単位遅延回路６０の数をｎとすると、遅延状態
検知回路１５３に設けられている第１の検知回路７７と
第２の検知回路８０との総和は（ｎ＋１）個となる。ま
た、これに対応して、スイッチ回路群１５５でも（ｎ＋
１）個のスイッチ回路１５４が設けられている。
【０１０５】図８のような構成のディレイモニタでは、
測定開始信号ＳＴＲが、第１の遅延線１５１内に設けら
れている単位遅延回路６０を奇数段伝播した場合には、
その最終段の単位遅延回路６０からの出力信号が測定開
始信号ＳＴＲに対して逆相になるという問題が生じる。
【０１０６】いま、仮に測定開始信号ＳＴＲが第１の遅
延線１５１内に設けられている単位遅延回路６０を３段
伝播した（測定開始信号ＳＴＲが４段目のクロックドイ
ンバータ７１を通過できなかった）場合を考える。この
場合、４段目のクロックドインバータ７１の入力信号と
出力信号は共に“Ｌ”レベルになり、この２つの信号を
入力とする第２の検知回路８０内のＮＯＲ回路７８の出
力信号は“Ｈ”レベル、この信号を反転するインバータ
７９の出力信号は“Ｌ”レベルとなる。すると、この第
２の検知回路８０の検知信号が入力されるスイッチ回路
群１５５内のスイッチ１５４が導通し、第２の遅延線１
５２内の出力側から数えて３段目のクロックドインバー
タ７１の入力端子に信号ＣＬＫが入力される。このた
め、信号ＣＬＫが、第２の遅延線１５２内では３個の単
位遅延回路６０内の３個のクロックドインバータ７１を
介して順次反転され、信号ＦＣＬとして出力されるの
で、信号ＦＣＬも信号ＣＬＫに対して逆相の信号になっ
てしまう。
【０１０７】そこで、この図８の場合には、測定開始信
号ＳＴＲが第１の遅延線１５１内で奇数段の単位遅延回
路６０を伝播した場合には、第２の遅延線１５１の最終
段の単位遅延回路６０からの出力信号を反転することに
よって最終的な信号ＦＣＬとすることで対処している。
【０１０８】そのために、図８のディレイモニタでは、
測定開始信号ＳＴＲが第１の遅延線１５１内で奇数段の
単位遅延回路６０を伝播したことを検出するために、遅
延状態検知回路１５３における全ての第２の検知回路８
０内の各インバータ７９の出力信号が入力されるＮＡＮ
Ｄ回路８１及びこのＮＡＮＤ回路８１の出力信号を反転
するインバータ８２が設けられている。
【０１０９】さらに、第２の遅延線１５１の最終段の単
位遅延回路６０からの出力信号を反転するインバータ８
３と、第２の遅延線１５１の最終段の単位遅延回路６０
からの出力信号と信号ＦＣＬのノードとの間に接続され
たＣＭＯＳトランスファゲート８４と、上記インバータ
８３の出力端子と信号ＦＣＬのノードとの間に接続され
たＣＭＯＳトランスファゲート８５とが設けられてい
る。
【０１１０】そして、上記一方のＣＭＯＳトランスファ
ゲート８４では、ＰチャネルＭＯＳトランジスタのゲー
トに上記ＮＡＮＤ回路８１の出力信号が入力され、Ｎチ
ャネルＭＯＳトランジスタのゲートに上記インバータ８
２の出力信号が入力される。上記他方のＣＭＯＳトラン
スファゲート８５では、ＰチャネルＭＯＳトランジスタ
のゲートに上記インバータ８２の出力信号が入力され、
ＮチャネルＭＯＳトランジスタのゲートに上記ＮＡＮＤ
回路８１の出力信号が入力される。
【０１１１】このような構成のディレイモニタにおい
て、測定開始信号ＳＴＲが第１の遅延線１５１内に設け
られている単位遅延回路６０を奇数段伝播した場合に
は、遅延状態検知回路１５３内のいずれか１つの第２の
検知回路８０におけるインバータ７９の出力信号が
“Ｌ”レベルとなる。このとき、ＮＡＮＤ回路８１の出
力信号は“Ｈ”レベル、インバータ８２の出力信号は
“Ｌ”レベルとなり、ＣＭＯＳトランスファゲート８５
が導通する。従って、この場合には、第２の遅延線１５
２の最終段目の単位遅延回路６０からの出力信号がイン
バータ８３を介して反転されて信号ＦＣＬとして出力さ
れる。
【０１１２】他方、測定開始信号ＳＴＲが第１の遅延線
１５１内に設けられている単位遅延回路６０を偶数段伝
播した場合には、遅延状態検知回路１５３内の全ての第
２の検知回路８０におけるインバータ７９の出力信号が
共に“Ｈ”レベルとなる。このとき、ＮＡＮＤ回路８１
の出力信号は“Ｌ”レベル、インバータ８２の出力信号
は“Ｈ”レベルとなり、ＣＭＯＳトランスファゲート８
４が導通する。従って、この場合には、第２の遅延線１
５２の最終段目の単位遅延回路６０からの出力信号がＣ
ＭＯＳトランスファゲート８４のみを通過して信号ＦＣ
Ｌとして出力される。
【０１１３】すなわち、図８のような構成のディレイモ
ニタを使用すれば、遅延量の設定精度を高めることがで
き、高精度なディレイモニタが実現できる。
【０１１４】ところで、上記図８のディレイモニタで
は、遅延量の設定精度を向上させることができるもの
の、第１及び第２の遅延線１５１、１５２内の単位遅延
回路の段数が増加するのに伴なってＮＡＮＤ回路８１の
入力端子数が増大し、それに伴なって回路面積が増大す
る。
【０１１５】図９は、図８におけるＮＡＮＤ回路８１の
入力端子数の増大による回路面積の増大を防ぐことがで
きる、図５のディレイモニタ１５′の詳細な回路構成の
さらに他の例を示している。
【０１１６】この図９に示したディレイモニタが図８の
ものと異なる点は、先のＮＡＮＤ回路８１、インバータ
８２、８３、ＣＭＯＳトランスファゲート８４、８５を
設けることなく、スイッチ回路群１５５内の複数のスイ
ッチ回路１５４に対して信号ＣＬＫとその反転信号／Ｃ
ＬＫとを交互に入力するようにしたものである。すなわ
ち、遅延状態検知回路１５３内の第１の検知回路７７に
対応する各スイッチ回路１５４には信号ＣＬＫを入力
し、第２の検知回路８０に対応する各スイッチ回路１５
４には信号／ＣＬＫを入力するようにしている。
【０１１７】なお、上記信号／ＣＬＫは、先の図２に示
されるクロックレシーバにおける出力信号／Ｖｏｕｔと
して出力されているので、この信号を用いればよい。
【０１１８】このような構成によれば、測定開始信号Ｓ
ＴＲが第１の遅延線１５１内に設けられている単位遅延
回路６０を偶数段伝播した場合には、スイッチ回路群１
５５において反転された信号／ＣＬＫが選択されて第２
の遅延線１５２に入力されるので、第２の遅延線１５２
からの出力信号ＦＣＬは信号ＣＬＫと同相になる。
【０１１９】また、図８に示すような多入力のＮＡＮＤ
回路８１や、インバータ８２、８３、ＣＭＯＳトランス
ファゲート８４、８５を省略することができるので、回
路面積を増大させずに、図８の場合と同様の遅延量設定
精度を得ることができる。
【０１２０】図１０は、図５のディレイモニタ１５′の
詳細な回路構成の他の例を示している。
【０１２１】図８のディレイモニタまたは図９のディレ
イモニタにおいて、第１の遅延線１５１における単位遅
延回路６０内のクロックドインバータ７１が駆動しなけ
ればならない負荷容量は、次段の単位遅延回路６０内の
クロックドインバータ７１の入力容量（ＭＯＳトランジ
スタのゲート容量）、インバータ７２の入力容量（ＭＯ
Ｓトランジスタのゲート容量）、インバータ７３の出力
容量（ＭＯＳトランジスタのドレイン拡散容量）、ＮＡ
ＮＤ回路７５（ＭＯＳトランジスタのゲート容量）及び
ＮＯＲ回路７８の入力容量（ＭＯＳトランジスタのゲー
ト容量）からなる５種類である。そして、これら駆動す
る負荷容量が大きい程、測定開始信号ＳＴＲが第１の遅
延線１５１を伝播する速度が低下する。これらクロック
ドインバータ７１による信号伝播速度が低下することは
そのまま遅延量設定の量子化誤差を増加させ、最終的に
はディレイモニタの精度を悪化させる要因になる。
【０１２２】図１０に示したディレイモニタはこのクロ
ックドインバータ７１による信号伝播速度の低下を防ぐ
ようにしたものであり、先の図９中の第２の検出回路８
０内のＮＯＲ回路７８を、ド・モルガンの定理 ／（Ｘ＋Ｙ）＝／Ｘ・／Ｙ を使用して、ＮＡＮＤ回路８６に置き換えることによっ
て実現している。つまり、２つの入力信号をそれぞれ反
転させることによって、ＮＯＲ回路はＡＮＤ回路に置き
換えることができる。各ＮＡＮＤ回路８６に対する２つ
の入力信号の反転信号とはすなわち、その段に対応した
第１の遅延線１５１の単位遅延回路６０内のクロックド
インバータ７１の反転信号（インバータ７２の出力信
号）と、それよりも１段前に対応した第１の遅延線１５
１の単位遅延回路６０内のクロックドインバータ７１の
反転信号（インバータ７２の出力信号）に相当する。
【０１２３】また、ＮＯＲ回路はＡＮＤ回路に置き換え
可能であるため、ＣＭＯＳ構成で実現が容易なＮＡＮＤ
回路に置き換えると、出力信号の論理がＡＮＤ回路とは
反転してしまう。
【０１２４】そこで、図１０に示したものでは上記の論
理反転を防ぐために、スイッチ回路群１５５内のスイッ
チ回路１５４のゲート制御信号を、ＮＯＲ回路を用いた
時とは異ならせている。すなわち、遅延状態検知回路１
５３内の第２の検知回路８０のＮＡＮＤ回路８６の出力
信号を対応する各スイッチ回路１５４のＰチャネル側の
ＭＯＳトランジスタのゲートに入力し、上記ＮＡＮＤ回
路８６の出力信号を反転するインバータ７９の出力信号
を対応する各スイッチ回路１５４のＮチャネル側のＭＯ
Ｓトランジスタのゲートに入力している。
【０１２５】また、この図１０に示したディレイモニタ
では、第１の遅延線１５１における単位遅延回路６０内
のクロックドインバータ７１が駆動しなければならない
負荷容量は、次段の単位遅延回路６０内のクロックドイ
ンバータ７１の入力容量（ＭＯＳトランジスタのゲート
容量）、インバータ７２の入力容量（ＭＯＳトランジス
タのゲート容量）、インバータ７３の出力容量（ＭＯＳ
トランジスタのドレイン拡散容量）、ＮＡＮＤ回路８６
もしくは７５のうちのいずれか一方の入力容量（ＭＯＳ
トランジスタのゲート容量）の４種類となり、図９の場
合よりも減少する。
【０１２６】この結果、測定開始信号ＳＴＲが第１の遅
延線１５１を伝播する速度が図９の場合よりも増加し、
遅延量設定の量子化誤差が減少する。
【０１２７】ところで、図１０に示すディレイモニタで
は、第１の遅延線１５１の各単位遅延回路６０内におい
て、クロックドインバータ７１とラッチ回路７４のイン
バータ７３の出力信号が衝突している。すると次のよう
な不都合が生じる場合がある。すなわち、測定開始信号
ＳＴＲが第１の遅延線１５１を伝播するとき、クロック
ドインバータ７１の出力信号は、インバータ７２と７３
で構成されたラッチ回路７４の出力信号を反転させつつ
伝播していく。いま、クロックドインバータ７１の出力
信号が“Ｌ”レベルから“Ｈ”レベルに遷移する時のこ
とを考える。
【０１２８】インバータ７３を構成するＮチャネルＭＯ
Ｓトランジスタが導通状態で、このインバータ７３は
“Ｌ”レベルを出力している。これをクロックドインバ
ータ７１を構成するＰチャネルＭＯＳトランジスタを導
通状態にして、“Ｈ”レベルに反転させるためには、イ
ンバータ７３内のＮチャネルＭＯＳトランジスタとクロ
ックドインバータ７１内のＰチャネルＭＯＳトランジス
タの抵抗分割比で決まる中間電圧がインバータ７２の回
路閾値電圧に達してその出力信号が反転する必要があ
る。インバータ７２の出力信号が反転した後にインバー
タ７３の出力信号が反転する。従って、測定開始信号Ｓ
ＴＲが第１の遅延線１５１を伝播する際に、ラッチ回路
７４を構成するインバータ７３動作を停止させておけ
ば、伝播速度はより向上し、結果的に遅延量の設定精度
をよりいっそう高めることができる。
【０１２９】しかし、上記ラッチ回路７４の機能を単純
に停止させてしまうと、測定終了信号ＳＴＰが入力され
た時に遅延量の測定結果が保持できなくなり、回路が正
常に動作しなくなってしまう。
【０１３０】これらの不都合を解消するようにしたのが
図１１に示すディレイモニタである。
【０１３１】この図１１のディレイモニタでは、第１の
遅延線１５１における各単位遅延回路６０内の、遅延量
の測定結果を保持するためのラッチ回路７４のインバー
タ７３をクロックドインバータ８７に置き換えて、測定
開始信号ＳＴＲを遅延伝播するためのクロックドインバ
ータ７１の場合とは反対となるようにＰチャネル及びＮ
チャネルのクロックゲートに測定終了信号ＳＴＰ及びそ
の反転信号／ＳＴＰを入力するようにしたものである。
【０１３２】このような構成によれば、上記各クロック
ドインバータ８７は測定開始信号ＳＴＲが第１の遅延線
１５１で伝播されている時には動作せず、先に説明した
ような信号の衝突が起こらないので、測定開始信号ＳＴ
Ｒの伝播速度がより向上し、結果的に遅延量の設定精度
をよりいっそう高めることができる。
【０１３３】一方、測定終了信号ＳＴＰが遷移した後は
上記各クロックドインバータ８７がインバータとして動
作するので、これによりラッチ回路７４がラッチ動作
し、遅延量の測定結果が保持される。
【０１３４】この場合、第１の遅延線１５１に対して信
号の伝播速度を合わせるために、第２の遅延線１５２に
おいても各ラッチ回路７４をインバータ７２とクロック
ドインバータ８７とで構成するようにしている。ただ
し、この第２の遅延線１５２においける各ラッチ回路７
４内のクロックドインバータ８７のＰチャネル及びＮチ
ャネルのクロックゲートには、それぞれの動作を停止さ
せておくためにそれぞれ電源電圧（“Ｈ”レベル）、接
地電圧（“Ｌ”レベル）が入力されている。
【０１３５】（第２の実施の形態）次にこの発明の第２
の実施の形態について説明する。図１２は、この発明の
第２の実施の形態に係る半導体集積回路で使用されるデ
ィレイモニタの内部構成を示すブロック図である。
【０１３６】図５に示した第１の実施の形態によるディ
レイモニタでは、第１の遅延線１５１において高精度で
遅延量の測定及び設定を行おうとすると、遅延時間が短
い単位遅延回路６０を多くの段数設ける必要がある。ま
た、これに伴なって第２の遅延線１５２においても遅延
時間が短い単位遅延回路６０を多くの段数設ける必要が
ある。
【０１３７】例えば、入力系回路における遅延時間ｔＲ
Ｃと出力系回路における遅延時間ｔＤＲの合計が１０ｎ
秒で、単位遅延回路１段当たりの伝播遅延時間が０．１
ｎ秒であると仮定すると、遅延量の測定に必要な単位遅
延回路の段数は１００段にも及び、第２の遅延線１５２
でも同様の段数の単位遅延回路が必要であり、全体の回
路面積の増加が大きな問題となってくる。
【０１３８】この第２の実施の形態では、測定精度を犠
牲にすることなく、回路全体の面積をできる限り押さえ
るようにしている。
【０１３９】図１２に示すディレイモニタでは、図５に
示した第１の実施の形態によるディレイモニタの第１の
遅延線１５１に対して遅延回路１５６を介して測定開始
信号ＳＲＴを入力すると共に、第１の遅延線１５２から
の出力信号を遅延回路１５７で遅延することによって信
号ＦＣＬを出力するようにしたものである。
【０１４０】ここで、上記遅延回路１５６及び１５７は
共に同じ回路構成にされ、実質的に等価な遅延時間を有
しており、それぞれ入力系回路における遅延時間ｔＲＣ
と出力系回路における遅延時間ｔＤＲの合計の遅延時間
の一部に相当する遅延時間がこれら各遅延回路１５６、
１５７で遅延されるようになっている。
【０１４１】上記遅延回路１５６、１５７としては、例
えばチャネル長の長いＭＯＳトランジスタを用いて構成
されたインバータが直列接続されたインバータチェーン
や、図１３に示すように拡散抵抗などの抵抗素子２０１
とＭＯＳキャパシタ２０２を用いたロウパスフィルタに
インバータ２０３を２段組み合わせた波形整形回路など
が使用される。
【０１４２】先に述べたように、入力系回路における遅
延時間ｔＲＣと出力系回路における遅延時間ｔＤＲと
は、電源電圧や温度、製造プロセス条件、外部データバ
スの負荷条件などに応じて種々に変化するが、設計段階
でその最小値を見つけることはシミュレーションなどを
行うことによって比較的容易に実現できる。
【０１４３】そして、上記遅延回路１５６、１５７の遅
延量をこの最小値に設定することによって、第１、第２
の遅延線１５１、１５２内の単位遅延回路の段数は最終
的な遅延量の変動分のみを補償する段数に留めることが
できる。
【０１４４】例えば、入力系回路における遅延時間ｔＲ
Ｃと出力系回路における遅延時間ｔＤＲの合計が７ｎ秒
から１０ｎ秒の範囲で変動し、単位遅延回路６０の１段
当たりの遅延伝播時間が０．１ｎ秒と仮定すると、遅延
回路１５６、１５７の遅延量を最小の７ｎ秒に設定する
ことによって、単位遅延回路で遅延すべき遅延時間の範
囲は１０ｎ秒−７ｎ秒＝３ｎ秒の３ｎ秒分で済むことに
なる。これは単位遅延回路の段数に直すと僅か３０段と
なる。全てを単位遅延回路で構成する場合に比べて７０
段の単位遅延回路が不要となり、代わりにその遅延時間
に相当する大きな遅延時間を有する遅延回路を設ける必
要がある。しかし、仮に３５段分の単位遅延回路に相当
する面積で遅延回路が実現できれば、差し引き３５段分
の単位遅延回路に相当する面積が削減できる。
【０１４５】また、第２の遅延線１５２においても遅延
時間を第１の遅延線１５１に合わせる必要があることか
ら、遅延回路１５６と等価な回路構成の遅延回路１５７
を設けており、これによって第２の遅延線１５２におけ
る単位遅延回路の段数も同様に削減することができ、全
体で７０段分もの単位遅延回路を削減することができ、
回路面積が大幅に削減できる。
【０１４６】以上のように第２の実施の形態による半導
体集積回路では、ディレイモニタにおける遅延量の測定
精度を落とさずに回路面積の削減を図ることができる。
【０１４７】（第3の実施の形態）次にこの発明の第3の
実施の形態について説明する。図１４は、この発明の第
３の実施の形態に係る半導体集積回路で使用されるディ
レイモニタの内部構成を示すブロック図である。
【０１４８】図１２に示した第２の実施の形態における
ディレイモニタでは、遅延時間が大きな２個の遅延回路
１５６、１５７を用いている。この遅延回路１５６、１
５７それぞれの回路面積は、たとえ極力小さくなるよう
に設計したとしても、それなりに大きな領域を占有す
る。また、大きな遅延時間を持つ遅延回路を２個全く同
じように製造することは、ブロセス条件の変動や、微妙
な寄生容量の違いによって難しい場合がある。
【０１４９】このため、この実施の形態では、２個の遅
延回路を設ける代わりに１個の遅延回路を設け、この遅
延回路を使用する期間に応じて第１、第２の遅延線で切
り換えて使用するという手法を用いて、上記したような
相対する２つの問題を解消するようにしている。
【０１５０】図１４において、１５８は前記遅延回路１
５６、１５７に相当する遅延回路であり、この実施の形
態によるディレイモニタでは、この遅延回路１５８の他
にマルチプレクサ１５９及びデマルチプレクサ１６０が
新たに追加されている。
【０１５１】上記マルチプレクサ１５９は、選択信号Ｓ
ＥＬに応じて測定開始信号ＳＴＲ及び第２の遅延線１５
２からの出力信号を選択する。このマルチプレクサ１５
９からの出力信号は遅延回路１５８に入力され、そして
遅延される。この遅延回路１５８からの遅延出力信号は
デマルチプレクサ１６０に入力される。デマルチプレク
サ１６０は、上記選択信号ＳＥＬに応じて上記遅延出力
信号を信号ＦＣＬとして前記遅延制御回路１２（図１に
図示）に出力するか、または第１の遅延線１５１に入力
する。なお、上記選択信号ＳＥＬとしては先の遅延測定
モード信号ＭＯＤを用いることができる。
【０１５２】ここで、例えば選択信号ＳＥＬ（遅延測定
モード信号ＭＯＤ）が“Ｌ”レベルのとき、すなわち遅
延測定モードのとき、マルチプレクサ１５９では測定開
始信号ＳＴＲが選択され、この信号ＳＴＲが遅延回路１
５８で遅延される。また、この遅延測定モードのとき、
デマルチプレクサ１６０により、遅延回路１５８からの
遅延出力信号が第１の遅延線１５１に出力される。
【０１５３】このように、遅延測定モードのときには、
上記遅延回路１５８は測定開始信号ＳＴＲを遅延するた
めに使用される。
【０１５４】遅延測定モードが終了すると、選択信号Ｓ
ＥＬ（遅延測定モード信号ＭＯＤ）が“Ｈ”レベルとな
り、マルチプレクサ１５９では第２の遅延線１５２から
の出力信号が選択され、この信号が遅延回路１５８で遅
延される。また、このとき、デマルチプレクサ１６０に
より、遅延回路１５８からの遅延出力信号が信号ＦＣＬ
として同期遅延制御回路１２（図１に図示）に出力され
る。
【０１５５】このように、遅延測定モードが終了した後
は、上記遅延回路１５８は第２の遅延線１５２からの出
力信号を遅延するために使用される。
【０１５６】このように、第３の実施の形態によれば、
比較的大きな領域を占有し、回路面積の大きな遅延回路
か１個で済むため、マルチプレクサ１５９及びデマルチ
プレクサ１６０を新たに追加したとしても、回路面積は
第２の実施の形態の場合よりは小さくすることができ
る。
【０１５７】（第４の実施の形態）上記各実施の形態で
は、この発明をＳＡＤ方式のものに実施した場合につい
て説明したが、これは先の図１８に示すようなＤＬＬ方
式のものにも実施が可能であることはいうまでもない。
【０１５８】図１５は、この発明をＤＬＬ方式のクロッ
ク同期遅延制御回路に適用した、第４の実施の形態に係
る半導体集積回路で使用されるディレイモニタの内部構
成を示すブロック図である。なお、この図１５におい
て、先の図５に示すＳＡＤ方式のものと対応する箇所に
は同じ符号を付してその説明は省略し、図５と異なる箇
所のみ説明する。
【０１５９】この図１５に示したディレイモニタでは、
先の制御信号発生回路１６（図１に図示）に替えて制御
信号発生回路１７０が設けられている。この制御信号発
生回路１７０は測定開始信号ＳＴＲと測定終了信号ＳＴ
Ｐとを発生するものであり、データ信号ＤＡＴ、遅延測
定モード信号ＭＯＤ及びその反転信号／ＭＯＤの他に、
先の遅延線１１２（図１８に図示）の最終段であるｎ段
目の単位遅延回路１１７から出力される信号ＣＬＫＡｄ
が供給される。
【０１６０】
【発明の効果】以上説明したようにこの発明によれば、
回路面積の増大を極力押さえ、消費電流も増大せず、か
つ製造プロセス条件や温度、電源電圧、外部データバス
の環境が変化した場合でも、常に正確に外部クロック信
号に同期した内部クロック信号を生成することができ、
もって外部クロック信号に高精度に同期したデータの出
力を常に行うことができる半導体集積回路を提供するこ
とができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路の第１の実施の
形態による回路構成を示すブロック図。
【図２】図１中のクロックレシーバ１１及びデータレシ
ーバ２４の詳細な回路構成を示す回路図。
【図３】図１中の制御信号発生回路１６に設けられてい
るラッチ回路の回路図。
【図４】第１の実施の形態による半導体集積回路の動作
を説明するためのタイミングチャート。
【図５】図１におけるディレイモニタ１５′の内部構成
を示すブロック図。
【図６】図５のディレイモニタ１５′の詳細な回路構成
の一例を示す図。
【図７】図６のディレイモニタの動作を説明するための
タイミングチャート。
【図８】図５のディレイモニタ１５′の詳細な回路構成
の他の例を示す図。
【図９】図５のディレイモニタ１５′の詳細な回路構成
のさらに他の例を示す図。
【図１０】図５のディレイモニタ１５′の詳細な回路構
成の他の例を示す図。
【図１１】図５のディレイモニタ１５′の詳細な回路構
成の他の例を示す図。
【図１２】この発明の第２の実施の形態に係る半導体集
積回路で使用されるディレイモニタの内部構成を示すブ
ロック図。
【図１３】図１２の半導体集積回路で使用される遅延回
路１５６、１５７の具体的な構成の一例を示す回路図。
【図１４】この発明の第３の実施の形態に係る半導体集
積回路で使用されるディレイモニタの内部構成を示すブ
ロック図。
【図１５】この発明の第４の実施の形態に係る半導体集
積回路で使用されるディレイモニタの内部構成を示すブ
ロック図。
【図１６】ＳＡＤ方式の従来のクロック同期遅延制御回
路のブロック図。
【図１７】図１６の従来のクロック同期遅延制御回路の
動作を説明するためのタイミングチャート。
【図１８】ＤＬＬ方式の従来のクロック同期遅延制御回
路のブロック図。
【図１９】図１８の従来のクロック同期遅延制御回路の
動作を説明するためのタイミングチャート。
【図２０】アナログ回路を用いて構成されたＤＬＬ方式
の従来のクロック同期遅延制御回路のブロック図。
【図２１】ＳＡＤ方式の従来のクロック同期遅延制御回
路及びこのクロック同期遅延制御回路で生成される内部
クロック信号に同期してデータの入出力を行うデータ入
出力回路のブロック図。
【図２２】従来のクロック同期遅延制御回路で使用され
る従来のディレイモニタの回路図。
【図２３】ＳＡＤ方式の従来のクロック同期遅延制御回
路及びこのクロック同期遅延制御回路で生成される内部
クロック信号に同期してデータの入出力を行うデータ入
出力回路のブロック図。
【符号の説明】
１０…内部クロック信号発生回路、 １１…クロックレシーバ、 １２…同期遅延制御回路、 １３…クロックドライバ、 １４…出力制御回路、 １５′…ディレイモニタ、 １６…制御信号発生回路、 ２０…データ入出力回路、 ２１…データ入出力アンプ、 ２２…出力バッファ、 ２３…出力ドライバ、 ２４…データレシーバ、 ３０…外部データバスの等価回路、 ３１…終端抵抗、 ３２…負荷容量、 ６０…単位遅延回路、 ６１…クロックドインバータ、 ６２、６３…インバータ、 ６４…ＮＡＮＤ回路、 ６５…インバータ、 ６６…検知回路、 ７１…クロックドインバータ、 ７２、７３…インバータ、 ７４…ラッチ回路、 ７５…ＮＡＮＤ回路、 ７６…インバータ、 ７７…第１の検知回路、 ７８…ＮＯＲ回路、 ７９…インバータ、 ８０…第２の検知回路、 ８１…ＮＡＮＤ回路、 ８２、８３…インバータ、 ８４、８５…ＣＭＯＳトランスファゲート、 ８６…ＮＡＮＤ回路、 ８７…クロックドインバータ、 １５１…第１の遅延線、 １５２…第２の遅延線、 １５３…遅延状態検知回路、 １５４…スイッチ回路、 １５５…スイッチ回路群、 １５６、１５７、１５８…遅延回路、 １５９…マルチプレクサ、 １６０…デマルチプレクサ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 7/033 (72)発明者 鴨志田 昌弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大島 成夫 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 2G032 AD06 AE07 AE08 AE11 AG01 AG07 AH04 5B079 BA20 BB10 BC03 CC02 CC08 CC14 DD06 DD20 5F038 CD09 DF05 DT12 EZ20 5J001 AA04 AA05 BB00 BB03 BB08 BB10 BB11 BB12 BB19 DD02 DD03 DD04 5K047 AA03 AA12 AA15 GG09 GG45 MM36 MM63

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号を遅延しその遅延量が
    制御信号に応じて変化するディレイモニタを有し、外部
    クロック信号に同期した内部クロック信号を発生すると
    共に遅延測定モードの際に遅延測定用の内部クロック信
    号を発生する内部クロック発生回路と、 上記内部クロック発生回路で発生される内部クロック信
    号に同期してデータを外部データバスに出力するデータ
    出力回路と、 上記外部データバスに出力されるデータを内部に取り込
    むデータ入力回路と、 遅延測定モードの際に上記内部クロック発生回路で上記
    遅延測定用の内部クロック信号が発生される第１の時点
    に対応した第１の制御信号と、上記発生される内部クロ
    ック信号に同期して上記データ出力回路から上記外部デ
    ータバスに対してデータが出力され、さらに上記データ
    入力回路によってこのデータが取り込まれてこのデータ
    入力回路から出力される第２の時点に対応した第２の制
    御信号とを発生し、この発生した第１及び第２の制御信
    号を上記ディレイモニタに対して上記制御信号として供
    給する制御信号発生回路とを具備したことを特徴する半
    導体集積回路。
  2. 【請求項２】 前記内部クロック発生回路は、 外部クロック信号を受けるクロック入力回路と、 上記クロック入力回路の出力を受ける前記ディレイモニ
    タと、 多段接続された複数の第１の単位遅延回路が設けられ、
    上記ディレイモニタの出力を上記複数の第１の単位遅延
    回路でそれぞれ所定時間だけ遅延して後段の第１の単位
    遅延回路に前進パルスとして順次伝播する第１の遅延線
    と、 多段接続された複数の第２の単位遅延回路が設けられ、
    これら複数の第２の単位遅延回路で後退パルスをそれぞ
    れ所定時間だけ遅延して順次伝播し、最後段の第２の単
    位遅延回路から出力する第２の遅延線と、 上記クロック入力回路の出力に応じて上記第１の遅延線
    における前進パルスの伝播を停止せしめ、かつ上記第１
    の遅延線で伝播された前進パルスを上記第２の遅延線に
    上記後退パルスとして転送せしめる遅延線制御回路とを
    有して構成されることを特徴とする請求項１に記載の半
    導体集積回路。
  3. 【請求項３】 前記ディレイモニタは、 多段接続された複数の第３の単位遅延回路が設けられ、
    その出力信号が前記第１の遅延線に入力される第３の遅
    延線と、 前記クロック入力回路の出力と上記第３の遅延線との間
    に設けられたスイッチ回路群と、 多段接続された複数の第４の単位遅延回路が設けられ、
    前記制御信号発生回路で発生される前記第１の制御信号
    をこれら複数の第４の単位遅延回路で順次伝播して遅延
    し、かつ前記制御信号発生回路で発生される前記第２の
    制御信号が入力された際に前記第１の制御信号の伝播を
    停止する第４の遅延線と、 上記第４の遅延線における前記第１の制御信号の遅延状
    態を検知し、この検知結果に応じて上記スイッチ回路群
    を選択制御して、前記クロック入力回路からの出力を上
    記第３の遅延線に設けられた複数の第３の単位遅延回路
    のいずれかに入力させる制御を行う検知回路とを有して
    構成されることを特徴とする請求項２に記載の半導体集
    積回路。
  4. 【請求項４】 前記ディレイモニタは、 多段接続された複数の第３の単位遅延回路が設けられた
    第３の遅延線と、 上記第３の遅延線からの出力信号を遅延し、その遅延出
    力信号が前記第１の遅延線に入力される第１の遅延回路
    と、 前記クロック入力回路の出力と上記第３の遅延線との間
    に設けられたスイッチ回路群と、 上記第１の遅延回路と実質的に等しい遅延量を有し、前
    記制御信号発生回路で発生される前記第１の制御信号を
    遅延する第２の遅延回路と、 多段接続された複数の第４の単位遅延回路が設けられ、
    上記第２の遅延回路からの出力信号をこれら複数の第４
    の単位遅延回路で順次伝播して遅延し、かつ前記制御信
    号発生回路で発生される前記第２の制御信号が入力され
    た際に上記第２の遅延回路からの出力信号の伝播を停止
    する第４の遅延線と、 上記第４の遅延線における上記第２の遅延回路からの出
    力信号の遅延状態を検知し、この検知結果に応じて上記
    スイッチ回路群を選択制御して、前記クロック入力回路
    からの出力を上記第３の遅延線に設けられた複数の第３
    の単位遅延回路のいずれかに入力させる制御を行う検知
    回路とを有して構成されることを特徴とする請求項２に
    記載の半導体集積回路。
  5. 【請求項５】 前記ディレイモニタは、 多段接続された複数の第３の単位遅延回路が設けられた
    第３の遅延線と、 前記クロック入力回路の出力と上記第３の遅延線との間
    に設けられたスイッチ回路群と、 多段接続された複数の第４の単位遅延回路が設けられ、
    入力信号をこれら複数の第４の単位遅延回路で順次伝播
    して遅延し、かつ前記制御信号発生回路で発生される前
    記第２の制御信号が入力された際に入力信号の遅延を停
    止する第４の遅延線と、 上記第４の遅延線における上記入力信号の遅延状態を検
    知し、この検知結果に応じて上記スイッチ回路群を選択
    制御して、前記クロック入力回路からの出力信号を上記
    第３の遅延線に設けられた複数の第３の単位遅延回路の
    いずれかに入力させる制御を行う検知回路と、 所定の遅延量を有する遅延回路と、 遅延測定モードの際には前記制御信号発生回路で発生さ
    れる前記第２の制御信号を選択し、遅延測定モード以外
    のときには上記第３の遅延線からの遅延出力信号を選択
    して上記遅延回路に入力する第１の選択回路と、 遅延測定モードの際には上記遅延回路からの遅延出力信
    号を上記第４の遅延線に対して入力信号として供給し、
    遅延測定モード以外のときには上記遅延回路からの遅延
    出力信号を前記第１の遅延線に出力する第２の選択回路
    とを有して構成されることを特徴とする請求項２に記載
    の半導体集積回路。
  6. 【請求項６】 前記内部クロック発生回路は、 外部クロック信号を受けるクロック入力回路と、 上記クロック入力回路の出力を遅延する遅延線と、 上記遅延線の出力を受ける前記ディレイモニタと、 上記クロック入力回路の出力と上記ディレイモニタの出
    力の位相を比較する位相比較器と、 上記位相比較器の出力に応じて上記遅延線における遅延
    動作を制御する遅延制御回路とを有して構成されること
    を特徴とする請求項１に記載の半導体集積回路。
  7. 【請求項７】 外部クロック信号が入力されるクロック
    入力回路及びこのクロック入力回路からの出力を遅延し
    その遅延量が制御信号に応じて変化するディレイモニタ
    とを有し、外部クロック信号に同期した内部クロック信
    号を発生すると共に遅延測定モードの際に遅延測定用の
    内部クロック信号を発生する内部クロック発生回路と、 上記内部クロック発生回路で発生される内部クロック信
    号に同期してデータを外部データバスに出力するデータ
    出力回路と、 上記クロック入力回路と等価な回路構成を有し、上記外
    部データバスに出力されるデータを内部に取り込むデー
    タ入力回路と、 遅延測定モードの際に上記内部クロック発生回路で上記
    遅延測定用の内部クロック信号が発生される第１の時点
    に対応した第１の制御信号と、上記発生される内部クロ
    ック信号に同期して上記データ出力回路から上記外部デ
    ータバスに対してデータが出力され、さらに上記データ
    入力回路によってこのデータが取り込まれてこのデータ
    入力回路から出力される第２の時点に対応した第２の制
    御信号とを発生し、この発生した第１及び第２の制御信
    号を上記ディレイモニタに対して上記制御信号として供
    給する制御信号発生回路とを具備したことを特徴する半
    導体集積回路。
  8. 【請求項８】 前記クロック入力回路及びデータ入力回
    路がそれぞれカレントミラー型負荷の差動増幅器を有し
    て構成されていることを特徴とする請求項７に記載の半
    導体集積回路。
JP11069912A 1999-03-16 1999-03-16 半導体集積回路 Pending JP2000269423A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11069912A JP2000269423A (ja) 1999-03-16 1999-03-16 半導体集積回路
US09/527,561 US6313676B1 (en) 1999-03-16 2000-03-16 Synchronous type semiconductor integrated circuit having a delay monitor controlled by a delay control signal obtained in a delay measuring mode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11069912A JP2000269423A (ja) 1999-03-16 1999-03-16 半導体集積回路

Publications (1)

Publication Number Publication Date
JP2000269423A true JP2000269423A (ja) 2000-09-29

Family

ID=13416389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11069912A Pending JP2000269423A (ja) 1999-03-16 1999-03-16 半導体集積回路

Country Status (2)

Country Link
US (1) US6313676B1 (ja)
JP (1) JP2000269423A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399973B1 (ko) * 2001-06-30 2003-09-29 주식회사 하이닉스반도체 레지스터 제어 지연고정루프의 지연 모니터 및 그의 지연라인 제어 방법
US7394285B2 (en) 2005-09-29 2008-07-01 Hynix Semiconductor, Inc. Circuit for driving bus
US8198883B2 (en) 2008-10-30 2012-06-12 Elpida Memory, Inc. Semiconductor device, internal circuit control signal measurement circuit, and delay time measurement method

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1320459B1 (it) * 2000-06-27 2003-11-26 Cit Alcatel Metodo di allineamento di fase di flussi di dati appartenenti a tramea divisione di tempo relativo circuito.
US7881413B2 (en) 2001-03-02 2011-02-01 Adc Telecommunications, Inc. Digital PLL with conditional holdover
US6664827B2 (en) 2001-03-02 2003-12-16 Adc Telecommunications, Inc. Direct digital synthesizer phase locked loop
US6873195B2 (en) * 2001-08-22 2005-03-29 Bigband Networks Bas, Inc. Compensating for differences between clock signals
US20030039319A1 (en) * 2001-08-22 2003-02-27 Willem Engelse Monitoring upstream frequency band
US20030053558A1 (en) * 2001-08-22 2003-03-20 David Unger Digital down converter
US6664838B1 (en) * 2001-08-31 2003-12-16 Integrated Device Technology, Inc. Apparatus and method for generating a compensated percent-of-clock period delay signal
JP3699920B2 (ja) * 2001-10-25 2005-09-28 株式会社東芝 遅延回路および同期型遅延装置
US20030185331A1 (en) * 2002-03-28 2003-10-02 Adc Telecommunications Israel Ltd. Synchronization module and method
US6801070B2 (en) * 2002-05-16 2004-10-05 Micron Technology, Inc. Measure-controlled circuit with frequency control
US7319728B2 (en) * 2002-05-16 2008-01-15 Micron Technology, Inc. Delay locked loop with frequency control
US6856558B1 (en) 2002-09-20 2005-02-15 Integrated Device Technology, Inc. Integrated circuit devices having high precision digital delay lines therein
JP4181847B2 (ja) * 2002-10-25 2008-11-19 エルピーダメモリ株式会社 タイミング調整回路、半導体装置及びタイミング調整方法
US7120814B2 (en) * 2003-06-30 2006-10-10 Raytheon Company System and method for aligning signals in multiple clock systems
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
US7279938B1 (en) 2004-01-05 2007-10-09 Integrated Device Technology, Inc. Delay chain integrated circuits having binary-weighted delay chain units with built-in phase comparators therein
US7109760B1 (en) 2004-01-05 2006-09-19 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits that support efficient phase locking of clock signals having non-unity duty cycles
US7091760B1 (en) 2004-02-25 2006-08-15 Altera Corporation DLL with adjustable phase shift using processed control signal
JP4271623B2 (ja) * 2004-06-17 2009-06-03 富士通株式会社 クロック調整装置および方法
KR100837814B1 (ko) * 2006-12-22 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100857449B1 (ko) * 2007-06-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로
TWI374284B (en) * 2008-12-16 2012-10-11 Princeton Technology Corp Logic tester and method for simultaneously measuring delay periods of multiple tested devices
US20110048288A1 (en) * 2009-08-27 2011-03-03 Sheldon Scot E Portable outdoor utility table
KR101094947B1 (ko) * 2010-02-26 2011-12-15 주식회사 하이닉스반도체 반도체 집적회로
WO2012072726A1 (en) * 2010-12-01 2012-06-07 Stmicroelectronics S.R.L. Integrated driver and related method
GB2551944B (en) 2015-12-18 2021-09-01 Midatech Pharma Wales Ltd Microparticle production process and apparatus
JP2019053444A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体集積回路及び半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897714A (ja) 1994-09-29 1996-04-12 Toshiba Corp クロック信号発生回路
US6100736A (en) * 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
DE69837594T2 (de) * 1998-02-27 2007-12-20 Lucent Technologies Inc. Taktimpulsgenerator

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399973B1 (ko) * 2001-06-30 2003-09-29 주식회사 하이닉스반도체 레지스터 제어 지연고정루프의 지연 모니터 및 그의 지연라인 제어 방법
US7394285B2 (en) 2005-09-29 2008-07-01 Hynix Semiconductor, Inc. Circuit for driving bus
US8198883B2 (en) 2008-10-30 2012-06-12 Elpida Memory, Inc. Semiconductor device, internal circuit control signal measurement circuit, and delay time measurement method

Also Published As

Publication number Publication date
US6313676B1 (en) 2001-11-06

Similar Documents

Publication Publication Date Title
JP2000269423A (ja) 半導体集積回路
US6281725B1 (en) Semiconductor integrated circuit having a clock recovery circuit
KR100810070B1 (ko) 지연고정루프
JP3727778B2 (ja) データ高速転送同期システム及びデータ高速転送同期方法
KR100278737B1 (ko) 반도체집적회로
JP3901297B2 (ja) Ｄｌｌ回路及びそれを利用した半導体記憶装置
JP2733720B2 (ja) アナログ・サンプリング・システム
US7501866B2 (en) Delay locked loop circuit
JP4060514B2 (ja) 同期信号発生回路
JP2000261315A (ja) アナログ混用ディジタルｄｌｌ
JPH10228449A (ja) 半導体装置システム及び半導体装置
US20080284473A1 (en) Phase synchronous circuit
KR19980069815A (ko) 위상 비교 회로 및 반도체 집적 회로
US6469557B2 (en) Semiconductor integrated circuit and delayed clock signal generation method
JP2001005556A (ja) 半導体集積回路
US6608514B1 (en) Clock signal generator circuit and semiconductor integrated circuit with the same circuit
JPH09148907A (ja) 同期式半導体論理装置
KR100558554B1 (ko) 내부 클럭 발생 장치
JP3813435B2 (ja) 同期遅延制御回路
KR20010039738A (ko) 반도체 장치
JP2000235791A (ja) クロック同期遅延制御回路
JP4516979B2 (ja) 半導体装置
JP3590304B2 (ja) アナログ同期回路
JP2001195149A (ja) 内部クロック信号発生回路
KR100302282B1 (ko) 클록제어회로를 갖춘 장치, 클록신호 제어방법 및 외부클록신호에 동기한 내부클록신호를 이용하는 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070710

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071127