JP3699920B2 - 遅延回路および同期型遅延装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、遅延回路に関し、特に、半導体集積回路に実装される遅延回路に関する。
【0002】
【従来の技術】
半導体集積回路上の遅延回路は、インバータや他の論理ゲートを用いて構成される。図9は遅延量を調整可能な従来の可変遅延回路の回路図である。図9の可変遅延回路は、入力信号INがNANDゲートとインバータとを通過する段数により遅延時間を調整する。縦続接続されたNANDゲートG11,G12,G13の一方の入力端には、それぞれNANDゲートG14,G15,G16が接続されている。これらNANDゲートG14,G15,G16の一方の入力端には共通の入力信号INが入力され、NANDゲートG14,G15,G16の他方の入力端にはそれぞれ遅延選択信号SEL<0>、SEL<1>、SEL<2>が入力される。
【0003】
図9の可変遅延回路において、遅延選択信号SEL<0>、SEL<1>、SEL<2>をそれぞれロー、ハイ、ローに設定すると、入力信号は図9(a)の矢印に沿って伝播する。また、遅延選択信号SEL<0>、SEL<1>、SEL<2>をそれぞれロー、ロー、ハイに設定すると、入力信号は図9(b)の矢印に沿って伝播する。
【0004】
このように、遅延選択信号SEL<0>、SEL<1>、SEL<2>を一つだけハイレベルにすると、それに応じて入力INから出力OUTに至るまでの信号伝播パス上のゲート段数が変わり、結果として、入力INから出力OUTまでの遅延時間の調整が可能になる。
【0005】
【発明が解決しようとする課題】
しかしながら、図9の可変遅延回路は、図示のように、遅延選択信号を切り替えたときに、入力信号INが通過するゲート段数が最低でも2段変化する。すなわち、図9の可変遅延回路は、ゲート2段単位でしか遅延時間を調整できない。
【0006】
最近、CPUを初めとする各種の半導体集積回路の動作周波数は高速化しており、それに伴い、微小な単位で各種信号の遅延時間を調整できるのが望ましいが、ゲート2段単位でしか遅延時間を調整できないのでは、遅延時間の精度向上は図れない。
【0007】
本発明は、このような点に鑑みてなされたものであり、その目的は、簡易な回路構成で遅延精度を向上できる遅延回路を提供することにある。
【0008】
【課題を解決するための手段】
本発明の一態様によれば、第1の相補信号が入力される第1の相補入力端子と、第2の相補信号が入力される第2の相補入力端子と、前記第1および第2の相補信号のいずれか一方を遅延選択信号の論理により選択して遅延させた第3の相補信号を出力する相補出力端子と、をそれぞれ有する、縦続接続された複数の遅延ブロックを備え、最終段以外の前記遅延ブロックの前記相補出力端子は、次段の前記遅延ブロックの前記第2の相補入力端子にそれぞれ接続され、最終段の前記遅延ブロックの前記相補出力端子から、前記遅延選択信号の論理に応じて前記第1の相補信号を遅延させた相補遅延信号が出力され、前記複数の遅延ブロックそれぞれの前記第1の相補入力端子には、いずれも共通の前記第1の相補信号が入力され、前記遅延選択信号の論理に応じて、前記縦続接続された複数の遅延ブロックのうちいずれか一つが選択され、選択された前記遅延ブロックは前記第1の相補信号を遅延させた前記第3の相補信号を出力し、選択されなかった前記遅延ブロックは前記第2の相補信号を遅延させた前記第3の相補信号を出力し、前記遅延選択信号の論理によらず前記第3の相補信号の論理は不変であることを特徴とする遅延回路が提供される。
【0009】
【発明の実施の形態】
以下、本発明に係る遅延回路について、図面を参照しながら具体的に説明する。
【0010】
(第1の実施形態)
図1は本発明に係る遅延回路の第1の実施形態の概略構成を示すブロック図である。図1の遅延回路は、縦続接続された3つの遅延ブロック1a,1b,1cを備えている。各遅延ブロックは、第1の相補信号(相補入力信号)IN,INBが入力される第1の相補入力端子A,ABと、第2の相補信号が入力される第2の相補入力端子B,BBと、第1または第2の相補信号を遅延させた第3の相補信号が出力される相補出力端子O,OBと、遅延選択信号SEL<0:2>のいずれか一つが相補的に入力される相補相補遅延選択信号入力端子C,CBと、を有する。
【0011】
最終段以外の遅延ブロック1a,1bの相補出力端子O,OBは、次段の遅延ブロック1b,1cの第2の相補入力端子B,BBにそれぞれ接続される。最終段の遅延ブロック1cの相補出力端子O,OBは、遅延選択信号SEL<0:2>の論理に応じて相補入力信号IN,INB(相補入力信号)を遅延させた相補遅延出力信号を出力する。各遅延ブロックの第1の相補入力端子A,ABには、いずれも共通の相補入力信号IN,INBが入力される。初段の遅延ブロック1aの相補遅延選択信号入力端子C,CBには遅延選択信号SEL<0>が入力され、二段目の遅延ブロック1bの相補遅延選択信号入力端子C,CBには遅延選択信号SEL<1>が入力され、最終段の遅延ブロック1cの相補遅延選択信号入力端子C,CBには遅延選択信号SEL<2>が入力される。初段の遅延ブロック1aの第2の相補入力端子B,BBは接地されている。
【0012】
奇数段目に接続された遅延ブロック1a,1cは図2(a)のような回路で構成され、偶数段目に接続された遅延ブロック1bは図2(b)のような回路で構成されている。
【0013】
図2(a)に示す奇数段目の遅延ブロック1a,1cは、4つのNANDゲートG1〜G4を有する。NANDゲートG1は相補入力信号IN,INBの一方INと遅延選択信号との間でNAND演算を行い、NANDゲートG2は相補入力信号IN,INBの他方INBと遅延選択信号との間でNAND演算を行い、NANDゲートG3は第2の相補信号の一方とNANDゲートG1の出力信号との間でNAND演算を行い、NANDゲートG4は第2の相補信号の他方とNANDゲートG2の出力信号との間でNAND演算を行う。
【0014】
図2(b)に示す偶数段目の遅延ブロック1bは、4つのNORゲートG5〜G8を有する。NORゲートG5は相補入力信号IN,INBの一方INと遅延選択信号との間でNOR演算を行い、NORゲートG6は相補入力信号IN,INBの他方INBと遅延選択信号との間でNOR演算を行い、NORゲートG7は第2の相補信号の一方とNORゲートG5の出力信号との間でNOR演算を行い、NORゲートG8は第2の相補信号の他方とNORゲートG6の出力信号との間でNOR演算を行う。
【0015】
図3は図1の遅延回路の回路図である。以下、図3に基づいて、本実施形態の動作を説明する。まず、遅延選択信号SEL<0>、SEL<1>、SEL<2>がハイ、ハイ、ローの場合、初段の遅延ブロック1a内のNANDゲートG1,G2を介して相補入力信号IN,INBが入力される。この相補入力信号IN,INBは、図3(a)の矢印に沿って伝播する。図3(a)からわかるように、相補入力信号IN,INBが入力されてから、その遅延信号が最終段の遅延ブロック1cから出力されるまでのゲートの通過段数は4段である。
【0016】
次に、遅延選択信号SEL<0>、SEL<1>、SEL<2>がすべてローの場合、二段目の遅延ブロック1b内のNORゲートG5,G6を介して相補入力信号IN,INBが入力される。この相補入力信号IN,INBは、図3(b)の矢印に沿って伝播する。図3(b)からわかるように、相補入力信号IN,INBが入力されてから、その遅延信号が最終段の遅延ブロック1cから出力されるまでのゲートの通過段数は3段である。
【0017】
このように、図1の遅延回路では、遅延選択信号SEL<0:2>の論理により、相補入力信号IN,INBを取り込む遅延ブロックを選択し、選択された遅延ブロックから取り込まれた相補入力信号IN,INBを遅延させて出力するため、相補入力信号IN,INBを取り込む遅延ブロックが変わっても、相補出力端子O,OBから出力される相補遅延信号の論理は変化せず、遅延量だけを変化させることができる。すなわち、論理を合わせるゲートが不要になるため、その分、ゲート段数を減らせる。より具体的には、本実施形態によれば、ゲート1段分を単位として遅延量を調整できるため、従来よりも遅延精度を向上できる。
【0018】
(第2の実施形態)
図1の遅延回路は、相補入力信号IN,INBの一方が伝播する遅延パスと他方が伝播する遅延パスとが独立であるため、素子のばらつき等により、一方の遅延パスを伝播した遅延信号と他方の遅延パスを伝播した遅延信号とは、通過するゲート段数は同じでも、位相がずれるおそれがある。
【0019】
そこで、第2の実施形態は、相補入力信号IN,INBの一方が伝播する遅延パスと他方が伝播する遅延パスとの位相差をなくすものである。
【0020】
図4は本発明に係る遅延回路の第2の実施形態の概略構成を示すブロック図である。図4の遅延回路は、図1と同様に、縦続接続された3つの遅延ブロック1d,1e,1fを備えており、各遅延ブロックの入出力端子の接続関係も図1と同様である。ただし、初段の遅延ブロック1dの第2の相補入力端子B,BBの一方には電源電圧端子が接続され、他方は接地されている。
【0021】
図5は各遅延ブロック1d〜1fの内部構成を示す回路図である。図示のように、遅延ブロックは、DCVSL(Differential Cascade Voltage Switch Logic)で構成されており、相補入力信号IN,INBを遅延選択信号SEL<0:2>の論理に応じた遅延量だけ遅延させた相補出力信号を出力する。
【0022】
図5の遅延ブロックは、相補出力端子O,OBの一方OBと接地端子との間に直列接続された第1及び第2のトランジスタQ1,Q2と、相補出力端子O,OBの一方OBと接地端子との間に直列接続された第3および第4のトランジスタQ3,Q4と、相補出力端子O,OBの他方Oと接地端子との間に直列接続された第5および第6のトランジスタQ5,Q6と、相補出力端子O,OBの他方Oと接地端子との間に直列接続された第7および第8のトランジスタQ7,Q8と、相補出力端子O,OBの一方OBと電源端子との間に接続された第9のトランジスタQ9と、相補出力端子O,OBの他方と電源端子との間に接続された第10のトランジスタQ10と、を有する。
【0023】
第1のトランジスタQ1のゲート端子には第1の相補入力端子A,ABの一方Aが接続され、第2のトランジスタQ2のゲート端子には相補遅延選択信号の一方が入力され、第3のトランジスタQ3のゲート端子には第2の相補入力端子B,BBの一方Bが接続され、第4のトランジスタQ4のゲート端子には相補遅延選択信号の他方が入力され、第5のトランジスタQ5のゲート端子には第1の相補入力端子A,ABの他方ABが接続され、第6のトランジスタQ6のゲート端子には第2の相補入力端子B,BBの他方BBが接続され、第7のトランジスタQ7のゲート端子には相補遅延選択信号の他方が入力され、第8のトランジスタQ8のゲート端子には相補遅延選択信号の一方が入力され、第9のトランジスタQ9のゲート端子には相補出力端子O,OBの他方Oが接続され、第10のトランジスタQ10のゲート端子には相補出力端子O,OBの一方OBが接続されている。
【0024】
図4の遅延回路も、図1の遅延回路と同様に、遅延選択信号SEL<0:2>の論理に応じて、相補入力信号IN,INBを入力する遅延ブロックを切り替えて遅延時間を調整する。また、遅延選択信号SEL<0:2>の論理を変えても、各遅延ブロックの出力論理は変化しない。
【0025】
図6は遅延選択信号がハイの場合の電流の流れる方向を矢印で示した図である。相補入力信号IN,INBの一方INがハイのときは、図6(a)の矢印の向きに電流が流れる。また、相補入力信号IN,INBの一方INがローのときは、図6(b)の矢印の向きに電流が流れる。
【0026】
図7(a)は遅延選択信号がローの場合の電流の流れる方向を矢印で示した図である。第2の相補信号の一方Bがハイのときは、図7(a)の矢印の向きに電流が流れる。また、第2の相補信号の一方Bがローのときは、図7(b)の矢印の向きに電流が流れる。
【0027】
これらの図から明らかなように、相補入力信号IN,INBの論理が変化してから遅延ブロックの出力論理が変化するまでの遅延は、トランジスタ1段分である。このように、本実施形態は、トランジスタ1段分ずつ遅延量を調整できる。
【0028】
また、図5の遅延ブロック1d〜1fは、相補入力信号IN,INBの一方の遅延パスと他方の遅延パスが相互作用しながら信号伝播を行うため、第1の実施形態で問題となった位相のずれは生じない。したがって、図4の遅延回路は、SMD(Synchronous Mirror Delay)回路やSAD(Synchronous Asynchronous Delay)回路等の多数の遅延素子を必要とする回路に適している。
【0029】
図8はSAD回路の一例を示すブロック図である。図8のSAD回路は、入力クロック信号CKが入力される入力バッファ2と、入力バッファ2の出力端子に接続される遅延モニタ回路3と、遅延モニタ回路3の出力端子に接続される複数の遅延素子からなる第1の遅延素子群4と、第1の遅延素子群4の出力端子に接続される複数の遅延素子からなる第2の遅延素子群5と、第2の遅延素子群5の出力端子に接続される出力バッファ6と、第1および第2の遅延素子群4,5の遅延時間を制御する制御回路7と、を有する。
【0030】
図8のSAD回路は、入力バッファ2と出力バッファ6での遅延量を第1および第2の遅延素子群4,5と遅延モニタ回路3とで相殺することにより、出力バッファ6から出力される出力クロック信号を入力クロック信号に同期させている。出力クロック信号は、入力クロック信号から2周期分遅れて出力される。
【0031】
第1および第2の遅延素子群4,5は、多数の遅延素子を縦続接続して構成される可能性があるが、そのような場合でも、図4の遅延回路を遅延素子として用いれば、相補入力信号IN,INBが2つの遅延パスを相互作用しながら伝播するので、位相のずれが生じず、遅延精度の向上が図れる。
【0032】
上述した実施形態では、3つの遅延ブロックを縦続接続する例を開示したが、縦続接続する遅延ブロックの数は特に問わない。また、図2では、遅延ブロック1a〜1cをNANDゲートやNORゲートで構成する例を説明したが、他の種類のゲートで構成してもよい。また、図5では、遅延ブロック1d〜1fをNMOS型のトランジスタとPMOS型のトランジスタを用いてDCVSLで構成する例を説明したが、これらトランジスタの導電型やロジックの構成手段を変更してもよい。
【0033】
【発明の効果】
以上詳細に説明したように、本発明によれば、遅延選択信号の論理に応じて、縦続接続された複数の遅延ブロックのいずれか一つで相補入力信号を取り込んで遅延させるため、従来よりも短い時間単位で遅延時間を調整できる。
【図面の簡単な説明】
【図1】本発明に係る遅延回路の第1の実施形態の概略構成を示すブロック図。
【図2】図1の各遅延ブロックの内部構成を示す回路図。
【図3】図1の遅延回路の回路図。
【図4】本発明に係る遅延回路の第2の実施形態の概略構成を示すブロック図。
【図5】図4の各遅延ブロックの内部構成を示す回路図。
【図6】遅延選択信号がハイの場合の電流の流れる方向を矢印で示した図。
【図7】遅延選択信号がローの場合の電流の流れる方向を矢印で示した図
【図8】SAD回路の一例を示すブロック図。
【図9】遅延量を調整可能な従来の可変遅延回路の回路図。
【符号の説明】
1a,1b,1c,1d,1e,1f 遅延ブロック
2 入力バッファ
3 遅延モニタ回路
4 第1の遅延素子群
5 第2の遅延素子群
6 出力バッファ
7 制御回路
Claims (9)
- 第1の相補信号が入力される第1の相補入力端子と、第2の相補信号が入力される第2の相補入力端子と、前記第1および第2の相補信号のいずれか一方を遅延選択信号の論理により選択して遅延させた第3の相補信号を出力する相補出力端子と、をそれぞれ有する、縦続接続された複数の遅延ブロックを備え、
最終段以外の前記遅延ブロックの前記相補出力端子は、次段の前記遅延ブロックの前記第2の相補入力端子にそれぞれ接続され、
最終段の前記遅延ブロックの前記相補出力端子から、前記遅延選択信号の論理に応じて前記第1の相補信号を遅延させた相補遅延信号が出力され、
前記複数の遅延ブロックそれぞれの前記第1の相補入力端子には、いずれも共通の前記第1の相補信号が入力され、
前記遅延選択信号の論理に応じて、前記縦続接続された複数の遅延ブロックのうちいずれか一つが選択され、選択された前記遅延ブロックは前記第1の相補信号を遅延させた前記第3の相補信号を出力し、選択されなかった前記遅延ブロックは前記第2の相補信号を遅延させた前記第3の相補信号を出力し、前記遅延選択信号の論理によらず前記第3の相補信号の論理は不変であることを特徴とする遅延回路。 - 前記縦続接続された複数の遅延ブロックは、ゲート1段の遅延量を単位として遅延時間を調整可能であることを特徴とする請求項1に記載の遅延回路。
- 前記縦続接続された複数の遅延ブロックのうち奇数段目の遅延ブロックは、複数のゲートからなる第1のゲート群で構成され、
前記縦続接続された複数の遅延ブロックのうち偶数段目の遅延ブロックは、複数のゲートからなり前記第1のゲート群とは異なる回路構成の第2のゲート群で構成されることを特徴とする請求項1または2に記載の遅延回路。 - 前記第1および第2のゲート群のうち一方は、
前記第1の相補入力端子の一方に入力された信号と前記遅延選択信号との間でNAND演算を行う第1のNANDゲートと、
前記第1の相補入力端子の他方に入力された信号と前記遅延選択信号との間でNAND演算を行う第2のNANDゲートと、
前記第2の相補入力端子の一方と前記第1のNANDゲートの出力端子との間でNAND演算を行う第3のNANDゲートと、
前記第2の相補入力端子の他方と前記第2のNANDゲートの出力端子との間でNAND演算を行う第4のNANDゲートと、を有し、
前記第1および第2のゲート群のうち他方は、
前記第1の相補入力端子の一方に入力された信号と前記遅延選択信号との間でNOR演算を行う第1のNORゲートと、
前記第1の相補入力端子の他方に入力された信号と前記遅延選択信号との間でNOR演算を行う第2のNORゲートと、
前記第2の相補入力端子の一方と前記第1のNORゲートの出力端子との間でNOR演算を行う第3のNORゲートと、
前記第2の相補入力端子の他方と前記第2のNORゲートの出力端子との間でNOR演算を行う第4のNORゲートと、を有し、
前記第3および第4のNANDゲートの出力端子と、前記第3および第4のNORゲートの出力端子とは、対応する前記遅延ブロックの前記相補出力端子に接続されることを特徴とする請求項3に記載の遅延回路。 - 前記縦続接続された複数の遅延ブロックは、一つのトランジスタの入出力遅延量を単位として遅延時間を調整することを特徴とする請求項1及至4のいずれかに記載の遅延回路。
- 前記縦続接続された複数の遅延ブロックは、前記第1の相補信号の一方が伝播する遅延パスと前記第1の相補信号の他方が伝播する遅延パスとが相互作用するように構成されることを特徴とする請求項5に記載の遅延回路。
- 前記相補出力端子の一方と第1の基準電圧端子との間に直列接続された第1および第2のトランジスタと、
前記相補出力端子の一方と前記第1の基準電圧端子との間に直列接続された第3および第4のトランジスタと、
前記相補出力端子の他方と前記第1の基準電圧端子との間に直列接続された第5および第6のトランジスタと、
前記相補出力端子の他方と前記第1の基準電圧端子との間に直列接続された第7および第8のトランジスタと、
前記相補出力端子の一方と第2の基準電圧端子との間に接続された第9のトランジスタと、
前記相補出力端子の他方と前記第2の基準電圧端子との間に接続された第10のトランジスタと、を備え、
前記第1のトランジスタのゲート端子には、前記第1の相補入力端子の一方が接続され、
前記第2のトランジスタのゲート端子には、前記遅延選択信号に相関する相補遅延選択信号の一方が入力され、
前記第3のトランジスタのゲート端子には、前記第2の相補入力端子の一方が接続され、
前記第4のトランジスタのゲート端子には、前記相補遅延選択信号の他方が入力され、
前記第5のトランジスタのゲート端子には、前記第1の相補入力端子の他方が接続され、
前記第6のトランジスタのゲート端子には、前記第2の相補入力端子の他方が接続され、
前記第7のトランジスタのゲート端子には、前記相補遅延選択信号の他方が入力され、
前記第8のトランジスタのゲート端子には、前記相補遅延選択信号の一方が入力され、
前記第9のトランジスタのゲート端子には、前記相補出力端子の他方が接続され、
前記第10のトランジスタのゲート端子には、前記相補出力端子の一方が接続され、
前記第5および第6のトランジスタの接続ノードと、前記第7および第8のトランジスタの接続ノードとは互いに接続されることを特徴とする請求項5または6に記載の遅延回路。 - 前記縦続接続された複数の遅延ブロックのうち初段の遅延ブロックの前記第2の相補入力端子には、予め定めた論理の信号が入力されることを特徴とする請求項1及至7のいずれかに記載の遅延回路。
- 入力クロック信号が入力される入力バッファと、
前記入力バッファの出力端子に接続された遅延モニタ回路と、
前記遅延モニタ回路の出力端子に接続された複数の遅延素子からなる第1の遅延素子群と、
前記第1の遅延素子群の出力端子に接続された複数の遅延素子からなる第2の遅延素子群と、
前記第2の遅延素子群の出力端子に接続された出力バッファと、
前記第1および第2の遅延素子群の遅延時間を制御する制御回路と、を備え、
前記遅延モニタ回路は、前記第1および第2の遅延素子群での遅延量に相関する遅延量をもち、
前記第1および第2の遅延素子群を構成する各遅延素子は、
第1の相補信号が入力される第1の相補入力端子と、第2の相補信号が入力される第2の相補入力端子と、前記第1および第2の相補信号のいずれか一方を遅延選択信号の論理により選択して遅延させた第3の相補信号を出力する相補出力端子と、をそれぞれ有する、縦続接続された複数の遅延ブロックを有し、
最終段以外の前記遅延ブロックの前記相補出力端子は、次段の前記遅延ブロックの前記第2の相補入力端子にそれぞれ接続され、
最終段の前記遅延ブロックの前記相補出力端子から、前記遅延選択信号の論理に応じて前記第1の相補信号を遅延させた相補遅延信号が出力され、
前記複数の遅延ブロックそれぞれの前記第1の相補入力端子には、いずれも共通の前記第1の相補信号が入力され、
前記遅延選択信号の論理に応じて、前記縦続接続された複数の遅延ブロックのうちいずれか一つが選択され、選択された前記遅延ブロックは前記第1の相補信号を遅延させた前記第3の相補信号を出力し、選択されなかった前記遅延ブロックは前記第2の相補信号を遅延させた前記第3の相補信号を出力することを特徴とする同期型遅延装置。
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