JP5878936B2 - シフトレジスタ及び択一型シフトレジスタ - Google Patents
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Description
クロック周波数を低減できるため、同じ集積回路上の他の回路部品の干渉を減らすことができ、さらに、シフトレジスタの電流消費を従来のシフトレジスタと比較して減らすことができる。このシフトレジスタは論理値の配列によく適合し、分離された「1」値と「0」値が現れる。
クロック信号CKの非反転バージョンCKD、
クロック信号CKの反転バージョンCKN、
シフトレジスタ200のデータ入力115、及び、したがって第1のラッチ201aのデータ入力103aでのデータ信号Dのレベル、
第1のラッチ201aの出力109a(ノードint1)でのレベル、
第2のラッチ201bの出力109b(ノードint2)でのレベル、
第1のシフトレジスタ出力111a(O0)でのレベル、
第2のシフトレジスタ出力111b(O1)でのレベル、
第3のシフトレジスタ出力241(Q)でのレベル、
第1のラッチ201bの第1のフィードバックループ227aにおける第1のフィードバックスイッチ233aと第1のインバータ229aとの間のノード(ノードint3)でのレベル、
第1の切換スイッチ235aの出力244a(ノードint4)でのレベル、
第2のラッチ201bのフィードバックループ227bにおける第2のフィードバックスイッチ233bと第2のインバータ229bとの間のノード(ノードint5)でのレベル、及び
第2の出力回路207bの第2の切換スイッチ235bの出力244b(ノードint6)でのレベルである。
Claims (19)
- データ入力(301)及びクロック入力(303)を備えた択一型フトレジスタ(300)を備えた択一型選択回路であって、前記択一型フトレジスタ(300)は、最初のシフトレジスタのデータ入力に前記データ入力(301)が接続され、後段のシフトレジスタのデータ入力にはそのすぐ前段のシフトレジスタの出力が接続されるように直列接続された複数のシフトレジスタ(100;200;200a−200n)を備えており、
前記シフトレジスタ(100;200;200a−200n)は第1のラッチ(101a;201a)、第2のラッチ(101b;201b)、第1の出力回路(107a、207a)及び第2の出力回路(107b、207b)を備え、
前記第1のラッチ(101a;201a)は、そのデータ入力(103a)に印加された信号状態を透過動作状態で受け取り、前記受け取った信号状態を非透過動作状態で維持するよう実現されており、
前記第2のラッチ(101b;201b)は、そのデータ入力(103b)に印加された信号状態を透過動作状態で受け取り、前記受け取った信号状態を非透過動作状態で維持するよう実現されており、
前記第1のラッチ(101a;201a)と前記第2のラッチ(101b;201b)は直列接続されており
前記ラッチ(101a、101b;201a、201b)のクロック入力(105a、105b)は、前記第1のラッチ(101a;201a)が前記非透過動作状態にあるときは前記第2のラッチ(101b;201b)が前記透過動作状態にあり、逆も同様であるように切り替えられ、
前記第1の出力回路(107a、207a)は、前記第1のラッチ(101a;201a)が前記透過動作状態にあるとき、それぞれのシフトレジスタ(100、200;200a−200n)の第1のシフトレジスタ出力(111a)に前記第1のラッチ(101a;201a)内に存在する前記信号状態とは独立した所定のレベルを提供し、前記第1のラッチ(101a;201a)が前記非透過動作状態にあるとき、このシフトレジスタ(100、200;200a−200n)の第1のシフトレジスタ出力(111a)に前記第1のラッチ(101a;201a)内に保持された前記信号状態に応じたレベルを提供するように実現されており、
前記第2の出力回路(107b、207b)は、前記第2のラッチ(101b;201b)が前記透過動作状態にあるとき、前記それぞれのシフトレジスタ(100、200、200a−200n)の第2のシフトレジスタ出力(111b)に前記第2のラッチ(101b;201b)内に存在する前記信号状態とは独立した所定のレベルを提供し、前記第2のラッチ(101b;201b)が前記非透過動作状態にあるとき、このシフトレジスタ(100、200、200a−200n)の第2のシフトレジスタ出力(111b)に前記第2のラッチ(101b,201b)内に保持された前記信号状態に応じたレベルを提供するよう実現されており、
前記クロック入力(303)での立ち下がりクロックエッジで、前記データ入力(301)に印加された「1」が前記複数のシフトレジスタ(200a−200n)の第1のシフトレジスタ(200a)の第1のシフトレジスタ出力(O0)から前記第1のシフトレジスタ(200a)の第2のシフトレジスタ出力(O1)にシフトされ、立ち上がりクロックエッジで、前記「1」が前記第1のシフトレジスタ(200a)の前記第2のシフトレジスタ出力(O1)から後続のシフトレジスタ(200b)の第1のシフトレジスタ出力(O2)にシフトされるようになっているか、又は、
前記クロック入力(303)での立ち上がりクロックエッジで、前記データ入力(301)に印加された「1」が前記複数のシフトレジスタ(200a−200n)の第1のシフトレジスタ(200a)の第1のシフトレジスタ出力(O0)から前記第1のシフトレジスタ(200a)の第2のシフトレジスタ出力(O1)にシフトされ、立ち下がりクロックエッジで、前記「1」が前記第1のシフトレジスタ(200a)の前記第2のシフトレジスタ出力(O1)から後続のシフトレジスタ(200b)の第1のシフトレジスタ出力(O2)にシフトされるようになっていることにより、前記「1」が前記シフトレジスタ(200a−200n)を通ってシフトされるように、前記シフトレジスタ(200a−200n)が結合されている択一型選択回路。 - 前記2つのラッチ(101a、101b、201a、201b)の前記クロック入力(105a、105b)は、第1のレベルが前記第1のラッチ(101a、201a)の前記クロック入力(105a)に印加されるとき、前記第1のレベルに相補的なレベルが、前記第2のラッチ(101b、201b)の前記クロック入力(105b)に印加されるように、反転して切り替えられる請求項1に記載の択一型選択回路。
- 前記出力回路(107a、107b、207a、207b)のクロック入力(117a、117b)は、第1のレベルが前記第1の出力回路(107a、207a)のクロック入力(117a)に印加されるとき、前記第1のレベルに相補的なレベルが前記第2の出力回路(107b、207b)のクロック入力(117b)に印加されるように、反転して切り替えられる請求項1又は2に記載の択一型選択回路。
- 前記シフトレジスタ(100、200)のクロック入力(113)は、前記ラッチ(101a、101b、201a、201b)のクロック入力(105a、105b)及び前記出力回路(107a、107b、207a、207b)のクロック入力(117a、117b)に結合され、前記シフトレジスタ(100、200)の前記クロック入力(113)でのクロック状態の変化に応じて、前記ラッチ(101a、101b、201a、201b)の前記動作状態と前記出力回路(107a、107b、207a、207b)のスイッチング状態との両方が変化する請求項1から3のいずれか一項に記載の択一型選択回路。
- 前記第1の出力回路(207a)は、第1の入力(237a)及び第2の入力(239a)をもつ第1の切換スイッチ(235a)を備えており、
前記第1の切換スイッチ(235a)は、その第1のスイッチング状態でその第1の入力(237a)を前記第1のシフトレジスタ出力(111a)に結合し、その第2のスイッチング状態でその第2の入力(239a)を前記第1のシフトレジスタ出力(111a)に結合するように実現されており、
前記第1の切換スイッチ(235a)は、その第1の入力(237a)に印加されるレベルが前記第1のラッチ(201a)内に存在する前記信号状態に基づき、その第2の入力(239a)に印加されるレベルが前記第1のラッチ(201a)内に存在する前記信号状態とは独立しているように切り替えられ、
前記第2の出力回路(207b)は、第1の入力(237b)及び第2の入力(239b)をもつ第2の切換スイッチ(235b)を備えており、
前記第2の切換スイッチ(235b)は、その第1のスイッチング状態でその第1の入力(237b)を前記第2のシフトレジスタ出力(111b)に結合し、その第2のスイッチング状態でその第2の入力(239b)を前記第2のシフトレジスタ出力(111b)に結合するように実現されており、
前記第2の切換スイッチ(235b)は、その第1の入力(237b)に印加されるレベルが前記第2のラッチ(201b)内に存在する前記信号状態に基づき、その第2の入力(239b)に印加されるレベルが前記第2のラッチ(201b)内に存在する前記信号状態とは独立しているように切り替えられる請求項1から4のいずれか一項に記載の択一型選択回路。 - 前記切換スイッチ(235a、235b)のクロック入力は、前記第1の切換スイッチ(235a)がその第1のスイッチング状態にあるとき、前記第2の切換スイッチ(235b)がその第2のスイッチング状態にあり、逆も同様であるように、切り替えられる請求項5に記載の択一型選択回路。
- 前記第1の切換スイッチ(235a)は、第1のレベルがそのクロック入力に印加されたときその第1のスイッチング状態にあり、前記第1のレベルに相補的なレベルがそのクロック入力に印加されたときその第2のスイッチング状態にあるように、かつ、前記第2の切換スイッチ(235b)は、第2のレベルがそのクロック入力に印加されたときその第2のスイッチング状態にあり、前記第2のレベルに相補的なレベルがそのクロック入力に印加されたときその第1のスイッチング状態にあるように、前記切換スイッチ(235a、235b)がクロック状態により制御される請求項5又は6に記載の択一型選択回路。
- 前記第2のラッチ(201b)は、第3のシフトレジスタ出力(241)でのレベルが、このシフトレジスタ(200)のクロック信号入力(113)での所定の数のクロック信号エッジの後、前記第1のラッチ(201a)の前記データ入力(103a)でのレベルに従うように、前記第3のシフトレジスタ出力(241)に結合されている請求項1から7のいずれか一項に記載の択一型選択回路。
- 前記第1のラッチ(201a)は、第1の入力スイッチ(225a)と、前記第1の入力スイッチ(225a)に対し相補的に切り替わる第1のフィードバックスイッチ(233a)とを備え、
前記第1の入力スイッチ(225a)は、前記第1のラッチ(201a)の前記透過動作状態において導電状態となって前記第1のラッチ(201a)の前記データ入力(103a)に印加された前記信号状態を受け取り、前記第1のラッチ(201a)の前記非透過動作状態においては導電状態にならず、
前記第1のフィードバックスイッチ(233a)は、前記第1のラッチ(201a)の前記非透過動作状態において導電状態となって前記第1のラッチ(201a)の前記データ入力(103a)から受け取った前記信号状態を前記第1のラッチ(201a)内に維持し、
前記第2のラッチ(201b)は、第2の入力スイッチ(225b)と、前記第2の入力スイッチ(225b)と相補的に切り替わる第2のフィードバックスイッチ(233b)とを備え、
前記第2の入力スイッチ(225b)は、前記第2のラッチ(201b)の前記透過動作状態において導電状態となって前記第2のラッチ(201b)の前記データ入力(103b)に印加された前記信号状態を受け取り、前記第2のラッチ(201b)の前記非透過動作状態においては導電状態にならず、
前記第2のフィードバックスイッチ(233b)は、前記第2のラッチ(201b)の前記非透過動作状態において導電状態となって前記第2のラッチ(201b)の前記データ入力(103b)から受け取った前記信号状態を前記第2のラッチ(201b)内に維持する請求項1から8のいずれか一項に記載の択一型選択回路。 - このシフトレジスタは、前記第1のラッチ(201a)の前記第1の入力スイッチ(225a)が前記第2のラッチ(201b)の前記第2の入力スイッチ(225b)と相補的に切り替わり、前記第1のラッチ(201a)の前記第1のフィードバックスイッチ(233a)が前記第2のラッチ(201b)の前記第2のフィードバックスイッチ(233b)と相補的に切り替わるよう実現されている請求項9に記載の択一型選択回路。
- 前記第1のラッチ(201a)は第1のフィードバックループ(227a)を備え、
前記第1のフィードバックループ(227a)は前記第1の入力スイッチ(225a)の後に接続され、前記第1のフィードバックスイッチ(233a)は前記第1のフィードバックループ(227a)を開閉し、第1のフィードバックループ(227a)が開いて前記第1のラッチ(201a)が前記透過動作状態にあるときに、前記第1のラッチ(201a)の前記データ入力(103a)に印加された前記信号状態を前記第1のフィードバックループ(227a)に受け取り、第1のフィードバックループ(227a)が閉じて前記第1のラッチ(201a)が前記非透過動作状態にあるときに、前記受け取った信号状態を前記第1のフィードバックループ(227a)に維持するように実現されており、
前記第2のラッチは第2のフィードバックループ(227b)を備え、
前記第2のフィードバックループ(227b)は前記第2の入力スイッチ(225b)の後に接続され、前記第2のフィードバックスイッチ(233b)は前記第2のフィードバックループ(227b)を開閉し、第2のフィードバックループ(227b)が開いて前記第2のラッチ(201b)が前記透過動作状態にあるときに、前記第2のラッチ(201b)の前記データ入力(103b)に印加された前記信号状態を前記第2のフィードバックループ(227b)に受け取り、第2のフィードバックループ(227b)が閉じて前記第2のラッチ(201b)が前記非透過動作状態にあるときに、前記受け取った信号状態を前記第2のフィードバックループ(227b)に維持するように実現されている請求項9又は10に記載の択一型選択回路。 - 前記第1のフィードバックループ(227a)は少なくとも2つの直列接続されたインバータ(229a、231a)を備えており、
前記第1の入力スイッチ(225a)は、前記第1のフィードバックループ(227a)の前記少なくとも2つの直列接続されたインバータ(229a、231a)の最初のインバータ(229a)の入力に結合されており、
前記第1のフィードバックスイッチ(233a)は、前記第1のフィードバックループ(227a)の前記少なくとも2つの直列接続されたインバータ(229a、231a)の最後のインバータ(231a)の出力と、前記第1のフィードバックループ(227a)の前記最初のインバータ(229a)の前記入力との間に接続されており、
前記第2のラッチ(201b)の前記第2のフィードバックループ(227b)は少なくとも2つの直列接続されたインバータ(229b、231b)を備えており、
前記第2の入力スイッチ(225b)は、前記第2のフィードバックループ(227b)の前記少なくとも2つの直列接続されたインバータ(229b、231b)の最初のインバータ(229b)の入力に結合されており、
前記第2のフィードバックスイッチ(233b)は、前記第2のフィードバックループ(227b)の前記少なくとも2つの直列接続されたインバータ(229b、231b)の最後のインバータ(231b)の出力と、前記第2のフィードバックループ(227b)の前記最初のインバータ(229b)の前記入力との間に接続されている請求項11に記載の択一型選択回路。 - 前記第1の出力回路(107a)は、前記第1のフィードバックループ(227a)の前記最初のインバータ(229a)の出力に結合されており、前記第1のラッチ(201a)の前記非透過動作状態において前記第1のフィードバックループ(227a)の前記最初のインバータ(229a)の前記出力でのレベルに応じて前記第1のシフトレジスタ出力(111a)にもたらされる前記レベルを出力する請求項12に記載の択一型選択回路。
- 前記第2の出力回路(207b)は、前記第2のフィードバックループ(227b)の最後のインバータの出力に結合されており、前記第2のラッチ(201b)の前記非透過動作状態において前記第2のフィードバックループ(227b)の前記最後のインバータの前記出力でのレベルに応じて前記第2のシフトレジスタ出力(111b)にもたらされる前記レベルを出力する請求項12又は13に記載の択一型選択回路。
- 第3のシフトレジスタ出力(241)が前記第2のフィードバックループ(227b)の前記最初のインバータ(229b)の出力に結合されて、前記第3のシフトレジスタ出力(241)でのレベルが前記第2のフィードバックループ(227b)の前記最初のインバータ(229b)の前記出力でのレベルに基づき、かつ、前記2つの出力回路(207a、207b)のスイッチング状態とは独立であるようになっている請求項12から14のいずれか一項に記載の択一型選択回路。
- 前記第1のラッチ(201a)は、前記第1のラッチ(201a)の出力(109a)に印加されるレベルが前記第2のラッチ(201b)のデータ入力(103b)に印加されるレベルと等しくなるように、前記第2のラッチ(201b)に直接接続されている請求項1から15のいずれか一項に記載の択一型選択回路。
- 前記第1の出力回路(207a)の第1の入力(237a)は前記第1のラッチ(201a)の出力(109a)に直接接続されており、
前記第2の出力回路(207b)の第1の入力(237b)は前記第2のラッチ(201b)の出力(109b)に直接接続されている請求項1から16のいずれか一項に記載の択一型選択回路。 - 請求項1から17のいずれか一項に記載の択一型選択回路をもった画像センサ。
- 請求項1から17のいずれか一項に記載の択一型選択回路をもったマルチプレクサ。
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