JP5807333B2 - ディレイラッチ回路、および、ディレイフリップフロップ - Google Patents

ディレイラッチ回路、および、ディレイフリップフロップ Download PDF

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Description

本発明は、ディレイラッチ回路、および、ディレイフリップフロップに関し、特に低電圧下において使用されることのあるディレイラッチ回路、および、ディレイフリップフロップに関する。
従来より、順序回路では、状態を保持する回路としてＤ（Delay）ラッチ回路やＤフリップフロップが用いられている。これらのＤラッチ回路やＤフリップフロップでは、ワイヤードＯＲ（論理和）回路が使用されることがある。ワイヤードＯＲ回路は、複数の出力を並列に接続することによりＯＲ論理を得る回路である。例えば、インバータループにより、ビット情報を保持するＤラッチ回路またはＤフリップフロップ回路を想定する。このインバータループにデータを入力する所定のゲートの端子に、インバータループを構成する２つのインバータを並列に結線することにより、ワイヤードＯＲ回路が形成される。近年の回路は、低電圧下での動作が要求される傾向にあるが、このワイヤードＯＲ回路では、低電圧において回路に誤動作が生じうることが知られている（例えば、非特許文献１参照）。具体的には、一般に、回路においてオフ状態に流れる電流Ｉoffに対するオン状態に流れる電流Ｉonの比率Ｉon/Ｉoffが、電圧の低下に伴って低下する。このＩon/Ｉoffの低下により、ワイヤードＯＲ回路において駆動電流とリーク電流との間に競合が発生しうる。この競合の発生により、インバータループに正しい情報が保持されなくなり、回路に誤動作が生じてしまう。
低電圧下での誤動作を防止するため、２入力のＮＡＮＤ（否定論理積）ゲートを４つ備えるＤラッチ回路と、そのラッチ回路を２段にしたＤフリップフロップとが提案されている（例えば、非特許文献２参照）。このラッチ回路は、相互に交差接続された２つのＮＡＮＤゲートと、それらの相互接続されたＮＡＮＤゲートにデータを入力する２つのＮＡＮＤゲートとを備える。この構成によれば、Ｄラッチ回路およびＤフリップフロップにおいてワイヤードＯＲ回路が使用されないため、Ion/Ioffが低下しても電流の競合が生じない。したがって、低電圧におけるＤラッチ回路およびＤフリップフロップの誤動作が防止される。
H. Kaul, et al., "A 300mV 494GOPS/W reconfigurable dual-supply 4-Way SIMD vector processing accelerator in 65nm CMOS," ISSCC Dig. of Tech. Papers, pp.260-261, Feb. 2009. 南谷崇、「論理回路の基礎」、サイエンス社、２００９年５月、ｐ．１２４
しかしながら、上述の従来技術では、Ｄラッチ回路およびＤフリップフロップの消費電力の増大を抑制しつつ、低電圧における誤動作を防止することが困難であった。詳細には、４つのＮＡＮＤゲートを備えるＤラッチ回路の場合、低電圧において誤動作が防止されるが、ＮＡＮＤゲートの数が多いため、消費電力が大きくなってしまう。一方、インバータループを備えるＤラッチ回路の場合、消費電力は少ないが、ワイヤードＯＲ回路を備えるため、低電圧において誤動作が生じうる。このため、低電圧において消費電力の増大を抑制しつつ、誤動作を防止しうるＤラッチ回路またはＤフリップフロップを実現することが困難であるという問題があった。
本発明はこのような状況に鑑みてなされたものであり、Ｄラッチ回路またはＤフリップフロップの消費電力の増大を抑制しつつ、低電圧におけるＤラッチ回路またはＤフリップフロップの誤動作を防止することを目的とする。
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、データの透過が指示されてから第１の遅延時間が経過したタイミングを内部透過開始タイミングとし、データの保持が指示されてから上記第１の遅延時間が経過したタイミングを内部透過終了タイミングとして、上記内部透過開始タイミングから上記内部透過終了タイミングまでの間においてはデータ信号を反転した信号を内部信号として出力し、上記内部透過終了タイミングから上記内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記内部信号として出力する内部信号出力回路と、データの保持が指示されてから第２の遅延時間が経過したタイミングを保持指示遅延タイミングとして、上記保持指示遅延タイミングからデータの透過が指示されるまでの間に上記内部透過終了タイミングが含まれるように上記出力された内部信号を遅延させるトランジスタと、データの透過が指示されてから上記第２の遅延時間を経過したタイミングを透過指示遅延タイミングとして、上記透過指示遅延タイミングから上記内部透過終了タイミングまでの間においては上記遅延された内部信号に基づいて生成した出力信号を出力し、上記内部透過終了タイミングから上記透過指示遅延タイミングまでの間においては上記内部透過終了タイミングに出力していた上記出力信号を保持するとともに出力するデータ保持部とを具備するディレイラッチ回路である。これにより、保持指示遅延タイミングからデータの透過が指示されるまでの間に内部透過終了タイミングが含まれるように内部信号の出力が遅延するという作用をもたらす。
また、この第１の側面において、上記内部信号出力回路は、データの透過または保持を指示するクロック信号と上記データ信号とに対して否定論理和演算を実行した結果を上記内部信号として出力することもできる。これにより、クロック信号およびデータ信号の否定論理和演算の結果が出力信号として出力されるという作用をもたらす。
また、この第１の側面において、上記データ保持部は、上記クロック信号を反転した信号と上記出力信号とに対して否定論理和演算を実行した結果を帰還信号として出力する帰還信号出力回路と、上記内部信号と上記帰還信号とに対して否定論理和演算を実行した結果を上記出力信号として出力する信号出力回路とを備えてもよい。これにより、クロック信号を反転した信号と出力信号とに対する否定論理和演算の結果が帰還信号として出力され、内部信号および帰還信号の否定論理和演算の結果が出力信号として出力されるという作用をもたらす。
また、この第１の側面において、上記データ保持部は、上記クロック信号および上記出力信号の論理和と上記内部信号とに対する論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および出力信号の論理和と内部信号とに対する論理積演算の結果が出力信号として出力されるという作用をもたらす。
また、この第１の側面において、上記データ保持部は、上記クロック信号および反転した上記出力信号の論理和と上記内部信号とに対する否定論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および反転した出力信号の論理和と内部信号とに対する否定論理積演算の結果が出力信号として出力されるという作用をもたらす。
また、この第１の側面において、上記内部信号出力回路は、データの透過または保持を指示するクロック信号と上記データ信号とに対して否定論理積演算を実行することにより生成した信号を上記内部信号として出力することもできる。これにより、クロック信号およびデータ信号の否定論理積演算の結果が出力信号として出力されるという作用をもたらす。
また、この第１の側面において、上記データ保持部は、上記クロック信号を反転した信号と上記出力信号とに対して否定論理積演算を実行した結果を帰還信号として出力する帰還信号出力回路と、上記内部信号と上記帰還信号とに対して否定論理積演算を実行した結果を上記出力信号として出力する信号出力回路とを備えてもよい。これにより、クロック信号を反転した信号と出力信号とに対する否定論理和演算の結果が帰還信号として出力され、内部信号および帰還信号の否定論理和演算の結果が出力信号として出力されるという作用をもたらす。
また、この第１の側面において、上記データ保持部は、上記クロック信号および反転した上記出力信号の論理和と上記内部信号とに対する否定論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および反転した出力信号の論理和と内部信号とに対する否定論理積演算の結果が出力信号として出力されるという作用をもたらす。
また、この第１の側面において、上記データ保持部は、上記クロック信号および上記出力信号の論理和と上記内部信号とに対する否定論理積演算を実行した結果を上記出力信号として出力することもできる。これにより、クロック信号および出力信号の論理和と内部信号とに対する論理積演算の結果が出力信号として出力されるという作用をもたらす。
また、本発明の第２の側面は、データの透過が指示されてから第１の遅延時間が経過したタイミングを第１の内部透過開始タイミングとし、データの保持が指示されてから上記第１の遅延時間が経過したタイミングを第１の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて上記第１の内部透過開始タイミングから上記第１の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第１の内部信号として出力し、上記第１の内部透過終了タイミングから上記第１の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第１の内部信号として出力する第１の内部信号出力回路と、データの保持が指示されてから第２の遅延時間が経過したタイミングを第１の保持指示遅延タイミングとして、反転した上記クロック信号に基づいて上記第１の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第１の内部透過終了タイミングが含まれるように上記出力された第１の内部信号を遅延させる第１のトランジスタと、データの透過が指示されてから上記第２の遅延時間を経過したタイミングを第１の透過指示遅延タイミングとして、上記第１の透過指示遅延タイミングから上記第１の内部透過終了タイミングまでの間においては上記遅延された第１の内部信号を反転した信号を第１の出力信号として出力し、上記第１の内部透過終了タイミングから上記第１の透過指示遅延タイミングまでの間においては上記第１の内部透過終了タイミングに出力していた上記第１の出力信号を保持するとともに出力する第１のデータ保持部とを備える第１のディレイラッチ回路と、上記第１の出力信号を反転して反転出力信号として出力する第１の反転部と、データの透過が指示されてから第３の遅延時間が経過したタイミングを第２の内部透過開始タイミングとし、データの保持が指示されてから上記第３の遅延時間が経過したタイミングを第２の内部透過終了タイミングとして、上記クロック信号に基づいて上記第２の内部透過開始タイミングから上記第２の内部透過終了タイミングまでの間においては上記反転出力信号を反転した信号を第２の内部信号として出力し、上記第２の内部透過終了タイミングから上記第２の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第２の内部信号として出力する第２の内部信号出力回路と、データの保持が指示されてから第４の遅延時間が経過したタイミングを第２の保持指示遅延タイミングとして、反転した上記クロック信号に基づいて上記第２の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第２の内部透過終了タイミングが含まれるように上記出力された第２の内部信号を遅延させる第２のトランジスタと、データの透過が指示されてから上記第４の遅延時間を経過したタイミングを第２の透過指示遅延タイミングとして、上記第２の透過指示遅延タイミングから上記第２の内部透過終了タイミングまでの間においては上記遅延された第２の内部信号を反転した信号を第２の出力信号として出力し、上記第２の内部透過終了タイミングから上記第２の透過指示遅延タイミングまでの間においては上記第２の内部透過終了タイミングに出力していた上記第２の出力信号を保持するとともに出力する第２のデータ保持部とを備える第２のディレイラッチ回路と、上記第２の出力信号を反転する第２の反転部とを具備するディレイフリップフロップである。これにより、第１の保持指示遅延タイミングからデータの透過が指示されるまでの間に第１の内部透過終了タイミングが含まれるように第１の内部信号の出力が遅延し、第２の保持指示遅延タイミングからデータの透過が指示されるまでの間に第２の内部透過終了タイミングが含まれるように第２の内部信号の出力が遅延するという作用をもたらす。
また、本発明の第２の側面は、データの透過が指示されてから第１の遅延時間が経過したタイミングを第１の内部透過開始タイミングとし、データの保持が指示されてから上記第１の遅延時間が経過したタイミングを第１の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて上記第１の内部透過開始タイミングから上記第１の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第１の内部信号として出力し、上記第１の内部透過終了タイミングから上記第１の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第１の内部信号として出力する第１の内部信号出力回路と、データの保持が指示されてから第２の遅延時間が経過したタイミングを第１の保持指示遅延タイミングとして、上記クロック信号に基づいて上記第１の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第１の内部透過終了タイミングが含まれるように上記出力された第１の内部信号を遅延させる第１のトランジスタと、データの透過が指示されてから上記第２の遅延時間を経過したタイミングを第１の透過指示遅延タイミングとして、上記第１の透過指示遅延タイミングから上記第１の内部透過終了タイミングまでの間においては上記遅延された第１の内部信号を第１の出力信号として出力し、上記第１の内部透過終了タイミングから上記第１の透過指示遅延タイミングまでの間においては上記第１の内部透過終了タイミングに出力していた上記第１の出力信号を保持するとともに出力する第１のデータ保持部とを備える第１のディレイラッチ回路と、データの透過が指示されてから第３の遅延時間が経過したタイミングを第２の内部透過開始タイミングとし、データの保持が指示されてから上記第３の遅延時間が経過したタイミングを第２の内部透過終了タイミングとして、反転した上記クロック信号に基づいて上記第２の内部透過開始タイミングから上記第２の内部透過終了タイミングまでの間においては上記反転出力信号を反転した信号を第２の内部信号として出力し、上記第２の内部透過終了タイミングから上記第２の内部透過開始タイミングまでの間においては所定値に値を固定した信号を上記第２の内部信号として出力する第２の内部信号出力回路と、データの保持が指示されてから第４の遅延時間が経過したタイミングを第２の保持指示遅延タイミングとして、反転した上記クロック信号に基づいて上記第２の保持指示遅延タイミングからデータの透過が指示されるまでの間に上記第２の内部透過終了タイミングが含まれるように上記出力された第２の内部信号を遅延させる第２のトランジスタと、データの透過が指示されてから上記第４の遅延時間を経過したタイミングを第２の透過指示遅延タイミングとして、上記第２の透過指示遅延タイミングから上記第２の内部透過終了タイミングまでの間においては上記遅延された第２の内部信号を反転した信号を第２の出力信号として出力し、上記第２の内部透過終了タイミングから上記第２の透過指示遅延タイミングまでの間においては上記第２の内部透過終了タイミングに出力していた上記第２の出力信号を保持するとともに出力する第２のデータ保持部とを備える第２のディレイラッチ回路と、上記第２の出力信号を反転する反転部とを具備するディレイフリップフロップである。これにより、第１の保持指示遅延タイミングからデータの透過が指示されるまでの間に第１の内部透過終了タイミングが含まれるように第１の内部信号の出力が遅延し、第２の保持指示遅延タイミングからデータの透過が指示されるまでの間に第２の内部透過終了タイミングが含まれるように第２の内部信号の出力が遅延するという作用をもたらす。
また、本発明の第２の側面は、データの透過が指示されてから第１の遅延時間が経過したタイミングを第１の内部透過開始タイミングとし、データの保持が指示されてから前記第１の遅延時間が経過したタイミングを第１の内部透過終了タイミングとして、データの保持または透過を指示するクロック信号に基づいて前記第１の内部透過開始タイミングから前記第１の内部透過終了タイミングまでの間においてはデータ信号を反転した信号を第１の内部信号として出力し、前記第１の内部透過終了タイミングから前記第１の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第１の内部信号として出力する第１の内部信号出力回路と、データの保持が指示されてから第２の遅延時間が経過したタイミングを第１の保持指示遅延タイミングとして、前記クロック信号に基づいて前記第１の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第１の内部透過終了タイミングが含まれるように前記出力された第１の内部信号を遅延させる第１のトランジスタと、データの透過が指示されてから前記第２の遅延時間を経過したタイミングを第１の透過指示遅延タイミングとして、前記第１の透過指示遅延タイミングから前記第１の内部透過終了タイミングまでの間においては前記遅延された第１の内部信号を第１の出力信号として出力し、前記第１の内部透過終了タイミングから前記第１の透過指示遅延タイミングまでの間においては前記第１の内部透過終了タイミングに出力していた前記第１の出力信号を保持するとともに出力する第１のデータ保持部とを備える第１のディレイラッチ回路と、データの透過が指示されてから第３の遅延時間が経過したタイミングを第２の内部透過開始タイミングとし、データの保持が指示されてから前記第３の遅延時間が経過したタイミングを第２の内部透過終了タイミングとして、前記クロック信号に基づいて前記第２の内部透過開始タイミングから前記第２の内部透過終了タイミングまでの間においては前記反転出力信号を反転した信号を第２の内部信号として出力し、前記第２の内部透過終了タイミングから前記第２の内部透過開始タイミングまでの間においては所定値に値を固定した信号を前記第２の内部信号として出力する第２の内部信号出力回路と、データの保持が指示されてから第４の遅延時間が経過したタイミングを第２の保持指示遅延タイミングとして、前記クロック信号に基づいて前記第２の保持指示遅延タイミングからデータの透過が指示されるまでの間に前記第２の内部透過終了タイミングが含まれるように前記出力された第２の内部信号を遅延させる第２のトランジスタと、データの透過が指示されてから前記第４の遅延時間を経過したタイミングを第２の透過指示遅延タイミングとして、前記第２の透過指示遅延タイミングから前記第２の内部透過終了タイミングまでの間においては前記遅延された第２の内部信号を反転した信号を第２の出力信号として出力し、前記第２の内部透過終了タイミングから前記第２の透過指示遅延タイミングまでの間においては前記第２の内部透過終了タイミングに出力していた前記第２の出力信号を保持するとともに出力する第２のデータ保持部とを備える第２のディレイラッチ回路と、前記第２の出力信号を反転する反転部とを具備するディレイフリップフロップである。これにより、第１の保持指示遅延タイミングからデータの透過が指示されるまでの間に第１の内部透過終了タイミングが含まれるように第１の内部信号の出力が遅延し、第２の保持指示遅延タイミングからデータの透過が指示されるまでの間に第２の内部透過終了タイミングが含まれるように第２の内部信号の出力が遅延するという作用をもたらす。
本発明によれば、Ｄラッチ回路またはＤフリップフロップの消費電力の増大を抑制しつつ、低電圧におけるＤラッチ回路またはＤフリップフロップの誤動作が防止されるという優れた効果を奏し得る。
本発明の第１の実施の形態における順序回路の一構成例を示す回路図である。 本発明の第１の実施の形態におけるマスタのＤラッチ回路の一構成例を示す回路図である。 本発明の第１の実施の形態におけるマスタの内部信号生成部が備えるＮＯＲゲートの一構成例を示す回路図である。 本発明の第１の実施の形態におけるマスタのデータ保持部が備えるＮＯＲゲートの一構成例を示す回路図である。 本発明の第１の実施の形態におけるスレーブのＤラッチ回路の一構成例を示す回路図である。 本発明の第１の実施の形態におけるスレーブの内部信号生成部が備えるＮＡＮＤゲートの一構成例を示す回路図である。 本発明の第１の実施の形態におけるスレーブのデータ保持部が備えるＮＡＮＤゲートの一構成例を示す回路図である。 本発明の第１の実施の形態におけるＤラッチ回路の動作の一例を示す真理値表である。 本発明の第１の実施の形態におけるＤラッチ回路の動作の一例を示すタイミングチャートである。 本発明の第１の実施の形態における内部信号生成部の動作の一例を示す真理値表である。 本発明の第１の実施の形態におけるデータ保持部の動作の一例を示す真理値表である。 本発明の第１の実施の形態におけるＤラッチ回路がデータを保持する動作の一例を示すタイミングチャートである。 本発明の第１の実施の形態におけるＤラッチ回路がデータを透過する動作の一例を示すタイミングチャートである。 本発明の第２の実施の形態における順序回路の一構成例を示す回路図である。 本発明の第２の実施の形態におけるマスタのＤラッチ回路の一構成例を示す回路図である。 本発明の第２の実施の形態におけるスレーブのＤラッチ回路の一構成例を示す回路図である。 本発明の第３の実施の形態における順序回路の一構成例を示す回路図である。 本発明の第３の実施の形態におけるマスタのＤラッチ回路の一構成例を示す回路図である。 本発明の第３の実施の形態におけるスレーブのＤラッチ回路の一構成例を示す回路図である。 本発明の第４の実施の形態における順序回路の一構成例を示す回路図である。 本発明の第５の実施の形態における順序回路の一構成例を示す回路図である。
以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（トランジスタを追加したＤフリップフロップ）
２．第２の実施の形態（ＮＡＮＤゲートおよび複合ゲートを備えたＤフリップフロップ）
３．第３の実施の形態（ＮＯＲゲートおよび複合ゲートを備えたＤフリップフロップ）
４．第４の実施の形態（ＮＡＮＤゲートおよびＮＯＲゲートと複合ゲートとを備えたＤフリップフロップ）
５．第５の実施の形態（ＮＯＲゲートおよびＮＡＮＤゲートと複合ゲートとを備えたＤフリップフロップ）
＜１．第１の実施の形態＞
［順序回路の構成］
図１は、本発明の実施の形態における順序回路１００の一構成例を示す回路図である。この順序回路１００は、インバータ１１０および１２０とＤフリップフロップ１３０とを備える。Ｄフリップフロップ１３０は、マスタのＤラッチ回路２１０と、スレーブのＤラッチ回路２２０と、インバータ２３０および２４０とを備える。また、順序回路１００には、データ信号Ｄおよびクロック信号ＣＫが入力される。
データ信号Ｄは、１ビットの情報を示す信号である。データ信号Ｄは、信号線９０１を介してＤラッチ回路２１０に入力される。クロック信号ＣＫは、Ｄフリップフロップ１３０の動作を制御するための信号である。Ｄフリップフロップ１３０は、クロック信号の立ち上りのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。
インバータ１１０は、クロック信号ＣＫを反転するものである。インバータ１１０は、反転したクロック信号ＣＫを反転クロック信号ＣＫＢとして信号線９０３を介してＤラッチ回路２１０および２２０へ出力する。
インバータ１２０は、反転クロック信号ＣＫＢをさらに反転するものである。インバータ１２０は、反転した反転クロック信号ＣＫＢをクロック信号ＣＫ２として信号線９０２を介してＤラッチ回路２１０および２２０へ出力する。
Ｄラッチ回路２１０は、クロック信号ＣＫに基づいてデータを保持または透過するものである。具体的には、Ｄラッチ回路２１０は、クロック信号ＣＫ２、反転クロック信号ＣＫＢ、および、データ信号Ｄに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号ＣＫがハイレベルの場合に、Ｄラッチ回路２１０は、データ信号Ｄを保持するとともにインバータ２３０へ信号線９０４を介して出力信号ＱＭとして出力する。一方、クロック信号ＣＫがローレベルの場合に、Ｄラッチ回路２１０は、データ信号Ｄを透過して出力信号ＱＭとしてインバータ２３０へ信号線９０４を介して出力する。
インバータ２３０は、出力信号ＱＭを反転するものである。インバータ２３０は、反転した出力信号ＱＭを反転出力信号ＱＭＢとしてＤラッチ回路２２０へ信号線９０５を介して出力する。
Ｄラッチ回路２２０は、クロック信号ＣＫに基づいてデータを保持または透過するものである。具体的には、Ｄラッチ回路２２０は、クロック信号ＣＫ２、反転クロック信号ＣＫＢ、および、反転出力信号ＱＭＢに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号ＣＫがローレベルの場合に、Ｄラッチ回路２１０は、反転出力信号ＱＭＢを保持するとともにインバータ２４０へ出力信号ＱＳとして信号線９０６を介して出力する。一方、クロック信号ＣＫがハイレベルの場合に、Ｄラッチ回路２１０は、反転出力信号ＱＭＢを透過して出力信号ＱＳとしてインバータ２４０へ信号線９０６を介して出力する。
インバータ２４０は、出力信号ＱＳを反転するものである。インバータ２４０は、反転した出力信号ＱＳをＤフリップフロップ１３０の出力信号Ｑとして出力する。
前述したように、クロック信号ＣＫがローレベルの場合にマスタのＤラッチ回路２１０はデータを透過し、スレーブのＤラッチ回路２２０はデータを保持する。一方、クロック信号ＣＫがハイレベルの場合にマスタのＤラッチ回路２１０はデータを保持し、スレーブのＤラッチ回路２２０はデータを透過する。このため、Ｄフリップフロップ１３０は、クロック信号の立ち上りのタイミングにおいてデータを取り込み、そのタイミング以外の期間においてデータを保持するように動作する。
なお、Ｄフリップフロップ１３０は、特許請求の範囲に記載のディレイフリップフロップの一例である。Ｄラッチ回路２１０は、特許請求の範囲に記載の第１のディレイラッチ回路の一例である。Ｄラッチ回路２２０は、特許請求の範囲に記載の第２のディレイラッチ回路の一例である。インバータ２３０は、特許請求の範囲に記載の第１の反転部の一例である。インバータ２４０は、特許請求の範囲に記載の第２の反転部の一例である。
［Ｄラッチ回路の構成］
図２は、本発明の第１の実施の形態におけるマスタのＤラッチ回路２１０の一構成例を示す回路図である。Ｄラッチ回路２１０は、内部信号生成部３００およびデータ保持部４００を備える。
内部信号生成部３００は、データを透過する場合にデータ信号Ｄを反転した信号を内部信号ＤＢとして出力し、データを保持する場合に所定値に固定した信号を内部信号ＤＢとして出力するものである。内部信号生成部３００は、ＮＯＲ（否定論理和）ゲート３１０を備える。
データ保持部４００は、データを透過する場合にデータ信号Ｄを出力信号ＱＭとして出力し、データを保持する場合に直前の出力信号ＱＭを保持するとともに出力するものである。データ保持部４００は、ＮＯＲゲート４１０および４２０を備える。
ＮＯＲゲート３１０は、データ信号Ｄおよびクロック信号ＣＫ２に対して否定論理和演算を実行するものである。ＮＯＲゲート３１０は、その否定論理和演算の結果を内部信号ＤＢとしてＮＯＲゲート４１０へ信号線９１１を介して出力する。ここで、クロック信号ＣＫの遷移のタイミングに対して、その遷移に応じた値の内部信号ＤＢの出力開始のタイミングは遅延する。これは、クロック信号ＣＫが、インバータ１１０および１２０とＮＯＲゲート３１０とを通過する必要があるためである。
ＮＯＲゲート４２０は、反転クロック信号ＣＫＢおよび出力信号ＱＭに対して否定論理和演算を実行するものである。ＮＯＲゲート４２０は、その否定論理積演算の結果を帰還信号ＦＢとしてＮＯＲゲート４１０へ信号線９１２を介して出力する。ここで、クロック信号ＣＫの遷移のタイミングに対して、その遷移に応じた値の帰還信号ＦＢの出力開始のタイミングは遅延する。これは、クロック信号ＣＫが、インバータ１１０とＮＯＲゲート４２０とを通過する必要があるためである。
ＮＯＲゲート４１０は、内部信号ＤＢおよび帰還信号ＦＢに対して否定論理和演算を実行するものである。ＮＯＲゲート４１０は、その否定論理積演算の結果を出力信号ＱＭとしてインバータ２３０およびＮＯＲゲート４２０へ出力する。
クロック信号ＣＫがローレベルである場合、すなわち、データを透過する場合について説明する。この場合、クロック信号ＣＫ２もローレベルとなり、このクロック信号ＣＫ２およびデータ信号Ｄに対する否定論理和は、データ信号Ｄを反転した値となる。このため、データ信号Ｄを反転した信号が内部信号ＤＢとしてＮＯＲゲート３１０から出力される。一方、反転クロック信号ＣＫＢはハイレベルとなり、この反転クロック信号ＣＫＢおよび出力信号ＱＭの否定論理和は、出力信号ＱＭの値にかかわらず、ローレベルとなる。このため、ローレベルに固定された信号が帰還信号ＦＢとしてＮＯＲゲート４２０から出力される。このローレベルの帰還信号ＦＢおよび内部信号ＤＢに対する否定論理和は、内部信号ＤＢを反転した値となる。このため、内部信号ＤＢを反転した信号が出力信号ＱＭとしてＮＯＲゲート４１０から出力される。結果として、データ信号Ｄが透過されて出力信号ＱＭとして出力される。
続いて、クロック信号ＣＫがハイレベルである場合、すなわち、データを保持する場合について説明する。この場合、クロック信号ＣＫ２もハイレベルとなり、このクロック信号ＣＫ２およびデータ信号Ｄに対する否定論理和は、データ信号Ｄの値にかかわらず、ローレベルとなる。このため、ローレベルに固定された信号が内部信号ＤＢとしてＮＯＲゲート３１０から出力される。一方、反転クロック信号ＣＫＢはローレベルとなり、この反転クロック信号ＣＫＢおよび出力信号ＱＭの否定論理和は、出力信号ＱＭを反転した値となる。このため、直前の出力信号ＱＭを反転した信号が帰還信号ＦＢとしてＮＯＲゲート４２０から出力される。ローレベルの内部信号ＤＢおよび帰還信号ＦＢの否定論理和は、帰還信号ＦＢを反転した値となる。このため、反転された帰還信号ＦＢが出力信号ＱＭとしてＮＯＲゲート４１０から出力される。結果として、ＮＯＲゲート４１０および４２０においてループが形成され、直前の出力信号ＱＭが保持されるとともに出力される。
図３は、本発明の第１の実施の形態におけるマスタの内部信号生成部３００が備えるＮＯＲゲート３１０の一構成例を示す回路図である。ＮＯＲゲート３１０は、内部信号出力回路３２０およびｎＭＯＳトランジスタ３３０を備える。内部信号出力回路３２０は、ｐＭＯＳトランジスタ３２１および３２２とｎＭＯＳトランジスタ３２３および３２４とを備える。
ｐＭＯＳトランジスタ３２１および３２２は、ゲート電圧がローレベルの場合にソース−ドレイン間に電流を流すものである。ｐＭＯＳトランジスタ３２１のゲート端子には、データ信号Ｄを伝送する信号線９０１が接続される。ｐＭＯＳトランジスタ３２１のソース端子は電源に接続され、ｐＭＯＳトランジスタ３２１のドレイン端子はｐＭＯＳトランジスタ３２２のソース端子に接続される。また、ｐＭＯＳトランジスタ３２２のゲート端子には、クロック信号ＣＫ２を伝送する信号線９０２が接続される。ｐＭＯＳトランジスタ３２２のソース端子はｐＭＯＳトランジスタ３２１のドレイン端子に接続され、ｐＭＯＳトランジスタ３２２のドレイン端子は内部信号ＤＢを伝送する信号線９１１に接続される。
ｎＭＯＳトランジスタ３２３、３２４、および、３３０は、ゲート電圧がハイレベルの場合にソース−ドレイン間に電流を流すものである。ｎＭＯＳトランジスタ３２３のゲート端子には、データ信号Ｄを伝送する信号線９０１が接続される。ｎＭＯＳトランジスタ３２３のドレイン端子は内部信号ＤＢを伝送する信号線９１１に接続され、ｎＭＯＳトランジスタ３２３のソース端子は接地される。また、ｎＭＯＳトランジスタ３２４のゲート端子には、クロック信号ＣＫ２を伝送する信号線９０２が接続される。ｎＭＯＳトランジスタ３２４のドレイン端子はｎＭＯＳトランジスタ３３０のソース端子に接続され、ｎＭＯＳトランジスタ３２４のソース端子は接地される。また、ｎＭＯＳトランジスタ３３０のゲート端子には、電源が接続される。ｎＭＯＳトランジスタ３３０のドレイン端子は、内部信号ＤＢを伝送する信号線９１１に接続され、ｎＭＯＳトランジスタ３３０のソース端子はｎＭＯＳトランジスタのドレイン端子に接続される。
データ信号Ｄおよびクロック信号ＣＫ２がローレベルの状態を想定する。ローレベルのデータ信号Ｄのゲート端子への入力により、ｐＭＯＳトランジスタ３２１はオン状態となり、ｎＭＯＳトランジスタ３２３はオフ状態となる。また、ローレベルのクロック信号ＣＫ２のゲート端子への入力により、ｐＭＯＳトランジスタ３２２はオン状態となり、ｎＭＯＳトランジスタ３２４はオフ状態となる。ｎＭＯＳトランジスタ３３０のソース端子は、オフ状態のｎＭＯＳトランジスタ３２４に接続されているため、ｎＭＯＳトランジスタ３３０もオフ状態となる。ｐＭＯＳトランジスタ３２１および３２２がいずれもオン状態であるため、ハイレベルの内部信号ＤＢが出力される。
次に、データ信号Ｄおよびクロック信号ＣＫ２のうちのいずれか１つ以上がハイレベルに遷移した場合は、トーテムポール接続されたｐＭＯＳトランジスタ３２１および３２２のうちのいずれか１つ以上がオフ状態となる。また、ハイレベルのデータ信号Ｄがゲート端子へ入力されると、ｎＭＯＳトランジスタ３２３はオン状態となる。ハイレベルのクロック信号ＣＫ２がゲート端子へ入力されると、ｎＭＯＳトランジスタ３２４はオン状態となり、そのｎＭＯＳトランジスタ３２４のドレイン端子に接続されたｎＭＯＳトランジスタ３３０もオン状態となる。したがって、データ信号Ｄおよびクロック信号ＣＫ２のうちのいずれか１つ以上がハイレベルに遷移した場合は、ローレベルの内部信号ＤＢが出力される。この結果、データ信号Ｄおよびクロック信号ＣＫ２に対する否定論理和が内部信号ＤＢとして出力される。
ここで、データを保持する場合、すなわち、クロック信号ＣＫ２がローレベルからハイレベルに遷移する場合に、クロック信号ＣＫ２の遷移に伴い、内部信号ＤＢの値が変化することがある。具体的には、データ信号Ｄおよびクロック信号ＣＫ２がローレベルの状態からデータ信号Ｄがローレベルのままでクロック信号ＣＫ２がハイレベルの状態に移行する場合である。データ信号Ｄおよびクロック信号ＣＫ２がローレベルの場合は、前述したように、ハイレベルの内部信号ＤＢが出力される。この状態からクロック信号ＣＫ２がハイレベルに遷移すると、ハイレベルのクロック信号ＣＫ２のゲート端子への入力により、ｎＭＯＳトランジスタ３２４はオン状態となる。そのｎＭＯＳトランジスタ３２４に接続されたｎＭＯＳトランジスタ３３０もオン状態となる。この結果、ｐＭＯＳトランジスタ３２２のドレイン端子に接続された信号線９１１から、ローレベルの内部信号ＤＢが出力される。ｎＭＯＳトランジスタ３２４および３３０が動作しないと内部信号ＤＢがローレベルに遷移しない。このため、クロック信号ＣＫ２がハイレベルに遷移してから、内部信号ＤＢがローレベルに遷移するまでの遅延時間は、ｎＭＯＳトランジスタ３３０を設けない場合よりも長くなる。
図４は、発明の第１の実施の形態におけるマスタのデータ保持部４００が備えるＮＯＲゲート４１０の一構成例を示す回路図である。このＮＯＲゲート４１０は、ｐＭＯＳトランジスタ４１１および４１２とｎＭＯＳトランジスタ４１３および４１４とを備える。
図４のｐＭＯＳトランジスタ４１１および４１２の構成は、図３に例示したｐＭＯＳトランジスタ３２１および３２２の構成と同様である。図４のｎＭＯＳトランジスタ４１３の構成は、図３に例示したｎＭＯＳトランジスタ３２３の構成と同様である。図４のｎＭＯＳトランジスタ４１４の構成は、出力信号ＱＭを伝送する信号線９０４にドレイン端子が接続されている点以外は、図３に例示したｎＭＯＳトランジスタ３２４の構成と同様である。つまり、図４のＮＯＲゲート４１０の構成は、図３のＮＯＲゲート３１０からｎＭＯＳトランジスタ３３０を除いた構成と同様である。ＮＯＲゲート４２０の構成は、ＮＯＲゲート４１０の構成と同様である。
ＮＯＲゲート４１０において、内部信号ＤＢおよび帰還信号ＦＢがローレベルの場合、ローレベルの内部信号ＤＢの入力により、ｐＭＯＳトランジスタ４１１はオン状態となり、ｎＭＯＳトランジスタ４１３はオフ状態となる。また、ローレベルの帰還信号ＦＢのゲート端子への入力により、ｐＭＯＳトランジスタ４１２はオン状態となり、ｎＭＯＳトランジスタ４１４はオフ状態となる。ｐＭＯＳトランジスタ４１１および４１２がいずれもオン状態であるため、ｐＭＯＳトランジスタ４１２のドレイン端子に接続された信号線９０４から、ハイレベルの内部信号ＤＢが出力される。
次に、内部信号ＤＢおよび帰還信号ＦＢのうちのいずれか１つ以上がハイレベルに遷移した場合は、トーテムポール接続されたｐＭＯＳトランジスタ４１１および４１２のうちのいずれか１つ以上がオフ状態となる。また、ｎＭＯＳトランジスタ４１３および４１４のいずれか１つ以上がオン状態となる。したがって、内部信号ＤＢおよび帰還信号ＦＢのうちのいずれか１つ以上がハイレベルに遷移した場合は、ローレベルの内部信号ＤＢが出力される。この結果、内部信号ＤＢおよび帰還信号ＦＢに対する否定論理和が内部信号ＤＢとして出力される。
図５は、本発明の第１の実施の形態におけるスレーブのＤラッチ回路２２０の一構成例を示す回路図である。Ｄラッチ回路２２０は、内部信号生成部３０１およびデータ保持部４０１を備える。
内部信号生成部３０１は、データを透過する場合に反転出力信号ＱＭＢを反転した信号を内部信号ＤＢとして出力し、データを保持する場合に所定値に固定した信号を内部信号ＤＢとして出力するものである。内部信号生成部３０１は、ＮＡＮＤ（否定論理積）ゲート３４０を備える。
データ保持部４０１は、データを透過する場合に反転出力信号ＱＭＢを出力信号ＱＳとして出力し、データを保持する場合に直前の出力信号ＱＳを保持するとともに出力するものである。データ保持部４０１は、ＮＡＮＤゲート４３０および４４０を備える。
ＮＡＮＤゲート３４０は、反転出力信号ＱＭＢおよびクロック信号ＣＫ２に対して否定論理積演算を実行するものである。ＮＡＮＤゲート３４０は、その否定論理積演算の結果を内部信号ＤＢとしてＮＡＮＤゲート４３０へ信号線９１３を介して出力する。ここで、クロック信号ＣＫの遷移のタイミングに対して、その遷移に応じた値の内部信号ＤＢの出力開始のタイミングは遅延する。これは、クロック信号ＣＫが、インバータ１１０および１２０とＮＡＮＤゲート３４０とを通過する必要があるためである。
ＮＡＮＤゲート４４０は、反転クロック信号ＣＫＢおよび出力信号ＱＳに対して否定論理積演算を実行するものである。ＮＡＮＤゲート４４０は、その否定論理積演算の結果を帰還信号ＦＢとしてＮＡＮＤゲート４３０へ信号線９１４を介して出力する。ここで、クロック信号ＣＫの遷移のタイミングに対して、その遷移に応じた値の帰還信号ＦＢの出力開始のタイミングは遅延する。これは、クロック信号ＣＫが、インバータ１１０とＮＡＮＤゲート４４０とを通過する必要があるためである。
ＮＡＮＤゲート４３０は、内部信号ＤＢおよび帰還信号ＦＢに対して否定論理積演算を実行するものである。ＮＡＮＤゲート４３０は、その否定論理積演算の結果を出力信号ＱＳとしてインバータ２４０およびＮＡＮＤゲート４４０へ出力する。
クロック信号ＣＫがハイレベルである場合、すなわち、データを透過する場合について説明する。この場合、クロック信号ＣＫ２もハイレベルとなり、このクロック信号ＣＫ２および反転出力信号ＱＭＢに対する否定論理積は、反転出力信号ＱＭＢを反転した値となる。このため、反転出力信号ＱＭＢを反転した信号が内部信号ＤＢとしてＮＡＮＤゲート３４０から出力される。一方、反転クロック信号ＣＫＢはローレベルとなり、この反転クロック信号ＣＫＢおよび出力信号ＱＳの否定論理積は、出力信号ＱＳの値にかかわらず、ハイレベルとなる。このため、ハイレベルに固定された信号が帰還信号ＦＢとしてＮＡＮＤゲート４４０から出力される。このハイレベルの帰還信号ＦＢおよび内部信号ＤＢに対する否定論理積は、内部信号ＤＢを反転した値となる。このため、反転した内部信号ＤＢが出力信号ＱＳとしてＮＡＮＤゲート４３０から出力される。結果として、反転出力信号ＱＭＢが透過されて出力信号ＱＳとして出力される。
続いて、クロック信号ＣＫがローレベルである場合、すなわち、データを保持する場合について説明する。この場合、クロック信号ＣＫ２もローレベルとなり、このクロック信号ＣＫ２および反転出力信号ＱＭＢに対する否定論理積は、反転出力信号ＱＭＢの値にかかわらず、ハイレベルとなる。このため、ハイレベルに固定された信号が内部信号ＤＢとしてＮＡＮＤゲート３４０から出力される。一方、反転クロック信号ＣＫＢはハイレベルとなり、この反転クロック信号ＣＫＢおよび出力信号ＱＳの否定論理積は、出力信号ＱＳを反転した値となる。このため、直前の出力信号ＱＳを反転した信号が帰還信号ＦＢとしてＮＡＮＤゲート４４０から出力される。ハイレベルの内部信号ＤＢおよび帰還信号ＦＢの否定論理積は、帰還信号ＦＢを反転した値となる。このため、反転された帰還信号ＦＢが出力信号ＱＳとしてＮＡＮＤゲート４３０から出力される。結果として、ＮＡＮＤゲート４３０および４４０においてループが形成され、直前の出力信号ＱＳが保持されるとともに出力される。
図６は、本発明の第１の実施の形態におけるスレーブの内部信号生成部３０１が備えるＮＡＮＤゲート３４０の一構成例を示す回路図である。このＮＡＮＤゲート３４０は、内部信号出力回路３５０およびｐＭＯＳトランジスタ３６０を備える。内部信号出力回路３５０は、ｐＭＯＳトランジスタ３５１および３５２とｎＭＯＳトランジスタ３５３および３５４を備える。
ｐＭＯＳトランジスタ３５１、３５２、および、３６０は、ゲート電圧がローレベルの場合にソース−ドレイン間に電流を流すものである。ｐＭＯＳトランジスタ３５１のゲート端子には、反転出力信号ＱＭＢを伝送する信号線９０５が接続される。ｐＭＯＳトランジスタ３５１のソース端子は電源に接続され、ｐＭＯＳトランジスタ３５１のドレイン端子は内部信号ＤＢを伝送する信号線９１３に接続される。また、ｐＭＯＳトランジスタ３５２のゲート端子には、クロック信号ＣＫ２を伝送する信号線９０２が接続される。ｐＭＯＳトランジスタ３５２のソース端子は電源に接続され、ｐＭＯＳトランジスタ３５２のドレイン端子はｐＭＯＳトランジスタ３６０のソース端子に接続される。また、ｐＭＯＳトランジスタ３６０のゲート端子には、接地される。ｐＭＯＳトランジスタ３６０のソース端子はｐＭＯＳトランジスタ３５２のドレイン端子に接続され、ｐＭＯＳトランジスタ３６０のドレイン端子は内部信号ＤＢを伝送する信号線９１３に接続される。
ｎＭＯＳトランジスタ３５３および３５４は、ゲート電圧がハイレベルの場合にソース−ドレイン間に電流を流すものである。ｎＭＯＳトランジスタ３５３のゲート端子には、クロック信号ＣＫ２を伝送する信号線９０２が接続される。ｎＭＯＳトランジスタ３５３のドレイン端子は内部信号ＤＢを伝送する信号線９１３に接続され、ｎＭＯＳトランジスタ３５３のソース端子はｎＭＯＳトランジスタ３５４のドレイン端子に接続される。また、ｎＭＯＳトランジスタ３５４のゲート端子には、反転出力信号ＱＭＢを伝送する信号線９０５が接続される。ｎＭＯＳトランジスタ３５４のドレイン端子はｎＭＯＳトランジスタ３５３のソース端子に接続され、ｎＭＯＳトランジスタ３５４のソース端子は接地される。
反転出力信号ＱＭＢおよびクロック信号ＣＫ２がハイレベルの状態を想定する。ハイレベルの反転出力信号ＱＭＢのゲート端子への入力により、ｐＭＯＳトランジスタ３５１はオフ状態となり、ｎＭＯＳトランジスタ３５４はオン状態となる。また、ハイレベルのクロック信号ＣＫ２のゲート端子への入力により、ｐＭＯＳトランジスタ３５２はオフ状態となり、ｎＭＯＳトランジスタ３５３はオン状態となる。ｐＭＯＳトランジスタ３６０のソース端子は、オフ状態のｐＭＯＳトランジスタ３５２に接続されているため、ｐＭＯＳトランジスタ３６０もオフ状態となる。ｎＭＯＳトランジスタ３５３および３５４がオン状態であり、ｐＭＯＳトランジスタ３５１および３６０がオフ状態であるため、ローレベルの内部信号ＤＢが出力される。
次に、反転出力信号ＱＭＢおよびクロック信号ＣＫ２のうちのいずれか１つ以上がローレベルに遷移した場合は、トーテムポール接続されたｎＭＯＳトランジスタ３５３および３５４のうちのいずれか１つ以上がオフ状態となる。また、ローレベルの反転出力信号ＱＭＢがゲート端子へ入力されると、ｐＭＯＳトランジスタ３５１はオン状態となる。ローレベルのクロック信号ＣＫ２がゲート端子へ入力されると、ｐＭＯＳトランジスタ３５２はオン状態となり、そのｐＭＯＳトランジスタ３５２のドレイン端子に接続されたｐＭＯＳトランジスタ３６０もオン状態となる。したがって、反転出力信号ＱＭＢおよびクロック信号ＣＫ２のうちのいずれか１つ以上がローレベルに遷移した場合は、ハイレベルの内部信号ＤＢが出力される。この結果、反転出力信号ＱＭＢおよびクロック信号ＣＫ２に対する否定論理積が内部信号ＤＢとして出力される。
ここで、データを保持する場合、すなわち、クロック信号ＣＫ２がハイレベルからローレベルに遷移する場合に、クロック信号ＣＫ２の遷移に伴い、内部信号ＤＢの値が変化することがある。具体的には、反転出力信号ＱＭＢおよびクロック信号ＣＫ２がハイレベルの状態から反転出力信号ＱＭＢがハイレベルのままでクロック信号ＣＫ２がローレベルの状態に移行する場合である。反転出力信号ＱＭＢおよびクロック信号ＣＫ２がハイレベルの場合は、前述したように、ローレベルの内部信号ＤＢが出力される。この状態からクロック信号ＣＫ２がローレベルに遷移すると、ローレベルのクロック信号ＣＫ２のゲート端子への入力により、ｐＭＯＳトランジスタ３５２はオン状態となる。そのｐＭＯＳトランジスタ３５２のソース端子に接続されたｐＭＯＳトランジスタ３６０もオン状態となる。この結果、ｐＭＯＳトランジスタ３６０のドレイン端子に接続された信号線９１１から、ハイレベルの内部信号ＤＢが出力される。ｐＭＯＳトランジスタ３５２および３６０が動作しないと内部信号ＤＢがハイレベルに遷移しない。このため、クロック信号ＣＫ２がローレベルに遷移してから、内部信号ＤＢがハイレベルに遷移するまでの時間は、ｐＭＯＳトランジスタ３６０を設けない場合よりも遅延する。
図７は、本発明の第１の実施の形態におけるスレーブのデータ保持部４０１が備えるＮＡＮＤゲート４３０の一構成例を示す回路図である。このＮＡＮＤゲート４３０は、ｐＭＯＳトランジスタ４３１および４３２とｎＭＯＳトランジスタ４３３および４３４を備える。
図７のｐＭＯＳトランジスタ４３１の構成は、図６に例示したｐＭＯＳトランジスタ３５１の構成と同様である。図７のｐＭＯＳトランジスタ４３２の構成は、ドレイン端子が出力信号ＱＳを伝送する信号線９０６に接続されている点以外は、図６に例示したｐＭＯＳトランジスタ３５２の構成と同様である。図７のｎＭＯＳトランジスタ４３３および４３４の構成は、図６に例示したｎＭＯＳトランジスタ３５３および３５４の構成と同様である。つまり、図７のＮＡＮＤゲート４３０の構成は、図６のＮＡＮＤゲート３４０からｐＭＯＳトランジスタ３６０を除いた構成と同様である。ＮＡＮＤゲート４４０の構成は、ＮＡＮＤゲート４３０の構成と同様である。
ＮＡＮＤゲート４３０において、内部信号ＤＢおよび帰還信号ＦＢがハイレベルの状態を想定する。ハイレベルの内部信号ＤＢのゲート端子への入力により、ｐＭＯＳトランジスタ４３１はオフ状態となり、ｎＭＯＳトランジスタ４３４はオン状態となる。また、ハイレベルの帰還信号ＦＢのゲート端子への入力により、ｐＭＯＳトランジスタ４３２はオフ状態となり、ｎＭＯＳトランジスタ４３３はオン状態となる。ｎＭＯＳトランジスタ４３３および４３４がオン状態であり、ｐＭＯＳトランジスタ４３１および４３２がオフ状態であるため、ローレベルの出力信号ＱＳが出力される。
次に、内部信号ＤＢおよび帰還信号ＦＢのうちのいずれか１つ以上がローレベルに遷移した場合は、トーテムポール接続されたｎＭＯＳトランジスタ４３３および４３４のうちのいずれか１つ以上がオフ状態となる。また、ローレベルの内部信号ＤＢがゲート端子へ入力されると、ｐＭＯＳトランジスタ４３１はオン状態となる。ローレベルの帰還信号ＦＢがゲート端子へ入力されると、ｐＭＯＳトランジスタ４３２はオン状態となる。したがって、内部信号ＤＢおよび帰還信号ＦＢのうちのいずれか１つ以上がローレベルに遷移した場合は、ハイレベルの出力信号ＱＳが出力される。この結果、内部信号ＤＢおよび帰還信号ＦＢに対する否定論理積が出力信号ＱＳとして出力される。
［順序回路の動作］
次に、図８乃至１２を参照して、順序回路１００の動作について説明する。図８は、本発明の第１の実施の形態におけるＤラッチ回路２１０の動作の一例を示す真理値表である。Ｄラッチ回路２１０は、クロック信号がローレベル（Ｌ）の場合に、データ信号Ｄを透過して出力信号ＱＭとして出力する。Ｄラッチ回路２１０は、クロック信号がハイレベル（Ｈ）の場合に、データ信号Ｄを出力信号ＱＭとして保持するとともに出力する。
一方、Ｄラッチ回路２２０は、クロック信号がローレベル（Ｌ）の場合にデータ信号Ｄを保持し、クロック信号ＣＫがハイレベル（Ｈ）の場合にデータ信号Ｄを透過する。ラッチ回路２２０の動作は、Ｄラッチ回路２１０と対応する動作であるため、以下、Ｄラッチ回路２１０の動作に着目して説明し、Ｄラッチ回路２２０の動作の説明は省略する。
図９は、本発明の第１の実施の形態におけるＤラッチ回路２１０の動作の一例を示すタイミングチャートである。
前述したように、クロック信号ＣＫの遷移のタイミングに対して、その遷移に応じた内部信号ＤＢの出力開始のタイミングは、インバータ１１０および１２０とＮＯＲゲート３１０とのゲート遅延の分、遅延する。以下、この遅延時間をｔDBとする。クロック信号ＣＫがローレベルに遷移したタイミングから遅延時間ｔDBが経過したタイミングを内部透過開始タイミングＴDB1とする。クロック信号ＣＫがハイレベルに遷移したタイミングから遅延時間ｔＤＢが経過したタイミングを内部透過終了タイミングＴDB2とする。内部透過開始タイミングＴDB1から内部透過終了タイミングＴDB2までの間を期間ＴD1とし、内部透過終了タイミングＴDB2から内部透過開始タイミングＴDB1までの間を期間ＴD2とする。
また、クロック信号ＣＫの遷移のタイミングに対して、その遷移に応じた帰還信号ＦＢの出力開始のタイミングは、インバータ１１０とＮＯＲゲート４２０とのゲート遅延の分、遅延する。以下、この遅延時間を遅延時間ｔFBとする。クロック信号ＣＫがローレベルに遷移したタイミングから遅延時間ｔFBが経過したタイミングを透過指示遅延タイミングＴFB1とする。クロック信号ＣＫがハイレベルに遷移したタイミングから遅延時間ｔFBが経過したタイミングを保持指示遅延タイミングＴFB2とする。透過指示遅延タイミングＴFB1から保持指示遅延タイミングＴFB2までの間を期間ＴF1とし、保持指示遅延タイミングＴFB2から透過指示遅延タイミングＴFB1までの間を期間ＴF2とする。
ＮＯＲゲート３１０の動作について説明する。期間ＴD1において、ＮＯＲゲート３１０は、反転したデータ信号Ｄを内部信号ＤＢとして信号線９１１を介して出力する。これは、ローレベルのクロック信号ＣＫ２およびデータ信号Ｄの否定論理和が、データ信号Ｄを反転した値となるためである。
一方、期間ＴD2において、ＮＯＲゲート３１０は、データ信号Ｄの値にかかわらず、ローレベルの信号を内部信号ＤＢとして出力する。これは、ハイレベルのクロック信号ＣＫ２およびデータ信号Ｄの否定論理和がローレベルになるためである。
次に、ＮＯＲゲート４２０の動作について説明する。期間ＴF1において、ＮＯＲゲート４２０は、直前の出力信号ＱＭの値にかかわらず、ローレベルの信号を帰還信号ＦＢとして信号線９１２を介して出力する。これは、ハイレベルのクロック信号ＣＫＢおよび出力信号ＱＭの否定論理和がローレベルになるためである
一方、期間ＴF2において、ＮＯＲゲート４２０は、直前に、具体的には内部透過終了タイミングＴDB2に出力されていた出力信号ＱＭを反転した信号を帰還信号ＦＢとして出力する。これは、ローレベルのクロック信号ＣＫＢおよび出力信号ＱＭの否定論理和が、出力信号ＱＭを反転した値となるためである。
次に、ＮＯＲゲート４１０の動作について説明する。内部透過終了タイミングＴDB2において、ローレベルに固定した信号が内部信号ＤＢとしてＮＯＲゲート４１０に入力されると、ＮＯＲゲート４１０および４２０にループが形成されてデータが保持される状態となる。このため、内部透過終了タイミングＴDB2が、データが保持される期間の起点となる。一方、透過指示遅延タイミングＴFB1において、ローレベルに固定した信号が帰還信号ＦＢとしてＮＯＲゲート４１０に入力されると、ＮＯＲゲート４１０および４２０に形成されたループが解除されて、データが透過される状態となる。このため、透過指示遅延タイミングＴFB1が、データが保持される期間の終点となる。したがって、内部透過終了タイミングＴDB2から透過指示遅延タイミングＴFB1までの間において、ＮＯＲゲート４１０は、直前（すなわち、内部透過終了タイミングＴDB2）の出力信号ＱＭを保持するとともに出力する。そして、透過指示遅延タイミングＴFB1から内部透過終了タイミングＴDB2までの間において、ＮＯＲゲート４１０は、内部信号ＤＢを反転した信号を出力信号ＱＭとして出力する。
図１０は、本発明の第１の実施の形態における内部信号生成部３００の動作の一例を示す真理値表である。内部信号生成部３００が備えるＮＯＲゲート３１０は、クロック信号ＣＫがローレベル（Ｌ）になってから期間ＴD2が経過するまでの間は、ローレベルに固定した信号を内部信号ＤＢとして出力する。期間ＴD2が経過してからクロック信号ＣＫがハイレベル（Ｈ）になるまでの間と、クロック信号ＣＫがハイレベルになってから期間ＴD1が経過するまでの間とにおいて、ＮＯＲゲート３１０は、データ信号Ｄを反転した信号を内部信号ＤＢとして出力する。そして、ＮＯＲゲート３１０は、期間ＴD1が経過してからクロック信号がローレベルになるまでの間は、ローレベルに固定した信号を内部信号ＤＢとして出力する。
図１１は、本発明の第１の実施の形態におけるデータ保持部４００の動作の一例を示す真理値表である。クロック信号がローレベルになってから期間ＴF2が経過するまでの間は、直前の出力信号ＱＭを反転した信号が帰還信号ＦＢとして生成される。また、この期間ＴF2においてはローレベルに固定された信号が内部信号ＤＢとしてデータ保持部４００に入力される。このため、データ保持部４００にループが形成され、データ保持部４００は、直前の出力信号ＱＭを保持するとともに出力する。
期間ＴF2が経過してからクロック信号ＣＫがハイレベルに遷移するまでの間は、ローレベルに固定した信号が帰還信号ＦＢとして生成される。このため、データ保持部４００にループが形成されず、データ保持部４００は、データ信号Ｄを出力信号ＱＭとして出力する。クロック信号がハイレベルとなってから期間ＴF1を経過するまでの間においても、ローレベルに固定した信号が帰還信号ＦＢとして生成されるため、データが透過される。期間ＴF1を経過してからローレベルに固定された信号が内部信号ＤＢとして出力されるまでの間は、データ信号Ｄを反転した信号が内部信号ＱＭとして入力されるため、データ保持部４００にループが形成されない。このため、データ保持部４００は、データ信号Ｄを透過して出力信号ＱＭとして出力する。
期間ＴF2が経過したときからクロック信号ＣＫがローレベルに遷移するまでの間は、データ保持部４００にループが形成される。このため、データ保持部４００は、直前の出力信号ＱＭを保持するとともに出力する。
ここで、仮に、クロック信号ＣＫがハイレベルに遷移してから期間ＴF1を経過するまでの間にローレベルに固定された信号が内部信号ＤＢとしてデータ保持部４００に入力されると、Ｄラッチ回路２１０に誤動作が生じうる。この期間ＴF1においては、直前の出力信号ＱＭを反転した信号でなく、ローレベルに固定した信号が帰還信号ＦＢとして生成されているためである。ローレベルに固定した信号が帰還信号ＦＢとして生成されていると、直前の出力信号ＱＭがローレベルであっても、ローレベルの帰還信号ＦＢを反転したハイレベルの信号が出力信号ＱＭとして保持されてしまう。
しかし、図３に例示したように、内部信号生成部３００には、ｎＭＯＳトランジスタ３３０が設けられている。クロック信号ＣＫがハイレベルになった場合、ｎＭＯＳトランジスタ３２４に加えて、ｎＭＯＳトランジスタ３３０も動作しないと、ローレベルの信号が内部信号ＤＢとして出力されない。ｎＭＯＳトランジスタ３３０を設けることにより、クロック信号ＣＫがハイレベルになってからローレベルの信号が内部信号ＤＢとして出力されるまでの遅延時間ｔDBは、ｎＭＯＳトランジスタ３３０を設けない場合よりも長くなる。この遅延時間ｔDBが、遅延時間ｔFBより長くなるようなトランジスタがｎＭＯＳトランジスタ３３０として選定されるものとする。遅延時間ｔDBが、遅延時間ｔFBより長い場合、内部信号生成部３００は、期間ＴF1を経過するまでの間にローレベルに固定された信号を内部信号ＤＢとして出力しないため、前述の誤動作が防止される。
図１２は、本発明の第１の実施の形態におけるＤラッチ回路２１０がデータを保持する動作の一例を示すタイミングチャートである。
クロック信号ＣＫがハイレベルになった場合、インバータ１１０により、信号線９０３を介してローレベルの反転クロック信号ＣＫＢが出力される。
ローレベルの反転クロック信号ＣＫＢが出力されると、インバータ１２０により、信号線９０２を介してハイレベルのクロック信号ＣＫ２が出力される。インバータ１１０および１２０を信号が通過する時間を遅延時間ｔCK2とする。
クロック信号ＣＫ２がハイレベルに遷移すると、ＮＯＲゲート３１０は、否定論理和演算を実行することにより、ローレベルに固定した信号を内部信号ＤＢとして信号線９１１を介してＮＯＲゲート４１０へ出力する。ＮＯＲゲート３１０を信号が通過する時間を遅延時間ｔDELAYとする。
クロック信号ＣＫがハイレベルに遷移してから、ロ−レベルに固定された信号が内部信号ＤＢとして出力されるまでには、これらの遅延時間ｔCK2および遅延時間ｔDELAYの和である遅延時間ｔDBを要する。
ローレベルの反転クロック信号ＣＫＢが出力されると、ＮＯＲゲート４２０は、否定論理和演算を実行することにより、直前の出力信号ＱＭを反転した信号を帰還信号ＦＢとして信号線９１２を介してＮＯＲゲート４１０へ出力する。クロック信号ＣＫがハイレベルになってから直前の出力信号ＱＭを反転した信号が帰還信号ＦＢとして出力されるまでには、遅延時間ｔFBを要する。
ローレベルに固定した信号が内部信号ＤＢとして出力されると、ＮＯＲゲート４１０は、否定論理和演算を実行することにより、帰還信号ＦＢを反転した信号を出力信号ＱＭとして信号線９０４から出力する。
ここで、クロック信号ＣＫがハイレベルに遷移してから遅延時間ｔDBを経過するまでの間にｔFBが経過してローレベルに固定された信号が内部信号ＤＢとしてデータ保持部４００に入力されると、Ｄラッチ回路２１０に誤動作が生じうる。遅延時間ｔFBが経過するまでは、直前の出力信号ＱＭを反転した信号が帰還信号ＦＢとして出力されていないためである。
図３に例示した構成において、ｎＭＯＳトランジスタ３３０を設けない回路を想定する。遅延時間ｔDBは、インバータ１１０および１２０とＮＯＲゲート３１０とのゲート遅延であるのに対し、遅延時間ｔFBは、インバータ１１０とＮＯＲゲート４２０とのゲート遅延である。このため、通常であれば、遅延時間ｔDBは、遅延時間ｔFBよりも長くなる。しかしながら、低電圧においては、各論理素子の遅延にばらつきが生じる。遅延のばらつきが大きくなると、ｎＭＯＳトランジスタ３３０を設けない回路では、遅延時間ｔFBの経過を待たずして遅延時間ｔDBが経過してしまうことがある。
遅延時間ｔDBが遅延時間ｔFBより短くなってしまうことを回避するために、クロック信号ＣＫ２の遷移をさらに遅らせる構成が考えられるが、この構成は得策ではない。なぜならば、クロック信号ＣＫ２の遷移を遅らせると、ホールドマージンｔHが短くなってしまうためである。ホールドマージンｔHとは、クロック信号ＣＫ２が変化してからデータ信号Ｄが変化するまでの時間である。ホールドマージンｔHが短くなると、遅延時間ｔDBが経過して保持状態に移行する前に、データ信号Ｄが変化してしまい、変化前のデータ信号Ｄを保持できなくなってしまうおそれがある。
図３に例示したようにｎＭＯＳトランジスタ３３０を設けると、クロック信号ＣＫがハイレベルに遷移してデータを保持する場合に、ｎＭＯＳトランジスタ３２４および３３０の両方が動作しないとデータ信号ＤＢが遷移しない。このため、ｎＭＯＳトランジスタ３３０を設けることにより、設けない場合よりも遅延時間ｔDBが長くなる。この結果、遅延時間ｔDBは、遅延時間ｔFBよりもｔMだけ長くなる。このため、保持指示遅延タイミングＴFB2からクロック信号がローレベルになるまでの間に内部透過終了タイミングＴDB2が含まれるように内部信号ＤＢの出力が遅延する。したがって、直前の出力信号ＱＭを反転した信号を帰還信号ＦＢとして生成する前に、Ｄラッチ回路２１０が保持状態に移行することがなくなり、Ｄラッチ回路２１０の誤動作が防止される。
図１３は、本発明の第１の実施の形態におけるＤラッチ回路２１０がデータを透過する動作の一例を示すタイミングチャートである。
クロック信号ＣＫがローレベルになった場合、インバータ１１０により、信号線９０３を介してハイレベルの反転クロック信号ＣＫＢが出力される。
ハイレベルの反転クロック信号ＣＫＢが出力されると、インバータ１２０により、信号線９０２を介してローレベルのクロック信号ＣＫ２が出力される。
クロック信号ＣＫ２がローレベルに遷移すると、ＮＯＲゲート３１０は、否定論理和演算を実行することにより、反転したデータ信号Ｄを内部信号ＤＢとして信号線９１１を介してＮＯＲゲート４１０へ出力する。
ハイレベルの反転クロック信号ＣＫＢが出力されると、ＮＯＲゲート４２０は、否定論理和演算を実行することにより、ローレベルに固定した信号を帰還信号ＦＢとして信号線９１２を介してＮＯＲゲート４１０へ出力する。
ローレベルに固定した信号が帰還信号ＦＢとして出力されると、ＮＯＲゲート４１０は、否定論理和演算を実行することにより、内部信号ＤＢを反転した信号を出力信号ＱＭとして信号線９０４から出力する。
図８乃至１３において、マスタのＤラッチ回路２１０の動作について説明したが、スレーブのＤラッチ回路２２０の動作は、クロック信号ＣＫおよび保持する信号の極性を逆にすれば、マスタのＤラッチ回路２１０と同様である。
このように、本発明の第１の実施の形態によれば、ｎＭＯＳトランジスタ３３０およびｐＭＯＳトランジスタ３６０は、内部信号ＤＢの出力を遅延させる。したがって、直前の出力信号ＱＭを反転した信号を帰還信号ＦＢとして生成する前に、Ｄラッチ回路２１０および２２０が保持状態に移行することがなくなり、低電圧におけるＤラッチ回路２１０および２２０の誤動作が防止される。そして、ｎＭＯＳトランジスタ３３０を１つ設けるだけでよいため、ゲート規模が大きくならず、消費電力の増大が抑制される。また、クロック信号ＣＫ２を遅延させる必要がないため、ホールドマージンＴHを充分にとることができる。
また、マスタのＤラッチ回路２１０は、ＮＯＲゲート３１０とＮＯＲゲート４１０および４２０とを備えている。この構成によれば、ワイヤードＯＲ回路を使用しないため、低電圧における回路の誤動作が防止される。また、非特許文献２に記載された４つのＮＡＮＤゲートを備えるＤラッチ回路よりもゲート規模が小さいため、消費電力を低減できる。したがって、低電圧において消費電力を低減しつつ、誤動作を防止しうるＤラッチ回路を実現することができる。
スレーブのＤラッチ回路２２０は、ＮＡＮＤゲート３４０とＮＡＮＤゲート４３０および４４０とを備えている。この構成によれば、ワイヤードＯＲ回路を使用せず、ゲート規模が小さいため、低電圧において消費電力を低減しつつ、誤動作を防止しうるＤラッチ回路を実現することができる。
Ｄラッチ回路２１０および２２０を使用してＤフリップフロップを構成することにより、低電圧において消費電力を低減しつつ、誤動作を防止しうるＤフリップフロップを実現することができる。
なお、Ｄラッチ回路２１０をマスタとし、Ｄラッチ回路２２０をスレーブとしているが、Ｄラッチ回路２１０をスレーブにＤラッチ回路２２０をマスタにしてもよい。この場合は、立ち上りエッジでなく、立下りエッジにおいてデータをサンプリングするＤフリップフロップが構成される。
また、図３においてＮＯＲゲートを備えるＤラッチ回路２１０を例示した。しかし、データを保持する場合に内部信号ＤＢの出力を遅延させることができるのであれば、図３に例示した構成以外のＤラッチ回路にｎＭＯＳトランジスタ３３０を設けてもよい。
図５においてＮＡＮＤゲートを備えるＤラッチ回路２２０を例示した。しかし、データを保持する場合に内部信号ＤＢの出力を遅延させることができるのであれば、図５に例示した構成以外のＤラッチ回路にｐＭＯＳトランジスタ３６０を設けてもよい。
また、ｎＭＯＳトランジスタ３３０は、データを保持する場合に内部信号ＤＢの出力を遅延させることができるのであれば、図３に例示した位置以外に設けてもよい。ｐＭＯＳトランジスタ３６０も同様に、データを保持する場合に内部信号ＤＢの出力を遅延させることができるのであれば、図６に例示した位置以外に設けてもよい。
＜２．第２の実施の形態＞
［順序回路の構成］
図１４は、本発明の第２の実施の形態における順序回路１０１の一構成例を示す回路図である。この順序回路１０１は、Ｄフリップフロップ１３０の代わりにＤフリップフロップ１３１を備える点以外は、第１の実施の形態の順序回路１００と同様の構成である。Ｄフリップフロップ１３１は、マスタのＤラッチ回路２１１とスレーブのＤラッチ回路２２１とインバータ２４０とを備える。
Ｄラッチ回路２１１は、クロック信号ＣＫに従ってデータを保持または透過するものである。具体的には、Ｄラッチ回路２１１は、反転クロック信号ＣＫＢおよびデータ信号Ｄに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号ＣＫがハイレベルの場合に、Ｄラッチ回路２１１は、データ信号Ｄを反転した信号を反転出力信号ＱＭＢとして保持するとともにＤラッチ回路２２１へ信号線９０４を介して出力する。一方、クロック信号ＣＫがローレベルの場合に、Ｄラッチ回路２１１は、データ信号Ｄを反転して反転出力信号ＱＭＢとしてＤラッチ回路２２１へ信号線９０４を介して出力する。
Ｄラッチ回路２２１は、クロック信号ＣＫ２に従ってデータを保持または透過するものである。具体的には、Ｄラッチ回路２２１は、クロック信号ＣＫ２および反転出力信号ＱＭＢに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号ＣＫがローレベルの場合に、Ｄラッチ回路２２１は、反転出力信号ＱＭＢを出力信号ＱＳとして保持するとともにインバータ２４０へ信号線９０６を介して出力する。一方、クロック信号ＣＫがハイレベルの場合に、Ｄラッチ回路２１１は、反転出力信号ＱＭＢを透過して出力信号ＱＳとしてインバータ２４０へ信号線９０６を介して出力する。
インバータ２４０は、出力信号ＱＳを反転してＤフリップフロップ１３１の出力信号Ｑとして出力する。
［Ｄラッチ回路の構成］
図１５は、本発明の第２の実施の形態におけるマスタのＤラッチ回路２１１の一構成例を示す回路図である。Ｄラッチ回路２１１の構成は、データ保持部４００の代わりにデータ保持部４０２を備える点以外は、第１の実施の形態のＤラッチ回路２２０と同様の構成である。データ保持部４０２は、複合ゲート４５０を備える。
複合ゲート４５０は、内部信号ＤＢ、反転クロック信号ＣＫＢ、および、反転出力信号ＱＭＢに対して所定の論理演算を実行するものである。具体的には、複合ゲート４５０は、３つの入力端子を備え、これらの入力端子には内部信号ＤＢ、反転クロック信号ＣＫＢ、および、反転出力信号ＱＭＢが入力される。複合ゲート４５０は、反転クロック信号ＣＫＢおよび反転出力信号ＱＭＢの論理和と内部信号ＤＢとの論理積を反転出力信号ＱＭＢとして自身の入力端子とスレーブのＤラッチ回路２２１とへ信号線９０４を介して出力する。
クロック信号ＣＫがローレベルである場合、ＮＡＮＤゲート３４０は、データ信号Ｄを反転した信号を内部信号ＤＢとして出力する。複合ゲート４５０は、この内部信号ＤＢを透過して反転出力信号ＱＭＢとして出力する。
クロック信号ＣＫがハイレベルである場合、ＮＡＮＤゲート３４０は、ハイレベルに固定した信号を内部信号ＤＢとして出力する。複合ゲート４５０は、直前の反転出力信号ＱＭＢを保持するとともに出力する。
図１６は、本発明の第２の実施の形態におけるスレーブのＤラッチ回路２２１の一構成例を示す回路図である。Ｄラッチ回路２２１の構成は、データ保持部４００の代わりにデータ保持部４０３を備える点以外は、第１の実施の形態のＤラッチ回路２２０と同様の構成である。データ保持部４０３は、複合ゲート４６０を備える。
複合ゲート４６０は、内部信号ＤＢ、クロック信号ＣＫ２、および、出力信号ＱＳに対して所定の論理演算を実行するものである。具体的には、複合ゲート４６０は、３つの入力端子を備え、これらの入力端子には内部信号ＤＢ、クロック信号ＣＫ２、および、出力信号ＱＳが入力される。複合ゲート４６０は、クロック信号ＣＫ２および反転した出力信号ＱＳの論理和と内部信号ＤＢとの否定論理積を出力信号ＱＳとして自身の入力端子とインバータ２４０とへ信号線９０６を介して出力する。
クロック信号ＣＫがハイレベルである場合、ＮＡＮＤゲート３４０は、反転出力信号ＱＭＢをさらに反転した信号を内部信号ＤＢとして出力する。複合ゲート４６０は、この内部信号ＤＢを反転して出力信号ＱＳとして出力する。
クロック信号ＣＫがローレベルである場合、ＮＡＮＤゲート３４０は、ハイレベルに固定した信号を内部信号ＤＢとして出力する。複合ゲート４６０は、直前の反転出力信号ＱＳを保持するとともに出力する。
このように、本発明の第２の実施の形態によれば、複合ゲート４５０または４６０によりデータを保持または透過することができる。Ｄフリップフロップ１３１は、複数のＮＯＲゲートまたはＮＡＮＤゲートの代わりに複合ゲートを備えているため、第１の実施の形態と比較して、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。
また、第１の実施の形態のフリップフロップ１３０は、マスタおよびスレーブのそれぞれにクロック信号ＣＫ２および反転クロック信号ＣＫＢを入力していた。しかし、Ｄフリップフロップ１３１は、マスタには反転クロック信号ＣＫＢを、スレーブにはクロック信号ＣＫ２を入力すればよいため、配線が単純化される。このため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。
＜３．第３の実施の形態＞
［順序回路の構成］
図１７は、本発明の第３の実施の形態における順序回路１０２の一構成例を示す回路図である。この順序回路１０２は、Ｄフリップフロップ１３０の代わりにＤフリップフロップ１３２を備える点以外は、第１の実施の形態の順序回路１００と同様の構成である。Ｄフリップフロップ１３２は、マスタのＤラッチ回路２１２とスレーブのＤラッチ回路２２２とインバータ２４０とを備える。
Ｄラッチ回路２１２は、クロック信号ＣＫ２に従ってデータを保持または透過するものである。具体的には、Ｄラッチ回路２１２は、クロック信号ＣＫ２およびデータ信号Ｄに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号ＣＫがローレベルの場合に、Ｄラッチ回路２１２は、データ信号Ｄを反転した信号を反転出力信号ＱＭＢとして保持するとともにＤラッチ回路２２２へ信号線９０４を介して出力する。一方、クロック信号ＣＫがハイレベルの場合に、Ｄラッチ回路２１２は、データ信号Ｄを反転して出力信号ＱＭＢとしてＤラッチ回路２２２へ信号線９０４を介して出力する。
Ｄラッチ回路２２２は、反転クロック信号ＣＫＢに従ってデータを保持または透過するものである。具体的には、Ｄラッチ回路２２２は、反転クロック信号ＣＫＢおよび反転出力信号ＱＭＢに対して所定の論理演算を実行する。論理演算の詳細については後述する。論理演算の結果に基づき、クロック信号ＣＫがハイレベルの場合に、Ｄラッチ回路２２２は、反転出力信号ＱＭＢを出力信号ＱＳとして保持するとともにインバータ２４０へ信号線９０６を介して出力する。一方、クロック信号ＣＫがローレベルの場合に、Ｄラッチ回路２２２は、反転出力信号ＱＭＢを透過して出力信号ＱＳとしてインバータ２４０へ信号線９０６を介して出力する。
インバータ２４０は、出力信号ＱＳを反転してＤフリップフロップ１３２の出力信号Ｑとして出力する。
［Ｄラッチ回路の構成］
図１８は、本発明の第３の実施の形態におけるマスタのＤラッチ回路２１２の一構成例を示す回路図である。Ｄラッチ回路２１２の構成は、データ保持部４００の代わりにデータ保持部４０２を備える点以外は、第１の実施の形態のＤラッチ回路２１０と同様の構成である。第３の実施の形態のデータ保持部４０２は、第２の実施の形態のデータ保持部４０２の構成と同様である。
図１９は、本発明の第３の実施の形態におけるスレーブのＤラッチ回路２２２の一構成例を示す回路図である。Ｄラッチ回路２２２の構成は、データ保持部４００の代わりにデータ保持部４０３を備える点以外は、第１の実施の形態のＤラッチ回路２１０と同様の構成である。第３の実施の形態のデータ保持部４０３は、第２の実施の形態のデータ保持部４０３の構成と同様である。
つまり、第３の実施形態のＤフリップフロップ１３２の構成は、第２の実施の形態のＤフリップフロップ１３１において、ＮＡＮＤゲートをＮＯＲゲートに置き換えた構成と同様である。
このように、本発明の第３の実施の形態によれば、ＮＯＲゲートを用いる場合に、複合ゲート４５０または４６０によりデータを保持または透過することができる。このため、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。また、配線が単純化されるため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。
＜４．第４の実施の形態＞
［順序回路の構成］
図２０は、本発明の第４の実施の形態における順序回路１０３の一構成例を示す回路図である。この順序回路１０３は、Ｄフリップフロップ１３０およびインバータ１２０の代わりにＤフリップフロップ１３３を備える点以外は、第１の実施の形態の順序回路１００と同様の構成である。Ｄフリップフロップ１３３は、マスタのＤラッチ回路２１１とスレーブのＤラッチ回路２２２とインバータ２４０とを備える。インバータ１１０からの反転クロック信号ＣＫＢは、Ｄラッチ回路２１１および２２２に入力される。
Ｄラッチ回路２１１の構成は、図１５に例示した第２の実施の形態のＤラッチ回路２１１と同様の構成である。Ｄラッチ回路２２２の構成は、図１９に例示した第３の実施の形態のＤラッチ回路２２２と同様の構成である。つまり、第４の実施の形態のＤフリップフロップ１３３は、ＮＡＮＤゲートを備えるラッチ回路をマスタ側に、ＮＯＲゲートを備えるラッチ回路をスレーブ側に配置したものである。
このように、本発明の第４の実施の形態によれば、ＮＡＮＤゲートおよびＮＯＲゲートを用いる場合に、複合ゲート４５０または４６０によりデータを保持または透過することができる。このため、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。また、配線が単純化されるため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。また、ＣＫ２を生成するためのインバータ１２０が不要である。このため、ＣＫ２の生成のために必要なインバータ１２０などの回路および消費電力を削減することができる。
＜５．第５の実施の形態＞
［順序回路の構成］
図２１は、本発明の第５の実施の形態における順序回路１０４の一構成例を示す回路図である。この順序回路１０４は、Ｄフリップフロップ１３０とインバータ１１０および１２０との代わりにＤフリップフロップ１３４を備える点以外は、第１の実施の形態の順序回路１００と同様の構成である。Ｄフリップフロップ１３４は、マスタのＤラッチ回路２１２とスレーブのＤラッチ回路２２１とインバータ２４０とを備える。クロック信号ＣＫは、Ｄラッチ回路２１２および２２１に入力される。
Ｄラッチ回路２１２の構成は、図１８に例示した第３の実施の形態のＤラッチ回路２１２と同様の構成である。Ｄラッチ回路２２１の構成は、図１６に例示した第２の実施の形態のＤラッチ回路２２１と同様の構成である。つまり、第５の実施の形態のＤフリップフロップ１３４は、ＮＯＲゲートを備えるラッチ回路をマスタ側に、ＮＡＮＤゲートを備えるラッチ回路をスレーブ側に配置したものである
このように、本発明の第５の実施の形態によれば、ＮＯＲゲートおよびＮＡＮＤゲートを用いる場合に、複合ゲート４５０または４６０によりデータを保持または透過することができる。このため、論理素子数、回路の実装面積、および、消費電力をさらに低減することができる。また、配線が単純化されるため、セルのレイアウトが容易となり、プロセスポータビリティ、いいかえれば、異テクノロジ移植容易性が向上する。また、ＣＫＢおよびＣＫ２を生成するためのインバータ１１０および１２０が不要である。このため、ＣＫＢおよびＣＫ２の生成のために必要な、インバータ１１０および１２０などの回路と消費電力とを削減することができる。
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
１００、１０１、１０２、１０３、１０４ 順序回路
１１０、１２０、２３０、２４０ インバータ
１３０、１３１、１３２、１３３、１３４ Ｄフリップフロップ
２１０、２１１、２１２、２２０、２２１、２２２ Ｄラッチ回路
３００、３０１ 内部信号生成部
３１０、４１０、４２０ ＮＯＲゲート
３２０、３５０ 内部信号出力回路
３２１、３２２、３５１、３５２、３６０、４１１、４１２、４３１、４３２ ｐＭＯＳトランジスタ
３２３、３２４、３３０、３５３、３５４、４１３、４１４、４３３、４３４ ｎＭＯＳトランジスタ
３４０、４３０、４４０ ＮＡＮＤゲート
４００、４０１、４０２、４０３ データ保持部
４５０、４６０ 複合ゲート

Claims (6)

  1. データの透過が指示されてから第１の遅延時間が経過するとデータ信号を反転した信号を内部信号として生成し、データの保持が指示されてから前記第１の遅延時間が経過すると所定値に値を固定した信号を前記内部信号として生成する内部信号生成部と、
    前記内部信号および帰還信号の一方が前記所定値に固定されると他方に基づいて生成した信号を出力信号として出力する信号出力回路と、
    データの透過が指示されてから前記第１の遅延時間より短い第２の遅延時間が経過すると前記所定値に値を固定した信号を前記帰還信号として出力し、データの保持が指示されてから前記第２の遅延時間が経過すると前記出力信号に基づいて生成した信号を前記帰還信号として出力する帰還信号出力回路と
    を具備するディレイラッチ回路。
  2. 前記内部信号生成部は、データの透過または保持を指示するクロック信号と前記データ信号とに対して否定論理和演算を実行した結果を前記内部信号として生成する
    請求項１記載のディレイラッチ回路。
  3. 前記帰還信号出力回路は、前記クロック信号を反転した信号と前記出力信号とに対して否定論理和演算を実行した結果を帰還信号として出力し、
    前記信号出力回路は、前記内部信号と前記帰還信号とに対して否定論理和演算を実行した結果を前記出力信号として出力する
    請求項２記載のディレイラッチ回路。
  4. 前記内部信号生成部は、データの透過または保持を指示するクロック信号と前記データ信号とに対して否定論理積演算を実行した信号を前記内部信号として生成する
    請求項１記載のディレイラッチ回路。
  5. 前記帰還信号出力回路は、前記クロック信号を反転した信号と前記出力信号とに対して否定論理積演算を実行した結果を帰還信号として出力し、
    前記信号出力回路は、前記内部信号と前記帰還信号とに対して否定論理積演算を実行した結果を前記出力信号として出力する
    請求項４記載のディレイラッチ回路。
  6. データの保持または透過を指示するクロック信号がローレベルに遷移したときから第１の遅延時間が経過するとデータ信号を反転した信号を第１の内部信号として生成し、前記クロック信号がハイレベルに遷移したときから前記第１の遅延時間が経過すると前記ローレベルに値を固定した信号を前記第１の内部信号として生成する第１の内部信号生成部と、前記第１の内部信号および第１の帰還信号の一方が前記ローレベルに固定されると他方に基づいて生成した信号を第１の出力信号として出力する第１の信号出力回路と、前記クロック信号を反転した反転クロック信号が前記ハイレベルに遷移したときから前記第１の遅延時間より短い第２の遅延時間が経過すると前記ローレベルに値を固定した信号を前記第１の帰還信号として出力し、前記反転クロック信号が前記ローレベルに遷移したときから前記第２の遅延時間が経過すると前記第１の出力信号に基づいて生成した信号を前記第１の帰還信号として出力する第１の帰還信号出力回路とを備える第１のディレイラッチ回路と、
    前記第１の出力信号を反転して反転出力信号として出力する第１の反転部と、
    前記クロック信号が前記ハイレベルに遷移したときから第３の遅延時間が経過すると前記反転出力信号を反転した信号を第２の内部信号として生成し、前記クロック信号が前記ローレベルに遷移したときから前記第３の遅延時間が経過すると前記ハイレベルに値を固定した信号を前記第２の内部信号として生成する第２の内部信号生成部と、前記第２の内部信号および第２の帰還信号の一方が前記ハイレベルに固定されると他方に基づいて生成した信号を第２の出力信号として出力する第２の信号出力回路と、前記反転クロック信号が前記ローレベルに遷移したときから前記第３の遅延時間より短い第４の遅延時間が経過すると前記ハイレベルに値を固定した信号を前記第２の帰還信号として出力し、前記反転クロック信号が前記ハイレベルに遷移したときから前記第４の遅延時間が経過すると前記第２の出力信号に基づいて生成した信号を前記第２の帰還信号として出力する第２の帰還信号出力回路とを備える第２のディレイラッチ回路と、
    前記第２の出力信号を反転する第２の反転部と
    を具備するディレイフリップフロップ。
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