TWI528720B - 用於低擺時脈之免競爭位準轉換正反器 - Google Patents

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Description

用於低擺時脈之免競爭位準轉換正反器
本發明在其一個或多個實施例中大致上係關於積體電路(IC)設計。
在設計電路中，可實施許多不同的設計策略以獲得所要的結果。舉例而言，可考慮一種用於減小一電路設計之電力消耗的設計策略。一種實施此一策略的方式係通過使用多個供應電壓(MSV)電路。其等藉由在非關鍵路徑及非關鍵組塊上使用較低供應電壓而節省電力。在MSV電路中，位準轉換必須在操作於不同電力供應電壓(不同「位準「levels」」)下之諸組塊的介面處執行。
MSV的一種類型稱為叢集式電壓調整(CVS)，其中在一組塊內部之非關鍵路徑上選擇性調低供應電壓。為實施CVS，在電路(即，正反器)之順序元件處進行位準轉換。亦可為有意義的額外電力節省之故而在較低供應電壓(亦即，低擺時脈)下實施時脈散佈網路。為進行除CVS外的低擺時脈，需要一雙位準轉換正反器：該雙位準轉換正反器接收一較低電壓位準之資料輸入及時脈輸入二者並產生一較高電壓位準之資料輸出的一正反器。
一雙位準轉換正反器之習知實施可具有操作於較低供應電壓下的一正規正反器，其後在Q輸出上接著一正規非同步位準轉換器。此種做法係極緩慢的且電力效率偏低。一種改良包含組合一正反器之資料儲存功能與位準轉換功能以形成一單位準轉換正反器。既有電路設計引入競爭且係成比率的。
習知位準轉換器成比率係因為其等之操作取決於驅動強度之精確平衡及競爭電晶體之尺寸。具競爭且非比率式之習知設計意謂著在所有製程邊界(「process corner」)上驅動強度之比率及競爭裝置之尺寸必須經仔細選擇以使競爭具有所要的結果。比率式設計相較於非比率式設計係原本就較不穩健。
本發明呈現一種用於低擺時脈的免競爭位準轉換正反器家族。設計策略移除該等競爭且使設計非比率式，且由此減小位準轉換器之延遲及電力且增加電路設計之穩健性。
在一實施例中，一種位準轉換正反器包含複數個電路元件，該複數個電路元件經組態以使該位準轉換正反器係免競爭的，其中該等電路元件係非比率式的。
在另一實施例中，該位準轉換正反器係用於建置使用低擺時脈及叢集式電壓調整的數位電路以減小電力。
在另一實施例中，提供一種用於合成含有至少一位準轉換正反器之一電路設計的方法，該方法包含以下動作：將一第一擺動電壓下之至少一資料信號及一時脈信號提供至該位準轉換正反器，其中該位準轉換正反器具有複數個電路元件；在該位準轉換正反器處執行一位元之位準轉換與儲存，其中該正反器係免競爭的且該等電路元件係非比率式的；從該位準轉換正反器輸出至少一輸出信號，其中該輸出信號係在一第二擺動電壓處；及將包括該電路設計的設計資料儲存在一揮發性或非揮發性電腦可用媒體中。
在另一實施例中，提供一種具體實施於一電腦可用媒體上之電腦程式產品，該電腦可用媒體具有儲存於其上的一電路設計組塊或一指令之序列，該指令序列當由一處理器執行時使該處理器執行用於合成含有至少一位準轉換正反器之一電路的一程序，該程序包含提供該電路設計組塊的動作，該電路設計組塊具經組態以使該位準轉換正反器免競爭的複數個電路元件，其中該等電路元件係非比率式的。
多個圖式中之相似元件符號及標注係指示相似元件。
本發明包含一種可接受較低電壓位準之資料及時脈且同時產生較高電壓位準之資料輸出的位準轉換正反器家族。此等正反器實現諸如低擺時脈(在較低電壓位準下散佈時脈信號)及叢集式電壓調整(CVS)的精粒化雙供應電壓技術。位準轉換係藉由通過使儲存及位準轉換二者共用一正反器之內部正回饋而使此等正反器在一極有效方式中而達成。此等正反器係免競爭且非比率式的，由此具有歸因於位準轉換功能的減小之時序及電力負荷。歸因於變動及雜訊非比率式的事實，本發明之某些實施例包含能更穩健處理該等變動及該雜訊的位準轉換器。
在某些實施例中，提供一種在較低電力供應電壓下接收時脈信號的一正反器中組合位準功能與位元儲存功能的方法，由此實現低擺時脈及叢集式電壓調整。某些實施例提供在全開電晶體間不具競爭的位準轉換技術。某些實施例能夠使位準轉換器消耗更少的電力(藉由不在解決競爭中浪費電力)且更快速(解決競爭所花費的時間)。
在其他實施例中，該技術提供具用於低擺時脈及叢集電壓調整之低負荷位準轉換、免競爭位準轉換及非比率式位準轉換的電路設計。在額外實施例中，下文亦描述運用該技術實施的其他類型的位準轉換正反器。
非比率式免競爭位準轉換正反器家族包含具有如圖1所示之位準轉換功能(具圖2所述的非比率式及免競爭之所要屬性)的正反器。此種正反器家族接收較低電壓之位準資料及時脈並且提供具免競爭且非比率式之所要屬性的較高電壓位準之輸出Q。在協助描述[實施方式]之諸實施例中，一介面之較低供應電壓稱為VDDL，且對於操作在VDDL下的對應組塊、電路及裝置稱為「VDDL組塊」、「VDDL電路」及「VDDL裝置」。類似地，一介面處之較高供應電壓稱為VDDH，且對於操作在VDDH下的對應組塊、電路及裝置稱為「VDDH組塊」、「VDDH電路」及「VDDH裝置」。此處隱含假定VDDLVDDH。
圖1根據本發明之一實施例描繪一種位準轉換正反器組塊100之一圖形。該組塊接收一VDDL信號至埠CLK、D及其他同步輸入(標為SYNC_IN)。該組塊亦可接收諸如標為ASYNC_IN的非同步輸入VDDH信號。該組塊在埠Q處輸出一VDDH信號。
在某些實施例中，位準轉換正反器100可為D型正反器、T型正反器、JK型正反器、具同步設定及/或重設及/或非同步設定及/或啟用的D型等。可使用以儲存位元而發揮功用的任意類型正反器。
圖2根據一實施例繪示圖1之正反器的免競爭屬性及非比率式屬性。圖2包含連接至VDDH的一PMOS及接地的一NMOS。該PMOS裝置之閘極及該NMOS裝置之閘極係保持在VDDL。稱在閘極上具VDDL的一VDDH PMOS裝置為處於「漏出「leaky off」」狀態中。在圖2中，相較於PMOS閘極保持在零伏特的情形，競爭已被減少。此減少之競爭容許一非比率式設計。換言之，在所有製程邊界中即使全開時的一最小尺寸NMOS亦比處於漏出狀態之任何經合理設計大小的PMOS更強健。
圖2係可發生在本發明任意實施例之一NMOS裝置與一PMOS裝置間之最惡劣情形瞬時競爭的一電路設計200之一實例。在此最惡劣情形中且僅就一受限時間而言，VGS=VDDL的一全開NMOS裝置與VDDL在閘極上的一漏出VDDH PMOS裝置相競爭，因此|VGS|=VDDH-VDDL。因為處於漏出狀態之該PMOS係極弱的，此一競爭經由電路而被快速解決。在習知位準轉換電路中，在VGS=VDDL之一全開NMOS與|VGS|=VDDH之一全開PMOS間有競爭。解決介於全開裝置間之此類競爭係更緩慢的且比圖2中所繪之競爭消耗更多的電力。
在某些實施例中，在圖2中，PMOS裝置之臨限電壓係大於VDDH-VDDL且該PMOS係真實斷開的，此僅使一最小漏電流透過電晶體。在其他情形中，該PMOS之臨限電壓可稍微大於VDDH-VDDL，由此使一更高漏電流透過該等電晶體。在兩種情形中，PMOS之漏電流比由具|VGS|=VDDH的全開相同裝置產生的ON電流小很多。因此，在消耗最小的電力的情形下快速解決介於該全開NMOS與該漏出PMOS間之競爭。具與圖2所繪瞬時競爭相似之最惡劣情形瞬時競爭的一電路可被視為「免競爭「contention-free」」的。此外，因為開啟狀態之NMOS的電流與漏出狀態之PMOS的漏電流間之比率非常大，所以圖2之裝置可具有幾乎任何比率的尺寸(因此在全開時具有任何比率的驅動強度)且競爭將總是被快速解決為所要的結果(全開NMOS大大強於漏出PMOS)。因此，具與圖2所繪瞬時競爭相似之最惡劣情形瞬時競爭的一電路可被視為「非比率式「non-ratioed」」。相反地，在VGS=VDDL之一全開NMOS與|VGS|=VDDH之一全開PMOS間有競爭的習知位準轉換電路中，兩種裝置之尺寸比率需經仔細選擇以使在跨越所有製程邊界中競爭被解決成所要的結果。由此，設計之「非比率式「non-ratioed」」屬性使該等電路極穩健地處理變動。
在某些實施例中，可在非比率式且免競爭的一電路設計中併入VDDL至VDDH轉換。當競爭不比圖2所繪之競爭更惡劣(即使就最惡劣情形方案而言)時，該設計考量被視為免競爭的。
圖3展示單獨具低擺時脈的一位準轉換鎖存之原理。此鎖存使用與經典單供應鎖存相同的原理，但是在VDDL運用時脈信號。內部時脈緩衝器亦在VDDL。該等緩衝器可包含一反相器INV_CK1以使輸入時脈clk_in反轉以提供ckb，及另一反相器INV_CK2以使ckb反轉以在VDDL提供時脈信號ck。此等時脈緩衝器及反相器亦可用於圖4至圖7的位準轉換電路設計。
圖3之鎖存包含PMOS P1、P2及P3，及NMOS N1、N2及N3。此鎖存具有一IN及一OUT。此鎖存包含與VDDH及P1相連的P2。P1與P2及IN相連。N1連接IN及N2。N2連接N1及接地。P2之閘極及N2之閘極係連接至OUT，P1之閘極係連接至ck且N1之閘極係連接至ckb。P3連接VDDH及OUT。N3連接OUT及接地。N3之閘極及P3之閘極係連接至IN。
此鎖存中之一有問題的連接係ck至P1之閘極：一VDDL信號(ck)連接至一VDDH PMOS(P1)有可能引起一明顯的漏電流。在更仔細的檢驗後，此洩漏不可能在所有瞬時現象結束之後：僅若IN=0，P1可洩漏；但是若IN=0，則OUT=1且P2關閉(穩固地關閉，且|VGS|=0)，切斷來自P1的任何洩漏。此設計在P1與NMOS裝置間在驅動輸入的閘極中有輕微的競爭：當ck=1(VDDL)且IN從1轉至0，直至正回饋迴路閉合且P2關閉時，P1處於漏出且在驅動節點IN的閘極中與全開的NMOS裝置相競爭。此種介於一全開NMOS與一漏出PMOS間之競爭係繪示於圖2中。
在一實施例中，可將來自圖3之原理應用至設計一免競爭非比率式雙位準轉換D正反器。圖4繪示展示為使用圖3之設計策略的免競爭、非比率式雙位準轉換D正反器的一邏輯電路之一圖形。
圖4之邏輯電路包含一VDDL主動式鎖存510，由一VDDL信號ck 520驅動的一通過閘極及一從動式VDDH鎖存530。VDDL主動式鎖存510可有許多不同的設計。通過閘極N5係一VDDL PMOS。VDDH從動式鎖存可為類似於從動式鎖存530設計的任何設計。
在一實施例中，主動式鎖存510包含PMOS P1、P2、P3及P4，NMOS N1、N2、N3及N4，及反相器INV_M。P1係連接至VDDL及P2。P2係連接至P1及節點mf。N1係連接至節點mf及N2。N2係連接至N1及接地。P3係連接至VDDL及P4。P4係連接至P3及節點mf。N3係連接至節點mf及N4。N4係連接至N3及接地。接收信號mf且提供給mo的INV_M係連接至節點mf及節點mo。信號d係提供至P1之閘極及N2之閘極。時脈信號ck係提供至N3之閘極及P2之閘極。時脈信號ckb係提供至P4之閘極及N1之閘極。INV_M(節點mo)之輸出係連接至P3之閘極及N4之閘極。
在一實施例中，通過閘極N5 520與mo及si相連且ck係提供在N5之閘極處。在此類型的位準轉換正反器中，位準轉換發生在節點si處。
在一實施例中，從動式鎖存530包含PMOS P5、P6、P7、P8、P9及P10，NMOS N6、N7、N8、N9、N10，及INV_Q。P7係連接至VDDH及節點A。P5及P6係連接至節點A及節點si。N6係連接至節點si及節點A'。N7係連接至A'及接地。P10係連接至VDDH及節點B。P9及P8係連接至節點B及節點so。N8係連接至節點so及接地。N9係連接至節點so及N10。N10係連接至N9及接地。P8、P9、P10、N8，N9及N10係組態成OAI_Slave。INV_Q係連接至節點so及節點q。節點so係連接至P7之閘極及N7之閘極。節點si係連接至P10之閘極及N8之閘極。信號mf係提供至P5之閘極。信號ckb係提供至N6。信號ck係提供至P6，P9及N9。信號mo係提供至P8及N10。
在不配備P5及P6的情形中，當mo=0且ck=1時，在N5與P7發生競爭，但是P7係僅當mo=1且ck=1時節點si處之位準修復所需。由於僅當mo=1(VDDL)時電路需要P7，所以P5係插入經由mo之輔助而驅動的電路中。節點mf極便利地提供此信號且其在正確的時序下以避免競爭：在mo轉至0之前mf將轉至1(VDDL)。當ck=0且N5係關閉時P6閉合從動式鎖存中之回饋迴路。歸因於如圖4中之相同原因，無論其等之閘極上是否具VDDL，在所有瞬時現象結束後P5及P6可能不洩漏。
在不配備P8及P9的情形中，介於P10與N9、N10間之競爭發生，因為N8、N9，N10及P10未形成一互補CMOS閘極。在圖4中，增添PMOS P8及PMOS P9，使得N8、N9、N10與P8、P9、P10形成具函數so=(si+ck*mo)'的一靜態CMOS或與非閘極。P8及P9係由VDDL信號(ck及mo)驅動的VDDH PMOS裝置。但是，在所有瞬時現象結束後P8及P9不洩漏：因為欲使P8或P9洩漏，節點so必須為0，其可由si=1引起；因此，在|VGS|=0的情形下P10關閉且P8及P9不洩漏。
來自圖4之位準轉換正反器的VGS=VDDL的全開NMOS裝置與|VGS|=VDDH-VDDL的一漏出PMOS間之最惡劣情形競爭係與圖2相同，因此設計係免競爭且非比率式的。
可使用來自圖3之相同技術及設計策略建立其他正反器設計。圖5係具雙輸出的一免競爭非比率式雙位準轉換正反器之一圖形。此圖形展示該雙位準轉換D正反器之雙輸出(Q及QB)樣式。
此位準轉換正反器之正確的免競爭及非比率式操作可從圖4驗證。圖5中之電路與圖4中之電路相同，其中節點A及A'短路、電晶體P7及N7成組且標為INV_SO且額外反相器INV_QB係從A至QB。圖5之短路的A及短路的A'將不引起任何強烈的競爭或洩漏。
在其他實施例中，具同步輸入的位準轉換正反器可經由改變VDDL主動式鎖存而設計。圖6係具同步設定及同步清空且D、CK、SN及CN在VDDL的一免競爭、非比率式位準轉換正反器之一圖形。
圖7係具同步啟用且D、CK，及E在VDDL的一免競爭、非比率式位準轉換正反器之一圖形。此圖形展示一位準轉換正反器具VDDL位準同步啟用信號，其容許此正反器配合時脈閘控(clock gating)亦在VDDL下完成的低擺時脈方案使用。
在其他實施例中，亦可調整掃描啟用、多工輸入及同步啟用/設定/重設位準轉換正反器的其他組合。換言之，所有同步輸入可在VDDL處。在其他實施例中，具非同步輸入(例如，非同步設定/重設)的正反器亦可以非同步輸入在VDDH且任何同步輸入以及D及CK保持在VDDL的類似方式建構。
位準轉換器具有與靜態CMOS電路相同的穩健性－即使在歸因於程序變動或簡單地歸因於拙劣的設計而使電晶體具有極不同之驅動強度的情形中，其等正確地執行其功能。
圖8根據本發明之一實施例描繪具減少之競爭且使用非比率式設計的一設計電路之程序的一流程圖900。在某些實施例中，在一積體電路(IC)設計中，設計一位準轉換正反器家族的一成員。位準轉換正反器可為該IC設計之部分。可將位準轉換正反器儲存為一電路組塊以在IC設計中作重複使用。具有設計者可存取的標準單元設計可係有利的。在其他實施例中，可將電路組塊儲存為具存取/許可之設計者可在其設計中使用的一標準單元。
在910處，設計為具有減少之競爭及一非比率式設計的電路家族之一成員的一位準轉換正反器。可使用一設計者可取得的任何工具設計該位準轉換正反器。該位準轉換正反器經設計以使其具有為一非比率式及免競爭設計的所要屬性(使用基於以上敘述之策略)。在某些實施例中，可從零開始設計位準轉換正反器。在其他實施例中，使用一既有位準轉換正反器設計作為起始點。諸如NMOS及PMOS的電晶體間之競爭位置經識別。經由圖4至圖7中講授之教導而移除該等電晶體間之競爭。因而，最惡劣情形競爭係如圖2中所示。接著在940處，可按需要在一電路設計/項目中併入此類型正反器的設計。
可以許多可行方式設計電路組塊。舉例而言，在920處，可將正反器設計儲存為一電路組塊以作稍後再使用。在某些實施例中，可將其保存為可儲存於一單元庫中以令使用者可容易存取以在其設計(930)中併入的一標準單元組塊。在其他實施例中，可將該組塊直接提供給一使用者以將其應用至電路設計(940)。
在930處，設計的組塊係儲存在一單元庫中。該單元庫可使用任何類型的方案及語言。該單元庫可位於本端或位於一中央位置。亦可將該單元庫分散在一個或多個遠端位置。該單元庫可為諸如電路設計標準單元之一儲存庫或資料庫的一電腦可用儲存媒體。可使用如圖9所述之任意形式媒體。該庫可經存取以使一使用者可在IC設計中併入該設計組塊。該庫可經由諸如本端匯流排、網際網路、一區域網路、無線網路等的任意類型連接而存取。在某些實施例中，可使用安全措施及/或加密以控制對該庫資訊之存取。
在940處，一電路設計併入為具減少之競爭且使用一非比率式設計的家族之一成員的位準轉換正反器。在某些實施例中，藉由從單元庫匯入而可在一更大電路設計中併入作為一電路組塊或直接被設計成該電路設計之部分的此位準轉換正反器。
該等實施例可用於任意類型的設計行為一包含硬體設計、軟體設計，及兼包含硬體及軟體二者的設計(諸如硬體/軟體協力設計行為)。舉例而言，可將本發明之某些實施例應用至嵌入軟體及系統(其包含圖形處理器、中央處理單元、電腦以及包含嵌入軟體的任何其他系統)的設計中。
實踐諸實施例所需的指令序列之執行可由如圖9所示之一電腦系統1000執行。在一實施例中，指令序列之執行係由一單電腦系統1000執行。根據其他實施例，由一通訊鏈路1015耦接的兩個或兩個以上電腦系統1000可在互相協調的情形下執行指令序列。雖然下文將呈現僅對一電腦系統1000之敘述，但是應瞭解可採用任意數量的電腦系統1000以實踐諸實施例。
圖9描繪在其上實施一方法的一電腦化系統。實踐諸實施例所需的指令序列之執行可由如圖9所示之一電腦系統1000執行。在一實施例中，指令序列之執行係由一單電腦系統1000執行。根據其他實施例，由一通訊鏈路1015耦接的兩個或兩個以上電腦系統1000可在互相協調的情形下執行指令序列。雖然下文將呈現僅對一電腦系統1000之敘述，但是應瞭解可採用任意數量的電腦系統1000以實踐諸實施例。
現將根據一實施例參考圖9(其為一電腦系統1000之功能性組件的一方塊圖)敍述一電腦系統1000。如在文中使用，術語電腦系統1000係經廣泛使用以描述可儲存且獨立運行一個或多個程式的任意計算裝置。
該電腦系統1000包含用於傳達指令、訊息及資料(統稱為資訊)的一匯流排1006或其他通訊機構，及與該匯流排1006耦接以處理資訊的一個或多個處理器1007。電腦系統1000亦包含耦接至該匯流排1006以儲存由該(等)處理器1007待執行的動態資料及指令的一主記憶體1008(諸如一隨機存取記憶體(RAM)或其他動態儲存裝置)。該主記憶體1008亦可用於儲存暫時資料，亦即該(等)處理器1007執行指令期間的可變資料或其他中間資訊。
該電腦系統1000可進一步包含耦接至該匯流排1006以儲存該(等)處理器1007之靜態資料及靜態指令的一唯讀記憶體(ROM)1009或其他靜態儲存裝置。亦可提供諸如一磁碟或光碟的一儲存裝置1010，且該儲存裝置1010耦接至該匯流排1006以儲存該(等)處理器1007之資料及指令。
該電腦系統1000可經由該匯流排1006而耦接至諸如(但不限於)一陰極射線管(CRT)的一顯示裝置1011以向一使用者顯示資訊。一輸入裝置1012(例如字母數字及其他鍵)係耦接至該匯流排1006以將資訊選擇及命令選擇傳達至該(等)處理器1007。
各電腦系統1000可包含耦接至匯流排1006的一通訊介面1014。該通訊介面1014提供介於電腦系統1000間的雙向通訊。一各別電腦系統1000之通訊介面1014發送並接收包含表示多種類型信號資訊(例如，指令、訊息及資料)之資料流的電子、電磁或光學信號。一通訊鏈路1015將一電腦系統1000與另一電腦系統1000相鏈接。舉例而言，該通訊鏈路1015可為一LAN，在此情形中該通訊介面1014可為一LAN卡，或者該通訊鏈路可為一PSTN，在此情形中該通訊介面1014可為整合服務數位網路(ISDN)卡或一數據機，或者該通訊鏈路1015可為網際網路，在此情形中該通訊介面1014可為一撥號、電纜或無線數據機。
通過其各別通訊鏈路1015及通訊介面1014，一電腦系統1000可發送並接收包含程式(亦即，應用程式或碼)的訊息、資料及指令。接收的程式碼可隨著其被接收，及/或儲存於儲存裝置1010或其他相關聯的非易揮發性媒體中而由(諸)各別處理器1007執行，以作稍後執行。
在一實施例中，電腦系統1000與一資料儲存系統1031協力(例如，含有該電腦系統1000可容易存取的一資料庫1032的一資料儲存系統1031)操作。該電腦系統1000通過一資料介面1033而與該資料儲存系統1031通訊。耦接至匯流排1006的一資料介面1033發送並接收包含表示多種類型信號資訊(例如，指令、訊息及資料)之資料流的電子、電磁或光學信號。在其他實施例中，該資料介面1033之功能可由通訊介面1014執行。
根據一實施例，一個別電腦系統1000經由其等之執行含於主記憶體1008中的一個或多個指令之一個或多個序列的(諸)各別處理器1007而執行特定操作。此種指令可從另一電腦可用媒體(諸如ROM 1009或其他儲存裝置1010)處被讀取至該主記憶體1008中。含於該主記憶體1008中的指令序列之執行使該(等)處理器1007執行本文所述之程序。在替代實施例中，硬佈線電路可取代或組合軟體指令使用。由此，諸實施例不限於硬體電路及/或軟體之任意特定組合。
如本文中所使用，術語「電腦可用媒體「computer-usable medium」」指提供資訊或(諸)處理器1007可用的任意媒體。此一媒體可採取包含(但不限於)非易揮發性及易揮發性的任意形式。非易揮發性媒體(亦即無電力時可保持資訊的媒體)包含ROM 1009、CD ROM，磁帶及磁碟。揮發性媒體(亦即無電力時不可保持資訊的媒體)包含主記憶體1008。
在上述說明書中，已參考諸實施例之特定元件而對其作描述。但是，顯然可在不脫離該等實施例之更廣義之精神及範圍下在該等實施例處進行多個修改及改變。舉例而言，讀者應瞭解本文所述的程序流程圖所示之程序動作之特定排序及組合僅係說明性的，且使用不同的或額外程序動作，或者可使用不同組合或排序的程序動作以規定該等實施例。相應地，應將說明書及附圖視為說明性釋義而非限制性釋義。
100．．．位準轉換正反器組塊
200．．．最惡劣情形競爭的電路設計
510．．．主動式鎖存
520．．．位準轉換發生電路
530．．．從動式鎖存
1006．．．匯流排
1007．．．處理器
1008．．．主記憶體
1009．．．ROM
1010．．．儲存裝置
1011．．．顯示器
1012．．．輸入裝置
1014．．．通訊介面
1015．．．通訊鏈路
1031．．．資料儲存系統
1032．．．資料庫
1033．．．資料介面
A、A'、B、q．．．節點
INV_CK1．．．反相器1
INV_CK2．．．反相器2
INV_M．．．反相器M
INV_Q．．．反相器Q
INV_QB．．．反相器QB
INV_SO．．．反相器SO
mf、mo、si、so．．．節點
N1、N2、N3、N4．．．主動式鎖存之NMOS
N5．．．通過閘極
N6、N7、N8、N9、N10．．．從動式鎖存之NMOS
OAI_Slave．．．或與非從動式鎖存部件
P1、P2、P3、P4．．．主動式鎖存之PMOS
P5、P6、P7、P8、P9．．．從動式鎖存之PMOS
圖1根據本發明之一實施例描繪一正反器組塊之一圖形；
圖2根據本發明之一實施例繪示展示可發生的最惡劣情形下具減少之瞬時競爭的一簡化邏輯電路之一圖形；
圖3根據本發明之一實施例繪示展示具低擺時脈的一位準轉換鎖存之一圖形；
圖4根據本發明之另一實施例繪示展示一免競爭、非比率式雙位準轉換D正反器之一圖形；
圖5根據本發明之另一實施例繪示展示具雙互補輸出的一免競爭非比率式雙位準轉換正反器之一圖形；
圖6根據本發明之一實施例繪示展示具同步設定及同步清空且的一免競爭、非比率式位準轉換正反器之一圖形；
圖7根據本發明之一實施例繪示展示具同步啟用的一免競爭、非比率式位準轉換正反器之一圖形；
圖8根據本發明之一實施例描繪具減少之競爭且使用非比率式設計的一設計電路之程序的一流程圖；及
圖9描繪在其上可實施用於介面確認環境及模擬器之一方法的一電腦化系統。
100．．．位準轉換正反器組塊

Claims (23)

  1. 一種用於低擺時脈的位準轉換正反器，包括：一從動式鎖存，其包括一第一裝置及一第二裝置，其中：當該第二裝置處於一開啟狀態(on state)且該第一裝置處於一漏出狀態(leaky off state)時，耦接至該第二裝置之該第一裝置及該第二裝置係免競爭的(contention-free)；一位準轉換電路，其包含共用於該位準轉換正反器之儲存功能及位準轉換功能之間的一回饋迴圈，以在對該從動式鎖存之傳輸之前轉換一輸出；以及一主動式鎖存，其用以產生該輸出並與該從動式鎖存溝通，其中該位準轉換正反器為非比率式。
  2. 如請求項1之位準轉換正反器，其中該位準轉換電路係位於該主動式鎖存及該從動式鎖存之間並可操作地耦接至該主動式鎖存及該從動式鎖存之兩者。
  3. 如請求項2之位準轉換正反器，其中免競爭之特徵為在全開電晶體(fully on transistor)之間無競爭。
  4. 如請求項1之位準轉換正反器，其中該位準轉換正反器執行該位準轉換功能。
  5. 如請求項1之位準轉換正反器，其中該位準轉換正反器執行該儲存功能。
  6. 如請求項1之位準轉換正反器，其中該位準轉換正反器係用以建置使用低擺時脈及叢集式電壓調整的數位電路 以減小電力。
  7. 如請求項1之位準轉換正反器，其中該位準轉換正反器於一較低電壓位準接受輸入資料及時脈，並且於一較高電壓位準產生輸出資料。
  8. 如請求項1之位準轉換正反器，其中該第一裝置為一P型電晶體且該第二裝置為一N型電晶體。
  9. 如請求項1之位準轉換正反器，其中一暫態競爭存在於該第一裝置以及該第二裝置間，即便是當耦接至該第二裝置之該第一裝置係免競爭的。
  10. 一種電腦程式產品，其實現於一非暫態之實體電腦可用媒體，該電腦可用媒體具有儲存於其上之一指令序列，當該指令序列被一處理器執行時，可使該處理器執行用於設計一電路之一製程，該電路包含至少一個位準轉換正反器，該製程包括：向一位準轉換正反器提供一第一擺動電壓下之至少一資料信號及一時脈信號，其中該位準轉換正反器包含一第一裝置及耦接至該第一裝置之一第二裝置；藉由使用該處理器在傳送一經轉換輸出至一從動式鎖存之前針對一主動式鎖存之一輸出信號執行位準轉換，並藉由使用該位準轉換正反器之至少一位準轉換電路執行該經轉換輸出信號之儲存，其中當該第二裝置處於一開啟狀態且該第一裝置處於一漏出狀態時，該第一裝置及該第二裝置係免競爭的；在該位準轉換正反器之儲存功能及位準轉換功能之間 共用該位準轉換電路之一回饋迴圈；以及自該位準轉換正反器輸出至少一輸出信號，其中該輸出信號係在一第二擺動電壓下。
  11. 如請求項10之電腦程式產品，其中該第一裝置為一P型電晶體且該第二裝置為一N型電晶體。
  12. 如請求項11之電腦程式產品，其中免競爭之特徵為在全開電晶體之間無競爭。
  13. 如請求項10之電腦程式產品，其中該指令序列執行該位準轉換功能。
  14. 如請求項10之電腦程式產品，其中該指令序列執行該儲存功能。
  15. 如請求項10之電腦程式產品，其中該指令序列用以建置使用低擺時脈及叢集式電壓調整的數位電路以減小電力。
  16. 如請求項10之電腦程式產品，其中一暫態競爭存在於該第一裝置以及該第二裝置間，即便是當耦接至該第二裝置之該第一裝置係免競爭的。
  17. 一種用於合成一電路設計之方法，該電路設計包含至少一個位準轉換正反器，該方法包括：向一位準轉換正反器提供一第一擺動電壓下之至少一資料信號及一時脈信號，其中該位準轉換正反器包含一第一裝置及耦接至該第一裝置之一第二裝置；藉由使用一處理器在傳送一經轉換輸出至一從動式鎖存之前針對一主動式鎖存之一輸出信號執行位準轉換， 並藉由使用該位準轉換正反器之至少一位準轉換電路執行該經轉換輸出信號之儲存，其中該位準轉換正反器為非比率式，以及當該第二裝置處於一開啟狀態且該第一裝置處於一漏出狀態時，該第一裝置及該第二裝置係免競爭的；在該位準轉換正反器之儲存功能及位準轉換功能之間共用該位準轉換電路之一回饋迴圈；以及自該位準轉換正反器輸出至少一輸出信號，其中該輸出信號係在一第二擺動電壓下。
  18. 如請求項17之方法，其中該第一裝置為一P型電晶體且該第二裝置為一N型電晶體。
  19. 如請求項18之方法，其中免競爭之特徵為在全開電晶體之間無競爭。
  20. 如請求項17之方法，其中該第一擺動電壓為低於該第二擺動電壓之一電壓。
  21. 如請求項17之方法，其進一步包括使用低擺時脈及叢集式電壓調整以建置數位電路。
  22. 如請求項17之方法，其進一步包括將具有該電路設計之設計資料儲存於一暫態電腦可用媒體或一非暫態電腦可用媒體。
  23. 如請求項17之方法，其中一暫態競爭存在於該第一裝置以及該第二裝置間，即便是當耦接至該第二裝置之該第一裝置係免競爭的。
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