JP4862588B2

JP4862588B2 - クロック制御回路および半導体集積回路

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Description

本発明は、半導体集積回路に関し、特に対象回路に供給されるクロック信号を制御するクロック制御回路およびそのクロック制御回路を含む半導体集積回路に関する。

半導体集積回路では、内部のフリップフロップ回路などに対してクロック信号が分配される。フリップフロップ回路はクロック信号に同期して入力データを取り込むため、フリップフロップ回路に保持されるべきデータに変更がない場合であっても、クロック信号が変化することにより不要な電力を消費することになる。従って、半導体集積回路における対象回路にクロック信号を供給する場合には、必要最小限の期間に限ってクロック信号を供給することが消費電力の観点からも望ましい。

クロック信号の供給を制限するために、例えばラッチ回路と論理ゲートを組み合わせたクロックイネーブラが提案されている。このクロックイネーブラでは、ラッチ回路のゲート端子にクロック信号の反転信号を入力して、ラッチ回路のデータ入力端子にイネーブル信号を入力することにより、補正されたイネーブル信号をラッチ回路のデータ出力端子に得る。この補正されたイネーブル信号とクロック信号との論理積を論理ゲートにより生成することにより、期間を制限したクロック信号が得られる。このクロックイネーブラでは、クロック信号の立上り時点でイネーブル信号をサンプリングすることにより、サンプリング直後のクロックパルスを通過もしくは阻止する（例えば、特許文献１参照。）。
特開平９−２８４１０１号公報（図１）

一方、半導体集積回路におけるフリップフロップは、クロックの立上りエッジおよび立下りエッジの何れか一方のエッジをトリガとして動作するシングルエッジトリガフリップフロップが一般的であるが、これ以外にもクロックの立上りエッジおよび立下りエッジの両エッジをトリガとして動作するダブルエッジトリガフリップフロップが提案されている。

しかしながら、従来のクロックイネーブラは、シングルエッジトリガフリップフロップに対するクロック分配を前提とするものであり、ダブルエッジトリガフリップフロップにそのまま適用することはできない。例えば、立上りエッジのみを前提とするクロックイネーブラでは、立下りエッジを検知できないため、論理Ｈの間にイネーブル信号が変化してしまうと正しく動作することができない。

そこで、本発明は、クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対してクロックを分配するクロックイネーブラを提供することを目的とする。

本発明は、上記課題を解決するためになされたものであり、その第１の側面は、システムクロック信号に基づいて対象回路に有効クロック信号を供給するクロック制御回路であって、イネーブル信号が有効状態から無効状態に遷移するとその直後の前記システムクロック信号の立上りエッジおよび立下りエッジの何れにも同期して前記有効クロック信号の供給を停止し、前記イネーブル信号が無効状態から有効状態に遷移するとその直後の前記システムクロック信号の立上りエッジおよび立下りエッジの何れにも同期して前記有効クロック信号の供給を再開することを特徴とするクロック制御回路である。これにより、システムクロック信号の立上りエッジおよび立下りエッジの何れにも同期して、イネーブル信号に従って有効クロック信号の供給および停止を制御させるという作用をもたらす。

また、本発明の第２の側面は、システムクロック信号に基づいて対象回路に有効クロック信号を供給するクロック制御回路であって、前記システムクロック信号および前記有効クロック信号が一致するか否かを示す一致信号を生成する一致検出手段と、イネーブル信号が無効状態にある間には前記一致信号を選択信号として出力し、前記イネーブル信号が無効状態から有効状態に遷移して有効状態にある間には有効状態に遷移した直前の前記一致信号を保持して前記選択信号として出力する選択信号出力手段と、前記システムクロック信号および前記有効クロック信号が一致する旨を前記選択信号が示している場合には前記システムクロック信号の正転信号をクロック候補信号として選択し、前記システムクロック信号および前記有効クロック信号が一致しない旨を前記選択信号が示している場合には前記システムクロック信号の反転信号を前記クロック候補信号として選択する選択手段と、前記イネーブル信号が有効状態にある間には前記クロック候補信号を前記有効クロック信号として出力し、前記イネーブル信号が有効状態から無効状態に遷移して無効状態にある間には無効状態に遷移した直前の前記クロック候補信号を保持して前記有効クロック信号として出力するクロック信号出力手段とを具備することを特徴とするクロック制御回路である。これにより、イネーブル信号が無効状態にある間に、システムクロック信号の正転信号または反転信号のうち有効クロック信号の停止したレベルと一致する方を選択しておいて、イネーブル信号が有効状態に遷移すると有効クロック信号の停止したレベルを再起点として有効クロック信号を出力させるという作用をもたらす。

また、本発明の第３の側面は、有効クロックの立上りエッジおよび立下りエッジの両エッジをトリガとして入力信号を保持する保持手段と、システムクロック信号に基づいて前記保持手段に前記有効クロック信号を供給するクロック制御回路とを備える半導体集積回路であって、前記クロック制御回路は、前記システムクロック信号および前記有効クロック信号が一致するか否かを示す一致信号を生成する一致検出手段と、イネーブル信号が無効状態にある間には前記一致信号を選択信号として出力し、前記イネーブル信号が無効状態から有効状態に遷移して有効状態にある間には有効状態に遷移した直前の前記一致信号を保持して前記選択信号として出力する選択信号出力手段と、前記システムクロック信号および前記有効クロック信号が一致する旨を前記選択信号が示している場合には前記システムクロック信号の正転信号をクロック候補信号として選択し、前記システムクロック信号および前記有効クロック信号が一致しない旨を前記選択信号が示している場合には前記システムクロック信号の反転信号を前記クロック候補信号として選択する選択手段と、前記イネーブル信号が有効状態にある間には前記クロック候補信号を前記有効クロック信号として出力し、前記イネーブル信号が有効状態から無効状態に遷移して無効状態にある間には無効状態に遷移した直前の前記クロック候補信号を保持して前記有効クロック信号として出力するクロック信号出力手段とを具備することを特徴とする半導体集積回路である。これにより、半導体集積回路のクロック制御回路において、イネーブル信号が無効状態にある間に、システムクロック信号の正転信号または反転信号のうち有効クロック信号の停止したレベルと一致する方を選択しておいて、イネーブル信号が有効状態に遷移すると有効クロック信号の停止したレベルを再起点として有効クロック信号を出力させるという作用をもたらす。

本発明のクロックイネーブラによれば、クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対して正しくクロックを分配することができるという優れた効果を奏し得る。

次に本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の実施の形態における半導体集積回路１００の一例を示す図である。この半導体集積回路１００は、ｎビット（ｎは１以上の整数）の入力データを入力端子ＩＮ０〜ＩＮｎ−１から供給され、ｎビットの出力データを出力端子ＯＵＴ０〜ＯＵＴｎ−１から出力する半導体集積回路である。この半導体集積回路１００は、同期動作するためのクロックをクロック端子ＣＫから供給される。また、この半導体集積回路１００は、クロックの供給を有効にするためのイネーブル信号をイネーブル端子ＥＮから供給される。なお、この例では入力および出力ともにｎビットとしているが、両者は異なるビット数であってもよい。

半導体集積回路１００は、少なくとも１段のｎビットのダブルエッジトリガフリップフロップ１１０を備える。このダブルエッジトリガフリップフロップ１１０は、自身に入力されるクロックの立上りエッジ（rise edge）および立下りエッジ（fall edge）の両エッジをトリガとして、自身に入力されるデータを保持するフリップフロップである。なお、この例ではダブルエッジトリガフリップフロップ１１０のビット数を入力および出力に合わせてｎビットとしているが、これはｎビット以外であってもよい。

第１段目のダブルエッジトリガフリップフロップ１１０の入力側には、入力端子ＩＮ０〜ＩＮｎ−１が接続される。これにより、第１段目のダブルエッジトリガフリップフロップ１１０は、外部からの入力データを保持する。

ダブルエッジトリガフリップフロップ１１０の出力側には、組合せ回路１２０が接続され得る。この組合せ回路１２０の出力側にさらにｎビットのダブルエッジトリガフリップフロップ１１０を接続することにより、多段パイプラインを構成することができる。

最終段のダブルエッジトリガフリップフロップ１１０の出力側には、出力データを出力する出力端子ＯＵＴ０〜ＯＵＴｎ−１が接続される。これにより、最終段のダブルエッジトリガフリップフロップ１１０に保持されたデータが外部に出力される。

また、半導体集積回路１００は、さらにクロックイネーブラ２００を備える。このクロックイネーブラ２００は、ダブルエッジトリガ動作のためのクロックイネーブラであり、クロックをダブルエッジトリガフリップフロップ１１０に分配するか否かを制御するものである。このクロックイネーブラ２００には、イネーブル信号がイネーブル端子ＥＮから供給される。クロックイネーブラ２００は、イネーブル信号が「有効」に設定されるとダブルエッジトリガフリップフロップ１１０にクロックを分配し、イネーブル信号が「無効」に設定されると分配を停止する。クロックを動作させる必要がない期間にはイネーブル信号を「無効」に設定しておくことにより、不要なクロックの分配を抑止して消費電力の低減を図ることができる。このクロックイネーブラ２００は、バッファ１８０を介してダブルエッジトリガフリップフロップ１１０のクロック端子にクロックを供給する。

バッファ１８０は、回路の電気特性に応じて適宜設けられるものであり、必要に応じてクロックイネーブラ２００の前にも設けられ得る。

図２は、半導体集積回路１００におけるダブルエッジトリガフリップフロップ１１０の一構成例を示す図である。このダブルエッジトリガフリップフロップ１１０は、入力データを入力端子から供給され、出力端子に出力データを出力するフリップフロップである。このダブルエッジトリガフリップフロップ１１０は、クロックイネーブラ２００からのクロックをクロック端子において供給され、このクロックの立上りエッジおよび立下りエッジの両エッジをトリガとして入力データを保持する。

クロック端子には、インバータ３０１および３０２が直列に接続される。インバータ３０１は反転のクロック信号を分配し、インバータ３０２は正転のクロック信号を分配する。

入力端子にはインバータ３０３が接続される。このインバータ３０３は入力データの反転信号を供給する。一方、出力端子にはインバータ３３１および３３２が直列に接続される。インバータ３３１および３３２は出力バッファとして設けられるものであり、論理的には特別な処理が施されるわけではない。

ダブルエッジトリガフリップフロップ１１０には、２つの保持要素が存在する。その１つは、トランスミッションゲート３１１および３１４と、クロックドインバータ３１２と、インバータ３１３とから構成される。他の１つは、トランスミッションゲート３２１および３２４と、クロックドインバータ３２２と、インバータ３２３とから構成される。

トランスミッションゲート３１１は、インバータ３０３からの信号（入力データの反転信号）を出力側に通すか否かを制御するものである。このトランスミッションゲート３１１は、クロックが論理Ｌ（Low）であればインバータ３０３からの信号を通し、クロックが論理Ｈ（High）であれば出力をハイインピーダンスとする。

クロックドインバータ３１２は、インバータ３１３の出力を反転してインバータ３１３の入力側に戻すか否かを制御するものである。このクロックドインバータ３１２は、クロックが論理Ｈであればインバータ３１３の出力を反転してインバータ３１３の入力側に戻し、クロックが論理Ｌであれば出力をハイインピーダンスとする。

インバータ３１３は、トランスミッションゲート３１１またはクロックドインバータ３１２の出力を反転するインバータである。インバータ３１３の入力側にはトランスミッションゲート３１１およびクロックドインバータ３１２の出力がワイヤードオア（wired OR）の状態で接続されており、クロックが論理Ｌであればトランスミッションゲート３１１の出力が接続し、クロックが論理Ｈであればクロックドインバータ３１２の出力が接続される。

トランスミッションゲート３１４は、インバータ３１３からの信号を出力側に通すか否かを制御するものである。このトランスミッションゲート３１４は、クロックが論理Ｈであればインバータ３１３からの信号を通し、クロックが論理Ｌであれば出力をハイインピーダンスとする。

したがって、クロックが論理Ｌの期間にはインバータ３０３からの信号（入力データの反転信号）の反転信号（すなわち、入力データの正転信号）がインバータ３１３の出力まで到達する。一方、クロックが論理Ｈの期間にはインバータ３０３からの信号は入力されなくなり、その直前にインバータ３１３の出力に到達していた信号がクロックの立上りエッジをトリガとしてクロックドインバータ３１２およびインバータ３１３のループに保持され、トランスミッションゲート３１４から出力される。

トランスミッションゲート３２１、３２４およびクロックドインバータ３２２についても同様に動作するが、クロックの周期は反対になる。すなわち、クロックが論理Ｈの期間にはインバータ３０３からの信号（入力データの反転信号）の反転信号（すなわち、入力データの正転信号）がインバータ３２３の出力まで到達する。一方、クロックが論理Ｌの期間にはインバータ３０３からの信号は入力されなくなり、その直前にインバータ３２３の出力に到達していた信号がクロックの立下りエッジをトリガとしてクロックドインバータ３２２およびインバータ３２３のループに保持され、トランスミッションゲート３２４から出力される。

インバータ３３１の入力側にはトランスミッションゲート３１４および３２４の出力がワイヤードオアの状態で接続されており、クロックが論理Ｌであればトランスミッションゲート３２４の出力が接続し、クロックが論理Ｈであればトランスミッションゲート３１４の出力が接続される。これにより、ダブルエッジトリガフリップフロップ１１０は、クロックの立上りエッジおよび立下りエッジの両エッジをトリガとして入力データを保持する。

図３は、半導体集積回路１００におけるクロックイネーブラ２００の第１の動作タイミング例を示す図である。このクロックイネーブラ２００には、クロック端子ＣＫにクロック（システムクロック）が供給され、イネーブル端子ＥＮにイネーブル信号が供給される。そして、イネーブル信号が無効状態（論理Ｌ）から有効状態（論理Ｈ）に遷移すると、クロックイネーブラ２００は、その直後のクロック信号の変化をトリガとして、出力端子Ｘに有効クロックを出力するようになる。この場合のクロック信号の変化には、立上りエッジおよび立下りエッジの両者が含まれる。

例えば、クロックが論理Ｌの状態でイネーブル信号が無効状態から有効状態に遷移した場合には、クロックの立上りエッジに同期して有効クロックの出力が開始する（ケース１）。一方、クロックが論理Ｈの状態でイネーブル信号が無効状態から有効状態に遷移した場合には、クロックの立下りエッジに同期して有効クロックの出力が開始する（ケース２）。

また、イネーブル信号が無効状態にある間は、出力端子Ｘの出力は論理Ｌまたは論理Ｈの何れかの状態になっている。これは、それ以前に出力されていた有効クロックの停止したタイミングに左右される。例えば、出力端子Ｘの出力が論理Ｌで停止していた場合には（Ｌ停止）、イネーブル信号が有効状態に遷移するとその直後のクロック信号の変化をトリガとして、出力端子Ｘの出力は論理Ｌから論理Ｈに変化し、以降はクロック信号の変化に同期して論理Ｈおよび論理Ｌが繰り返し出力される。一方、出力端子Ｘの出力が論理Ｈで停止していた場合には（Ｈ停止）、イネーブル信号が有効状態に遷移するとその直後のクロック信号の変化をトリガとして、出力端子Ｘの出力は論理Ｈから論理Ｌに変化し、以降はクロック信号の変化に同期して論理Ｌおよび論理Ｈが繰り返し出力される。したがって、立上りエッジおよび立下りエッジのタイミングが合ってさえいれば、クロック端子ＣＫのクロックと出力端子Ｘの有効クロックとの間で位相が１８０度ずれていても問題とはならない。

図４は、半導体集積回路１００におけるクロックイネーブラ２００の第２の動作タイミング例を示す図である。イネーブル信号が有効状態（論理Ｈ）から無効状態（論理Ｌ）に遷移すると、クロックイネーブラ２００は、その直後に出力端子Ｘの有効クロックを停止させる。

例えば、クロックが論理Ｈの状態でイネーブル信号が有効状態から無効状態に遷移した場合には、イネーブル信号の立下りエッジに同期して有効クロックの出力が停止する（ケース１）。一方、クロックが論理Ｌの状態でイネーブル信号が有効状態から無効状態に遷移した場合には、イネーブル信号の立下りエッジに同期して有効クロックの出力が停止する（ケース２）。

この停止のタイミングによって、出力端子Ｘの出力は論理Ｈで停止した状態（Ｈ停止）か、論理Ｌで停止した状態（Ｌ停止）となる。

なお、上述のように、立上りエッジおよび立下りエッジのタイミングが合ってさえいれば、クロック端子ＣＫのクロックと出力端子Ｘの有効クロックとの間で位相が１８０度ずれていても問題とはならない。

図５は、半導体集積回路１００におけるクロックイネーブラ２００の一構成例を示す図である。このクロックイネーブラ２００は、インバータ２１０と、選択器２２０と、排他的論理和（ＸＯＲ）ゲート２３０と、ラッチ２４０と、否定論理和（ＮＯＲ）ゲート２５０と、インバータ２６０と、ラッチ２７０と、バッファ２８０とを備えている。

インバータ２１０は、クロック端子ＣＫから供給されたクロック（システムクロック）の反転信号を出力するものである。選択器２２０は、クロック端子ＣＫから供給されたクロックまたはインバータ２１０によって反転された反転クロックの何れか一方をクロック候補信号として選択するものである。この選択器２２０における選択に用いられる選択信号はラッチ２４０から供給される。

排他的論理和ゲート２３０は、クロック端子ＣＫから供給されたクロックとラッチ２７０の出力との間の排他的論理和を生成するものである。排他的論理和とは、不一致を検出する論理演算である。したがって、クロック端子ＣＫから供給されたクロックとラッチ２７０の出力とが一致していれば排他的論理和ゲート２３０の出力は論理Ｌになり、クロック端子ＣＫから供給されたクロックとラッチ２７０の出力とが一致していなければ排他的論理和ゲート２３０の出力は論理Ｈになる。

否定論理和ゲート２５０は、イネーブル端子ＥＮから供給されたイネーブル信号とテスト端子Ｔから供給されたスキャンテストイネーブル信号との間の否定論理和を生成するものである。否定論理和とは、論理和の否定論理を生成する論理演算である。ここで、通常動作時にはテスト端子Ｔは論理Ｌに固定されることを前提とすると、否定論理和ゲート２５０はイネーブル信号の反転信号を出力することになる。

ラッチ２４０は、否定論理和ゲート２５０の出力をゲート信号として、排他的論理和ゲート２３０の出力を保持またはスルーした上で選択信号ＣＳとして選択器２２０に供給するものである。このラッチ２４０は、イネーブル信号が論理Ｌ（無効状態）であれば排他的論理和ゲート２３０の出力をそのまま選択信号として出力する（スルー）。また、ラッチ２４０は、イネーブル信号が論理Ｌ（無効状態）から論理Ｈ（有効状態）に遷移すると、遷移の直前の排他的論理和ゲート２３０の出力を保持して、再びイネーブル信号が論理Ｌ（無効状態）に遷移するまでの間は、その保持した値を選択信号として出力する。

このラッチ２４０から出力された選択信号は選択器２２０に供給される。選択器２２０は、選択信号が論理Ｌであればクロック端子ＣＫから供給されたクロックを選択し、選択信号が論理Ｈであればインバータ２１０によって反転された反転クロックを選択する。すなわち、クロック端子ＣＫから供給されたクロックとラッチ２７０の出力とが一致していればクロックが出力され、クロック端子ＣＫから供給されたクロックとラッチ２７０の出力とが一致していなければ反転クロックが出力される。但し、上述のラッチ２４０の保持機能により、イネーブル信号が論理Ｈ（有効状態）である間は、選択信号は変化しない。

インバータ２６０は、否定論理和ゲート２５０の出力の反転信号を出力するものである。否定論理和ゲート２５０の出力はクロック端子ＣＫから供給されたクロックの反転信号であるため、結果としてこのインバータ２６０はクロックの正転信号を出力する。

ラッチ２７０は、インバータ２６０の出力をゲート信号として、選択器２２０の出力を保持またはスルーした上で信号ＸＨとして出力するものである。このラッチ２７０は、イネーブル信号が論理Ｈ（有効状態）であれば選択器２２０の出力をそのまま出力する（スルー）。また、ラッチ２７０は、イネーブル信号が論理Ｈ（有効状態）から論理Ｌ（無効状態）に遷移すると、遷移の直前の選択器２２０の出力を保持して、再びイネーブル信号が論理Ｈ（有効状態）に遷移するまでの間は、その保持した値を選択信号として出力する。

このラッチ２７０の保持機能により、イネーブル信号が論理Ｌ（無効状態）である間は信号ＸＨが変化しないため、選択器２２０に供給される選択信号ＣＳは、クロック端子ＣＫから供給されたクロックの変化に応じて、変化することになる。これにより、信号ＸＨとクロックの同期合わせが実現される。例えば、信号ＸＨが論理Ｌの場合、クロックが論理Ｌであれば選択器２２０においてクロックの正転信号が選択され、クロックが論理Ｈであれば選択器２２０においてクロックの反転信号が選択される。

その後、イネーブル信号が論理Ｈ（有効状態）に遷移すると、選択器２２０に供給される選択信号ＣＳは、その遷移の直前のクロックの状態に応じた値を保持した状態となり、これに応じてクロックの正転信号または反転信号が選択される。これにより、信号ＸＨはクロックと同じレベルに同期され、この信号レベルを再起点として有効クロックを出力することになる。

バッファ２８０は、ラッチ２７０の出力信号ＸＨを出力端子Ｘに有効クロックとして出力するものである。このバッファ２８０は、回路の電気特性に応じて適宜設けられるものであり、論理信号に対する処理を行わない。

図６は、半導体集積回路１００におけるクロックイネーブラ２００の真理値表の第１の例を示す図である。この真理値表は、イネーブル信号が論理Ｌ（無効状態）から論理Ｈ（有効状態）に遷移する際の、排他的論理和ゲート２３０に着目した関係を示している。

イネーブル信号が論理Ｌ（無効状態）の状態で、クロック端子ＣＫから供給されたクロックとラッチ２７０の出力信号ＸＨとが一致していれば選択信号ＣＳは論理Ｌになり、一致していなければ選択信号ＣＳは論理Ｈになる。選択信号ＣＳが論理Ｌであれば選択器２２０においてクロックの正転信号が選択され、選択信号ＣＳが論理Ｈであれば選択器２２０においてクロックの反転信号（ＣＫｂ）が選択される。

そして、イネーブル信号が論理Ｈ（有効状態）に遷移すると、選択器２２０において選択されたクロックの正転信号または反転信号が、ラッチ２７０の出力信号ＸＨとして出力されるようになる。

図７は、半導体集積回路１００におけるクロックイネーブラ２００の真理値表の第２の例を示す図である。この真理値表は、イネーブル信号が論理Ｈ（有効状態）から論理Ｌ（無効状態）に遷移する際の、バッファ２８０に着目した関係を示している。上述の通り、バッファ２８０は論理信号に対する処理を行わないため、出力端子Ｘの値はクロックの値にかかわらず出力信号ＸＨと一致する。

図８は、半導体集積回路１００におけるクロックイネーブラ２００の真理値表の第３の例を示す図である。この真理値表は、選択器２２０およびラッチ２７０に着目した関係を示している。

イネーブル信号が論理Ｈ（有効状態）の場合、選択信号ＣＳが論理Ｌであれば選択器２２０においてクロックの正転信号が選択され、ラッチ２７０およびバッファ２８０を介して出力端子Ｘにクロックの正転信号が出力される。また、この場合、選択信号ＣＳが論理Ｈであれば選択器２２０においてクロックの反転信号が選択され、ラッチ２７０およびバッファ２８０を介して出力端子Ｘにクロックの反転信号が出力される。

一方、イネーブル信号が論理Ｌ（無効状態）の場合、選択信号ＣＳにかかわらずラッチ２７０の値は変化しなくなり、有効クロックの出力は停止する。

このように、図５に示したクロックイネーブラ２００は、図３および４に示したダブルエッジトリガ動作のためのクロックイネーブラの動作仕様を満たすことが分かる。

図９は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例を示す図である。このクロックイネーブラ２００は、インバータ２１１および２１２と、クロックドインバータ２２１および２２２と、クロックドインバータ２３１および２３２と、トランスミッションゲート２４１と、クロックドインバータ２４２と、インバータ２４３と、否定論理和ゲート２５１と、インバータ２６１と、トランスミッションゲート２７１と、クロックドインバータ２７２と、インバータ２７３と、バッファ２８１とを備えている。

インバータ２１１は、インバータ２１０に相当するものであり、クロック端子ＣＫから供給されたクロックの反転信号を出力する。また、インバータ２１２は、クロック端子ＣＫから供給されたクロックの正転信号を出力するものである。

クロックドインバータ２２１および２２２は、選択器２２０に相当するものであり、クロックの正転信号または反転信号の何れか一方を選択するものである。但し、クロックドインバータ２２１および２２２から出力される信号ＣＫｓの論理レベルは、選択器２２０の出力とは反転している。

クロックドインバータ２３１および２３２は、排他的論理和ゲート２３０に相当するものであり、クロック端子ＣＫから供給されたクロックとラッチ２７０の出力との間の排他的論理和を生成する。但し、クロックドインバータ２３１および２３２から出力される信号ＳＴの論理レベルは、排他的論理和ゲート２３０とは反転している。したがって、正確には、クロックドインバータ２３１および２３２は排他的論理和の否定（ＸＮＯＲ）を生成することになる。

トランスミッションゲート２４１、クロックドインバータ２４２およびインバータ２４３は、ラッチ２４０に相当するものであり、否定論理和ゲート２５１の出力をゲート信号として、クロックドインバータ２３１および２３２から出力される信号ＳＴを反転させて保持またはスルーした上で、選択信号ＣＳとしてクロックドインバータ２２１および２２２に供給する。

否定論理和ゲート２５１は、否定論理和ゲート２５０に相当するものであり、イネーブル端子ＥＮから供給されたイネーブル信号とテスト端子Ｔから供給されたスキャンテストイネーブル信号との間の否定論理和を生成するものである。なお、上述のように、通常動作時にはテスト端子Ｔは論理Ｌに固定されることを前提とすると、否定論理和ゲート２５１はイネーブル信号の反転信号を出力することになる。

インバータ２６１は、インバータ２６０に相当するものであり、否定論理和ゲート２５１の出力の反転信号、すなわちクロックの正転信号を出力する。

トランスミッションゲート２７１、クロックドインバータ２７２およびインバータ２７３は、ラッチ２７０に相当するものであり、インバータ２６１の出力をゲート信号として、クロックドインバータ２２１および２２２から出力される信号ＣＫｓを反転させて保持またはスルーした上で、出力信号Ｘｈｄとしてバッファ２８１に供給する。なお、出力信号Ｘｈｄは、ラッチ２７０の出力信号ＸＨと同じである。

バッファ２８１は、バッファ２８０に相当するものであり、出力信号Ｘｈｄを出力端子Ｘに出力するものである。

図１０乃至１７は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す図である。

図１０は、選択信号ＣＳが論理Ｌの状態において、クロックが論理Ｌのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｌのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、クロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が合致しており、論理Ｌで停止した有効クロックが再びクロックと同期して出力される様子を示している。

図１１は、選択信号ＣＳが論理Ｈの状態において、クロックが論理Ｌのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｌのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、クロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が１８０度ずれており、論理Ｈで停止した有効クロックが再びクロックと同期して出力される様子を示している。

図１２は、選択信号ＣＳが論理Ｌの状態において、クロックが論理Ｌのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｈのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、当初はクロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が合致しているが、論理Ｌで停止した有効クロックが再びクロックと同期して出力される際には位相が１８０度ずれる様子を示している。

図１３は、選択信号ＣＳが論理Ｈの状態において、クロックが論理Ｌのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｈのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、当初はクロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が１８０度ずれているが、論理Ｈで停止した有効クロックが再びクロックと同期して出力される際には位相が合致する様子を示している。

図１４は、選択信号ＣＳが論理Ｌの状態において、クロックが論理Ｈのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｌのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、当初はクロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が合致しているが、論理Ｈで停止した有効クロックが再びクロックと同期して出力される際には位相が１８０度ずれる様子を示している。

図１５は、選択信号ＣＳが論理Ｈの状態において、クロックが論理Ｈのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｌのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、当初はクロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が１８０度ずれているが、論理Ｌで停止した有効クロックが再びクロックと同期して出力される際には位相が合致する様子を示している。

図１６は、選択信号ＣＳが論理Ｌの状態において、クロックが論理Ｈのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｈのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、クロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が合致しており、論理Ｈで停止した有効クロックが再びクロックと同期して出力される様子を示している。

図１７は、選択信号ＣＳが論理Ｈの状態において、クロックが論理Ｈのタイミングでイネーブル信号が有効状態から無効状態に遷移し、クロックが論理Ｈのタイミングでイネーブル信号が無効状態から有効状態に遷移した場合の動作波形例を示す図である。

この例では、クロック端子ＣＫのクロックと出力端子Ｘの有効クロックの位相が１８０度ずれており、論理Ｌで停止した有効クロックが再びクロックと同期して出力される様子を示している。

これらの動作波形例から、図９に示したクロックイネーブラ２００の第１の実施例は、図３および４に示したダブルエッジトリガ動作のためのクロックイネーブラの動作仕様を満たすことが分かる。

図１８は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第２の実施例を示す図である。ここでは、第１の実施例におけるクロックドインバータ２３１および２３２に代えて、トランスミッションゲート２３３、ＰＭＯＳトランジスタ２３４およびＮＭＯＳトランジスタ２３５を備えている。これは、低消費電力化を目的としたものである。

図１９は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第３の実施例を示す図である。ここでは、第２の実施例におけるトランスミッションゲート２４１に代えて、クロックドインバータ２４４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２４４に入力される信号は、第２の実施例におけるトランスミッションゲート２４１の入力信号ＳＴとは反転した信号になっている。

図２０は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第４の実施例を示す図である。ここでは、第２の実施例におけるクロックドインバータ２２１および２２２に代えてトランスミッションゲート２２３および２２４を備え、第２の実施例におけるトランスミッションゲート２７１に代えてクロックドインバータ２７４を備えている。これは、低消費電力化を目的としたものである。なお、クロックドインバータ２７４に入力される信号は、第２の実施例におけるトランスミッションゲート２７１の入力信号ＣＫｓとは反転した信号になっている。

図２１は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第５の実施例を示す図である。ここでは、第４の実施例におけるトランスミッションゲート２４１に代えてクロックドインバータ２４４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２４４に入力される信号は、第４の実施例におけるトランスミッションゲート２４１の入力信号ＳＴとは反転した信号になっている。

図２２は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第６の実施例を示す図である。ここでは、第１の実施例におけるクロックドインバータ２３１および２３２に代えて、トランスミッションゲート２３３、ＰＭＯＳトランジスタ２３４およびＮＭＯＳトランジスタ２３５を備え、さらに、第１の実施例におけるクロックドインバータ２２１および２２２に代えて、トランスミッションゲート２２５、ＰＭＯＳトランジスタ２２６およびＮＭＯＳトランジスタ２２７を備えている。これは、低消費電力化を目的としたものである。

図２３は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第７の実施例を示す図である。ここでは、第６の実施例におけるトランスミッションゲート２４１に代えてクロックドインバータ２４４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２４４に入力される信号は、第６の実施例におけるトランスミッションゲート２４１の入力信号ＳＴとは反転した信号になっている。

図２４は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第８の実施例を示す図である。ここでは、第６の実施例におけるトランスミッションゲート２７１に代えてクロックドインバータ２７４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２７４に入力される信号は、第６の実施例におけるトランスミッションゲート２７１の入力信号ＣＫｓとは反転した信号になっている。

図２５は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第９の実施例を示す図である。ここでは、第６の実施例におけるトランスミッションゲート２４１に代えてクロックドインバータ２４４を備え、第６の実施例におけるトランスミッションゲート２７１に代えてクロックドインバータ２７４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２７４に入力される信号は、第６の実施例におけるトランスミッションゲート２７１の入力信号ＣＫｓとは反転した信号になっている。

図２６は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１０の実施例を示す図である。ここでは、第１の実施例におけるクロックドインバータ２２１および２２２に代えて、トランスミッションゲート２２５、ＰＭＯＳトランジスタ２２６およびＮＭＯＳトランジスタ２２７を備えている。これは、低消費電力化を目的としたものである。

図２７は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１１の実施例を示す図である。ここでは、第１０の実施例におけるクロックドインバータ２３１および２３２に代えてトランスミッションゲート２３６および２３７を備え、第１０の実施例におけるトランスミッションゲート２４１に代えてクロックドインバータ２４４を備えている。これは、低消費電力化を目的としたものである。なお、クロックドインバータ２４４に入力される信号は、第１０の実施例におけるトランスミッションゲート２４１の入力信号ＳＴとは反転した信号になっている。

図２８は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１２の実施例を示す図である。ここでは、第１０の実施例におけるトランスミッションゲート２４１に代えてクロックドインバータ２４４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２４４に入力される信号は、第１０の実施例におけるトランスミッションゲート２４１の入力信号ＳＴとは反転した信号になっている。

図２９は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１３の実施例を示す図である。ここでは、第１０の実施例におけるトランスミッションゲート２７１に代えてクロックドインバータ２７４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２７４に入力される信号は、第１０の実施例におけるトランスミッションゲート２７１の入力信号ＣＫｓとは反転した信号になっている。

図３０は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１４の実施例を示す図である。ここでは、第１１の実施例におけるトランスミッションゲート２７１に代えてクロックドインバータ２７４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２７４に入力される信号は、第１１の実施例におけるトランスミッションゲート２７１の入力信号ＣＫｓとは反転した信号になっている。

図３１は、半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１５の実施例を示す図である。ここでは、第１３の実施例におけるトランスミッションゲート２４１に代えてクロックドインバータ２４４を備えている。これは、イネーブル信号のセットアップを改善して、高速動作を行うことを目的としたものである。なお、クロックドインバータ２４４に入力される信号は、第１３の実施例におけるトランスミッションゲート２４１の入力信号とは反転した信号ＳＴになっている。

これらクロックイネーブラ２００の第２乃至１５の実施例は、クロックイネーブラ２００の第１の実施例と論理的に同等であることから、それぞれの動作も第１の実施例と基本的に同じ動作を行うことが容易に理解できる。但し、一部の内部ノードの信号は反転動作する。これにより、これら第２乃至１５の実施例もダブルエッジトリガ動作のためのクロックイネーブラの動作仕様を満たすことが分かる。

このように、本発明の実施の形態によれば、クロック端子ＣＫから供給されるクロックの正転信号および反転信号のうち、出力信号ＸＨと位相の一致する方を選択器２２０により選択しておいて、イネーブル信号が有効状態に遷移する際に選択器２２０により選択された方を再起点としてクロック出力を再開することにより、ダブルエッジトリガ動作のためのクロックイネーブラを実現することができる。

なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。

また、請求項１において、クロック制御回路は例えばクロックイネーブラ２００に対応する。また、一致検出手段は例えば排他的論理和ゲート２３０に対応する。また、選択信号出力手段は例えばラッチ２４０に対応する。また、選択手段は例えば選択器２２０に対応する。また、クロック信号出力手段は例えばラッチ２７０に対応する。

また、請求項２において、保持手段は例えばダブルエッジトリガフリップフロップ１１０に対応する。クロック制御回路は例えばクロックイネーブラ２００に対応する。また、一致検出手段は例えば排他的論理和ゲート２３０に対応する。また、選択信号出力手段は例えばラッチ２４０に対応する。また、選択手段は例えば選択器２２０に対応する。また、クロック信号出力手段は例えばラッチ２７０に対応する。

本発明の実施の形態における半導体集積回路１００の一例を示す図である。半導体集積回路１００におけるダブルエッジトリガフリップフロップ１１０の一構成例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００の第１の動作タイミング例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００の第２の動作タイミング例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００の一構成例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００の真理値表の第１の例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００の真理値表の第２の例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００の真理値表の第３の例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す他の図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す他の図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す他の図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す他の図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す他の図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す他の図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１の実施例による動作波形例を示す他の図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第２の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第３の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第４の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第５の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第６の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第７の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第８の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第９の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１０の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１１の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１２の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１３の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１４の実施例を示す図である。半導体集積回路１００におけるクロックイネーブラ２００のゲートレベルの第１５の実施例を示す図である。

符号の説明

１００半導体集積回路
１１０ダブルエッジトリガフリップフロップ
１２０組合せ回路
１８０バッファ
２００クロックイネーブラ
２１０〜２１２インバータ
２２０選択器
２２１、２２２クロックドインバータ
２２３〜２２５トランスミッションゲート
２２６、２２７トランジスタ
２３０排他的論理和ゲート
２３１、２３２クロックドインバータ
２３３、２３６トランスミッションゲート
２３４、２３５トランジスタ
２４０ラッチ
２４１トランスミッションゲート
２４２、２４４クロックドインバータ
２４３インバータ
２５０、２５１否定論理和ゲート
２６０、２６１インバータ
２７０ラッチ
２７１トランスミッションゲート
２７２、２７４クロックドインバータ
２７３インバータ
２８０、２８１バッファ
３０１〜３０３、３１３、３２３、３３１インバータ
３１１、３１４、３２１、３２４トランスミッションゲート
３１２、３２２クロックドインバータ

Claims

システムクロック信号に基づいて対象回路に有効クロック信号を供給するクロック制御回路であって、
前記システムクロック信号および前記有効クロック信号が一致するか否かを示す一致信号を生成する一致検出手段と、
イネーブル信号が無効状態にある間には前記一致信号を選択信号として出力し、前記イネーブル信号が無効状態から有効状態に遷移して有効状態にある間には有効状態に遷移した直前の前記一致信号を保持して前記選択信号として出力する選択信号出力手段と、
前記システムクロック信号および前記有効クロック信号が一致する旨を前記選択信号が示している場合には前記システムクロック信号の正転信号をクロック候補信号として選択し、前記システムクロック信号および前記有効クロック信号が一致しない旨を前記選択信号が示している場合には前記システムクロック信号の反転信号を前記クロック候補信号として選択する選択手段と、
前記イネーブル信号が有効状態にある間には前記クロック候補信号を前記有効クロック信号として出力し、前記イネーブル信号が有効状態から無効状態に遷移して無効状態にある間には無効状態に遷移した直前の前記クロック候補信号を保持して前記有効クロック信号として出力するクロック信号出力手段と
を具備するクロック制御回路。
有効クロックの立上りエッジおよび立下りエッジの両エッジをトリガとして入力信号を保持する保持手段と、システムクロック信号に基づいて前記保持手段に前記有効クロック信号を供給するクロック制御回路とを備える半導体集積回路であって、
前記クロック制御回路は、
前記システムクロック信号および前記有効クロック信号が一致するか否かを示す一致信号を生成する一致検出手段と、
イネーブル信号が無効状態にある間には前記一致信号を選択信号として出力し、前記イネーブル信号が無効状態から有効状態に遷移して有効状態にある間には有効状態に遷移した直前の前記一致信号を保持して前記選択信号として出力する選択信号出力手段と、
前記システムクロック信号および前記有効クロック信号が一致する旨を前記選択信号が示している場合には前記システムクロック信号の正転信号をクロック候補信号として選択し、前記システムクロック信号および前記有効クロック信号が一致しない旨を前記選択信号が示している場合には前記システムクロック信号の反転信号を前記クロック候補信号として選択する選択手段と、
前記イネーブル信号が有効状態にある間には前記クロック候補信号を前記有効クロック信号として出力し、前記イネーブル信号が有効状態から無効状態に遷移して無効状態にある間には無効状態に遷移した直前の前記クロック候補信号を保持して前記有効クロック信号として出力するクロック信号出力手段と
を具備する半導体集積回路。