JP4626656B2 - パルスラッチ回路 - Google Patents

Description

本発明は、ラッチ回路、特にパルスラッチ回路に関する。

半導体集積回路（ＬＳＩ）における対象回路の劣化を検出するために、遅延の異なる２つのフリップフロップ（ＦＦ）回路を対象回路の出力バスに並列に挿入することが行われている。この手法は、対象回路の劣化の程度が小さいときには、２つのＦＦ回路のいずれも対象回路の出力データをラッチすることができるが、対象回路の劣化の程度が大きくなったときに、遅延の大きいほうのＦＦ回路では、対象回路の出力データをラッチできなくなることを利用したものである。

また、近年、ＬＳＩにおいて、パルス状のクロック信号に同期して動作するパルスラッチ回路でＦＦ回路を置き換えることにより高速化を図ることが行われており、パルスラッチ回路についても、様々な視点から改良技術が提案されている。

例えば、特許文献１において、パルスラッチ回路の消費電力を軽減する技術が開示されている。図１２を参照してこの技術を説明する。

図１２は、特許文献の図２であり、特許文献１の技術を適用したパルスラッチ回路１を示す。パルスラッチ回路１は、ラッチ回路１０、ラッチ回路１１、セレクタ１２、ラッチ制御回路１３を有する。セレクタ１２は、スキャンイネーブル信号ＳＥの論理に応じて、入力データＤとスキャンシフトのためのスキャン入力データＳＩを選択的に後段のラッチ回路１０に伝達する。セレクタ１２の後段に設けられたラッチ回路１０は、パルス状のクロック信号（以下パルスクロック信号という）ＰＣＬＫに同期してセレクタ１２の出力をラッチする。ラッチ回路１１は、ラッチ回路１０の後段に配置され、パルスクロック信号ＰＣＬＫがＬｏｗである期間にスルーとなる。ラッチ回路１１の動作は、ラッチ制御回路１３により制御される。具体的には、スキャンイネーブル信号ＳＥがＨｉにアサートされた期間にパルスクロック信号ＰＣＬＫがラッチ回路１１に供給されることによってラッチ回路１１が動作し、スキャンイネーブル信号ＳＥがＬｏｗにネゲートされた期間にパルスクロック信号ＰＣＬＫがラッチ回路１１に供給されないため、ラッチ回路１１が動作を停止する。

すなわち、パルスラッチ回路１では、スキャンイネーブル信号ＳＥがＨｉであり、テストパターンのスキャンシフトが行われる動作モードのときに、ラッチ回路１０がスキャン入力データＳＩをラッチして得たラッチデータは、ラッチ回路１１をスルーし、スキャン出力データＳＯとしてラッチ回路１１から出力される。

一方、スキャンイネーブル信号ＳＥがＬｏｗであり、スキャンシフトが行われない通常動作モードのときに、ラッチ回路１０により入力データＤがラッチされ、ラッチ回路１０から出力データＱが出力される。ラッチ回路１１は、パルスクロック信号ＰＣＬＫの供給が停止され、動作しない。

パルスラッチ回路１のこのような構成によって、通常動作モードのときにラッチ回路１１の動作が停止されるため、電力消費を抑制することができる。

パルスラッチ回路１をＬＳＩにおける対象回路の劣化の検出に適用する際に、例えば、２つのパルスラッチ回路１を対象回路の出力バスに並列に挿入し、該２つのパルスラッチ回路１に入力するパルスクロック信号ＰＣＬＫに位相差を持たせることによって、対象回路の劣化を検出する。
特開２００６−３３９９４８号公報

ここで、図１２に示すパルスラッチ回路１を対象回路の劣化検出に適用した場合の回路規模を考える。図１２に示すように、パルスラッチ回路１は、８つのインバータ、４つのクロックドインバータ、１つのＮＯＲゲート、２つのトランスミッションゲートを有するため、必要なトランジスタの数が４０である。

対象回路の劣化検出をするために２つのパルスラッチ回路１が用いられるため、必要なトランジスタの数が８０となる。また、さらに、２つのパルスラッチ回路１に供するパルスクロック信号ＰＣＬＫに位相差を持たせる必要があるため、そのための素子が増え、トランジスタの数はさらに増える。

近年、携帯電話機などの電子製品の小型化が進み、電子製品に搭載するＬＳＩを開発する企業は、回路規模の抑制にしのぎを削っている。このような背景において、パルスラッチ回路を対象回路の劣化検出に適用した場合の回路規模の抑制も要求されている。

本発明の一つの態様は、パルスラッチ回路である。このパルスラッチ回路は、第１のセレクタと、第１のラッチ回路と、第２のセレクタと、第２のラッチ回路と、制御回路を備える。

第１のセレクタは、第１の入力データと、スキャンシフトのためのテストパターンが入力され、第１の動作モード時にテストパターンを出力し、第２の動作モード時に第１の入力データを出力する。
第１のラッチ回路は、第１のパルスクロックに同期して第１のセレクタの出力をラッチする。

第２のセレクタは、第２の入力データと、第１のラッチ回路の出力とを選択的に出力する。
第２のラッチ回路は、第２のパルスクロック信号に同期して第２のセレクタの出力をラッチ可能である。

制御回路は、第１の動作モード時に、第２のセレクタに第１のラッチ回路の出力を選択させて、当該第１のラッチ回路の出力に対して第２のラッチ回路をスルー状態に維持させ、第２の動作モード時に、第２のセレクタに第２の入力データを選択させて、第２のラッチ回路に第２のパルスクロック信号に同期して該第２の入力データをラッチさせる。

なお、上記パルスラッチ回路を装置や方法などに置き換えて表現したものも、本発明の態様としては有効である。

本発明にかかる技術によれば、ＬＳＩにおける対象回路の劣化検出にパルスラッチ回路を適用する際に、回路規模を抑制することができる。

本発明の具体的な実施の形態を説明する前に、まず、本発明にかかる技術の原理を説明する。
図１は、本発明にかかる技術を適用したパルスラッチ回路１００の模式図である。パルスラッチ回路１００は、第１のセレクタ１１０、第１のラッチ回路１２０、第２のセレクタ１３０、第２のラッチ回路１４０、制御回路１５０を備える。パルスラッチ回路１００は、第１の動作モード、第２の動作モード、および第３の動作モードの少なくとも３つの動作モードに対応する。第１の動作モードを、以下スキャンシフトモードと呼ぶ。スキャンシフトモードは、テストパターンのスキャンシフトが行われるモードであり、第２の動作モードと第３の動作モードについては後述する。

第１のセレクタ１１０は、第１の入力データＤ１と、スキャンシフトのためのテストパターンＳＩＮとを選択的に出力する。具体的には、スキャンシフトモード時には、テストパターンＳＩＮを出力し、第２の動作モードと第３の動作モードのときには、第１の入力データＤ１を出力する。

第１のラッチ回路１２０は、第１のパルスクロックＣＬＫ１が供給され、該第１のパルスクロックＣＬＫ１に同期して第１のセレクタ１１０の出力をラッチしてラッチデータＱを得る。この第１のパルスクロックＣＬＫ１は、例えば制御回路１５０から供されるが、これに限られることがない。

第２のセレクタ１３０は、第１のラッチ回路１２０に接続され、第１のラッチ回路１２０のラッチデータＱが入力される。また、第２のセレクタ１３０は、図示しないデータ入力端子を有し、該データ入力端子からデータが入力される。第１のセレクタ１１０に入力される第１の入力データＤ１と区別するために、第２のセレクタ１３０の図示しないデータ入力端子から入力されるデータを第２の入力データ「Ｄ２」と表記する。第２のセレクタ１３０は、第２の入力データＤ２と、第１のラッチ回路１２０のラッチデータＱとを選択的に第２のラッチ回路１４０に出力可能である。

第２のラッチ回路１４０は、ラッチ状態とスルー状態の２つの状態を有する。ラッチ状態においては、第２のパルスクロックＣＬＫ２が供給され、第２のパルスクロックＣＬＫ２に同期して第２のセレクタ１３０の出力をラッチしてラッチデータＱ２を得る。なお、スルー状態とは、第２のラッチ回路１４０が、入力されたデータをラッチせずにそのまま出力する状態をいう。

第２のセレクタ１３０と第２のラッチ回路１４０は、制御回路１５０により制御される。第２のセレクタ１３０は第１の制御信号ｃｔｒ１により制御され、第２のラッチ回路１４０は、第２の制御信号ｃｔｒ２により制御される。

制御回路１５０は、３つの動作モードのうちのいずれであるかを示す動作モード信号ＭＯＤＥが入力され、動作モード信号ＭＯＤＥが示す動作モードに応じて下記のように制御を行う。

１．ＭＯＤＥ：第１の動作モード（スキャンシフトモード）
この動作モードにおいて、制御回路１５０は、第１のラッチ回路１２０のラッチデータＱを選択させる第１の制御信号ｃｔｒ１を第２のセレクタ１３０に出力する。また、第２のラッチ回路１４０をスルー状態にする第２の制御信号ｃｔｒ２を第２のラッチ回路１４０に出力する。これにより、ラッチデータＱは、第２のラッチ回路１４０からスキャン出力データＳＯＵＴとして出力される。

２．ＭＯＤＥ：第２の動作モード
この動作モードにおいて、制御回路１５０は、第２の入力データＤ２を選択させる第１の制御信号ｃｔｒ１を第２のセレクタ１３０に出力する。また、第２のラッチ回路１４０に対して、ラッチ状態にする第２の制御信号ｃｔｒ２を出力すると共に、第１のパルスクロックＣＬＫ１を遅延させて得た第２のパルスクロックＣＬＫ２を供する。

３．ＭＯＤＥ：第３の動作モード
この動作モードにおいて、制御回路１５０は、第２のラッチ回路１４０をスルー状態にする第２の制御信号ｃｔｒ２を第２のラッチ回路１４０に出力する。このモードにおいて、制御回路１５０から第１のセレクタ１３０に出力する第１の制御信号ｃｔｒ１については後述する。

図２を参照して、各動作モードにおいて、パルスラッチ回路１００を流れる各データをより具体的に説明する。
図２に示すように、第３の動作モードのとき、第１のセレクタ１１０から第１の入力データＤ１が出力される。この第１の入力データＤ１は、第１のラッチ回路１２０により第１のパルスクロックＣＬＫ１に同期してラッチされ、第１のラッチ回路１２０からラッチデータＱが出力される。

第２のセレクタ１３０の動作は、制御回路１５０からの第１の制御信号ｃｔｒ１により制御されるが、下記の３つのパターンが考えられる。但し、第３の動作モードにおいて、セレクタ１３０の出力および第２のラッチ回路１４０の出力は、下記の３つのパターンのいずれであってもよい。従って、図２において、第３の動作モードについて、セレクタ１３０の出力および第２のラッチ回路１４０の出力は、明示していない。

１．ラッチ回路１２０のラッチデータＱを出力する。
この場合、第２のセレクタ１３０から第２のラッチ回路１４０に出力されるラッチデータＱは、スキャン出力データＳＯＵＴとして第２のラッチ回路１４０から出力される。

２．第２のセレクタ１３０のデータ入力端子から入力される第２の入力データＤ２を出力する。
この場合、第２のセレクタ１３０から第２のラッチ回路１４０に出力される第２の入力データＤ２も、スキャン出力データＳＯＵＴとして第２のラッチ回路１４０から出力される。

３．出力を停止する。
この場合、第２のセレクタ１３０から第２のラッチ回路１４０への入力が無く、第２のラッチ回路１４０は、無効にされる。

このモードにおいて、セレクタ１３０が上記３つの動作パターンのうちの「出力を停止する」パターンで動作するように制御することが好ましい。
この動作モードのとき、第１のセレクタ１１０に入力される第１の入力データＤ１は、第１のラッチ回路１２０によりラッチされる。これは、パルスラッチ回路の通常動作モードの動作を実現している。従って、第１の動作モードをパルスラッチ回路１００の通常動作モードとすると、第２のラッチ回路の出力が意味を成さないことになる。そのため、第２のセレクタが上記３つの動作パターンのうちの「出力を停止する」パターンで動作すると、第２のラッチ回路は無効にされるため、消費電力を節約できる。

なお、図２において、たとえば、第３の動作モードのときの第１のラッチ回路１２０のラッチデータＱが、第１の入力データＤ１に対応するものであることを表すために、ラッチデータＱに「（Ｄ１）」をつけている。他のデータについても同様である。

第１の動作モードすなわちスキャンシフトモードのとき、第１のセレクタ１１０からテストパターンＳＩＮが出力される。このテストパターンＳＩＮは、第１のラッチ回路１２０により第１のパルスクロックＣＬＫ１に同期してラッチされ、第１のラッチ回路１２０からラッチデータＱが出力される。また、第２のセレクタ１３０からラッチデータＱが出力され、このラッチデータＱは、第２のラッチ回路１４０をスルーして、スキャン出力データＳＯＵＴとして第２のラッチ回路１４０から出力される。つまり、スキャンシフトモードにおいて、第２のラッチ回路１４０は、スルー状態を維持する。

このように、スキャンシフトモードのとき、第１のセレクタ１１０に入力されるテストパターンＳＩＮは、第１のラッチ回路１２０によりラッチされ、第１のラッチ回路１２０のラッチデータＱは、スルー状態に維持された第２のラッチ回路１４０をスルーしてスキャン出力データＳＯＵＴとして出力される。これにより、パルスラッチ回路のスキャンシフトが実現されている。

第２の動作モードのとき、第１のセレクタ１１０から第１の入力データＤ１が出力される。この第１の入力データＤ１は、第１のラッチ回路１２０により第１のパルスクロックＣＬＫ１に同期してラッチされ、第１のラッチ回路１２０からラッチデータＱが出力される。ところで、第２のセレクタ１３０の出力は、スキャンシフトモード時と異なり、第２のセレクタ１３０のデータ入力端子から入力される第２の入力データＤ２となる。第２のセレクタ１３０から出力された第２の入力データＤ２は、第２のラッチ回路１４０により、制御回路１５０から供される第２のパルスクロックＣＬＫ２に同期してラッチされ、第２のラッチ回路１４０からラッチデータＱ２が出力される。なお、前述したように、第２のパルスクロックＣＬＫ２は、制御回路１５０により第１のパルスクロックＣＬＫ１を遅延させて得たものである。

ここで第２の動作モードの意義を説明する。
第２の動作モードにおいて、第１のラッチ回路１２０は、第１のパルスクロックＣＬＫ１に同期して第１の入力データＤ１をラッチしてラッチデータＱを得、第２のラッチ回路１４０は、第２のパルスクロックＣＬＫ２に同期して第２の入力データＤ２をラッチしてラッチデータＱ２を得る。もし、第１の入力データＤ１と第２の入力データＤ２が同時に入力された同一のものであれば、ラッチデータＱとラッチデータＱ２は、遅延が異なる２つのラッチ回路により同一の入力データをそれぞれラッチして得たものとなる。

すなわち、ＬＳＩにおける対象回路の出力を第１のセレクタ１１０と第２のセレクタ１３０に同時に入力するように対象回路とパルスラッチ回路１００を接続すると共に、パルスラッチ回路１００の動作モードを第２の動作モードにすれば、第１のラッチ回路１２０と第２のラッチ回路１４０は、遅延差をもって対象回路の出力をラッチする。これは、対象回路の劣化検出を実現する動作である。なお、第１のラッチ回路１２０と第２のラッチ回路１４０の遅延差は、第１のパルスクロックＣＬＫ１と第２のパルスクロックＣＬＫ２の位相差に相当する。

こうすることにより、１つのパルスラッチ回路により、通常動作、スキャンシフト、対象回路の劣化検出を行うことができる。以下、第２の動作モード、第３の動作モードをそれぞれ劣化検出モードと、通常動作モードともいう。
次に、上述した模式を具現化した実施の形態を説明する。
＜第１の実施の形態＞

図３は、本発明の第１の実施の形態にかかるパルスラッチ回路２００を示す。パルスラッチ回路２００は、第１のセレクタ２１０と、１のラッチ回路２２０と、第２のセレクタ２３０と、第２のラッチ回路２４０と、制御回路２５０を備える。これらの機能ブロックは、図１に示す模式図における相対応のものとは、同様の機能を有する。

まず、制御回路２５０を説明する。制御回路２５０は、インバータ２５１、インバータ２５２、ＮＡＮＤゲート２５４、インバータ２５５、ＡＮＤゲート２５６、インバータ２５７を有する。

インバータ２５１は、パルスクロックＣＬＫを反転してパルスクロックＣＫＢ１を生成する。インバータ２５２は、パルスクロックＣＫＢ１を反転してパルスクロックＣＫＴ１を生成する。パルスクロックＣＫＴ１は、ＮＡＮＤゲート２５４に入力される。

ＡＮＤゲート２５６は、第１のモード選択信号ＳＭＯＤＥと第２のモード選択信号ＤＭＯＤＥが入力され、それらの論理積をＮＡＮＤゲート２５４に出力する。

ＮＡＮＤゲート２５４は、パルスクロックＣＫＴ１と、ＡＮＤゲート２５６の出力からパルスクロックＣＫＢ２を生成する。インバータ２５５は、パルスクロックＣＫＢ２を反転してパルスクロックＣＫＴ２を生成する。なお、ＣＫＢ２とＣＫＴ２は、第１のモード選択信号ＳＭＯＤＥと第２のモード選択信号ＤＭＯＤＥの両方ともＨｉであるときにのみパルスクロック信号であり、第１のモード選択信号ＳＭＯＤＥと第２のモード選択信号ＤＭＯＤＥのいずれか一方がＬｏｗであるときにはＨｉのままで変化しないが、説明上の便宜のため、いずれの場合においてもパルスクロックと呼ぶ。

また、インバータ２５７は、第１のモード選択信号ＳＭＯＤＥを反転して反転信号ＳＭＢを得る。詳細については後述するが、この反転信号ＳＭＢは、スキャンイネーブル信号として機能するので、以下スキャンイネーブル信号という。

制御回路２５０に入力されるパルスクロックＣＬＫ、第１のモード選択信号ＳＭＯＤＥ、第２のモード選択信号ＤＭＯＤＥ、およびこれらの信号から制御回路２５０が生成した各信号は、図１の模式図に示す動作モード信号ＭＯＤＥ、第１の制御信号ｃｔｒ１、第２の制御信号ｃｔｒ２、第１のパルスクロックＣＬＫ１、第２のパルスクロックＣＬＫ２の機能を果たす。

図４に示すように、第１のモード選択信号ＳＭＯＤＥ、第２のモード選択信号ＤＭＯＤＥ、スキャンイネーブル信号ＳＭＢは、それらの組合せにより動作モード信号ＭＯＤＥの機能を成す。図５に示すように、パルスクロックＣＫＴ１は、第１のパルスクロックＣＬＫ１の機能を為し、パルスクロックＣＫＴ２は、第２のパルスクロックＣＬＫ２の機能を成す。また、第１のモード選択信号ＳＭＯＤＥ、スキャンイネーブル信号ＳＭＢ、第２のモード選択信号ＤＭＯＤＥの組合せは、第２のセレクタ２３０の制御信号（第１の制御信号ｃｔｒ１）としても機能し、パルスクロックＣＫＢ２とＣＫＴ２の組合せは、第２のラッチ回路２４０の制御信号（第２の制御信号ｃｔｒ２）としても機能する。

第１のセレクタ２１０は、２つのトランスミッションゲート２１２と２１４からなり、スキャンイネーブル信号ＳＭＢに応じて第１の入力データＤ１とテストパターンＳＩＮを選択的に出力する。具体的には、スキャンイネーブル信号ＳＭＢがＨｉのときに、すなわちスキャンシフトモード時にテストパターンＳＩＮを出力し、スキャンイネーブル信号ＳＭＢがＬｏｗのとき、すなわち通常動作モード時または劣化検出モード時に第１の入力データＤ１を出力する。

第１のラッチ回路２２０は、インバータ２２１、トランスミッションゲート２２２、インバータ２２３、インバータ２２４、トランスミッションゲート２２５、インバータ２２６を有し、制御回路２５０からパルスクロックＣＫＢ１とパルスクロックＣＫＴ１が供給される。

インバータ２２１は、第１のセレクタ２１０の出力を反転してトランスミッションゲート２２２に出力する。

トランスミッションゲート２２２は、パルスクロックＣＫＴ１がＬｏｗのときにオンし、第１のセレクタ２１０の出力を後段に伝達する。また、パルスクロックＣＫＴ１がＨｉのときにオフする。

インバータ２２３と、インバータ２２４およびトランスミッションゲート２２５は、ループ接続されることにより記憶部を形成する。インバータ２２３は、トランスミッションゲート２２２の出力を反転し、インバータ２２４は、インバータ２２３の出力をさらに反転する。トランスミッションゲート２２５は、パルスクロックＣＫＢ１とパルスクロックＣＫＴ１が入力され、トランスミッションゲート２２２がオンするときにオフし、トランスミッションゲート２２２がオフするときにオンする。これにより、トランスミッションゲート２２２から伝達されたデータをパルスクロックＣＫＴ１に同期してラッチする動作を実現する。

インバータ２２３が第２のセレクタ２３０に接続されることにより、第１のラッチ回路２２０のラッチデータＱは第２のセレクタ２３０に入力される。また、インバータ２２６は、ラッチデータＱを外部に出力する。

第２のセレクタ２３０は、トランスミッションゲート２３１と、インバータ２３４と、トランスミッションゲート２３６と、第２のデータ入力端子２３２を有する。

トランスミッションゲート２３１は、第１のラッチ回路２２０に接続され、ラッチデータＱが入力される。トランスミッションゲート２３１は、第１のモード選択信号ＳＭＯＤＥとスキャンイネーブル信号ＳＭＢが入力され、スキャンイネーブル信号ＳＭＢがＨｉのときにオンし、スキャンイネーブル信号ＳＭＢがＬｏｗのときにオフする。すなわち、トランスミッションゲート２３１は、スキャンシフトモード時にのみラッチデータＱを出力し、他の動作モード時には、出力を停止する。

トランスミッションゲート２３６には、第２のモード選択信号ＤＭＯＤＥと、インバータ２３４により反転した第２のモード選択信号ＤＭＯＤＥが入力され、第２のモード選択信号ＤＭＯＤＥがＨｉのときに第２の入力データＤ２を出力し第２のモード選択信号ＤＭＯＤＥがＬｏｗのときに出力を停止する。すなわち、トランスミッションゲート２３６は、劣化検出モード時にのみ第２の入力データＤ２を第２のラッチ回路２４０に伝達し、他の動作モードのときには出力を停止する。

このように、第２のセレクタ２３０は、第１のモード選択信号ＳＭＯＤＥ、スキャンイネーブル信号ＳＭＢ、第２のモード選択信号ＤＭＯＤＥにより制御され、通常動作モード時に第２のラッチ回路２４０への出力を停止し、スキャンモード時に第１のラッチ回路２２０のラッチデータＱを第２のラッチ回路２４０に出力し、劣化検出モード時に第２の入力データＤ２を第２のラッチ回路２４０に出力する。

第２のラッチ回路２４０は、インバータ２４１と、トランスミッションゲート２４２と、インバータ２４３と、インバータ２４４と、トランスミッションゲート２４５と、インバータ２４６を備える。劣化検出モードにおいて、トランスミッションゲート２４２とトランスミッションゲート２４５は、パルスクロックＣＫＢ２とＣＫＴ２により制御され、相補的にオン／オフする。

通常動作モードのとき、第２のモード選択信号ＤＭＯＤＥがＬｏｗであり、パルスクロックＣＫＢ２とＣＫＴ２がＨｉのままであるため、トランスミッションゲート２４２とトランスミッションゲート２４５はオンのままである。このとき、第２のラッチ回路２４０はスルー状態である。しかし、このとき、第２のセレクタ２３０からのデータの入力が遮断されているため、第２のラッチ回路２４０は無効にされる。

スキャンシフトモードのときも、第２のラッチ回路２４０はスルー状態に維持される。このとき、第２のセレクタ２３０、具体的にはトランスミッションゲート２３１からラッチデータＱが出力されるため、第２のラッチ回路２４０のインバータ２４６からスキャン出力データＳＯＵＴ（＝ラッチデータＱの反転信号）が出力される。

劣化検出モードのとき、第１のモード選択信号ＳＭＯＤＥと第２のモード選択信号ＤＭＯＤＥが共にＨｉであるため、ＣＫＴ２とＣＫＢ２は互いに反転するパルスクロックとなる。パルスクロックＣＫＴ２がＨｉのときにトランスミッションゲート２４２がオンし、パルスクロックＣＫＴ２がＬｏｗのときにトランスミッションゲート２４２がオフする。

このとき、第２のセレクタ２３０から第２の入力データＤ２がインバータ２４１に出力される。また、トランスミッションゲート２４５は、トランスミッションゲート２４２と相補的にオン／オフするため、第２のラッチ回路２４０は、第２の入力データＤ２をラッチし、第２のラッチ回路２４０からラッチデータＱ２が出力される。

図６は、各動作モードにおいて、パルスラッチ回路２００を流れる各データを示している。図示のように、通常動作モードのとき、第１のセレクタ２１０から第１の入力データＤ１が出力される。この第１の入力データＤ１は、第１のラッチ回路２２０により第１のパルスクロックＣＬＫ１に同期してラッチされ、第１のラッチ回路２２０からラッチデータＱが出力される。また、第２のセレクタ２３０は、出力を停止しており、第２のラッチ回路２４０は無効にされている。

スキャンシフトモードのとき、第１のセレクタ２１０からテストパターンＳＩＮが出力される。このテストパターンＳＩＮは、第１のラッチ回路２２０によりパルスクロックＣＫＴ１に同期してラッチされ、第１のラッチ回路２２０からラッチデータＱが出力される。また、第２のセレクタ２３０からラッチデータＱが出力され、このラッチデータＱは、スルー状態に維持された第２のラッチ回路２４０から、インバータ２４６により反転されてスキャン出力データＳＯＵＴとして第２のラッチ回路２４０から出力される。

劣化検出モードのとき、第１のセレクタ２１０から第１の入力データＤ１が出力される。この第１の入力データＤ１は、第１のラッチ回路２２０により第１のパルスクロックＣＬＫ１に同期してラッチされ、第１のラッチ回路２２０からラッチデータＱが出力される。また、第２のセレクタ２３０から第２の入力データＤ２が出力される。この第２の入力データＤ２は、第２のラッチ回路２４０により、パルスクロックＣＫＴ２に同期してラッチされ、第２のラッチ回路２４０からラッチデータＱ２が出力される。

図７は、パルスラッチ回路２００を対象回路の劣化検出に適用したときの接続例を示す。図示のように、パルスクロックＣＬＫは、ラッチ回路２９１とパルスラッチ回路２００に入力される。

ラッチ回路２９１は、パルスクロックＣＬＫに同期して図示しない入力データをラッチしてラッチデータＤ０をディレイ・ゲート２９２に出力する。ディレイ・ゲート２９２は、ラッチデータＤ０を所定遅延量で遅延させて対象回路２９３に伝達する。対象回路２９３は、ディレイ・ゲート２９２から伝達されてきたデータを処理してデータＤを出力する。

対象回路２９３から出力されたデータＤは、パルスラッチ回路２００の第１のデータ入力端子２０２と第２のデータ入力端子２３２に入力される。この場合、パルスラッチ回路２００は、劣化検出モードに設定されるため、データＤは、第１のラッチ回路２２０と第２のラッチ回路２４０により遅延差をもってラッチされる。

図９に示すように、パルスラッチ回路２００の第１のセレクタ２１０から、データＤが第１のラッチ回路２２０に出力され、第１のラッチ回路２２０からラッチデータＱが出力される。また、第２のセレクタ２３０からもデータＤが出力され、第２のラッチ回路２４０からラッチデータＱ２が出力される。

ラッチデータＱとラッチデータＱ２は、ＸＯＲゲート２９４に入力され、ＸＯＲゲート２９４の出力は、検出結果Ｒとなる。なお、詳細については後述するが、ＸＯＲゲート２９４は、ラッチデータＱとラッチデータＱ２とが同一であるかを比較する比較回路として機能する。パルスラッチ回路２００とＸＯＲゲート２９５は、劣化検出回路２９５を構成する。

ディレイ・ゲート２９２は、パルスラッチ回路２００の第１のラッチ回路２２０と第２のラッチ回路２４０の両方にラッチできるように、遅延量が予め調整されている。

対象回路２９３の劣化が小さい間は、その遅延も少ないため、第１のラッチ回路２２０と第２のラッチ回路２４０の両方ともデータＤをラッチすることができ、検出結果Ｒは「０」である。

対象回路２９３の劣化の進行につれ、その遅延も大きくなる。劣化により遅延量が大きくなると、第１のラッチ回路２２０と第２のラッチ回路２４０が、異なる値をラッチする。つまり、ラッチデータＱとラッチデータＱ２が異なる値になる。これを、図８を参照して説明する。第１のラッチ回路２２０に供給されるパルスクロックＣＫＴ１と第２のラッチ回路２４０に供給されるパルスクロックＣＫＴ２は、互いに位相差がある。ディレイ・ゲート２９２は、対象回路２９３の設計時に、第１のラッチ回路２２０と第２のラッチ回路２４０で同じ値がラッチされるように調整されている。よって、対象回路２９３が劣化する前のデータＤを、第１のラッチ回路２２０と第２のラッチ回路２４０でそれぞれラッチした結果であるＱ及びＱ２は、互いに同じ値となる。従って、ＸＯＲゲート２９４から出力される比較結果Ｒは「０」となる。対象回路２９３が劣化し、データＤ遅延が増加すると、ある時点で、ＱとＱ２が互いに異なる値となる。従って、ＸＯＲゲート２９４から出力される比較結果Ｒは「１」となる。比較結果Ｒが「１」となることにより、対象回路２９３の劣化が検出される。

なお、本実施の形態において、第１のラッチ回路２２０と第２のラッチ回路２４０の遅延差は、パルスクロックＣＫＴ２とパルスクロックＣＫＴ１の位相差に相当し、ＮＡＮＤゲート１個分とインバータ１個分の遅延量の和である。

このように、本実施の形態のパルスラッチ回路２００は、通常動作、スキャンシフトを行うことができると共に、第１のデータ入力端子２０２と第２のデータ入力端子２３２に同一のデータを同時入力することにより、劣化検出にも対応できる。

本実施の形態のパルスラッチ回路２００は、１３個のインバータ、８個のトランスミッションゲート、１個のＮＡＮＤゲート、および１個のＡＮＤゲートから構成されるため、必要なトランジスタの数は４６である。

前述したように、図１２に示すパルスラッチ回路１を劣化検出に用いる場合、２つのパルスラッチ回路１が必要であり、トランジスタの数は８０以上になる。それに対して、本実施の形態のパルスラッチ回路２００は、１つにより劣化検出ができ、劣化検出に適用した場合に必要なトランジスタの数が４６であり、回路規模の抑制効果が顕著である。
＜第２の実施の形態＞

図１０は、本発明の第２の実施の形態にかかるパルスラッチ回路３００を示す。パルスラッチ回路３００も、通常動作モード、スキャンシフトモード、劣化検出モードの３つの動作モードに対応する。また、第２のセレクタ３３０が図１に示すパルスラッチ回路２００の第２のセレクタ２３０と異なる点以外、他の各構成要素は、パルスラッチ回路２００のものと同じであるので、図１０において、これらの構成要素について、パルスラッチ回路２００のものと同一の符号を付与し、それらについての詳細な説明を省略する。

パルスラッチ回路３００における第２のセレクタ３３０は、トランスミッションゲート２３１と第１のラッチ回路２２０の間にインバータ３３１が設けられた点を除く、第１のラッチ回路２２０と同様の構成を有する。

図１１は、パルスラッチ回路３００における第１のセレクタ２１０の出力、第１のラッチ回路２２０の出力、第２のセレクタ３３０の出力、第２のラッチ回路２４０の出力を動作モード別に示している。

通常動作モード時には、パルスラッチ回路３００は、パルスラッチ回路２００と同様の動作をする。

スキャンシフトモード時には、第１のセレクタ２１０と第１のラッチ回路２２０は、パルスラッチ回路２００における第１のセレクタ２１０と第１のラッチ回路２２０と同様の動作をする。第２のセレクタ３３０から、ラッチデータＱの反転されたデータが出力される。このデータは、第２のラッチ回路２４０をスルーする際に、インバータ２４６により反転されて、スキャン出力データＳＯＵＴとして出力される。こうすることによって、スキャン出力データＳＯＵＴは、ラッチデータＱと位相が一致するようになる。

劣化検出モード時には、パルスラッチ回路３００は、パルスラッチ回路２００と同様の動作をする。

この構成のパルスラッチ回路３００も、パルスラッチ回路２００と同様に３つの動作モードに対応する。また、必要なトランジスタの数が、インバータ（インバータ３３１）１個に相当する２つ分が増えて４８になるものの、劣化検出時の回路規模を抑制する効果を発揮している。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。

本発明の原理を説明するためのパルスラッチ回路の模式図である。 図１に示すパルスラッチ回路における各構成要素の出力を動作モード別に示す図である。 本発明の第１の実施の形態にかかるパルスラッチ回路を示す図である。 図３に示すパルスラッチ回路におけるモード選択信号の組合せと動作モードの関係を示す図である。 図３に示すパルスラッチ回路の第１のラッチ回路と第２のラッチ回路に出力される制御信号とパルスクロックを説明するための図である。 図３に示すパルスラッチ回路における各構成要素の出力を動作モード別に示す図である。 図３に示すパルスラッチ回路を劣化検出に適用した場合の接続例を示す図である。 図７に示す接続例の説明図である。 図３に示すパルスラッチ回路が図７に示す接続例のときに各構成要素の出力を示す図である。 本発明の第２の実施の形態にかかるパルスラッチ回路を示す図である。 図１０に示すパルスラッチ回路の各構成要素の出力を動作モード別に示す図である。 従来のパルスラッチ回路を示す図である。

符号の説明

１００ パルスラッチ回路 １１０ 第１のセレクタ
１２０ 第１のラッチ回路 １３０ 第２のセレクタ
１４０ 第２のラッチ回路 １５０ 制御回路
２００ パルスラッチ回路 ２０２ 第１のデータ入力端子
２０４ テストパターン入力端子 ２１０ 第１のセレクタ
２２０ 第１のラッチ回路 ２３０ 第２のセレクタ
２３２ 第２のデータ入力端子 ２４０ 第２のラッチ回路
２５０ 制御回路 ２９１ ラッチ回路
２９２ ディレイ・ゲート ２９３ 対象回路
２９４ ＸＯＲゲート ２９５ 劣化検出回路
３００ パルスラッチ回路 ３３０ 第２のセレクタ

Claims (8)

1. 対象回路が出力した入力データと、スキャンシフトのためのテストパターンが入力され、第１の動作モード時に前記テストパターンを出力し、第２の動作モード時に前記入力データを出力する第１のセレクタと、
   第１のパルスクロックに同期して前記第１のセレクタの出力をラッチする第１のラッチ回路と、
   前記対象回路が出力した前記入力データと、前記第１のラッチ回路の出力とを選択的に出力する第２のセレクタと、
   前記第１のパルスクロック信号を遅延させた第２のパルスクロック信号に同期して前記第２のセレクタの出力をラッチ可能な第２のラッチ回路と、
   前記第１の動作モード時に、前記第２のセレクタに前記第１のラッチ回路の出力を選択させて、当該第１のラッチ回路の出力に対して前記第２のラッチ回路をスルー状態に維持させ、前記第２の動作モード時に、前記第２のセレクタに前記入力データを選択させて、前記第２のラッチ回路に前記第２のパルスクロック信号に同期して該入力データをラッチさせる制御回路とを備え、
   前記第２のパルスクロック信号の前記第１のパルスクロック信号に対する遅延量は、前記第２の動作モード時に、前記対象回路による前記入力データの出力タイミングが予め設定された所定のタイミング範囲内である場合に、前記第１のラッチ回路と前記第２のラッチ回路が同じデータをラッチするように定められていることを特徴とするパルスラッチ回路。
2. 前記第２の動作モードは、劣化により前記入力データの出力タイミングが遅れる前記対象回路の劣化の程度を検出するための劣化検出モードであることを特徴とする請求項１に記載のパルスラッチ回路。
3. 前記第２の動作モード時に、前記第１のラッチ回路の出力と前記第２のラッチ回路の出力とが同一であるかを比較する比較回路をさらに備えることを特徴とする請求項１または２に記載のパルスラッチ回路。
4. 第３の動作モードをさらに有し、
   前記制御部は、前記第３の動作モード時に、前記第２のセレクタが出力を停止するように制御を行うことを特徴とする請求項１乃至３のいずれか１項に記載のパルスラッチ回路。
5. 前記第２のセレクタは、前記第１のラッチ回路の出力を反転するインバータを有し、前記第１のラッチ回路の出力を反転して前記第２のラッチ回路に出力することを特徴とする請求項１乃至４のいずれか１項に記載のパルスラッチ回路。
6. 前記制御部は、前記第２の動作モード時に、前記第１のパルスクロックを遅延させて前記第２のパルスクロックを得、該第２のパルスクロックを前記第２のラッチ回路に供することを特徴とする請求項１乃至５のいずれか１項に記載のパルスラッチ回路。
7. 前記制御部は、前記第１のラッチ回路への前記第１のパルスクロックの供給も行うことを特徴とする請求項１乃至６のいずれか１項に記載のパルスラッチ回路。
8. 前記制御部は、前記第１のセレクタの制御も行うことを特徴とする請求項１乃至７のいずれか１項に記載のパルスラッチ回路。

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