CN116388737A - 用于转换故障测试的时钟整形器电路 - Google Patents

Abstract

本申请案的实施例涉及一种用于转换故障测试的时钟整形器电路。一种用于转换故障测试的集成电路(100)包括：同步电路(104)，其包含第一组移位寄存器(126到132)，所述第一组移位寄存器(126到132)经耦合以接收扫描启用信号并基于所述扫描启用信号提供同步信号；时钟泄漏器电路(108)，其耦合到所述同步电路(104)并包含第二组移位寄存器(134到140)，所述第二组移位寄存器(134到140)经耦合以基于所述同步信号接收第一时钟信号并提供包含一组脉冲的第二时钟信号；以及多路复用器MUX(114)，其包含经耦合以接收移位时钟的第一输入、经耦合到所述时钟泄漏器电路(108)以接收所述第二时钟信号的第二输入及经配置以提供包含第二组脉冲的输出时钟信号的输出。

Description

用于转换故障测试的时钟整形器电路

技术领域

本申请案的实施例涉及一种时钟整形器电路，特定来说，涉及一种用于转换故障测试的时钟整形器电路。

背景技术

制造技术中的不断改进已实现将深亚微米(DSM)互补金属氧化物半导体(CMOS)技术并入大规模集成电路中，以满足当今功能应用的面积、功率及性能指标。这些大规模集成电路将计算机系统的功能组件集成到单个硅半导体上，以用于控制及管理广泛的功能及有用的应用，且通常被称为“片上系统”或“SoC”装置。

发明内容

根据本公开的至少一个实例，一种用于转换故障测试的集成电路包括：同步电路，其包含第一组移位寄存器，所述第一组移位寄存器经耦合以接收扫描启用信号并基于所述扫描启用信号提供同步信号；时钟泄漏器电路，其耦合到所述同步电路并包含第二组移位寄存器，所述第二组移位寄存器经耦合以基于所述同步信号接收第一时钟信号并提供包含一组脉冲的第二时钟信号；以及多路复用器(MUX)，其包含经耦合以接收移位时钟的第一输入、经耦合到所述时钟泄漏器电路以接收所述第二时钟信号的第二输入及经配置以提供包含第二组脉冲的输出时钟信号的输出。

根据本公开的至少一个实例，一种由集成电路实施的方法包括：由同步电路接收扫描启用信号；由所述同步电路基于所述扫描启用信号提供同步信号；由时钟泄漏器电路基于所述同步信号接收第一时钟信号；由所述时钟泄漏器电路提供包含一组脉冲的第二时钟信号；由多路复用器(MUX)在所述MUX的第一输入处接收移位时钟及在所述MUX的第二输入处接收第二时钟信号；以及由所述MUX在所述MUX的输出处提供包含第二组脉冲的输出时钟信号。

附图说明

图1是根据各种实例的集成电路的框图。

图2是展示根据各种实例的集成电路的操作的波形图。

图3是根据各种实例的用于在集成电路中产生时钟脉冲的方法的流程图。

图4是根据各种实例的计算装置的框图。

具体实施方式

在DSM工艺中，如高阻抗金属、高阻抗短路及串扰的缺陷可能无法通过传统的固定故障测试检测到，且可能在测试期间仅经由全速测试显示为定时故障。全速测试包含转换故障测试及路径延迟故障测试。在转换故障测试期间，操作模式(例如，初始化循环、启动循环及/或捕获循环等)可基于扫描启用信号的状态(例如，状态‘0’或状态‘1’)。全速扫描启用信号控制操作模式(例如，初始化/移位循环/阶段、启动阶段及/或捕获阶段等)。上述全速测试两者都通过在移位期间在比在启动及捕获阶段期间施加的功能时钟频率慢的时钟频率下以缓慢的速度将输入测试模式扫描到数字逻辑电路的移位寄存器中来测试所述输入测试模式。在移位阶段期间扫描测试模式之后，在启动及捕获阶段以全速施加时钟脉冲。一个时钟脉冲启动转换定时操作，且第二时钟脉冲对相应路径的输出转换的捕获进行时控。捕获的结果可通常在缓慢的速度下在另一移位阶段扫描出来，并与预期响应或经编程值进行比较。

通常，时钟整形器电路(例如时钟泄漏器电路)是提供时钟脉冲或一组时钟脉冲(例如，在测试操作中)的逻辑电路。在测试操作期间，这些时钟脉冲针对集成被测电路(例如，SoC中的一组触发器)的转换故障测试或固定故障测试是有用的。在一些实例中，时钟整形器电路用于在固定故障测试期间提供单个时钟脉冲或在转换故障测试期间提供一组时钟脉冲。在实例中，针对全速转换故障测试，逻辑电路将时钟脉冲提供到具有集成被测电路(CUT)的功能时钟频率的CUT。在实例中，逻辑电路可与集成CUT一起实施在SoC中。进一步来说，在移位阶段中，时钟整形器电路接收也提供到集成CUT的逻辑高扫描启用信号。在启动及捕获阶段，扫描启用信号转换到逻辑低，以使时钟整形器电路将一组时钟脉冲提供到集成CUT，以便对集成CUT执行转换故障测试。

在集成CUT的全速转换故障测试中，自动测试装备(ATE)(例如，测试器)在移位阶段中将包含经编程数据向量/扫描向量(例如，由‘1’及‘0’位组成的数据流)的测试模式加载到集成CUT中。ATE可以响应于将移位时钟频率提供到集成CUT而以缓慢的速度将每一数据位加载到集成CUT中。如本文所使用的，‘缓慢的速度’指示以比提供到集成CUT的时钟信号(例如，来自锁相环(PLL)时钟)的功能时钟频率更低的频率操作的时钟信号，且所述时钟信号对应于集成CUT的操作频率。在移位阶段，ATE还将逻辑高(例如，逻辑1)扫描启用信号施加到时钟整形器电路及集成CUT。一旦测试模式被加载到集成CUT中，扫描启用信号转换到逻辑低信号并开始启动及捕获阶段。在实例中，在启动及捕获阶段中，时钟整形器电路将一组时钟脉冲提供到集成CUT以由ATE进行转换故障测试。

在集成CUT的全速转换故障测试中，时钟整形器电路的逻辑电路在集成CUT的功能时钟频率下操作，同时将时钟脉冲提供到集成CUT，例如在PLL时钟的时钟频率下的时钟脉冲。进一步来说，响应于ATE将扫描启用信号提供到集成CUT，时钟整形器电路在启动及捕获阶段期间将时钟脉冲提供到集成CUT。因此，为了在扫描启用信号被施加到集成CUT之后全速(例如，在集成CUT的功能时钟频率下)提供时钟脉冲，将最小的等待循环插入到时钟整形器电路中，其在将时钟脉冲施加到集成CUT之前将扫描启用信号施加到集成CUT。如果扫描启用信号在时钟脉冲被提供到集成CUT之前或与之大约同时被提供到集成CUT，那么ATE可能无法执行集成CUT的转换故障测试。

通常，定时路径中的最小等待循环在扫描启用信号到达集成CUT的时间与时钟脉冲施加到集成CUT的时间之间提供延迟。可通过在集成CUT的时钟频率下操作的逻辑电路来实施用于全速转换延迟故障测试的最小等待循环。在实例中，最小等待循环由时钟整形器电路中的脉冲产生器(例如，有限状态机(FSM)或来自PLL的时钟循环)实施。这些FSM或PLL电路在时钟整形器电路的定时路径中插入定时延迟，用于在扫描启用信号到达集成CUT之后提供时钟脉冲(例如，时钟脉冲定时路径)。定时延迟将时钟整形器电路基于触发信号起始产生时钟脉冲的时间延迟到晚于扫描启用被施加到集成CUT的时间。在实例中，触发信号可为来自ATE的扫描启用信号。如本文所使用的，时钟脉冲定时路径是输入与输出之间的路径，其具有最大延迟以使时钟整形器电路将时钟脉冲提供到集成CUT，且其不需要比可用时钟循环相更多的时间来提供时钟脉冲。然而，具有FSM或PLL电路的时钟整形器电路在时钟脉冲定时路径中添加额外的逻辑深度。如本文所使用的，逻辑深度是从ATE接收扫描启用信号作为触发信号的时钟脉冲定时路径中的逻辑门的和，所述触发信号使时钟整形器电路将时钟脉冲提供到集成CUT。在具有45纳米(nm)CMOS技术(例如，DSM CMOS技术)的集成CUT中，操作频率通常在约1.5GHz到约2.0GHz的范围内。具有FSM或PLL的时钟整形器电路通常能够为以高达约1.2GHz操作的集成CUT的全速测试提供时钟脉冲。然而，为了在约1.5GHz到约2.0GHz的频率范围内执行集成CUT的全速测试，可使用在这些较高频率下操作的逻辑门。在实例中，在时钟脉冲定时路径中，每一逻辑门相对于传播信号可具有大约100皮秒(ps)的经编程延迟。然而，时钟整形器电路可能必须在启动及捕获阶段中提供具有不超过约500ps的经编程延迟的时钟脉冲(例如，对于在约2GHz下操作的集成CUT)。用于在这些较高频率下进行全速测试的基于FSM或PLL的至少一些时钟整形器电路在时钟脉冲定时路径中添加额外的等待循环，导致时钟脉冲定时路径中的逻辑深度超过5(且从而导致经编程延迟超过500ps)。进一步来说，具有FSM或PLL的整形器电路的时钟在约1.5GHz到约2GHz的较高频率下的逻辑深度可能不能够使扫描启用信号与时钟脉冲同步，这可能阻碍在约1.5GHz到约2.0GHz的频率范围内的集成CUT的全速转换故障测试。

本文公开为集成CUT的全速转换故障测试提供时钟脉冲的时钟整形器电路的实例。在实例中，时钟整形器电路可提供两个时钟脉冲或多个时钟脉冲以用于转换延迟故障测试，或提供单个时钟脉冲用于集成CUT的其它故障测试。时钟整形器电路包含在约1.5GHz到约2GHz范围内的功能时钟频率(例如集成CUT的功能时钟)下操作的逻辑电路。在实例中，时钟整形器电路从处于移位阶段的ATE接收逻辑高扫描启用信号，其可用于将测试向量加载(扫描进)到集成CUT中，将时钟配置向量加载到时钟整形器电路中，及将同步扫描启用信号提供到集成CUT。一旦加载测试向量，扫描启用信号就转换到逻辑低，其开始转换故障测试的启动及捕获阶段。在实例中，扫描启用信号可将其输出转换到逻辑低信号，所述逻辑低信号可用于在启动及捕获阶段中触发时钟整形器电路，以在集成CUT的功能时钟频率下将一组时钟脉冲提供到集成CUT。在实例中，同步电路包含在时钟脉冲定时路径中具有可不超过2的逻辑深度的逻辑电路。在实例中，时钟整形器电路在启动及捕获阶段提供若干等待循环，使得在启动及捕获阶段中将一组时钟脉冲提供到集成CUT之前，在移位阶段中将同步扫描启用信号提供到集成CUT。

图1是根据各种实例的用于提供时钟脉冲的时钟整形器电路100(例如，逻辑电路)的框图。在实例中，时钟整形器电路100可在测试操作中提供施加到集成CUT的两个时钟脉冲。时钟脉冲可对应于集成CUT的功能时钟频率。虽然本文所描述的时钟整形器电路100对于产生施加到集成CUT的两个时钟脉冲是有用的，但在各种实例中，时钟整形器电路100可提供任意数目的时钟脉冲以执行集成CUT的测试。在各种实例中，时钟整形器电路100经实施为独立装置(例如，在其自身的衬底上实施，封围在其自身芯片封装内等)，或使用集成CUT及SoC中的其它电子装置来实施。在实例中，时钟整形器电路100从自外部测试器103(例如，ATE)施加到时钟整形器电路100的信号提供用于在大约1.5GHz到大约2GHz的频率范围内操作的集成CUT的全速转换故障测试的两个时钟脉冲。

如图1中所展示，时钟整形器电路100包含同步电路104、集成时钟门控(ICG)电路106、时钟泄漏器电路108、AND门110、整形ICG电路112、多路复用器(MUX)114、AND门116、MUX118以及反相器120、122、124及150。在一些实例中，同步电路104、ICG电路106、时钟泄漏器电路108、AND门110、整形ICG电路112、MUX 114、AND门116、MUX 118以及反相器120到124及150通过导线、印刷电路板上的金属迹线、硅衬底上的金属布线或任何其它合适形式的导电耦合而电耦合在一起。在实例中，时钟整形器电路100可从外部测试器103(例如，ATE)接收信号，所述外部测试器可耦合到时钟整形器电路100，以提供施加到集成CUT(例如集成CUT102)的两个时钟脉冲。在一些实例中，来自外部测试器103的信号可包含具有移位频率的移位时钟信号(SHIFT_CLK)、具有大于移位频率且对应于集成CUT的操作频率的功能时钟频率的时钟信号(PLL_CLK)、时钟脉冲配置向量(CONF_VECTORS)、扫描启用信号(SCAN_EN)，及可由时钟整形器电路100经由从外部测试器103到时钟整形器电路100的独立耦合接收的转换故障测试启用信号(TFT_EN)。

如图1中所展示，同步电路104可耦合到反相器120、122及124以及MUX 118。在实例中，同步电路104包含移位寄存器126、128、130及132(其在本文中可被称为移位寄存器1到M)，其经布置为触发器的级联。在实例中，虽然同步电路104经展示具有移位寄存器1到M，但可实施额外的移位寄存器。在实例中，移位寄存器126、128、130及132可为D触发器。然而，其它类型的触发器可能是合适的，例如S-R或J-K型触发器。在实例中，移位寄存器126到132的相应移位寄存器的每一输出节点(例如，Q节点)耦合到移位寄存器128到132的紧邻下游移位寄存器的输入节点(例如，D节点)。在实例中，移位寄存器126的输出节点耦合到移位寄存器128的输入节点，移位寄存器128的输出节点耦合到移位寄存器130的输入节点，且移位寄存器130的输出节点耦合到移位寄存器132的输入节点。虽然同步电路104经展示具有移位寄存器126到132，但在一些实例中，可包含类似于移位寄存器126到132的额外的移位寄存器。如下面进一步解释的，移位寄存器126到132经耦合，使得同步电路104中的最后一个移位寄存器(例如，移位寄存器132)的输出提供信号SCAN_EN_SYNC[M]，所述信号基于由测试器103提供的SCAN_EN并延迟数目等于移位寄存器126到132的数目的PLL_CLK的循环。此信号SCAN_EN_SYNC[M]可用于控制施加到时钟泄漏器电路108的时钟(LKR_SHIFT_CLK)。

一系列移位寄存器126到132中的第一移位寄存器126的输出也耦合到MUX 118的输入以提供信号SCAN_EN_SYNC[0]，所述信号基于由测试器103提供并延迟PLL_CLK的循环的SCAN_EN。在实例中，MUX 118可经实施为具有高侧输入节点(例如，输入‘1’)、低侧输入节点(例如，输入‘0’)、选择输入节点及输出节点的2对1多路复用器。在实例中，低侧输入节点处的逻辑值将响应于选择输入节点保持逻辑低(例如，逻辑0)而反映在输出节点处。在实例中，高侧输入节点处的逻辑值将响应于选择输入节点保持逻辑高(例如，逻辑1)而反映在输出节点处。在实例中，移位寄存器126的输出节点耦合到反相器122及124，以及MUX 118的高侧输入节点。移位寄存器132的输出节点耦合到反相器120的输入节点。在实例中，移位寄存器126到132中的每一者从PLL或耦合到外部测试器103的另一时钟电路(未展示)接收PLL_CLK。在实例中，PLL_CLK具有与集成CUT的功能时钟频率相同的频率。在实例中，PLL_CLK经配置以驱动同步电路104中的移位寄存器126到132。在实例中，SCAN_EN经由扫描启用信号线施加到移位寄存器126，到MUX 118的低侧输入节点，并经由反相器150到AND门116。

在实例中，每一移位寄存器126到132将经编程延迟插入时钟脉冲定时路径，使得从相应的移位寄存器126到132提供的输出信号满足用于在启动及捕获阶段产生两个时钟脉冲的定时要求。在实例中，基于定时要求，在移位阶段将SCAN_EN施加到时钟整形器电路100，以起始在启动及捕获阶段期间提供两个时钟脉冲。进一步来说，在实例中，在将两个时钟脉冲提供到集成CUT 102之前，时钟整形器电路100将同步扫描启用信号HS_SCAN_EN提供到集成CUT 102。在实例中，从同步电路104到时钟泄漏器电路108的时钟脉冲定时路径包含包括移位寄存器126及反相器124的逻辑门中的经编程延迟，或包括移位寄存器132及反相器120的其它逻辑门中的经编程延迟。

在实例中，移位寄存器126响应于在移位寄存器126的输入节点处施加的SCAN_EN而将经编程延迟添加到来自移位寄存器126的输出信号。在实例中，逻辑高SCAN_EN起始在移位阶段期间将CONF_VECTORS加载/移位到时钟整形器电路100中。在另一实例中，移位寄存器128到132将额外的经编程延迟添加到从相应的移位寄存器提供到邻近及下游移位寄存器128到132的输出信号。在实例中，移位寄存器126到132中的每一者提供代替包含FSM或PLL的其它解决方案的经编程延迟来在启动及捕获阶段期间提供定时要求，从而增加时钟脉冲定时路径的逻辑深度。

在实例中，时钟泄漏器电路108包含移位寄存器134、136、138及140(本文可被称为移位寄存器1到N)，其经布置为并行输入、串行输出移位寄存器的级联。在实例中，虽然时钟泄漏器电路108经展示具有移位寄存器1到N，但可包含额外的移位寄存器。在实例中，移位寄存器134、136、138及140可经实施为D触发器。然而，可包含其它类型的触发器，例如S-R触发器、J-K触发器或D、S-R与J-K触发器的组合。在实例中，移位寄存器134到140的每一输入节点(例如，D节点)耦合到MUX 142到148的相应MUX的输出节点，且移位寄存器134到140的每一输出节点(例如，Q节点)耦合到下游移位寄存器的邻近MUX的输入节点。在一些实例中，移位寄存器134的输入节点耦合到MUX 142的输出节点，且移位寄存器134的输出节点耦合到MUX 144的低侧输入节点，移位移位器136的输入节点耦合到MUX 144的输出节点，且移位寄存器136的输出节点耦合到MUX 146的低侧输入节点，且移位寄存器138的输入节点耦合到MUX 146的输出节点，且移位寄存器138的输出节点耦合到MUX 148的低侧输入节点。在实例中，移位寄存器140的输入节点耦合到MUX 148的输出节点，且移位寄存器140的输出节点耦合到AND门110。在实例中，MUX 142到148可经实施为大体上类似于具有高侧输入节点(例如，输入‘D1’)、低侧输入节点(例如，输入‘D0’)、选择输入节点(例如，选择‘S0’)及输出节点的MUX 118的2对1多路复用器。

在实例中，MUX 142到148的高侧输入节点耦合到数据线，以接收作为‘1’或‘0’数据位的CONF_VECTORS。在实例中，CONF_VECTORS包含具有‘1’及‘0’的经编程数据位序列，其中两个连续的‘1’位(例如，具有前导零及尾随零的两个连续逻辑高位序列可为‘001100’)可提供响应于CONF_VECTOR的两个时钟脉冲，其从时钟泄漏器电路108移出到整形ICG电路112中。在实例中，CONF_VECTORS的前导零将经编程延迟提供到时钟泄漏器电路108在启动及捕获阶段期间移出连续的‘1’位。尾随零可指示用于提供时钟脉冲的操作的结束。在实例中，可基于根据CONF_VECTORS加载到移位寄存器134到140中的经编程连续‘1’位的数目来提供其它时钟脉冲(例如，一个时钟脉冲、三个时钟脉冲或任意数目的时钟脉冲)。在其中时钟整形器电路100提供三个时钟脉冲的实例中，在CONF_VECTORS中的一组前导零之后包含三个连续的‘1’数据位的数据向量可被加载到时钟泄漏器电路108中。在实例中，CONF_VECTORS可响应于被加载到MUX 142到148中并基于施加到MUX 142到148的时钟信号被移出而提供两个时钟脉冲。

在实例中，MUX 142到148可基于如在MUX 142到148的时钟输入处接收的输出时钟脉冲(LKR_SHIFT_CLK)将CONF_VECTORS提供到移位寄存器134到140中的每一者中。在实例中，移位寄存器134到140中的每一者耦合到ICG电路106的输出节点，并从ICG电路106接收LKR_SHIFT_CLK。LKR_SHIFT_CLK驱动时钟泄漏器电路108中的移位寄存器以将CONF_VECTORS加载到时钟泄漏器108中，并基于经编程数据位序列从时钟整形器电路100提供两个脉冲(例如，LKR_CLK_OUT)。

在实例中，ICG电路106在输入节点处接收PLL_CLK，并在启用节点处从反相器120的输出接收启用信号。在实例中，PLL_CLK经配置以驱动时钟泄漏器电路108中的移位寄存器134到140，使得来自PLL_CLK的时钟脉冲响应于在时钟泄漏器电路108处被解除断言的时钟门控信号而通过移位寄存器134到140连续地移位CONF_VECTORS。在实例中，ICG电路106使用逻辑低启用信号进行时钟门控(例如，时钟门控信号被断言)(例如，使用逻辑低信号关断ICG电路106)，使得在ICG电路106的输出节点处不提供LKR_SHIFT_CLK(例如，ICG电路106是时钟门控的)。时钟门控ICG电路106防止LKR_SHIFT_CLK被施加到移位寄存器134到140的时钟节点，并防止通过移位寄存器134到140连续地移位数据位。在实例中，ICG电路106可使用逻辑高启用信号去门控以起始两个时钟脉冲的产生。在实例中，将逻辑高启用信号施加到ICG电路106的启用节点去门控ICG电路106(例如，使用逻辑高信号接通ICG电路106)并使LKR_SHIFT_CLK传播到ICG电路106的输出节点。

在实例中，AND门110的第一输入经由反相器124耦合到移位寄存器126的输出节点，AND门110的第二输入耦合到移位寄存器140的输出节点，且AND门110的第三输入耦合到转换故障测试信号线以接收转换故障测试启用信号(TFT_EN)。在实例中，AND门116的第一输入经由反相器150耦合到扫描启用信号线，并接收SCAN_EN的反相输出。在实例中，AND门116的第二输入耦合到转换故障测试信号线以接收TFT_EN。在实例中，TFT_EN在移位阶段期间以及启动及捕获阶段期间保持高位，且在集成CUT102的全速转换故障测试期间不改变其状态。在实例中，TFT_EN在另一种测试模式(例如固定故障测试)下保持低位。在实例中，整形ICG电路112在第一输入节点处耦合到AND门110的输出以接收启用信号(LKR_SHAPE_EN)，并在第二输入节点处耦合到时钟电路以接收PLL_CLK。整形ICG电路112的输出耦合到MUX114的高侧输入节点。MUX 114的低侧输入节点耦合到信号线以接收SHIFT_CLK，且MUX 114的输出节点耦合到集成CUT 102。在实例中，MUX 114可经实施为大体上类似于具有高侧输入节点(例如，输入‘D1’)、低侧输入节点(例如，输入‘D0’)、选择输入节点(例如，选择‘S0’)及输出节点的MUX 118的2对1多路复用器。在实例中，SHIFT_CLK是一个“慢”时钟(例如，具有低于PLL_CLK的频率的时钟频率)。在实例中，SHIFT_CLK经配置以在移位阶段期间将CONF_VECTORS移位到时钟泄漏器电路108中。在实例中，MUX 118的高侧输入节点耦合到同步电路104的移位寄存器126的输出节点，MUX 118的低侧输入节点耦合到扫描启用信号线以接收SCAN_EN，且MUX 118的输出耦合到集成CUT102。

在实例操作中，时钟整形器电路100可接收SCAN_EN。在其中SCAN_EN为高的移位阶段期间，MUX 114将SHIFT_CLK作为LKR_CLK_OUT提供到集成CUT 102，用于将测试模式加载(扫描)到集成CUT 102的锁存器中。一旦测试模式被加载到集成CUT 102中，SCAN_EN信号就会转换并开始例如转换故障测试的启动及捕获阶段。在实例中，SCAN_EN可将其输出状态从高状态(例如，逻辑高)转换到低状态(例如，逻辑低)以触发时钟泄漏器电路108提供一组功能频率时钟脉冲作为LKR_CLK_OUT。时钟整形器电路100在同步扫描启用信号(HS_SCAN_EN))在移位阶段中被提供到集成CUT102之后，在启动及捕获阶段提供时钟脉冲。在实例中，时钟脉冲对于外部测试器执行集成CUT的转换故障测试是有用的。在实例中，在转换故障测试模式下，逻辑高TFT_EN在移位阶段期间施加到AND门110，并在转换故障测试期间保持逻辑高。在实例中，到AND门110的其它输入在启动及捕获阶段中处于逻辑高状态。到AND门110的逻辑高输入使AND门110将逻辑高信号提供到整形ICG电路112，这触发整形ICG电路112在整形ICG电路112处的逻辑高启用信号LKR_SHAPE_EN的持续时间期间响应于PLL_CLK而以两个时钟脉冲提供LKR_CLK_OUT。在实例中，针对基于不可用于测试集成CUT 102的两个时钟脉冲的集成CUT 102的固定故障测试，TFT_EN保持逻辑低，且SCAN_EN保持逻辑高，其被反相器150反相以将逻辑低信号提供到AND门116的输入。AND门116的输出节点耦合到MUX 114。在实例中，响应于SCAN_EN保持逻辑高，AND门116将逻辑低信号提供到MUX 114。在实例中，到MUX 114的逻辑低信号使PLL_CLK被旁通，而SHIFT_CLK被传播到集成CUT 102。本文所公开的时钟整形器电路100经配置以基于所接收的扫描启用信号在同步电路中提供最小数目的等待循环，使得在将同步扫描启用信号提供到集成CUT 102之前将两个时钟脉冲提供到集成CUT。在实例中，本文所公开的时钟整形器电路100在不超过逻辑深度2的时钟脉冲定时路径中包含逻辑门，并提供可用于在约1.5GHz到约2GHz的频率范围内的集成CUT102的全速转换故障测试的两个时钟脉冲。

图2是展示根据各种实例的图1的时钟整形器电路100的测试操作的波形图200。在实例中，测试操作包含移位阶段202，其中根据扫描时钟LKR_SHIFT_CLK将一组测试向量移位到集成CUT 102的移位寄存器中，并由时钟整形器电路100将其作为一组时钟脉冲LKR_CLK_OUT提供到集成CUT 102。在实例中，测试操作可包含将时钟配置向量CONF_VECTORS加载到时钟整形器电路100的时钟泄漏器电路108中。测试操作进一步包含启动及捕获阶段204，其中由时钟整形器电路100经由LKR_CLK_OUT并基于SCAN_EN的转换来提供由CONF_VECTORS指定的一组时钟脉冲206。在实例中，外部ATE(例如，图1中的测试器103)可将信号提供到时钟整形器电路100，以实施本文所描述的时钟整形器电路100的测试操作。

继续参考图1，在移位阶段202中，SCAN_EN保持逻辑高，并被施加到时钟泄漏器电路108，以将一组测试向量移位到集成CUT 102中，并将CONF_VECTORS加载到时钟泄漏器电路108中。在实例中，CONF_VECTORS被施加到时钟泄漏器电路108，且PLL_CLK被施加到ICG电路106。在移位阶段202期间，将来自SHIFT_CLK的低频脉冲施加到MUX 114的低侧输入节点。在实例中，逻辑高SCAN_EN被反相器150反相，这使MUX 114基于MUX 114的选择输入节点处的逻辑低信号提供SHIFT_CLK。在实例中，响应于SCAN_EN被施加到同步电路108，CONF_VECTORS被移位到时钟泄漏器电路108的MUX 142到148中。在实例中，SCAN_EN是逻辑高信号，且TFT_EN是逻辑高信号。在实例中，逻辑高SCAN_EN被施加到移位寄存器126的输入节点及MUX 118的低侧输入节点。进一步来说，PLL_CLK被施加到寄存器126到132及ICG电路106。在实例中，PLL_CLK被施加到移位寄存器126到132的时钟输入及ICG电路106的输入节点。

在实例中，将逻辑高SCAN_EN施加到移位寄存器126产生输出信号(SCAN_EN_SYNC[0])，所述输出信号是响应于PLL_CLK被施加到移位寄存器126的时钟输入的移位寄存器126的输出节点处的逻辑高信号。在移位阶段202中，将SCAN_EN_SYNC[0]施加到反相器122及124的输入以及MUX 118的高侧输入节点，且TFT_EN保持高。在实例中，TFT_EN被施加到MUX 118的选择输入节点。逻辑高TFT_EN使MUX 118的高侧输入节点处的SCAN_EN_SYNC[0]作为同步扫描启用信号HS_SCAN_EN从MUX 118的输出节点提供。在实例中，基于经配置到同步电路104及时钟泄漏器电路108中的经编程延迟，在启动及捕获阶段204中被施加到时钟整形器电路100的SCAN_EN提供从MUX 114提供的两个时钟脉冲LKR_CLK_OUT 206之前，在移位阶段202中将HS_SCAN_EN提供到集成CUT 102。

在实例中，在移位阶段202中，反相器122及124将逻辑高SCAN_EN_SYNC[0]反相为逻辑低信号。逻辑低信号被施加到MUX 142到148的选择输入节点及AND门110。将来自反相器122的逻辑低信号施加到MUX 142到148使CONF_VECTORS被加载到移位寄存器134到140中。移位寄存器134到140中的数据位直到LKR_SHIFT_CLK被施加到移位寄存器134到130的每一时钟输入才被移位到移位寄存器134到140中。随着逻辑低信号被施加到ICG电路106的启用节点，ICG电路106被门控为OFF，且LKR_SHIFT_CLK不作为时钟信号被施加到移位寄存器134到140，这防止移位寄存器134到140的输入节点处的CONF_VECTORS从移位寄存器134连续地移位到移位寄存器140，且然后被移位到AND门110。

在实例中，SCAN_EN_SYNC[0]是第一移位寄存器126的输出节点处的输出信号，其在PLL_CLK的每一时钟脉冲期间传播通过移位寄存器128到132。SCAN_EN为逻辑高使每一移位寄存器126到132在其相应的输出节点处输出逻辑高信号，其中移位寄存器132在移位寄存器132(例如，第M个移位寄存器)的输出节点处提供逻辑高信号SCAN_EN_SYNC[M]。在实例中，SCAN_EN_SYNC[M]是启动由时钟泄漏器电路108产生两个时钟脉冲的触发信号。

在实例中，移位寄存器128的输入节点处的逻辑高信号基于从PLL_CLK接收到时钟循环传播通过移位寄存器128到132。由移位寄存器128到132提供的每一输入逻辑高信号由同步电路104中的移位寄存器128到132的相应移位寄存器延迟经编程延迟。移位寄存器126将一个经编程延迟插入到在移位寄存器126的输出节点处的逻辑高SCAN_EN_SYNC[0]，SCAN_EN_SYNC[0]被施加到MUX 118。进一步来说，移位寄存器128到132可将三个额外的经编程延迟添加到在移位寄存器132的输出节点处提供的逻辑高SCAN_EN_SYNC[M]。逻辑高SCAN_EN_SYNC[M]被反相器120反相，这使ICG电路106被门控为OFF，并防止ICG电路106提供LKR_SHIFT_CLK。

在实例中，在启动及捕获阶段204期间，SCAN_EN从高状态(例如，逻辑高)转换到低状态(例如，逻辑低)。在实例中，在移位寄存器126的输入节点处施加逻辑低信号，其使在移位寄存器126的输出节点处的SCAN_EN_SYNC[0]在PLL_CLK的上升边缘期间从逻辑高转换到逻辑低。在PLL_CLK的第一循环(例如，上升边缘)之后，移位寄存器126输出逻辑低SCAN_EN_SYNC[0]，其被施加到反相器122的输入。反相器122及124将逻辑低SCAN_EN_SYNC[0]反相为逻辑高信号。来自反相器122的逻辑高信号作为启用信号被施加到MUX 142到148的选择输入节点，以从移位寄存器134到138移出数据位。来自反相器124的逻辑高信号被施加到AND门110。在移位寄存器126的输出节点处的逻辑低SCAN_EN_SYNC[0]基于PLL_CLK的每一上升边缘传播通过移位寄存器128到132。在实例中，在PLL_CLK的第四循环之后，移位寄存器132的输出节点提供逻辑低SCAN_EN_SYNC[M]。由相应的移位寄存器128到132提供的每一逻辑低信号在同步电路104中被延迟经编程延迟。逻辑低SCAN_EN_SYNC[0]被反相器120反相为逻辑高启用信号，并作为去门控信号被施加到ICG电路106的启用节点。在实例中，ICG电路106处的去门控信号触发时钟泄漏器电路108将CONF_VECTORS移位到时钟泄漏器电路108中的下一个移位寄存器，以响应于提供到移位寄存器134到140的LKR_SHIFT_CLK而提供用于转换故障测试的两个时钟脉冲。

在实例中，将去门控信号(例如，逻辑高信号)施加到ICG电路106的启用节点使ICG电路106提供LKR_SHIFT_CLK。LKR_SHIFT_CLK是来自PLL_CLK的时钟脉冲。在实例中，用于将去门控信号施加到ICG电路106的启用节点的定时要求可包含对传播通过移位寄存器126到132的信号的经编程延迟。在实例中，反相器120及ICG电路106可将进一步传播延迟添加到施加到ICG电路106的去门控信号。在实例中，被施加到时钟泄漏器电路108以提供LKR_CLK_OUT 206的LKR_SHIFT_CLK基于移位寄存器128到132的每一延迟被延迟经编程延迟。

在实例中，将LKR_SHIFT_CLK施加到移位寄存器134到140的时钟节点。LKR_SHIFT_CLK的每一上升边缘使移位寄存器134到140的输入节点处的CONF_VECTORS(例如，数据位‘1’或‘0’)从移位寄存器134连续地移位到移位寄存器的下游的邻近移位寄存器并移出移位寄存器140。CONF_VECTORS可从时钟泄漏器电路108移出到AND门110的第一输入节点中。在实例中，AND门110的其它输入节点可接收来自反相器124的输出的逻辑高信号及逻辑高TFT_EN。在实例中，基于由时钟泄漏器电路108提供的连续逻辑高CONF_VECTORS且当AND门110的其它输入是逻辑高时，在整形ICG电路112的启用节点处提供逻辑高启用信号LKR_SHAPE_EN，其去门控整形ICG电路112，并在逻辑高LKR_SHAPE_EN的持续时间内使PLL_CLK传播到MUX 114的高侧输入节点。在实例中，CONF_VECTORS中的两个连续逻辑高数据位使LKR_SHAPE_EN在PLL_CLK的两个时钟循环内为逻辑高，并将两个逻辑高信号提供到MUX 114的高侧输入节点。

在实例中，AND门116的输入接收SCAN_EN的反相输出并接收TFT_EN。在启动及捕获阶段，SCAN_EN保持低，而TFT_EN保持高，这使逻辑高信号从AND门116被提供到MUX 114的选择输入节点。在实例中，响应于MUX 114的选择输入节点处于逻辑高，MUX 114的高侧输入节点处的PLL_CLK在MUX 114的高侧输入节点处的逻辑高LKR_SHAPE_EN的持续时间内反映在MUX 114的输出节点上。在实例中，响应于连续的逻辑‘1’CONF_VECTORS被移出时钟泄漏器电路108，在整形ICG电路112的启用节点处提供逻辑高LKR_SHAPE_EN，并使MUX 114响应于MUX 114的选择输入节点处于逻辑高而从MUX 114高侧输入节点提供PLL_CLK的两个时钟脉冲。在实例中，在PLL_CLK的两个时钟循环内LKR_SHAPE_EN为逻辑高，这使MUX 114提供LKR_CLK_OUT作为两个时钟脉冲206。在实例中，启动及捕获阶段204之后是另一移位阶段208，由此将额外的CONF_VECTORS加载到时钟整形器电路100中，并基于大体上类似于启动及捕获阶段204的另一启动及捕获阶段提供额外的两个时钟脉冲。本文所公开的时钟整形器电路100经配置以响应于所接收的SCAN_EN而在启动及捕获阶段204中提供最小数目的等待循环，使得在同步扫描启用信号HS_SCAN_EN被提供到集成CUT 102之前，将两个时钟脉冲LKR_CLK_OUT提供到集成CUT 102。在实例中，本文所公开的时钟整形器电路100在不超过逻辑深度2的时钟脉冲定时路径中包含逻辑门，并提供可用于在约1.5GHz到约2GHz的频率范围内的集成CUT 102的全速转换故障测试的两个时钟脉冲。

图3是根据各种实例在集成电路上实施的方法300的流程图。在实例中，方法300实施时钟泄漏器操作以在集成电路中产生一组时钟脉冲。在实例中，集成电路是图1中所展示并描述的时钟整形器电路100。

继续参考图1及2，在步骤302中，将数据向量提供到时钟整形器电路100。在实例中，外部测试器103(例如，自动测试装备)可在移位阶段期间将时钟配置向量(例如，图1中的CONF_VECTORS)提供到时钟整形器电路100中的时钟泄漏器电路108的MUX142到148。

在步骤304中，将逻辑高扫描启用信号施加到时钟整形器电路100。在实例中，逻辑高扫描启用信号SCAN_EN被施加到同步电路104的移位寄存器126，且时钟脉冲PLL_CLK在移位阶段中被施加到移位寄存器126到132的时钟节点。逻辑高SCAN_EN使移位寄存器126在时钟脉冲PLL_CLK上在移位寄存器126的输出节点处提供逻辑高输出信号。在移位寄存器126的输出节点处提供的逻辑高输出信号被反相器122反相为逻辑低输出信号，并提供到MUX142到148的选择输入节点。逻辑低输出信号将CONF_VECTORS加载到时钟泄漏器电路108的移位寄存器134到140中。在实例中，来自移位寄存器126的逻辑高输出信号被提供到MUX118的高侧输入节点。在实例中，移位阶段中的逻辑高TFT_EN使MUX 118的高侧输入节点处的逻辑高输出信号从MUX118的输出节点提供为HS_SCAN_EN。在实例中，在LKR_CLK_OUT在启动及捕获阶段204中提供一组时钟脉冲206之前，将HS_SCAN_EN施加到集成CUT 102。

在步骤306中，在时钟整形器电路100的输入处提供逻辑低扫描启用信号以移位时钟泄漏器电路108中的数据位。在实例中，逻辑低扫描启用信号SCAN_EN被施加到同步电路104的移位寄存器126，且PLL_CLK被施加到移位寄存器126到132的时钟节点。在PLL_CLK的第一循环(例如，上升边缘)之后，移位寄存器126提供逻辑低输出信号，其由反相器122反相为逻辑高信号并提供到MUX 142到148的选择输入节点。来自反相器122的逻辑高信号被提供到MUX 142到148的选择输入节点作为MUX 142到148的门控信号。移位寄存器132基于PLL_CLK的第四循环提供逻辑低输出信号作为逻辑低SCAN_EN_SYNC[M]，并由反相器120反相为逻辑高SCAN_EN_SYNC[M]。逻辑高SCAN_EN_SYNC[M]被提供到ICG电路106的启用节点作为去门控信号。在实例中，响应于来自反相器120的逻辑高SCAN_EN_SYNC[M]被提供到ICG电路106的启用节点，LKR_SHIFT_CLK被施加到移位寄存器134到140的时钟节点。LKR_SHIFT_CLK的每一上升边缘使移位寄存器134到140的输入节点处的CONF_VECTORS(例如，数据位‘1’或‘0’)从移位寄存器134连续地移位到移位寄存器134下游的邻近移位寄存器并移出移位寄存器140。

在步骤308中，将LKR_SHAPE_EN提供到集成时钟产生器(例如，ICG电路112)，以使时钟整形器电路100提供两个时钟脉冲。在实例中，响应于CONF_VECTORS作为连续逻辑高输入被提供到AND门110，在整形ICG电路112的启用节点处提供逻辑高启用信号LKR_SHAPE_EN，其在PLL_CLK的两个时钟循环内去门控整形ICG电路112。在实例中，CONF_VECTORS中的两个连续逻辑高数据位使LKR_SHAPE_EN在PLL_CLK的两个时钟循环内为逻辑高，并将两个逻辑高信号提供到MUX 114的高侧输入节点。在实例中，AND门116的输入接收逻辑高信号。在实例中，到AND门116的输入是基于由反相器150对逻辑低SCAN_EN进行反相的逻辑高信号，且到AND门116的另一输入是逻辑高TFT_EN，其使逻辑高信号从AND门116被提供到MUX114的选择输入节点。在实例中，响应于MUX 114的选择输入节点保持逻辑高，在逻辑高LKR_SHAPE_EN的持续时间内，在MUX 114的输出节点上提供高侧输入节点处的PLL_CLK。在实例中，在PLL_CLK的两个时钟循环内LKR_SHAPE_EN为逻辑高，这使MUX 114提供LKR_CLK_OUT作为一组时钟脉冲206。

图4是根据各种实例的电子系统400的框图。例如，电子系统400是或并入到或耦合到例如汽车的系统或可操作以处理信息的任何类型的电子系统。在一些实例中，电子系统400包含计算装置402，所述计算装置402包含时钟整形器电路404、中央处理单元(CPU)406、电源408、输入输出(I/O)端口410、显示器412、用户接口(UI)414、存储装置416(例如，随机存取存储器(RAM))及联网装置418。

在一些实例中，时钟整形器电路404是图1中描述的时钟整形器电路100，且可经配置以接收时钟信号并扫描启用信号，以提供用于执行集成CUT的转换故障测试的一组时钟脉冲。

在一些实例中，CPU 406是CISC型(复杂指令集计算机)CPU、RISC型(精简指令集计算机)CPU、MCU型(微控制器单元)CPU或数字信号处理器(DSP)。CPU 406包含一或多个处理器核心。一或多个处理器核心经布置以执行用于将一或多个处理器变换成专用机器或改进电子系统400中其它组件的功能以提供经编程输出而无需在一或多个其它处理器核心上执行类似操作的代码。CPU 406包含存储从存储装置416频繁存取的信息的存储器及逻辑。

CPU 406及电源408耦合到I/O端口410。在实例中，I/O端口410提供经配置以从联网装置418接收输入(及/或向联网装置418提供输出)的接口。

在实例中，用户经由用户接口(UI)414控制计算装置402。在实例中，在软件应用程序420的执行期间，用户经由UI 414向计算装置402提供输入，并从计算装置402接收输出。在一些实例中，经由显示器412、指示灯、扬声器、振动等提供输出。输入被接收为音频及/或视频输入(例如，经由语音或图像识别)，以及例如键盘、开关、接近检测器、陀螺仪、加速器等的电及/或机械装置。

在一些实例中，存储装置416是用于存储一或多个软件应用程序420(例如，嵌入式应用程序)的存储器，例如处理器上高速缓存、处理器外高速缓存、RAM、快闪存储器或磁盘存储装置，所述存储器响应于由CPU 406执行一或多个软件应用程序420而执行本文中描述的与计算装置402相关联的功能。

联网装置418可包含能够与计算装置402进行点对点及/或联网通信的任何装置(包含测试装备)。计算装置402通常耦合到外围设备及/或计算装置，包含有形、非暂时性媒体(例如快闪存储器)及/或有线或无线媒体。这些及其它输入及输出装置由外部装置经由无线或有线连接选择性地耦合到计算装置402。存储装置416可由联网装置418存取。CPU406、存储装置416及电源408还任选地耦合到外部电源(未展示)，所述外部电源经配置以从电源(例如电池、太阳能电池、“带电”电源线、感应场、燃料电池、电容器等)接收电力。虽然在图4中未展示，但电源408包含电力产生组件。电力产生组件包含一或多个电力开关。电力开关中的每一者被独立地控制以产生电力，以在各种输入电压下向计算装置402的各种组件供应电力。计算装置402在各种省电模式下操作，其中根据所选择的省电模式及布置在特定功率域内的各种组件，由电力开关供应(及/或关断)个别电压。

贯穿本说明书使用术语“耦合”。所述术语可涵盖实现与本描述一致的功能关系的连接、通信或信号路径。例如，如果装置A提供信号以控制装置B执行动作，那么在第一实例中，装置A耦合到装置B，或在第二实例中，如果中间组件C未实质上改变装置A与装置B之间的功能关系，那么装置A通过中间组件C耦合到装置B，使得装置B经由由装置A提供的控制信号由装置A控制。

“经配置以”执行任务或功能的装置可在制造时由制造商配置(例如，经编程及/或硬接线)以执行所述功能，及/或可在制造后由用户配置(或重配置)以执行功能及/或其它额外或替代功能。配置可通过装置的固件及/或软件编程、通过装置的硬件组件及互连件的构造及/或布局、或其组合。

本文描述为包含某些组件的电路或装置可替代地为适于耦合到那些组件以形成所描述的电路或装置。例如，被描述为包含一或多个半导体元件(例如晶体管)、一或多个无源元件(例如电阻器、电容器及/或电感器)及/或一或多个源(例如电压及/或电流源)的结构可替代地仅包含单个物理装置(例如，半导体裸片及/或集成电路(IC)封装)内的半导体元件，且可适于在例如由终端用户及/或第三方制造时或在制造之后耦合到无源元件及/或源中的至少一些以形成所描述的结构。

虽然某些组件在本文中可被描述为具有特定工艺技术，但这些组件可被交换为其它工艺技术的组件。本文所描述的电路可重配置以包含替换的组件，以提供至少部分类似于组件替换之前可用的功能的功能。除非另有陈述，否则展示为电阻器的组件通常代表串联及/或并联耦合的任何一或多个元件，以提供由所展示的电阻器表示的阻抗量。例如，本文所展示并描述为单个组件的电阻器或电容器可替代地分别是并联耦合在相同节点之间的多个电阻器或电容器。例如，本文所展示并描述为单个组件的电阻器或电容器可替代地分别是串联耦合在与单个电阻器或电容器相同的两个节点之间的多个电阻器或电容器。

Claims (20)

1.一种用于转换故障测试的集成电路，其包括：

同步电路，其包含第一组移位寄存器，所述第一组移位寄存器经耦合以接收扫描启用信号并基于所述扫描启用信号提供同步信号；

时钟泄漏器电路，其耦合到所述同步电路并包含第二组移位寄存器，所述第二组移位寄存器经耦合以基于所述同步信号接收第一时钟信号并提供包含一组脉冲的第二时钟信号；以及

多路复用器MUX，其包含经耦合以接收移位时钟的第一输入、经耦合到所述时钟泄漏器电路以接收所述第二时钟信号的第二输入及经配置以提供包含第二组脉冲的输出时钟信号的输出。

2.根据权利要求1所述的集成电路，其中所述第二组移位寄存器经耦合以基于所述同步信号接收时钟脉冲配置向量，并基于所述第一时钟信号提供所述第二时钟信号。

3.根据权利要求2所述的集成电路，其中所述时钟泄漏器电路包括第一组MUX，所述第一组MUX经耦合以基于所述移位时钟将所述时钟脉冲配置向量提供到所述第二组移位寄存器。

4.根据权利要求1所述的集成电路，其中所述一组脉冲的频率大于所述移位时钟的频率。

5.根据权利要求1所述的集成电路，其进一步包括第二MUX，所述第二MUX包含经耦合以接收所述扫描启用信号的第一输入、经耦合到所述同步电路以从所述第一组移位寄存器中的第一移位寄存器接收单循环延迟扫描启用信号的第二输入及经配置以基于所述单循环延迟扫描启用信号提供同步扫描启用信号的输出。

6.根据权利要求1所述的集成电路，其进一步包括集成时钟产生器ICG电路，所述集成时钟产生器ICG电路耦合到所述时钟泄漏器电路及所述同步电路并经配置以基于所述同步信号提供所述第一时钟信号。

7.根据权利要求6所述的集成电路，其进一步包括第一反相器，所述第一反相器耦合到所述ICG电路以基于所述同步信号将启用信号提供到所述ICG电路。

8.根据权利要求1所述的集成电路，其进一步包括耦合到所述时钟泄漏器电路及所述同步电路的AND门，所述AND门包含经耦合以接收所述第二时钟信号的第一输入、经耦合以接收单循环延迟扫描启用信号的第二输入、经耦合以接收转换故障测试启用信号的第三输入，及经耦合以提供所述第二时钟信号的输出。

9.根据权利要求1所述的集成电路，其进一步包括耦合到所述MUX的整形集成时钟产生器ICG电路，所述ICG电路包含经耦合以接收第三时钟信号的第一输入、经耦合以接收所述第二时钟信号的第二输入，及经耦合以提供所述输出时钟信号的输出。

10.根据权利要求9所述的集成电路，其中所述第三时钟信号的频率大于所述移位时钟的频率。

11.一种由集成电路实施的方法，其包括：

由同步电路接收扫描启用信号；

由所述同步电路基于所述扫描启用信号提供同步信号；

由时钟泄漏器电路基于所述同步信号接收第一时钟信号；

由所述时钟泄漏器电路提供包含一组脉冲的第二时钟信号；

由多路复用器MUX在所述MUX的第一输入处接收移位时钟及在所述MUX的第二输入处接收第二时钟信号；以及

由所述MUX在所述MUX的输出处提供包含第二组脉冲的输出时钟信号。

12.根据权利要求11所述的方法，其进一步包括：

由所述同步电路基于所述同步信号接收时钟脉冲配置向量；及

由所述同步电路基于所述第一时钟信号提供所述第二时钟信号。

13.根据权利要求12所述的方法，其进一步包括由所述时钟泄漏器电路基于所述移位时钟将所述时钟脉冲配置向量提供到所述时钟泄漏器电路。

14.根据权利要求12所述的方法，其中所述一组脉冲的频率大于所述移位时钟的频率。

15.根据权利要求11所述的方法，其进一步包括：

由第二MUX在所述第二MUX的第一输入处接收所述扫描启用信号及在所述第二MUX的第二输入处接收单循环延迟扫描启用信号；及

由所述第二MUX基于所述单循环延迟扫描启用信号在所述第二MUX的输出处提供同步扫描启用信号。

16.根据权利要求11所述的方法，其进一步包括由集成时钟产生器ICG电路基于所述同步信号提供所述第一时钟信号。

17.根据权利要求16所述的方法，其进一步包括由第一反相器基于所述同步信号提供启用信号。

18.根据权利要求11所述的方法，其进一步包括：

由AND门在所述AND门的第一输入处接收所述第二时钟信号、在所述AND门的第二输入处接收单循环延迟扫描启用信号，及在所述AND门的第三输入处接收转换故障测试启用信号；及

由所述AND门在所述AND门的输出处提供所述第二时钟信号。

19.根据权利要求11所述的方法，其进一步包括

由整形集成时钟产生器ICG电路在所述整形ICG的第一输入处接收第三时钟信号，及在所述整形ICG的第二输入处接收所述第二时钟信号；及

由所述整形ICG在所述整形ICG的输出处提供所述输出时钟信号。

20.根据权利要求19所述的方法，其中所述第三时钟信号的频率大于所述移位时钟的频率。

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