JP5231065B2

JP5231065B2 - スキャン用フリップフロップ回路

Info

Publication number: JP5231065B2
Application number: JP2008089302A
Authority: JP
Inventors: 洋治清水; 雅和西堀
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-03-31
Filing date: 2008-03-31
Publication date: 2013-07-10
Anticipated expiration: 2028-03-31
Also published as: JP2009244009A

Description

本発明は、スキャン用フリップフロップ回路に関し、特にスキャン用フリップフロップ回路におけるマスタラッチ部へのデータ取込みに要する時間を短縮するための技術に関する。

半導体集積回路（「ＬＳＩ」という）の試験容易化の手法としては、例えば特許文献１に記載されているように、回路内の各フリップフロップ回路を鎖状に連結してシフトレジスタとしても動作するように設計しておき、試験時にこのシフト機能を利用して外部から各フリップフロップ回路の値を任意に制御・観測できようにする「スキャンパス法」が知られている。このスキャンパス法による試験を可能とするＬＳＩにおいては、当該ＬＳＩ内に複数のスキャン用フリップフロップ回路が設けられ、それら複数のスキャン用フリップフロップ回路の入出力端子が直列に接続されることで上記シフトレジスタが形成されるようになっている。スキャン用フリップフロップ回路は、前段回路からのデータ信号を取込む通常動作機能の他に、試験用のパターン信号であるスキャンイン信号をデータ入力として動作するスキャン動作機能を備えている。具体的には、データ信号又はスキャンイン信号を選択可能なセレクタと、その選択された信号を取込むマスタラッチ部と、そのマスタラッチ部の出力信号を取込んで保持するスレーブラッチ部とを含み、通常動作の場合、上記セレクタによりデータ入力が選択され、スキャン動作の場合には、上記セレクタによりスキャンイン信号が選択されるようになっている。

特開２００４−４８４８０号公報

上記のようにスキャン用フリップフロップ回路は、データ信号又はスキャンイン信号を選択可能なセレクタと、その選択された信号を取込むマスタラッチ部と、そのマスタラッチ部の出力信号を取込んで保持するスレーブラッチ部とを含み、通常動作の場合、上記セレクタによりデータ入力が選択され、スキャン動作の場合には、上記セレクタによりスキャンイン信号が選択されるようになっている。それについて本願発明者が検討したところ、上記マスタラッチ部の前段に配置されたセレクタの存在により、このセレクタを通過する時間分だけ、マスタラッチ部へのデータ取込みに遅れを生じてしまうことが、本願発明者によって見いだされた。

本発明の目的は、スキャン用フリップフロップ回路におけるマスタラッチ部へのデータ取込みに要する時間を短縮するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、スキャン用フリップフロップ回路において、データ信号又はスキャンイン信号をクロック信号に同期して保持可能なマスタラッチと、上記マスタラッチの出力信号を上記クロック信号に同期して保持可能なスレーブラッチとを設ける。このとき、上記マスタラッチは、上記データ信号を取込むための第１取込み部と、上記スキャンイン信号を取込むための第２取込み部と、上記第１取込み部を介して取込まれた上記データ信号、又は上記第２取込み部を介して取込まれた上記スキャンイン信号を上記クロック信号に同期して保持可能なラッチ部とに分割して配置する。このことが、マスタラッチの前段へのセレクタの配置を不要とし、マスタラッチ部へのデータ取込みに要する時間の短縮を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、スキャン用フリップフロップ回路におけるマスタラッチ部へのデータ取込みに要する時間を短縮することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係るスキャン用フリップフロップ回路（１００）は、データ信号（ＤＡＴＡ）又は試験用のスキャンイン信号（ＳＣＡＮ＿ＩＮ）をクロック信号（ＣＬＯＣＫ）に同期して保持可能なマスタラッチ（１３）と、上記マスタラッチの出力信号を上記クロック信号に同期して保持可能なスレーブラッチ（１５）とを含む。このとき、上記マスタラッチ（１３）は、上記データ信号を取込むための第１取込み部（１３Ａ）と、上記スキャンイン信号を取込むための第２取込み部（１３Ｂ）と、上記第１取込み部を介して取込まれた上記データ信号、又は上記第２取込み部を介して取込まれた上記スキャンイン信号を上記クロック信号に同期して保持可能なラッチ部（１３Ｃ）と、に分割して配置する。

上記マスタラッチ（１３）が、第１取込み部（１３Ａ）と、第２取込み部（１３Ｂ）と、ラッチ部（１３Ｃ）とに分割して配置されることにより、データ信号及びスキャンイン信号に対応してそれぞれ専用の取込み部が存在することになるため、マスタラッチ（１３）の前段には、データ信号及びスキャンイン信号を選択するためのセレクタを配置する必要がない。これによって、マスタラッチ部へのデータ取込み経路におけるトランジスタの段数の低減が可能とされ、スキャン用フリップフロップ回路におけるマスタラッチ部へのデータ取込みに要する時間の短縮が達成される。

〔２〕上記〔１〕において、スキャンモードを指示するためのスキャンモードコントロール信号（ＳＭＣ）に応じて、上記第１取込み部（１３Ａ）と上記第２取込み部（１３Ｂ）との動作を制御するための制御回路（１４）を設けることができる。

〔３〕上記〔１〕において、上記データ信号が伝達される第１端子（Ｔ３）を設けることができ、その場合において、上記第１取込み部（１３Ａ）を上記第１端子の近傍に配置することができる。

〔４〕上記〔１〕において、上記データ信号が伝達される第１端子（Ｔ３）と、上記スキャンイン信号が伝達される第２端子（Ｔ４）とを設けることができ、その場合において、上記第１取込み部（１３Ａ）を上記第１端子の近傍に配置し、上記第２取込み部（１３Ｂ）を上記第２端子の近傍に配置することができる。

〔５〕上記〔２〕において、上記第１取込み部（１３Ａ）は、上記クロック信号に同期して上記データ信号を取込むための第１トランスファゲート（２０１）を含んで構成することができ、上記第２取込み部（１３Ｂ）は、上記クロック信号に同期して上記スキャンイン信号を取込むための第２トランスファゲート（２０２）を含んで構成することができる。その場合において、上記制御回路は、スキャンモードを指示するためのスキャンモードコントロール信号に応じて上記第１トランスファゲート及び上記第２トランスファゲートに上記クロック信号を選択的に供給可能なクロック選択回路（１４）を含んで構成することができる。

〔６〕上記〔５〕において、上記クロック選択回路（１４）は、上記スキャンモードコントロール信号に応じて上記第１トランスファゲート（２０１）に上記クロック信号を供給するための第３トランスファゲート（２０５）と、上記スキャンモードコントロール信号に応じて上記第２トランスファゲート（２０２）に上記クロック信号を供給するための第４トランスファゲート（２０９）とを含んで構成することができる。

〔７〕上記〔１〕において、上記第１取込み部は、上記クロック信号に同期して上記データ信号を取込むための第１トランスファゲート（２０１）を含んで構成することができ、上記第２取込み部は、上記クロック信号に同期して上記スキャンイン信号を取込むためのクロックドインバータ（７０４）と、上記クロックドインバータの後段に配置され、スキャンモードを指示するためのスキャンモードコントロール信号に応じて上記クロックドインバータの出力信号を取込むための第２トランスファゲート（２０２）を含んで構成することができる。

〔８〕上記〔７〕において、スキャンモードを指示するためのスキャンモードコントロール信号に応じて上記第１トランスファゲート（２０１）に上記クロック信号を供給可能なクロック選択回路（１４）を設けることができる。

〔９〕上記〔５〕において、上記クロック選択回路（１４）は、上記スキャンモードコントロール信号の論理が反転された信号と上記クロック信号との論理演算を行う第１論理回路（ＬＯＧ１）と、上記スキャンモードコントロール信号と上記クロック信号との論理演算を行う第２論理回路（ＬＯＧ２）とを含んで構成することができる。その場合において、上記第１論理回路の出力信号に基づいて上記第１トランスファゲート（２０１）の動作が制御され、上記第２論理回路の出力信号に基づいて上記第２トランスファゲート（２０２）の動作が制御される。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

図１には、本発明にかかるスキャン用フリップフロップ回路の構成例が示される。

図１に示されるスキャン用フリップフロップ回路１００は、スキャンパス法による試験を可能とするＬＳＩにおいて複数形成されるうちの一つとされ、公知の半導体集積回路製造技術により単結晶シリコン基板などのひとつの半導体基板に形成される。スキャン用フリップフロップ回路１００には、クロック信号ＣＬＯＣＫが伝達される端子Ｔ１、スキャンモードコントロール信号ＳＭＣが伝達される端子Ｔ２、データ信号ＤＡＴＡが伝達される端子Ｔ３、スキャンイン信号ＳＣＡＮ＿ＩＮが伝達される端子Ｔ４、スキャンアウト信号ＳＯを出力するための端子Ｔ１１、データ信号Ｑを出力するための端子Ｔ１２が設けられる。ＬＳＩにおいて、スキャン用フリップフロップ回路１００が複数設けられ、それらが鎖状に連結されることでシフトレジスタとしても動作するようになっている。スキャン用フリップフロップ回路を用いたキャンパス法による試験については、特許文献１に記載記載されているように公知技術であるため、ここでは、それについての詳細な説明を省略する。

スキャン用フリップフロップ回路１００は、特に制限されないが、マスタラッチ１３、クロック選択回路１４、及びスレーブラッチ１５、及びクロック信号ＣＬＯＣＫの論理を反転させるためのインバータ２０３，２０４を含んで成る。マスタラッチ１３は、データ信号又は試験用のスキャンイン信号をクロック信号に同期して保持する機能を有し、第１取込み部１３Ａと、第２取込み部１３Ｂと、ラッチ部１３Ｃとに分割して配置される。第１取込み部１３Ａは、端子Ｔ３に隣接して配置され、この端子Ｔ３を介して伝達されたデータ信号ＤＡＴＡを取込む機能を有する。第２取込み部１３Ｂは、端子Ｔ４に隣接して配置され、この端子Ｔ４を介して伝達されたスキャンイン信号ＳＣＡＮ＿ＩＮを取込む機能を有する。端子Ｔ２には、スキャンモードを指示するためのスキャンモードコントロール信号ＳＭＣが伝達される。クロック選択回路１４は、スキャンモードコントロール信号ＳＭＣに応じて、上記第１取込み部１３Ａと上記第２取込み部１３Ｂとの動作を制御する機能を有する。ラッチ部１３Ｃは、上記第１取込み部１３Ａを介して取込まれた上記データ信号ＤＡＴＡ、又は上記第２取込み部１３Ｂを介して取込まれた上記スキャンイン信号ＳＣＡＮ＿ＩＮを、端子Ｔ１を介して伝達されたクロック信号ＣＬＯＣＫに同期して保持する機能を有する。スレーブラッチ１５は、上記マスタラッチ１３のラッチ部１３Ｃからの出力信号を上記クロック信号ＣＬＯＣＫに同期して保持する機能を有する。スレーブラッチ１５からは、端子Ｔ１１及びＴ１２を介して、それぞれスキャンアウト信号ＳＯ及びデータ信号Ｑが出力される。

図２には、図１に示されるスキャン用フリップフロップ回路１００における各部の詳細な構成例が示される。

上記マスタラッチ１３は、次のように構成される。

上記第１取込み部１３Ａは、ｎチャネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが並列接続されて成るトランスファゲート２０１を含んで成り、上記第２取込み部１３Ｂは、ｎチャネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが並列接続されて成るトランスファゲート２０２を含んで成る。トランスファゲート２０１が導通されることにより、端子Ｔ３のデータ信号ＤＡＴＡがラッチ部１３Ｃに伝達される。同様に、トランスファゲート２０２が導通されることによって端子Ｔ４のスキャンイン信号ＳＣＡＮ＿ＩＮがラッチ部１３Ｃに伝達される。上記ラッチ部１３Ｃは、クロックドインバータ２１２とインバータ２１３とがループ状に結合されて成る。インバータ２０４を介して伝達されたクロック信号ＣＬＯＣＫによってクロックドインバータ２１２が導通されたときに、上記第１取込み部１３Ａ又は上記第２取込み部１３Ｂを介してデータ信号又はスキャンイン信号の取込みが行われ、上記クロック信号ＣＬＯＣＫによってクロックドインバータ２１２が非導通状態とされることでそのときの信号がラッチされる。上記クロック選択回路１４は、上記スキャンモードコントロール信号ＳＭＣがローレベルのとき、上記第１取込み部１３Ａにクロック信号ＣＬＯＣＫを選択的に供給するための第１クロック選択回路１４Ａと、上記スキャンモードコントロール信号ＳＭＣがハイレベルのとき、上記第２取込み部１３Ｂにクロック信号ＣＬＯＣＫを選択的に供給するための第２クロック選択回路１４Ｂとを含む。

上記第１クロック選択回路１４Ａは、ｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが並列接続されて成るトランスファゲート２０５と、インバータ２０１と、ｎチャンネル型ＭＯＳトランジスタ２０７とを含んで成る。スキャンモードコントロール信号ＳＭＣと、その論理を反転するインバータ２０８の出力信号とによって、トランスファゲート２０５を形成するｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが同時にオンオフ制御されるようになっている。上記スキャンモードコントロール信号ＳＭＣがローレベルのとき、トランスファゲート２０５が導通され、インバータ２０３を介して供給されたクロック信号ＣＬＯＣＫがトランスファゲート２０１に供給される。トランスファゲート２０１のｐチャンネル型ＭＯＳトランジスタ側にインバータ２０６が介在されることにより、トランスファゲート２０１を形成するｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが上記クロック信号ＣＬＯＣＫにより同時にオンオフ制御されるようになっている。ｎチャンネル型ＭＯＳトランジスタ２０７は、トランスファゲート２０５とインバータ２０６との接続ノードがフローティング状態になるのを防止するために設けられている。

上記第２クロック選択回路１４Ｂは、ｎチャネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが並列接続されて成るトランスファゲート２０９と、インバータ２０８，２１０と、ｎチャンネル型ＭＯＳトランジスタ２１１とを含んで成る。スキャンモードコントロール信号ＳＭＣと、その論理を反転するインバータ２０８の出力信号とによって、トランスファゲート２０９を形成するｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが同時にオンオフ制御されるようになっている。上記スキャンモードコントロール信号ＳＭＣがハイレベルのとき、トランスファゲート２０９が導通され、インバータ２０３を介して供給されたクロック信号ＣＬＯＣＫがトランスファゲート２０２に供給される。トランスファゲート２０２のｐチャンネル型ＭＯＳトランジスタ側にインバータ２１０が介在されることにより、トランスファゲート２０２を形成するｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが上記クロック信号ＣＬＯＣＫにより同時にオンオフ制御されるようになっている。ｎチャンネル型ＭＯＳトランジスタ２１１は、トランスファゲート２０９とインバータ２１０との接続ノードがフローティング状態になるのを防止するために設けられている。

スレーブラッチ１５は、ｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタとが並列接続されて成るトランスファゲート２１４と、クロックドインバータ２１５、及びインバータ２１６，２１７とを含む。インバータ２０３，２０４を介して伝達されたクロック信号ＣＬＯＣＫによってトランスファゲート２１４の動作が制御される。クロックドインバータ２１５とインバータ２１６とがループ状に結合される。クロックドインバータ２１５は、インバータ２０３を介して伝達されたクロック信号ＣＬＯＣＫによって動作制御される。トランスファゲート２１４を介して伝達された信号は、クロックドインバータ２１５が導通された状態でスレーブラッチ１５内に取り込まれ、クロックドインバータ２１５が非導通状態とされることでスレーブラッチ１５にラッチされる。インバータ２１７を介して端子Ｔ１２へのデータ信号の出力が可能とされる。クロックドインバータ２１５とインバータ２１６との接続ノードから端子Ｔ１１が引き出され、この端子Ｔ１１を介してスキャンアウト信号の出力が可能とされる。

図３には、図１に示されるスキャン用フリップフロップ回路１００の比較対象とされるスキャン用フリップフロップ回路１０１が示される。

図３に示されるスキャン用フリップフロップ回路１０１が、図１に示されるスキャン用フリップフロップ回路１００と大きく異なるのは、マスタラッチ１３の前段にセレクタ１６が配置され、このセレクタ１３により、データ信号ＤＡＴＡとスキャンイン信号ＳＣＡＮ＿ＩＮとが選択的にマスタラッチ１３へ伝達されるようになっている点である。

図４には、図３に示されるスキャン用フリップフロップ回路１０１における各部の構成例が示される。

セレクタ１６は、クロックドインバータ４０３，４０４と、インバータ４０５とを含んで成る。スキャンモードコントロール信号ＳＭＣは、クロックドインバータ４０３には直接入力されるが、クロックドインバータ４０４には、インバータ４０５を介して伝達される。これにより、クロックドインバータ４０３，４０４が相補的に導通され、それによって、端子Ｔ３のデータ信号ＤＡＴＡと、端子Ｔ４のスキャンイン信号ＳＣＡＮ＿ＩＮとが選択的にマスタラッチ１３へ伝達される。

このようにマスタラッチ１３の前段にセレクタ１６が配置され、このセレクタ１３により、データ信号ＤＡＴＡとスキャンイン信号ＳＣＡＮ＿ＩＮとが選択的にマスタラッチ１３へ伝達される構成によれば、データ信号ＤＡＴＡが伝達される端子Ｔ３や、スキャンイン信号ＳＣＡＮ＿ＩＮが伝達される端子Ｔ４と、マスタラッチ１３の入力部との間隔３１は、図３に示されるように、セレクタ１６の存在によって比較的長くなってしまう。しかも、マスタラッチ１３にデータ信号がラッチされるまでのデータ伝達経路（セットアップ経路）における遅延に着目した場合、クロックドインバータ４０４においてはトランジスタ２段分の遅延を生じ、トランスファゲート４０１ではトランジスタ１段分の遅延を生じ、インバータ２１３ではトランジスタ１段分の遅延を生じることになるから、合計でトランジスタ４段分の遅延を余儀なくされる。これによって、マスタラッチ１３のセットアップ時間の短縮が阻害される。

これに対して、図１及び図２に示される構成によれば、マスタラッチ１３を、第１取込み部１３Ａと、第２取込み部１３Ｂと、ラッチ部１３Ｃとに分割して配置し、端子Ｔ３を介して伝達されたデータ信号ＤＡＴＡを第１取込み部１３Ａで取込み、端子Ｔ２を介して伝達されたスキャンイン信号ＳＣＡＮ＿ＩＮを第２取込み部１３Ｂで取込むようにした結果、図３や図４に示されるセレクタ１６が不要となり、その分、データ信号ＤＡＴＡが伝達される端子Ｔ３と第１取込み部１３Ａとの間隔１１や、スキャンイン信号ＳＣＡＮ＿ＩＮが伝達される端子Ｔ４と第２取込み部１３Ｂとの間隔１２は、図３における端子Ｔ３や端子Ｔ４と、マスタラッチ１３の入力部との間隔３１に比べて大幅に短くすることができる。

また、図１及び図２に示される構成によれば、マスタラッチ１３にデータ信号がラッチされるまでのデータ伝達経路における遅延に着目した場合、トランスファゲート２０１でトランジスタ１段分の遅延を生じ、インバータ２１３でトランジスタ１段分の遅延を生じることになるから、合計でトランジスタ２段分の遅延となり、それは図３及び図４に示される構成の場合に比べて１／２に低減される。それにより、セットアップ時間の短縮も可能になる。

上記の例によれば、以下の作用効果を得ることができる。

（１）上記のように図１及び図２に示される構成によれば、マスタラッチ１３が、第１取込み部１３Ａと、第２取込み部１３Ｂと、ラッチ部１３Ｃとに分割して配置されることにより、図３や図４に示されるセレクタ１６が不要となり、その分、データ信号ＤＡＴＡが伝達される端子Ｔ３と第１取込み部１３Ａとの間隔１１や、スキャンイン信号ＳＣＡＮ＿ＩＮが伝達される端子Ｔ４と第２取込み部１３Ｂとの間隔１２は、図３における端子Ｔ３や端子Ｔ４と、マスタラッチ１３の入力部との間隔３１に比べて大幅に短くなる。また、マスタラッチ１３にデータ信号ＤＡＴＡがラッチされるまでのデータ伝達経路における遅延に着目した場合、合計でトランジスタ２段分の遅延となり、それは図３及び図４に示される構成に比べて１／２に低減される。それにより、セットアップ時間の短縮も可能になる。例えば５３３ＭＨｚ動作の６５ｎｍプロセスの半導体集積回路装置におけるワースト条件でのシミュレーションによれば、図３及び図４に示される比較対象回路のセットアップ時間は、図５（Ａ）に示されるように、０．１４２〔ｎｓ〕であるのに対して、図１及び図２に示される構成のセットアップ時間は、図５（Ｂ）に示されるように、０．０６６〔ｎｓ〕となり、５３％のセットアップ時間の短縮が可能であり、周波数換算では約２２ＭＨｚの高速化を達成できることになる。このセットアップ改善は、およそゲート１段分に相当する。また、高速操動作が要求されない用途においては、例えばマスタラッチ１３を構成するＭＯＳトランジスタとして、ゲートサイズの小さな素子を適用することにより、速度余裕分をチップ面積の縮小や、リーク電流の削減を図ることができる。

（２）マスタラッチ１３を、第１取込み部１３Ａと、第２取込み部１３Ｂと、ラッチ部１３Ｃとに分割して配置され、第１取込み部１３Ａと第２取込み部１３Ｂとが並列化されることで、拡散などのドレイン面積が分離されるため、そこでの寄生容量を削減することができ、スキャン用フリップフロップ回路における動作電流の低減を図ることができる。例えば、例えば５３３ＭＨｚ動作の６５ｎｍプロセスの半導体集積回路装置におけるワースト条件でのシミュレーションによれば、図３及び図４に示される比較対象回路の場合の動作電流は、図６（Ａ）に示されるように、１２．５１５〔ｎＡ〕であるのに対して、図１及び図２に示される回路の動作電流は、図６（Ｂ）に示されるように、９．６５５〔ｎＡ〕となり、２３％の動作電流削減が可能である。

図７には、上記スキャン用フリップフロップ回路１００の別の構成例が示される。

図７に示されるスキャン用フリップフロップ回路１００が、図２に示されるのと大きく相違するのは、マスタラッチ１３における第２取込み部１３Ｂと、クロック選択回路１４との構成にある。すなわち、図７において第２取込み部１３Ｂは、インバータ２０３を介して伝達されたクロック信号ＣＬＯＣＫに同期して上記スキャンイン信号ＳＣＡＮ＿ＩＮを取込むためのクロックドインバータ７０４と、このクロックドインバータ７０４の後段に配置され、スキャンモードを指示するためのスキャンモードコントロール信号ＳＭＣに応じて上記クロックドインバータ７０４の出力信号を取込むための第２トランスファゲート２０２とを含んで成る。また、クロック選択回路１４は、スキャンモードコントロール信号ＳＭＣに応じて第１トランスファゲート１３Ａに上記クロック信号ＣＬＯＣＫの供給を可能とし、ノア回路７０１、インバータ７０２，７０３を含む。ノア回路７０１は、端子Ｔ２のスキャンモードコントロール信号ＳＭＣと、インバータ２０３を介して伝達されたクロック信号ＣＬＯＣＫとのノア論理を得る。スキャンモードコントロール信号ＳＭＣがローレベルのとき、クロック信号ＣＬＯＣＫがノア回路７０１を介して第１トランスファゲート１３Ａに伝達され、それによって、データ信号ＤＡＴＡの取込みが可能とされる。かかる構成においても、マスタラッチ１３にデータ信号ＤＡＴＡがラッチされるまでのデータ伝達経路における遅延に着目した場合、合計でトランジスタ２段分の遅延となり、それは図３及び図４に示される構成に比べて１／２に低減されるため、図２に示される構成の場合と同様の作用効果を得ることができる。また、図７に示されるスキャン用フリップフロップ回路１００によれば、図２に示されるのに比べてクロック選択回路１４の構成が簡単であり、構成素子数も少なくて済む。

図８には、上記スキャン用フリップフロップ回路１００の別の構成例が示される。

図８に示されるスキャン用フリップフロップ回路１００が、図２に示されるのと大きく相違するのは、クロック選択回路１４の構成にある。すなわち、図８に示されるスキャン用フリップフロップ回路１００においてクロック選択回路１４は、第１論理回路ＬＯＧ１及び第２論理回路ＬＯＧ２を含んで成る。

第２論理回路ＬＯＧ２は、端子Ｔ２のスキャンモードコントロール信号ＳＭＣと、インバータ２０３を介して伝達されたクロック信号ＣＬＯＣＫとの論理演算を行うナンド回路８０１と、その後段に配置されたインバータ８０２とを含む。上記ナンド回路８０１の出力信号とインバータ８０２の出力信号とが、第２取込み部１３Ｂを構成するトランスファゲート２０２に、その動作制御信号として伝達される。第１論理回路ＬＯＧ１は、上記スキャンモードコントロール信号ＳＭＣの論理が反転された信号と、インバータ２０３を介して伝達されたクロック信号ＣＬＯＣＫとの論理演算を行うナンド回路８０３と、その後段に配置されたインバータ８０４とを含む。上記ナンド回路８０３の出力信号とインバータ８０４の出力信号とが、第１取込み部１３Ａを構成するトランスファゲート２０１に、その動作制御信号として伝達される。それにより、端子Ｔ２のスキャンモードコントロール信号ＳＭＣの論理レベルに応じて、トランスファゲート２０１とトランスファゲート２０２とが選択的に導通される。かかる構成においても、マスタラッチ１３にデータ信号ＤＡＴＡがラッチされるまでのデータ伝達経路における遅延に着目した場合、合計でトランジスタ２段分の遅延となり、それは図３及び図４に示される構成に比べて１／２に低減されるため、図２に示される構成の場合と同様の作用効果を得ることができる。また、図７に示されるスキャン用フリップフロップ回路１００によれば、図２に示されるのに比べてクロック選択回路１４の構成が簡単であり、構成素子数が少なくて済む。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明にかかるスキャン用フリップフロップ回路の構成例ブロック図である。図１に示されるスキャン用フリップフロップ回路における各部の構成例回路図である。図１に示されるスキャン用フリップフロップ回路の比較対象とされるスキャン用フリップフロップ回路の構成例ブロック図である。図３に示されるスキャン用フリップフロップ回路における各部の詳細な構成例回路図である。図１及び図２に示される構成のセットアップ時間と、図３及び図４に示される比較対象回路のセットアップ時間との説明図である。図１及び図２に示される構成の動作電流と、図３及び図４に示される比較対象回路の動作電流との説明図である。図１に示されるスキャン用フリップフロップ回路における各部の別の構成例回路図である。図１に示されるスキャン用フリップフロップ回路における各部の別の構成例回路図である。

符号の説明

１３マスタラッチ
１３Ａ第１取込み部
１３Ｂ第２取込み部
１３Ｃラッチ部
１４クロック選択回路
１４Ａ第１クロック選択回路
１４Ｂ第２クロック選択回路
１５スレーブラッチ
１００スキャン用フリップフロップ
２０１，２０２，２０５，２０９，２１４トランスファゲート
ＬＯＧ１第１論理回路
ＬＯＧ２第２論理回路
Ｔ１〜Ｔ４，Ｔ１１，Ｔ１２端子

Claims

データ信号又は試験用のスキャンイン信号をクロック信号に同期して保持可能なマスタラッチと、
上記マスタラッチの出力信号を上記クロック信号に同期して保持可能なスレーブラッチと、
制御回路と、を含むスキャン用フリップフロップ回路であって、
上記マスタラッチは、上記データ信号を取込むための第１取込み部と、
上記スキャンイン信号を取込むための第２取込み部と、
上記第１取込み部を介して取込まれた上記データ信号、又は上記第２取込み部を介して取込まれた上記スキャンイン信号を上記クロック信号に同期して保持可能なラッチ部と、に分割して配置されて成り、
上記制御回路は、スキャンモードを指示するためのスキャンモードコントロール信号に応じて、上記第１取込み部と上記第２取込み部との動作を制御することを特徴とするスキャン用フリップフロップ回路。
上記データ信号が伝達される第１端子を含み、
上記第１取込み部は、上記第１端子の近傍に配置されて成る請求項１記載のスキャン用フリップフロップ回路。
上記データ信号が伝達される第１端子と、
上記スキャンイン信号が伝達される第２端子と、を含み、
上記第１取込み部は、上記第１端子の近傍に配置され、
上記第２取込み部は、上記第２端子の近傍に配置されて成る請求項１記載のスキャン用フリップフロップ回路。
上記第１取込み部は、上記クロック信号に同期して上記データ信号を取込むための第１トランスファゲートを含み、
上記第２取込み部は、上記クロック信号に同期して上記スキャンイン信号を取込むための第２トランスファゲートを含み、
上記制御回路は、上記スキャンモードコントロール信号に応じて上記第１トランスファゲート及び上記第２トランスファゲートに上記クロック信号を選択的に供給可能なクロック選択回路を含む請求項１記載のスキャン用フリップフロップ回路。
上記クロック選択回路は、上記スキャンモードコントロール信号に応じて上記第１トランスファゲートに上記クロック信号を供給するための第３トランスファゲートと、
上記スキャンモードコントロール信号に応じて上記第２トランスファゲートに上記クロック信号を供給するための第４トランスファゲートと、を含む請求項４記載のスキャン用フリップフロップ回路。
上記第１取込み部は、上記クロック信号に同期して上記データ信号を取込むための第１トランスファゲートを含み、
上記第２取込み部は、上記クロック信号に同期して上記スキャンイン信号を取込むためのクロックドインバータと、上記クロックドインバータの後段に配置され、上記スキャンモードコントロール信号に応じて上記クロックドインバータの出力信号を取込むための第２トランスファゲートを含む請求項１記載のスキャン用フリップフロップ回路。
上記制御回路は、上記スキャンモードコントロール信号に応じて上記第１トランスファゲートに上記クロック信号を供給可能なクロック選択回路を含む請求項６記載のスキャン用フリップフロップ回路。
上記クロック選択回路は、上記スキャンモードコントロール信号の論理が反転された信号と上記クロック信号との論理演算を行う第１論理回路と、
上記スキャンモードコントロール信号と上記クロック信号との論理演算を行う第２論理回路と、を含み、
上記第１論理回路の出力信号に基づいて上記第１トランスファゲートの動作が制御され、上記第２論理回路の出力信号に基づいて上記第２トランスファゲートの動作が制御される請求項４記載のスキャン用フリップフロップ回路。