JPH05249186A - 論理回路テスト装置及び論理回路テスト方法 - Google Patents

Abstract

(57)【要約】 【目的】シヨートパス障害、ロングパス障害及び縮退障
害についてのテストを組み込んだ実行容易な機構を提供
する。 【構成】一組のシフトレジスタ走査ストリングラツチ回
路内にデータをスキユーロードする機構を、論理回路５
０の動作をテストするレベル感知走査設計（ＬＳＳＤ）
技法による回路内に設ける。入力走査ストリングによ
り、テストされている論理ブロツク５０に対する入力と
して「０」から「１」又は「１」から「０」に、ある数
の遷移が生ずることが保証される。さらに第２のシフト
レジスタ走査ストリング内への論理ブロツク５０からの
情報の捕捉を１システムクロツクサイクル時間だけ遅延
させる機構により、縮退障害のテストを保持しながらシ
ヨートパス及びロングパスの発生をテストすることがで
きる。さらにこれらの利点のすべてはレベル感知走査設
計技法の従来の縮退障害テスト能力に悪影響を与えるこ
となく達成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路テスト装置及び
論理回路テスト方法に関し、特にデイジタル論理コンピ
ユータ回路に関するテストについて、テスト中のクロツ
クのタイミング関係を志向しており、遅延故障及びシヨ
ートパス故障並びに従来の縮退故障をもつ回路をテスト
する手段を提供するものである。さらに本発明はレベル
感知走査設計（ＬＳＳＤ）回路構成技法に従つて構成さ
れたテスト回路を動作させるクロツク手段及び方法を提
案する。

【０００２】

【従来の技術】技術的観点から見て半導体論理素子を一
段と高密度に電子チツプ基板上に配設することができる
ようになるに従つて、回路は一段と複雑となつて来た。
このように回路が複雑になつて来たため、半導体チツプ
素子、特にデイジタルコンピユータ論理回路を具体化す
る素子をテストすることが一段と困難になつて来た。

【０００３】従つて、オンチツプテスト機能を与える機
構を回路自体に付加することが望ましい。これらの機能
はＬＳＳＤ設計規則によつて代表されるが、この場合に
は論理ブロツクの２つの側面をシフトレジスタラツチ回
路走査ストリングが（物理的でなければ論理的に）取り
囲む。一般的にこれらの走査ストリングは複数のシフト
レジスタラツチ回路（ＳＲＬ）を含み、各ＳＲＬは２つ
のラツチ回路、ラツチ回路Ｌ１及びラツチ回路Ｌ２を有
し、これらのラツチ回路はマスタ−スレーブ形式で接続
される。これらの回路が普通に機能しているときには、
１つ又は２つ以上のシステムクロツクによつてＳＲＬ内
に情報信号が記憶される。テスト動作中、ＳＲＬのシフ
トレジスタ動作モードを用いて、テストパターンすなわ
ちビツトシーケンスを個別のシフトクロツクによりこれ
らのＳＲＬ内にシフトさせる。これらのテストパターン
は論理ブロツクに対する駆動として使用される。論理ブ
ロツクを介してこれらの信号は連続的に伝達され、所定
の時点で第２のマスタ−スレーブラツチ回路対群に捕捉
される。このブロツク内の個々の論理ゲートを介して信
号が伝達するには既知の一定の長さの時間が必要である
ので、論理回路ブロツクについてのこの時点を周知の技
術によつて決めることができる。

【０００４】テスト動作中は種々のクロツクシーケンス
が使用される。入力テストデータをシフトレジスタラツ
チ回路走査ストリング内に走査し、テストされている回
路ブロツクに入力テスト信号を送出するためにクロツク
シーケンスが用いられる。また入力シフトレジスタラツ
チ回路から回路ブロツクの入力端に信号を送り出し、回
路ブロツクの出力端からの応答を第２のラツチ回路群に
捕捉するためにクロツクシーケンスが提供される。しか
しながら本発明を理解する目的のためには、第２のラツ
チ回路群を走査ストリングとして構成することは絶対的
に必要なことではないが、これは得られたテストデータ
を直列に走査出力する場合には確かに好適である。

【０００５】ＬＳＳＤ設計技法に従つて構築された回路
の一般的なテスト動作においては、シフトレジスタ走査
ストリング内のスレーブラツチ回路に対してテストパタ
ーンが走査入力される。これはデータをストリング内の
ラツチ回路対に沿つてシフトさせ、データ情報を各ラツ
チ回路対のスレーブラツチ回路内にロードすることによ
つて実現される。このデータは論理回路に対する駆動と
して使用され、この回路の出力応答はテストされている
論理回路ブロツクの出力に配置された第２のマスタ−ス
レーブラツチ回路群（走査ストリング内に配置されるの
も好適である）において捕捉される。このテスト様式の
１つの特徴は、駆動データによる走査処理を終了した時
点でシフトレジスタ走査ストリング内の各マスタ−スレ
ーブラツチ回路対が同じデータビツト、すなわち「０」
又は「１」のいずれかを有することである。この機構が
いわゆる縮退故障に対してテストを行う。縮退故障にお
いてはネツト上の信号は固定されて出現し、ネツトの入
力が変わつても変化しない。このような特性をもつてい
るため、これらの故障を低速度テスト中に観察すること
ができる。

【０００６】

【発明が解決しようとする課題】上述のテスト手順及び
技法を用いて回路論理内の縮退故障に対するテストを実
行することができるが、これは非常に要望の多い他の種
類のテストには不適当である。

【０００７】通常の使用法では、これらのコンピユータ
回路を高速で動作させることが望ましい。従つて、コン
ピユータのクロツク機構が第１のラツチ回路群から入力
データを送り出す時間と、その後このデータが第２のラ
ツチ回路群において捕捉されたことに応答する時間との
間の遅延を最小にすることが望ましい。一般的にこの時
間遅延はコンピユータ回路の設計工程中にこのブロツク
を介する信号伝達の最大遅延を計算することによつて判
定される。実際、（若干の危険性があつても）送り出し
側のクロツクパルスと捕捉側のクロツクパルスとを僅か
にオーバラツプさせてコンピユータ回路のクロツク周期
を改善するのが普通である。しかしながら、このクロツ
クのオーバラツプはいわゆる競争状態を生じさせる。テ
ストされる論理ブロツクの入力信号ライン及び出力信号
ライン間に、遅延が非常に短い経路が存在する場合、変
化しつつある信号がこの経路に沿つて送り出されて、そ
の結果クロツクがオーバラツプする期間全体にわたつて
誤つたデータが出力ラツチ回路対に捕捉される事態が生
じ得る。このようなシヨートパスすなわち「回り込み」
は初めから論理ブロツク内に設計されていたかも知れ
ず、またこの経路に沿つて統計的に「高速」回路が累積
した結果として製作中に発生することもあり得る。いず
れの理由にしてもこのようなシヨートパスが存在するか
否かを製造後のテストで確認することが必要となる。

【０００８】同様に、テストすべき論理ブロツク内に設
計したものよりも長い又は必要とするものよりも長い信
号経路（これをロングパスと言う）が存在するかもしれ
ない。従つて、この状態を回路チツプを製造した後に、
出荷前又は機械に組み込む前にテストできることもまた
有用である。一般に上述のシヨートパス故障及びこれら
のロングパス故障すなわち遅延故障は回路が急速に動作
している間だけ明確になる。

【０００９】従つてＬＳＳＤテスト技法は縮退故障状態
の検出には重要であるが、シヨートパス又は遅延故障が
すべて論理回路内の恒久的なエラーであるのにもかかわ
らずＬＳＳＤテスト技法はこれらの検出には一般に有用
でないことが理解できる。従つて本発明の目的はデイジ
タル論理回路のシヨートパスをテストする手段を提供す
ることである。

【００１０】本発明の他の目的はデイジタル論理回路を
ロングパス遅延故障の状態についてテストする機構を提
供することである。

【００１１】本発明のさらに他の目的はレベル感知走査
設計（ＬＳＳＤ）技法に関する能力を拡張し強化するこ
とである。

【００１２】本発明のさらに他の目的は縮退故障テスト
を提供することである。

【００１３】本発明のさらに他の目的はシヨートパス故
障、ロングパス故障及び縮退故障についてのテストを組
み込んだ実行容易な機構を提供することである。

【００１４】最後にこれに限定されるものではないが、
本発明の目的は論理回路を使用する電気システム、特に
デイジタルデータ処理装置に組み込まれる集積回路チツ
プ素子の品質を改善することである。

【００１５】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、１組の入力信号ライン及び１組の
出力信号ラインを有する論理回路ブロツクをテストする
デイジタル論理回路において、当該デイジタル論理回路
は、複数のラツチ回路対を有し、当該各ラツチ回路対は
マスタラツチ回路１０及びスレーブラツチ回路１２を含
むようになされている第１のシフトレジスタラツチ回路
走査ストリングと、各ラツチ回路対はマスタラツチ回路
１０及びスレーブラツチ回路１２を含むようになされて
いる第２のラツチ回路対群と、一時に１つのラツチ回路
ずつ走査ストリングに沿つて信号値をシフトさせる第１
のクロツク手段（Ａクロツク、Ｂクロツク）と、論理回
路ブロツク５０から第２のラツチ回路対群内のマスタラ
ツチ回路１０内への出力信号値のロードを制御する第２
のクロツク手段（Ｃ１クロツク）と、シフトレジスタラ
ツチ回路走査ストリング内のマスタラツチ回路１０から
シフトレジスタラツチ回路走査ストリング内のそれぞれ
のスレーブラツチ回路１２に、走査ストリング内のラツ
チ回路対間で信号値を転送せずに信号値を転送する第３
のクロツク手段（Ｃ２クロツク）と、第２のクロツク手
段（Ｃ１クロツク）からの単一のパルスを抑制し、これ
によつて第３のクロツク手段（Ｃ２クロツク）からのパ
ルスが第２のクロツク手段（Ｃ１クロツク）からのパル
スよりも早く発生することを保証する手段とを設け、ス
レーブラツチ回路１２の出力信号ラインは論理回路ブロ
ツク５０の入力信号ラインに接続されると共に、これら
の走査ストリング内の次の単一のマスタラツチ回路１０
にも接続してシフトレジスタを形成し、論理回路ブロツ
ク５０の出力信号は第２のラツチ回路対群内のマスタラ
ツチ回路１０の入力信号ラインに接続されるようにす
る。

【００１６】

【作用】本発明の好適な実施例によれば、論理回路のブ
ロツクをテストするデイジタル論理回路はシフトレジス
タとして動作すると共に、テストされる論理ブロツクの
ための入力信号手段としても作用するように接続された
複数のマスタラツチ回路及びスレーブラツチ回路対をも
つ第１のシフトレジスタラツチ回路走査ストリングを含
む。第２のラツチ回路対群はテストされるブロツクから
の出力信号ラインに接続され、そのラツチ回路対もマス
タラツチ回路及びスレーブラツチ回路を含む。一時に１
ラツチ回路づつ走査ストリングに沿つて信号値をシフト
させるクロツク機構が設けられる。論理ブロツクからの
出力信号を第２のラツチ回路対群のマスタラツチ回路内
に捕捉することを制御する他のクロツク機構が設けられ
る。またテストされるブロツクの入力信号ラインにテス
ト信号が供給される他のクロツク機構が設けられる。最
後に、第２のクロツク機構からの単一のパルスを抑制す
る手段として「クロツクパルス貪食回路（swallower ci
rcuit)」が用いられる。これはブロツク出力信号の捕捉
を制御する機構である。

【００１７】さらに特定的には、走査ストリングラツチ
回路に沿つて信号値をシフトさせるクロツク機構を用い
て「スキユーロード（skewed load)」を実行する。スキ
ユーロードにおいては、シフトレジスタのロード動作は
（通常はスレーブラツチ回路のシフトクロツクである
が、これではなく）マスタラツチ回路のシフトクロツク
によつて終了する。従つて、スキユーロード後に所望の
テストパターンがマスタラツチ回路内に記憶されるが、
これはスレーブラツチ回路にはシフトされない。スキユ
ーロードの後、特定のマスタ−スレーブラツチ回路対の
マスタラツチ回路及びスレーブラツチ回路が異なつた論
理信号を含むのは極めて当然である。このような状況で
は、マスタラツチ回路からこれに対応するスレーブラツ
チ回路への信号値の転送は、論理ブロツク内に信号の遷
移（「０」から「１」へ又は「１」から「０」へのいづ
れか）を供給することによつて行われる。

【００１８】システム動作中の一般的なクロツクシーケ
ンスはマスタ−スレーブクロツク対が急速に動作を反復
することから構成される（すなわちマスタ−スレーブ、
マスタ−スレーブ、マスタ−スレーブ、…のシーケン
ス）。本発明を使用するテスト中、通常基本的なクロツ
クシーケンスは急速で動作する２つのクロツク対（マス
タ−スレーブ、マスタ−スレーブ）によつて構成される
が、１つの明確に通常と異なつた特徴は、第１のマスタ
クロツクを抑制してこのシーケンスを（スレーブ、マス
タ−スレーブ）のままにすることである。

【００１９】特にシヨートパステスト及び遅延テストの
ための駆動信号発生に使用するのは、この制御された急
速に動作するクロツクシーケンスである。さらに一段と
詳しく述べれば、本発明は通常チツプ上に見ることので
きるクロツク回路に対して比較的小さな変更を加えるだ
けで容易にこれらのテストを実行し得るクロツクネツト
ワーク及び機構を説明するものである。

【００２０】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００２１】レベル感知走査設計方法においては、図１
０に示すようにシフトレジスタラツチ回路走査ストリン
グが用いられる。このような走査ストリングにおいては
対のラツチ回路が用いられる。通常これらのラツチ回路
は図１に示すようにマスタ−スレーブ関係になるように
接続される。図１０に示すようにラツチ回路Ｌ１及びラ
ツチ回路Ｌ２の各対（マスタラツチ回路Ｌ１は符号１０
で示し、スレーブラツチ回路Ｌ２は符号１２で示す）は
図１に示すような単一のシフトレジスタ段を構成する。
図１を理解することは本発明の動作を理解する上で重要
であり、これは米国特許第 3,783,254号、第 3,761,695
号、第 3,784,907号及び1977年６月20〜22日開催、ＩＥ
ＥＥコンピユータ協会主催による第14回設計自動化会議
の会議録、「ＬＳＩテストのための論理設計の構成」 4
62頁〜467 頁により理解することができる。また一般に
シフトレジスタラツチ回路走査ストリングは２つのモー
ドで動作することを理解することが重要である。通常の
動作モードにおいては、走査ストリングをなすＳＲＬは
論理回路ブロツクへの論理入力についてのデータ源とし
て機能し、この論理回路ブロツクは供給されたデータに
基づいて動作を実行する。第２の動作モード（テストモ
ード）においては、テストデータがシフトレジスタラツ
チ回路走査ストリングにロードされ、この走査ストリン
グはシフトレジスタとして動作することによりテストデ
ータを受け入れ、このテストデータを用いて、テストさ
れる論理回路ブロツク内に定義されている論理機能を駆
動して作動させる。

【００２２】従つて、テスト動作モードにおいて一連の
ビツト値は走査データ入力ライン（図１の符号Ｉ）を介
してラツチ回路にロードされる。このデータはシフトＡ
クロツク（図１の符号Ａ）の動作によつてラツチ回路Ｌ
１に走査される。データを走査するために用いられる第
２のクロツクはラツチ回路Ｌ２を制御するＢクロツクで
ある。ラツチ回路Ｌ２の出力はテストされている論理ブ
ロツクに向かうと共に、シフトレジスタラツチ回路走査
ストリングのチエーン内における次のＬ１ラツチ回路に
向かう。注意すべきは図１においてラツチ回路Ｌ２に送
出されるクロツク信号は「＋Ｂ／Ｃ２クロツク」として
示されていることである。この「＋」の符号は、ラツチ
回路Ｌ１からラツチ回路Ｌ２にデータを転送させるのは
このクロツクの正の論理値であることを示す。符号
「／」は、ラツチ回路Ｌ２へのこの特定のクロツク信号
入力はデータを走査するクロツク機構（Ｂクロツク）又
はシステムクロツクＣ２のいずれかから供給されること
を示し、これについては後に詳述する。＋Ｂ／Ｃ２クロ
ツク信号の２つの源は異なる性能上の要件（Ｂクロツク
は比較的遅い走査速度で走行し、Ｃ２クロツクはシステ
ム速度で走行する）を有し、クロツクが２つあることに
よりクロツク分配システムの配線を簡単にすることがで
きる。

【００２３】また注意すべきは図１にはこれ以外のクロ
ツク及び信号ラインも存在することである。特にシステ
ムデータ信号ライン（図１の符号Ｄ）は論理フロー経路
全体の前段からの論理信号情報を提供する。通常の動作
状態の下で論理回路ブロツク（図２及び図１１の符号５
０）を最終的に駆動するのはこのシステムデータであ
る。さらに通常の動作においてシステム全体を通して情
報を素早く転送するために、情報をできる限り早くラツ
チ回路Ｌ１内に移すと共に、ラツチ回路Ｌ１からラツチ
回路Ｌ２に移動させる必要がある。この目的のためにシ
ステムクロツクＣ１及びシステムクロツクＣ２が設けら
れる。これらのクロツクパルスの相対的なタイミングを
図９に示し、以下に詳述する。２重ラツチ回路設計にお
いて高性能を得るためにはこれらの２つのシステムクロ
ツクＣ１及びＣ２が正確に同期して素早く連続的に発生
する必要があるが、図９に示すように若干のオーバラツ
プがあつてもよい。例えば１つのクロツク設計において
は、単一のマスタシステムクロツク（すなわち発振器）
を用いて、クロツクパルスを断続して各チツプ上に拡
げ、これにより必要な機能を有するＣ１クロツク及びＣ
２クロツクを供給する。このようなクロツクチヨツパを
図８に示す。一般にマスタシステムクロツクすなわち発
振器（図８に示す「ＳＹＳ ＣＬＫ」）はシステム動作
中自走する。

【００２４】図８に示すクロツクチヨツパ回路を本発明
に従つて改善して図４に示すような回路に修正する。し
かしながら、図８の入力信号の機能及び図８の回路から
の出力信号の発生を理解することは重要である。

【００２５】ここで図を説明するためにナノ秒で表すあ
る遅延時間の値を用いて図８に示す回路の理解に役立て
る。図８に示す回路への３つの入力のうちの２つは、行
使されたときＬＳＳＤシフトＢクロツクになるＢクロツ
クと、行使されたときマスタシステムクロツクがＣ２ク
ロツクを発生しないようにする＋ＤＣＴＥＳＴである。
通常のシステム動作においては、Ｂクロツク及び＋ＤＣ
ＴＥＳＴの双方とも論理値「０」に保持される。

【００２６】図８に示す回路への第３の入力であるマス
タシステムクロツク（ＳＹＳ ＣＬＫ）は機能性のある
Ｃ１クロツク及びＣ２クロツクを発生する。このマスタ
システムクロツクラインはＯＲインバータ２３及びＯＲ
インバータ２５の入力端に送出される。信号を３〔ns〕
遅延させて反転させただけに過ぎないＯＲインバータ２
３の出力はＯＲインバータ２５の入力端に送出される。
ゲート２３からの出力信号とＳＹＳ ＣＬＫラインから
の信号とがゲート２５に現れて相互に作用することによ
り、機能性のあるＣ２クロツク（ＯＲゲート２７の出力
信号）のパルス幅及びタイミングを制御する。

【００２７】同時にマスタシステムクロツクライン（Ｓ
ＹＳ ＣＬＫ）は遅延回路２２にも送出され、遅延回路
２２はここで信号を１〔ns〕遅延させる。遅延回路２２
の信号はインバータ２４に送出され、このインバータ２
４の出力は直接ＯＲインバータ２８に送出される。さら
にインバータ２４の出力信号はＯＲゲート２６にも送出
され、ＯＲゲート２６はこの信号を１〔ns〕遅延させて
この信号をＯＲインバータ２８に送出する。Ｃ１クロツ
クを生成するのはＯＲインバータ２８の出力である。

【００２８】図９には10〔ns〕のクロツク周期を有する
ＳＹＳ ＣＬＫ信号出力、Ｃ１クロツク信号出力及びＢ
／Ｃ２クロツク信号出力を示す。特に注意すべきは、図
８の遅延回路２２において生成された１〔ns〕の遅延
は、図９に示すようにＣ１クロツク信号及びＢ／Ｃ２ク
ロツク信号間に１〔ns〕のオーバラツプを生じさせるこ
とである。

【００２９】図９に示すようにＣ１クロツク信号及びＢ
／Ｃ２クロツク信号がオーバラツプしているため、シス
テムの動作中に競争状態が生ずる。Ｌ２ラツチ回路の出
力及びＬ１ラツチ回路へのシステムデータ入力間に高速
経路（すなわちシヨートパスつまり回り込み）が存在す
る場合、Ｃ１クロツクが未だ活動的である間にＣ２クロ
ツクによつて導かれたＬ２ラツチ回路の変化しつつある
出力をＬ１ラツチ回路に伝達することができる。これに
より、誤つた値がＬ１ラツチ回路にラツチされ、従つて
それに対応するＬ２スレーブラツチ回路にもこの誤つた
値がラツチされることになる。これは製造テスト中にテ
ストしなければならない状態の１つである。同様に遅延
故障すなわちロングパス故障と縮退故障もテストできる
のが望ましい。

【００３０】上述のように、通常ラツチ回路Ｌ１及びラ
ツチ回路Ｌ２は走査ストリングに配置されたラツチ回路
対として構成される。図１０は論理ブロツク５０にテス
ト信号を供給するこのような走査ストリングを示す。テ
スト動作モードドにおいては、Ａクロツク及びＢクロツ
クはＢＡＢＡＢ…ＡＢのシーケンスとして図１１に示す
ように活動的であり、その結果図示の「走査データ入
力」ラインからデータを入力する。この情報はラツチ回
路対ＳＲＬのストリングに沿つて伝わる。図１０におい
て注意すべき重要な点は、通常のテスト動作モードにお
いてはこの走査入力シーケンスはＢクロツクパルスで終
了することである。このモードは、Ｂクロツクパルスの
終了点においてラツチ回路Ｌ１及びラツチ回路Ｌ２にお
けるデータが同一であることを保証する。論理ブロツク
５０に信号を送出するラツチ回路Ｌ２内に所望のテスト
ビツトが存在するとき、システムクロツクＣ１を用いて
論理ブロツク５０から出力信号を捕捉する。またＢクロ
ツク信号で始まりＢクロツク信号で終了する次の走査入
力クロツクシーケンスにより、異なるデータ群を論理回
路に提供し、図示のようにブロツク５０の出力信号ライ
ンに接続されているラツチ回路に捕捉できる新しい情報
を転送することができる。また注意すべきはこれら後者
のラツチ回路は図１０に示すようにシフトレジスタラツ
チ回路走査ストリングの形態に構成することが好ましい
が、図１０に詳しくは示さない。従つて図１１に示すク
ロツクパルス信号によつて発生される図１０に示す動作
が、縮退故障テストのために必要な所望の入力走査デー
タを捕捉し、新しいデータ駆動動作を発生することが理
解できる。

【００３１】本発明によると異なる入力走査様式が用い
られる。特に入力走査クロツクパルスのシーケンスはＡ
クロツクパルスの表示とともに終了する。これをスキユ
ーロードと呼ぶ。スキユーロードの後、マスタ−スレー
ブラツチ回路対におけるＬ１ラツチ回路の値及びＬ２ラ
ツチ回路の値は必ずしも同じではない。特に入力データ
走査がランダムに発生する場合には、スキユーロード後
にこのラツチ回路対が異なる値を有する確率は0.5 であ
る。

【００３２】テスト状態においては、図８に示す「Ｂク
ロツク」ライン及び「＋ＤＣＴＥＳＴ」ラインは論理
「０」に保持され、「ＳＹＳ ＣＬＫ」ラインには図６
に示すようにパルスが２回発生される。しかしながら、
図６に示すように本発明によるとＣ１クロツクの第１の
パルスは取り消さるが、第２のパルスはそのまま通過す
るようにクロツクネツトワークが修正される。しかしな
がら、Ｂ／Ｃ２クロツクパルスは第１のパルス及び第２
のパルス双方が発生される。Ｂ／Ｃ２クロツクの第１の
パルスは各シフトレジスタラツチ回路のＬ２ラツチ回路
にそのＬ１ラツチ回路の値をロードする。スキユーロー
ドがＬ１及びＬ２に異なる値を残す場合、このクロツク
パルスが論理回路に「０」から「１」への遷移又は
「１」から「０」への遷移を引き起こす。次に１周期後
にＳＹＳ ＣＬＫの第２のパルスが通常のオーバラツプ
をもつＣ１／Ｃ２クロツクパルス対を発生する。このオ
ーバラツプを図６に示す。Ｃ１クロツクはテスト駆動に
対するシステムの論理応答をＬ１ラツチ回路に捕捉し、
Ｃ２クロツクは走査出力動作を準備するためにこれらの
応答をＬ２ラツチ回路に移動させる（ここでは特に論理
ブロツク５０用のデータ捕捉ラツチ回路は事実上シフト
レジスタラツチ回路走査ストリング内に配置されている
と仮定する）。

【００３３】遅延パス及びシヨートパスに関するテスト
の場合における、図２に示す回路のための所望のパルス
タイミングシーケンスを図３に示す。図３は走査入力動
作がスキユーロードで終了し、これに続いてデータの送
り出し動作及びデータの捕捉動作が行われることを示
す。しかしながら注意すべきは、この動作はＣ１クロツ
クの第１のパルスを抑制することによつて行われるとい
うことである。

【００３４】図４の回路によつて生成され得る図６のテ
ストタイミングは幾つかの利点を有する。第１の利点
は、スキユーロードが走査ストリング内の対応するＬ１
及びＬ２からなるマスタ−スレーブラツチ回路内に異な
つた値を残している場合遅延テストが生ずることであ
る。上述のようにＢ／Ｃ２クロツクの第１のパルスは論
理回路に伝播される遷移を生じさせる。それに沿つてＬ
１入力端に遷移が伝播する経路が存在するとき、この経
路の遅延が１クロツクサイクルにオーバラツプを加えた
ものよりも長い場合、テスト失敗表示が示される。従つ
て、システム速度でテストが行われる。第２の利点は、
ＳＹＳ ＣＬＫの最後のパルスは正常にオーバラツプし
ているＣ１／Ｃ２パルス対を発生するので、シヨートパ
スの受信用シフトレジスタラツチ回路に捕捉された値は
このような状況では正しくないので、シヨートパスにつ
いてのテストも生ずる。さらにこのような故障は遅延故
障状態の極端な場合であると考えることができるので縮
退故障についても適用できる。

【００３５】本発明が目指す所望のタイミングを得るの
に好ましい回路を図４に示す。この回路のクロツクチヨ
ツパ部については、図８の回路を検討したときに既に説
明した。しかしながら、注意すべきは図４の回路におい
ては第３の入力信号ラインがＯＲインバータゲート２８
に付加されていることである。この信号ラインは図４に
「＋ＳＨＩＦＴ」で示す制御信号を受けるＯＲインバー
タ４０の出力から供給される。この信号は、論理「１」
であるときこの回路のＣ１クロツク貪食部をデイスエー
ブルする（従つてマスタシステムクロツクＳＹＳ ＣＬ
Ｋは通常の動作でＣ１クロツクを制御することができ
る）。

【００３６】２つのシフトレジスタラツチ回路（それぞ
れＬ１／Ｌ２ラツチ回路対を含む）が図８のクロツクネ
ツトワークに付加されることにより、本発明が目指すタ
イミングを得る。図４に示す連続した２つのＳＲＬ、す
なわちＬ１ラツチ回路４１及びＬ２ラツチ回路４２によ
つて形成された第１のＳＲＬと、Ｌ１ラツチ回路４３及
びＬ２ラツチ回路４４によつて形成された第２のＳＲＬ
とを走査ストリングの一方に含める。注意すべきはラツ
チ回路４１及び４２間には２：１マルチプレクサ４６が
配設されると共に、論理「１」のとき信号ライン＋ＳＨ
ＩＦＴはラツチ回路対４１及び４２を通る通常の走査経
路を形成することである。また注意すべきはラツチ回路
４３及び４４によつて形成されたＳＲＬは走査専用のＳ
ＲＬであるということである（この場合このＳＲＬはシ
ステムデータポートをもたない）。

【００３７】図４の通常のシステム動作の間、＋ＳＨＩ
ＦＴで示す入力は論理「１」に保持され、入力 ＋ＤＣ
ＴＥＳＴは論理「０」に保持され、Ａクロツクライン及
びＢクロツクラインはオフに保持される。マスタシステ
ムクロツクＳＹＳ ＣＬＫをトグルすると、Ｃ１クロツ
ク及びＢ／Ｃ２クロツクは通常の動作を行う。

【００３８】図４のクロツクネツトワークのＳＲＬを通
して走査するためには、入力 ＋ＳＨＩＦＴは論理
「１」に保持され、マスタシステムクロツクＳＹＳ Ｃ
ＬＫ及び＋ＤＣＴＥＳＴは共に論理「０」に保持され
る。次にＡクロツク入力及びＢクロツク入力を使用して
走査が行われる（ＢクロツクはＢ／Ｃ２クロツクを発生
する）。

【００３９】図４でテストタイミングを開始させるに
は、入力 ＋ＳＨＩＦＴを「１」に保持し、マスタシス
テムクロツクＳＹＳ ＣＬＫ及び＋ＤＣＴＥＳＴを共に
「０」に保持する。次にＡクロツク及びＢクロツクを用
いてＳＲＬにテストデータをロードし、最後のＡクロツ
クを用いてシフト動作を終了させる（これがスキユーロ
ードである）。次のシフト動作までＡクロツク及びＢク
ロツクは共にオフに保持される。このテストデータのス
キユーロードは図４のＬ２ラツチ回路４２及びＬ１ラツ
チ回路４３内に同じ値を残す。排他的ＯＲゲート４５は
その双方の入力に同じ値を受けるので、その出力は
「０」である。この値「０」はＯＲインバータゲート４
０の他の入力端に与えられる。

【００４０】次に＋ＳＨＩＦＴを「０」に設定し、＋Ｄ
ＣＴＥＳＴを「０」に保持する。次にマスタシステムク
ロツクＳＹＳ ＣＬＫに２回パルスを発生させる。ＯＲ
インバータ４０に対する２つの入力は「０」であり、そ
の出力の「１」の信号がＯＲインバータゲート２８の出
力を「０」に保持するので、通常システムクロツクの第
１のパルスから生ずるＣ１クロツクパルスはオフに保持
される。しかしながら、Ｂ／Ｃ２クロツクの第１のパル
スは生ずる。

【００４１】＋ＳＨＩＦＴは「０」であるのでマルチプ
レクサ４６の出力はラツチ回路４３の−Ｌ１出力にセツ
トされ、このＢ／Ｃ２クロツクの第１のパルスはラツチ
回路４３の値の反転値をラツチ回路４２に戻してロード
する。ラツチ回路４２及びラツチ回路４３の値が異なつ
ているので排他的ＯＲゲート４５の出力は「１」にな
り、ＯＲインバータゲート４０の出力は論理「０」にな
る。これにより、システムクロツクの第２のパルス（図
６に示すように）は通常の機能的クロツク対を発生する
（Ｃ１クロツクの次にはＢ／Ｃ２クロツクが続く）。

【００４２】通常、Ｃ１クロツク及びＢ／Ｃ２クロツク
間にはオーバラツプが存在する。ラツチ回路４２から排
他的ＯＲゲート４５及びＯＲインバータゲート４０を通
る経路における遅延が短かいと、Ｂ／Ｃ２クロツクの第
１のパルスによつて生じたラツチ回路４２内の変化しつ
つある値はさざ波のようにＯＲインバータ４０の出力に
伝わり、Ｃ１クロツクの第１のパルスの一部が生ずる。
これは、ロングパステストすなわち遅延テストを無効に
する。これを回避するためにはこの経路における遅延が
オーバラツプよりも大きくなければならない（必要であ
ればパツドを加えなければならない）。

【００４３】本発明が目指すタイミングを得るための他
の回路を図５に示す。この回路のクロツクチヨツパ部に
ついては図８の回路のときに既に説明した。図５の回路
の場合にも、第３の入力信号ラインがＯＲインバータゲ
ート２８に付加される。この信号ラインは図５で「＋Ｓ
ＨＩＦＴ」で示す制御信号を受けるＯＲ反転ゲート４０
の出力から供給される。この信号が論理「１」のとき、
図５のＣ１クロツク貪食部回路はデイスイネーブルさ
れ、従つてマスタシステムクロツクＳＹＳ ＣＬＫは通
常動作中Ｃ１クロツクを制御することができる。

【００４４】図５に示す付加された２つのシフトレジス
タラツチ回路は、Ｌ２ラツチ回路３２と組み合わせたＬ
１ラツチ回路３１と、Ｌ２ラツチ回路３４と組み合わせ
たＬ１ラツチ回路３３とである。特に注意すべきはＬ２
ラツチ回路３２は２つの独立したデータポートを有する
ことである。第１のポートは結合したＬ１ラツチ回路３
１によつて行われるＢクロツクによつてクロツクされ
る。これにより、Ｌ２ラツチ回路３２はシフトレジスタ
経路のスレーブラツチ回路として機能することができ
る。第２のデータポートはＣ２クロツクによつてクロツ
クされる独立したポートであり、これによつてＬ１ラツ
チ回路３３に含まれる値の反転値をＬ２ラツチ回路３２
にロードすることができる。また注意すべきは、Ｌ２ラ
ツチ回路３２はＢクロツク（図５の上部に入力として示
す）又は図５のＯＲインバータブロツク２５により発生
されるＣ２クロツク信号のいずれかによつてクロツクさ
れ、ＯＲゲート２７により発生されたＢ／Ｃ２クロツク
ラインによつてクロツクされるものではない。

【００４５】ラツチ回路３３及びラツチ回路３４から形
成された図５の第２のＳＲＬは走査専用のＳＲＬであ
り、従つてシステムデータを受けるポートをもつていな
い。この２つのＳＲＬは図５に示すように従来の走査経
路内に接続される。特に注意すべきはラツチ回路３３の
論理反転値からラツチ回路３２の第２のデータ入力に戻
る帰還経路である。

【００４６】通常のシステム動作中、信号ライン ＋Ｓ
ＨＩＦＴは論理「１」に設定されてＣ１のクロツク貪食
回路をデイスエーブルし、マスタシステムクロツクＳＹ
ＳＣＬＫがＣ１クロツクを制御できるようにすると共
に、信号ライン ＋ＤＣＴＥＳＴは論理「０」に設定さ
れてマスタシステムクロツクがＢ／Ｃ２クロツクを制御
できるようにする。さらにＡクロツク及びＢクロツクの
シフトラインは論理「０」に保持されてシフトを防止す
る。

【００４７】図５の回路でテスト動作を開始するために
は、＋ＤＣＴＥＳＴラインが論理「１」に設定され、Ｓ
ＹＳ ＣＬＫ信号ライン及び＋ＳＨＩＦＴ信号ラインが
共に論理「０」に設定される。次にシフトＡクロツク及
びシフトＢクロツクを用いて、特にＡクロツクパルスに
よりシフト動作を終了させて（スキユーロード）シフト
レジスタラツチ回路走査ストリングにテストデータをロ
ードする。次のシフト動作までシフトＡクロツク及びシ
フトＢクロツクが共にオフに保持される。テスト用駆動
のスキユーロードは図５のラツチ回路３２及びラツチ回
路３３に同じ値を残す。従つて、排他的ＯＲゲート３５
はその入力信号ラインの双方において同じ値を「見る」
ことになるので、その出力信号ラインは論理「０」にな
る。この論理「０」の信号値はＯＲインバータゲート４
０に付加される。

【００４８】次に＋ＤＣＴＥＳＴ信号ラインは論理
「０」に設定され、＋ＳＨＩＦＴ信号ラインは論理
「０」に保持される。ＳＹＳ ＣＬＫラインに２回パル
スが発生される（図６参照）。通常ＳＹＳ ＣＬＫの第
１のパルスから発生するＣ１クロツクパルスはＯＲ反転
ゲート４０の出力である論理「１」によつてオフに保持
される。しかしながら、図６に示すようにＢ／Ｃ２クロ
ツクの第１のパルスは発生する。また注意すべきはブロ
ツク２５のＣ２クロツクラインの出力にもパルスが存在
することである。このパルスによりラツチ回路３３内の
値の反転値をラツチ回路３２に戻してロードする。排他
的ＯＲゲート３５はその入力に異なつた値を有し、従つ
てその出力は論理「１」になる。排他的ＯＲゲート３５
の出力端とＯＲ反転ゲート４０への入力端との間は接続
されているのでＣ１クロツクの貧食は禁止される。これ
によりＳＹＳ ＣＬＫの第２のパルスは通常のＣ１／Ｃ
２クロツク対を発生することができる。

【００４９】図５において、Ｃ２クロツクによつて生ず
るラツチ回路３２内の値の変化がＯＲ反転ゲート４０の
出力に影響を及ぼしてＣ１クロツクの第１のパルスの一
部が生じないようにするためにラツチ回路３２から排他
的ＯＲゲート３５及びＯＲ反転ゲート４０を通る経路に
遅延用パツドが必要になる。

【００５０】本発明を使用できる他の環境は組込みテス
トすなわち自己テストである。ＬＳＳＤ環境において自
己テストを行う方法は1985年３月５日出願、米国特許第
4,503,537号に述べられている。この方法においては図
７に示すようにシフトレジスタストリングの走査入力は
いわゆる並列疑似ランダムパターン発生器６０によつて
与えられ、このシフトレジスタストリングの走査出力は
いわゆる多重入力シグニチヤレジスタすなわちＭＩＳＲ
７０に送られる。テスト中、テスト用駆動として使用す
べき疑似ランダム値がＳＲＬ８０内に走査入力される。
システムクロツクを循環させた後、ＳＲＬ内に捕捉され
た信号は走査出力され、ＭＩＳＲ内に「圧縮」されてテ
ストの終わりに結果すなわちシグニチヤを形成し、これ
を合否判定用の予期した良好なシグニチヤと比較するこ
とができる。

【００５１】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成について種々の変更を加えてもよ
い。

【００５２】

【発明の効果】上述のように本発明によれば、クロツク
回路を簡単に補強する手段によつて、論理回路の機能ブ
ロツクについて今までできなかつた遅延テスト及びシヨ
ートパステスト並びに縮退故障テストを行うことができ
るようになることが理解できる。特に本発明の回路は一
対の信号捕捉クロツク信号のうちの第１の信号を抑制す
る機能を提供するので、以前に発生したデータを捕捉す
る代わりに、監視中の論理ブロツクを介して遷移信号を
捕捉することができるようになる。このような遷移信号
の発生はテストデータを走査ストリングに走査する間に
生ずるスキユーロードによつて達成される。またこのよ
うな機能のすべては従来の縮退故障テストの機能に対し
て全く不利な影響を与えずに提供できる。この強化され
たテスト能力は従来の縮退故障並びに遅延故障及びシヨ
ートパス故障の双方に対する設計及びテスト上の統合性
を保持しながら一段と高速で論理回路を駆動する能力に
関する重要な特徴であることを理解すべきである。

【図面の簡単な説明】

【図１】図１はシフトレジスタラツチ回路走査ストリン
グ内にあるマスタ−スレーブラツチ回路対に付加された
信号を示すブロツク図である。

【図２】図２は本発明により供給されたクロツク信号を
一段と詳細に示す図１０と同様のブロツク図である。

【図３】図３は遅延故障、シヨートパス故障及び縮退故
障テストに用いた場合の本発明のクロツクを示すタイミ
ング図である。

【図４】図４は一対のマスタ−スレーブクロツクパルス
のうちの第１のパルスを抑制するための本発明による好
適な回路を示すブロツク図である。

【図５】図５は一対のマスタ−スレーブクロツクパルス
のうちの第１のパルスを抑制するための本発明による他
の回路を示すブロツク図である。

【図６】図６はシヨートパス故障、ロングパス故障及び
縮退故障テスト中に図４及び図５の回路から発生する入
力信号及び関連する出力信号を示すタイミング図であ
る。

【図７】図７は本発明をシフトレジスタ走査ストリング
及びＬＳＳＤ技法と組み合わせて、シヨートパス故障、
ロングパス故障及び縮退故障を組み込んだテストをする
場合を示すブロツク図である。

【図８】図８は図１に示す２つのクロツクパルス信号ラ
インを発生する回路を示すブロツク図である。

【図９】図９は図８に示す回路のための入出力信号のタ
イミングを示すタイミング図である。

【図１０】図１０はテストされている論理ブロツク及び
入力テストデータを供給し出力信号情報を捕捉するシフ
トレジスタラツチ走査ストリング間の関係を示すブロツ
ク図である。

【図１１】図１１は走査入力動作及び捕捉動作を示すタ
イミング図である。

【符号の説明】

１０、３１、３３、４１、４３……マスタラツチ回路、
１２、３２、３４、４２、４４……スレーブラツチ回
路、２１、２６、２７、……ＯＲゲート、２２……遅延
回路、２３、２５、２８、４０……ＯＲインバータ、３
５、４５、……ＸＯＲゲート、４６……マルチプレク
サ、５０……論理ブロツク、６０……並列疑似ランダム
パターン発生器、７０……多重入力シグニチヤレジスタ
（ＭＩＳＲ）。

フロントページの続き (72)発明者 バーンド・カール・フアーデイナンド・コ エネマン アメリカ合衆国、ニユーヨーク州12533、 ホープウエル・ジヤンクシヨン、ペルブリ ツジ・ドライブ 21番地 (72)発明者 ウイリアム・ハワード・マツカニイ アメリカ合衆国、ニユーヨーク州12540、 ラグランジユビル、ウオーターバリー・ヒ ル・ロード ボツクス276、アール・アー ル１号（番地なし) (72)発明者 マーク・リー・シヤルマン アメリカ合衆国、ニユーヨーク州12580、 スタツツバーグ、ホロー・リツジ・ロード 23番地

Claims (4)

【特許請求の範囲】
1. 【請求項１】１組の入力信号ライン及び１組の出力信号
   ラインを有する論理回路ブロツクをテストするデイジタ
   ル論理回路において、 上記デイジタル論理回路は、 複数のラツチ回路対を有し、上記各ラツチ回路対はマス
   タラツチ回路及びスレーブラツチ回路を含むようになさ
   れている第１のシフトレジスタラツチ回路走査ストリン
   グと、 それぞれがマスタラツチ回路及びスレーブラツチ回路を
   含む第２のラツチ回路対群と、 一時に１つのラツチ回路ずつ上記走査ストリングに沿つ
   て信号値をシフトさせる第１のクロツク手段と、 上記論理回路ブロツクから上記第２のラツチ回路対群内
   の上記マスタラツチ回路内への出力信号値のロードを制
   御する第２のクロツク手段と、 上記シフトレジスタラツチ回路走査ストリング内の上記
   マスタラツチ回路から上記シフトレジスタラツチ回路走
   査ストリング内のそれぞれのスレーブラツチ回路に、上
   記走査ストリング内の上記ラツチ回路対間で信号値を転
   送せずに信号値を転送する第３のクロツク手段と、 上記第２のクロツク手段からの単一のパルスを抑制し、
   これによつて上記第３のクロツク手段からのパルスが上
   記第２のクロツク手段からのパルスよりも早く発生する
   ことを保証する手段とを具え、 上記スレーブラツチ回路の出力信号ラインは上記論理回
   路ブロツクの入力信号ラインに接続されると共に、これ
   らの走査ストリング内の次の単一のマスタラツチ回路に
   も接続してシフトレジスタを形成し、 上記論理回路ブロツクの上記出力信号は上記第２のラツ
   チ回路対群内の上記マスタラツチ回路の入力信号ライン
   に接続されていることを特徴とする論理回路テスト装
   置。
2. 【請求項２】上記第２のラツチ回路対群はシフトレジス
   タラツチ回路走査ストリングとして構成されることを特
   徴とする請求項１に記載の論理回路テスト装置。
3. 【請求項３】論理回路ブロツクをテストする方法におい
   て、 混合２進データをシフトレジスタラツチ回路走査ストリ
   ング内にスキユーロードするステツプと、 上記シフトレジスタラツチ回路からの遷移信号によつて
   上記論理ブロツクを駆動するステツプと、 上記遷移信号による駆動に対する上記論理ブロツクの応
   答を１組の出力ラツチ回路内において捕捉するステツプ
   とを具えることを特徴とする論理回路テスト方法。
4. 【請求項４】上記捕捉ステツプは上記１組の出力ラツチ
   回路内において捕捉できる、２つのクロツクパルスのう
   ちの第１のパルスを抑制する結果として生ずることを特
   徴とする請求項３に記載の論理回路テスト方法。