JP2006339948A

JP2006339948A - パルスラッチ回路及び半導体集積回路

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Publication number: JP2006339948A
Application number: JP2005161010A
Authority: JP
Inventors: Yasuhisa Shimazaki; 靖久島崎; Masakazu Nishibori; 雅和西堀
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-06-01
Filing date: 2005-06-01
Publication date: 2006-12-14
Also published as: US7768294B2; US7411413B2; US20060273837A1; US20090024861A1

Abstract

【課題】パルスラッチ回路の消費電力の低減化を図る。
【解決手段】テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードとを含み、パルス状のクロック信号に同期動作されるパルスラッチ回路において以下の回路を設ける。すなわち、入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路（１０）と、上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路（１１）と、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路（１３）とを設ける。上記第２ラッチ回路への上記クロック信号の供給を停止することにより、消費電力の低減化を達成する。
【選択図】図１

Description

本発明は、パルスラッチ回路、さらにはそれにおける低電力化技術に関し、例えばマイクロコンピュータなどの半導体集積回路に適用して有効な技術に関する。

半導体集積回路の高性能化、低電力化において重要な要素回路は、フリップフロップ(以下「ＦＦ」と略記する)回路あるいはラッチ回路に代表される記憶素子である。ここで、「ＦＦ回路」とは、クロックの立ち上がりエッジで入力信号をキャプチャする記憶素子を指し、「ラッチ回路」とは、クロックが“Ｈ”（ハイレベル）の期間において入力信号を出力端子へ伝達し、クロックが“Ｌ”（ローレベル）の期間において出力信号を保持する、いわゆるレベルセンス型回路を指す。ＦＦ回路あるいはラッチ回路の高速化、低電力化を目的として、様々な回路、クロックシステムが提案されている。また、半導体集積回路の大規模化により、ＦＦ回路のテスト容易化設計（ｄｅｓｉｇｎ−ｆｏｒ−ｔｅｓｔ、ＤＦＴ）技法への対応が、テストコストの面から必須となってきている。

ＦＦ回路をパルスラッチ回路に置き換えることにより、高速化を図った技術が知られている。例えば特許文献１に記載された技術によれば、パルス状のクロック信号を発生するクロックパルス発生器と、所定の組み合わせ論理回路と、上記組み合わせ論理回路の前段又は後段に配置され、上記パルス状のクロック信号に入力データをラッチ可能なパルスラッチ回路とを含む半導体集積回路において、所定の条件が成立するように、上記パルス状のクロック信号のパルス幅を設定することにより、クロックエッジの不確定性の影響を排除している。

国際公開第ＷＯ２００４／０３８９１７Ａ１号パンフレット

上記のように半導体集積回路の大規模化により、フリップフロップ回路のテスト容易化設計（ｄｅｓｉｇｎ−ｆｏｒ−ｔｅｓｔ、ＤＦＴ）技法への対応が、テストコストの面から必須となってきている。しかし、この技法は、ＦＦ回路のテスト容易化のための回路が増える分、半導体集積回路のチップ増大や、消費電力の増大を余儀なくされる。

一般的にＦＦ回路は、マスターラッチとスレーブラッチの組み合わせであり、パルスラッチ回路２個分に相当する。そこで、消費電力を低減し、占有面積を小面積化するには、上記特許文献１に示されるように、ＦＦ回路に代えてパルスラッチ回路を用いれば良いと考えられる。

しかしながら、携帯電話機に搭載される半導体集積回路のようにバッテリからの電源供給によって動作することを考えると、消費電力の更なる低減が必要とされることが本願発明者によって見出された。

本発明の目的は、パルスラッチ回路における消費電力を低減するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードとを含み、パルス状のクロック信号に同期動作されるパルスラッチ回路において、入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路と、上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路と、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路とを設ける。

上記の手段によれば、制御回路は、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する。このことが、消費電力の低減化を達成する。

〔２〕上記〔１〕において、上記１ラッチ回路の前段に上記第２ラッチ回路を配置し、上記第１ラッチ回路の出力信号を選択的に上記第２ラッチ回路に供給可能なセレクタを設けることができる。

〔３〕テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードと、電源電圧の供給が部分的に遮断されるスタンバイモードと、を含み、パルス状のクロック信号に同期動作されるパルスラッチ回路において、入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路と、上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路と、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路と、上記スタンバイモード時に上記第１ラッチ回路のラッチデータが破壊されるのを防止するための保持制御回路とを設ける。

上記の手段によれば、制御回路は、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する。このことが、消費電力の低減化を達成する。また、保持制御回路は、上記スタンバイモード時に上記第１ラッチ回路のラッチデータが破壊されるのを防止する。このことが、パルスラッチ回路の信頼性の向上を達成する。

〔４〕上記〔３〕において、上記１ラッチ回路の前段に上記第２ラッチ回路を配置し、上記第１ラッチ回路の出力信号を選択的に上記第２ラッチ回路に供給可能なセレクタを設けることができる。

〔５〕テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードとを含み、パルス状のクロック信号に同期動作されるパルスラッチ回路において、入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路と、上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路と、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路と、上記第１ラッチ回路に入力されるデータと、上記第１ラッチ回路のラッチデータとの比較を行い、その比較結果に基づいて上記第１ラッチ回路へのクロック信号の供給を制御するためのクロック制御回路とを設ける。

上記の手段によれば、制御回路は、上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する。このことが、消費電力の低減化を達成する。また、クロック制御回路は、上記第１ラッチ回路に入力されるデータと、上記第１ラッチ回路のラッチデータとの比較を行い、その比較結果に基づいて上記第１ラッチ回路へのクロック信号の供給を制御する。このことが、消費電力の更なる低減化を達成する。

〔６〕上記〔５〕において、上記クロック制御回路は、上記第１ラッチ回路に入力されるデータと、上記第１ラッチ回路のラッチデータとが一致する場合には、上記第１ラッチ回路へのクロック信号の供給を停止することができる。

〔７〕上記〔５〕又は〔６〕において、上記１ラッチ回路の前段に上記第２ラッチ回路を配置し、上記第１ラッチ回路の出力信号を選択的に上記第２ラッチ回路に供給可能なセレクタを設けることができる。

〔８〕上記〔１〕乃至〔７〕の何れかのパルスラッチ回路が複数個結合されて成るスキャンチェーンを含んで半導体集積回路を形成することができる。

〔９〕上記〔１〕乃至〔７〕の何れかのパルスラッチ回路が複数個結合されて成るスキャンチェーンを含んで一つの半導体基板に形成された半導体集積回路において、上記パルスラッチ回路のセルと、上記半導体集積回路を形成するその他の回路のセルとの電源ラインのレイアウトを共通化することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、パルスラッチ回路における消費電力を低減することができる。

図１には、本発明にかかるパルスラッチ回路の構成例が示される。

図１に示されるパルスラッチ回路１は、特に制限されないが、ラッチ回路（ＬＡＴＣＨ）１０，１１、セレクタ（ＳＥＬ）１２、制御回路（ＣＯＮＴ）１３を含み、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板に形成された半導体集積回路に含まれる。

上記セレクタ１２は、スキャンイネーブル信号ＳＥの論理に応じて、入力データＤとスキャンシフトのためのスキャン入力データＳＩとを選択的に後段のラッチ回路１０に伝達する。ラッチ回路１０は、セレクタ１２の後段に配置され、パルス状のクロック信号（「パルスクロック信号」という）ＰＣＬＫがハイレベル期間にスルー状態となる。ラッチ回路１１は、上記ラッチ回路１０の後段に配置され、パルスクロック信号ＰＣＬＫがローレベル期間にスルー状態となる。上記ラッチ回路１１の動作は、ラッチ制御回路１３によって制御される。具体的には、スキャンイネーブル信号ＳＥがハイレベルにアサートされた期間はパルスクロック信号ＰＣＬＫがラッチ回路１１に供給されることによってラッチ回路１１が動作され、スキャンイネーブル信号ＳＥがローレベルにネゲートされた期間はパルスクロック信号ＰＣＬＫがラッチ回路１１に供給されないため、ラッチ回路１１の動作が停止される。

図２には、図１に示されるパルスラッチ回路１における各部の詳細な構成例が示される。

パルスクロック信号ＰＣＬＫを論理反転するためのインバータ５０１が設けられ、このインバータ５０１の出力論理を反転するためのインバータ５０２が設けられる。インバータ５０１からパルスクロック信号ｃｋ０ｂが得られ、インバータ５０２からパルスクロック信号ｃｋ０が得られる。また、スキャンイネーブル信号ＳＥを論理反転するためのインバータ５０３が設けられる。

制御回路１３は、ノアゲート５０４、及びインバータ５０５を含む。ノアゲート５０４は、上記インバータ５０２の出力信号と、インバータ５０３の出力信号とのノア論理を得る。このノアゲート５０４によりクロック信号ｃｋ１が形成され、それが後段のインバータ５０５で論理反転されることでクロック信号ｃｋ１が得られる。

ラッチ回路１０は、ｐチャネル型ＭＯＳトランジスタ５０８、ｎチャネル型ＭＯＳトランジスタ５０９、インバータ５１０，５１２、及びクロックドインバータ５１１とを含んで成る。ｐチャネル型ＭＯＳトランジスタ５０８とｎチャネル型ＭＯＳトランジスタ５０９とが並列接続されることでトランスミッションゲートが形成される。インバータ５１０とトライステートバッファ５１１とがループ状に接続されることで記憶部が形成される。トライステートバッファ５１１は、クロック信号ｃｋ０，ｃｋ０ｂに同期動作される。上記記憶部のデータを出力するためのインバータ５１２が設けられ、このインバータ５１２を介して出力データＱが得られる。

ラッチ回路１１は、ｎチャネル型ＭＯＳトランジスタ５１３、ｐチャネル型ＭＯＳトランジスタ５１４、インバータ５１５，５１７、クロックドインバータ５１６を含む。ｎチャネル型ＭＯＳトランジスタ５１３とｐチャネル型ＭＯＳトランジスタ５１４とが並列接続されてトランスミッションゲートが形成される。インバータ５１５とトライステートバッファ５１６とがループ状に接続されることで記憶部が形成される。トライステートバッファ５１６は、クロック信号ｃｋ１，ｃｋ１ｂに同期動作される。上記記憶部のデータを出力するためのインバータ５１７が設けられ、このインバータ５１７を介してスキャン出力データＳＯが得られる。

セレクタ１２は、トライステートバッファ５０６，５０７を含んで成る。トライステートバッファ５０６，５０７は、スキャンイネーブル信号ＳＥと、インバータ５０３の出力信号とによって相補的に導通されるようになっている。

図３には、図１及び図２に示されるパルスラッチ回路１における主要部の動作タイミングが示される。

サイクルＣＹＣＬＥ２では、スキャンイネーブル信号ＳＥ＝Ｌ（ローレベル）により、通常動作が指示されている。この場合、セレクタ１２により選択された入力データＤ（ＤＡＴＡ０）は、ラッチ回路１０を介して後段回路に伝達される。スキャンイネーブル信号ＳＥ＝Ｌのとき、クロック信号ｃｋ１ｂ、ｃｋ１は変化しない。従って、この期間においてラッチ１１は非動作状態とされる。

次に、サイクルＣＹＣＬＥ３では、スキャンイネーブル信号ＳＥ＝Ｈ（ハイレベル）とされることで、スキャンシフトが指示されている。スキャンイネーブル信号ＳＥ＝Ｈにより、セレクタ１２は、入力データＤ（ＤＡＴＡ１）に代えてスキャン入力データＳＩ（ＤＡＴＡ２）を選択的にラッチ回路１０に伝達する。ラッチ回路１０は、スキャン入力データＳＩ（ＤＡＴＡ２）をクロック信号ｃｋ０ｂ，ｃｋ０に同期してラッチする。そして、スキャンイネーブル信号ＳＥ＝Ｈにより、コントローラ１３においてクロック信号ｃｋ１ｂ、ｃｋ１が生成され、この場合、クロック信号ｃｋ１ｂ、ｃｋ１に同期してラッチ１１が動作されることでスキャンシフト動作が実現される。つまり、上記ラッチ回路１０のラッチデータ（ＤＡＴＡ２）がデータ出力Ｑとして出力されるとともに、クロック信号ｃｋ１ｂ、ｃｋ１に同期してラッチ１１が動作されることで、上記ラッチ回路１０のラッチデータ（ＤＡＴＡ２）が、上記ラッチ１１を介してスキャン出力（ＳＯ）される。

上記の例によれば、以下の作用効果を得ることができる。

スキャンイネーブル信号ＳＥ＝Ｌの場合、スキャンシフト動作のためのラッチ回路１３の動作が停止されるため、電力消費はスキャンシフト時の約半分になる。今、論理回路全体の動作電力のうちの３０％をＦＦ回路のクロック信号による電力消費と仮定すると、本例のパルスラッチ回路１を適用することで、これが半分に削減されることから、論理回路全体の動作電力を約１５％削減できることになる。

図４には、本発明にかかるパルスラッチ回路の別の構成例が示される。

図４に示されるパルスラッチ回路１が図１に示されるのと大きく相違するのは、ラッチ回路１１をセレクタ１２の前段に配置した点である。すなわち、図４に示される構成によれば、コントローラ１３の出力信号に基づいてスキャン入力データＳＩがラッチ回路１１にラッチされ、このラッチ回路１１の出力データが、セレクタ１２により選択的に後段のラッチ回路１０に伝達されるようになっている。

図５には、図４に示されるパルスラッチ回路１における各部の詳細な構成例が示される。

基本的には、図２に示されるのと同様とされるが、ラッチ回路１１がセレクタ１２の前段に配置されているため、図５に示される構成では、ラッチ回路１１においてインバータ５１７（図２参照）が省略される代わりに、入力初段にインバータ５２９が設けられ、ラッチ回路１０においてスキャン出力のためのインバータ５２１，５２２が設けられている。かかる構成においても、図１に示されるのと同様の作用効果を得ることができる。

図６には、本発明にかかるパルスラッチ回路の別の構成例が示される。

図６に示されるパルスラッチ回路が図１に示されるのと大きく相違するのは、電源ラインが、スタンバイ時にも通電される低電位側電源ＶＳＳラインと、スタンバイ時には遮断される低電位側電源ＶＳＳＭラインとに分かれている点、及びスタンバイ時にラッチ回路１０のラッチデータが破壊されないように制御するための保持制御回路（Ｌ−ＣＮＴ）７４が設けられている点である。ラッチ回路１１、セレクタ１２、制御回路１３は、低電位側電源ＶＳＳＭラインに結合され、ラッチ回路１０、保持制御回路７４は、低電位側電源ＶＳＳラインと低電位側電源ＶＳＳＭラインとに結合される。低電位側電源ＶＳＳと低電位側電源ＶＳＳＭは、図示されない電源スイッチによりオンオフ制御が可能とされる。通常動作においては低電位側電源ＶＳＳと低電位側電源ＶＳＳＭとは互いに同電位とされる。しかし、スタンバイ時において低電位側電源ＶＳＳＭラインはハイインピーダンス状態とされる。

図７には、図６に示されるパルスラッチ回路における各部の詳細な構成例が示される。

上記保持制御回路７４は、スタンバイ信号ＳＴＢＹＳとパルスクロック信号ＰＣＬＫとのナンド論理を得るためのナンドゲート５４１と、このナンドゲート５４１の出力を論理反転するためのインバータ５４２とを含む。上記ナンドゲート５４１によってクロック信号ｃｋ０ｂが得られ、上記インバータ５４２によってクロック信号ｃｋ０が得られる。このクロック信号ｃｋ０ｂ，ｃｋ０によってラッチ回路１０内のｐチャネル型ＭＯＳトランジスタ５０８、ｎチャネル型ＭＯＳトランジスタ５０９、及びトライステートバッファ５１１の動作が制御される。ラッチ回路１０の出力はノードＮ１とされる。また、インバータ５１０，５１１，５４２は、低電位側電源ＶＳＳラインを介して低電位側電源が供給され、その他のデバイスには、低電位側電源ＶＳＳＭラインを介して低電位側電源が供給される。尚、図示されないが、半導体基板（ｎ−ｗｅｌｌ、ｐ−ｗｅｌｌ）は通常動作時、スタンバイ時ともにそれぞれ高電位側電源ＶＤＤ、低電位側電源ＶＳＳに結合されている。

図８には、図６及び図７に示されるパルスラッチ回路１における主要部の動作タイミングが示される。

説明の便宜上、スキャンイネーブル信号ＳＥ=Ｌの場合について説明する。

サイクルＣＹＣＬＥ１は、スタンバイ信号ＳＴＢＹＢ＝Ｈとされることで通常動作指示される。このとき、パルスクロック信号ＰＣＬＫ=Ｈとなると、入力データＤＡＴＡ０がラッチ回路１０に取り込まれ、それがデータ出力（Ｑ）される。

サイクルＣＹＣＬＥ２では、スタンバイ信号ＳＴＢＹＢ＝Ｌとされることでスタンバイモードが指示される。スタンバイ信号ＳＴＢＹＢ以外の入力信号はハイインピーダンス状態（Ｈｉ−Ｚ）になっている。スタンバイ信号ＳＴＢＹＢ=Ｌにより、クロック信号ｃｋ０ｂ=Ｈに固定され、クロック信号ｃｋ０=Ｌに固定されている。これにより、ラッチ回路１０のトランスミッションゲートはオフに制御される。ラッチ回路１０のインバータループが常時通電されている低電位側電源ＶＳＳラインに接続されているため、サイクルＣＹＣＬＥ１でラッチされたデータＤＡＴＡ０はスタンバイモード中も失われない。

サイクルＣＹＣＬＥ３の後半でスタンバイ信号ＳＴＢＹＢ=Ｈとなり通常動作モードに戻ると、出力データＱにはＤＡＴＡ０が現れ、次のサイクルＣＹＣＬＥ４では通常通り新たなデータＤＡＴＡ１の取り込み動作が行われる。ここで、データ保持のために常時通電とされるトランジスタ数は８個であるため、パルスラッチ全体のトランジスタ数４０個のうちの２０％に過ぎない。今、半導体集積回路全体に占めるパルスラッチの割合を３０％と仮定すると、スタンバイ時に通電されているトランジスタは全体の６％になる。従って、スタンバイ時に流れるリーク電流の程度としては、電源遮断を行なわない場合に比べて９４％削減できることになる。更に、スタンバイ時においてラッチ回路１０のラッチデータが保持されるため、特にデータのリストア動作等が必要なく、スタンバイモードからの復帰時間も短縮される。

図９には、本発明にかかるパルスラッチ回路の別の構成例が示される。

図９に示されるパルスラッチ回路が図６に示されるのと大きく相違するのは、セレクタ１２の前段にラッチ回路１１を配置した点である。

図１０には、図９に示されるパルスラッチ回路１における各部の詳細な構成例が示される。

基本的には、図７に示されるのと同様とされるが、ラッチ回路１１がセレクタ１２の前段に配置されているため、図１０に示される構成では、ラッチ回路１１においてインバータ５３２，５３３（図７参照）が省略される代わりに、入力初段にインバータ５２９が設けられ、ラッチ回路１０においてスキャン出力のためのインバータ５２１，５２２が設けられている。

かかる構成においても、図６に示されるのと同様の作用効果を得ることができる。

図１１には、本発明にかかるパルスラッチ回路の別の構成例が示される。

図１１に示されるパルスラッチ回路１が図１に示されるのと大きく相違するのは、クロック制御回路５４０を設けた点である。このクロック制御回路５４０は、ラッチ回路１０の入力データとラッチ回路１０のラッチデータとの比較を行い、その比較結果に基づいてラッチ回路１０へのクロック信号の供給を制御する。すなわち、クロック制御回路５４０は、入力データとラッチ回路１０のラッチデータとが不一致の場合にのみラッチ回路１０へクロック信号を供給し、入力データとラッチ回路１０のラッチデータとが一致する場合には、ラッチ回路１０のラッチデータを更新する必要が無いため、ラッチ回路１０へのクロック信号の供給を停止する。このように、入力データとラッチ回路１０のラッチデータとが一致する場合にラッチ回路１０へのクロック信号の供給を停止することによって消費電力の低減を図ることができる。

図１２には、図１１に示されるパルスラッチ回路１における各部の詳細な構成例が示される。

上記クロック制御回路５４０は次のように構成される。

ｐチャネル型ＭＯＳトランジスタ５６２と、ｎチャネル型ＭＯＳトランジスタ５６３，５６４，５６５とが直列接続される。ｎチャネル型ＭＯＳトランジスタ５６３，５６４の直列接続回路に、ｎチャネル型ＭＯＳトランジスタ５６６，５６７の直列接続回路が並列接続される。ｐチャネル型ＭＯＳトランジスタ５６２のソース電極は高電位側電源ＶＤＤに結合され、ｎチャネル型ＭＯＳトランジスタ５６５のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ５６２のゲート電極と、ｎチャネル型ＭＯＳトランジスタ５６５のゲート電極には、パルスクロック信号ＰＣＬＫが供給される。ｎチャネル型ＭＯＳトランジスタ５６３のゲート電極には、セレクタ１２の出力データｄａｔａｂが供給される。上記セレクタ１２の出力データｄａｔａｂの論理を反転するためのインバータ５６１が設けられ、このインバータ５６１の出力データｄａｔａが助行きｎチャネル型ＭＯＳトランジスタ５６６のゲート電極に伝達される。ｎチャネル型ＭＯＳトランジスタ５６７のゲート電極には、ラッチ回路１０における記憶部の一方のノードｎｏｄｅ０の出力信号が供給され、ｎチャネル型ＭＯＳトランジスタ５６４には、ラッチ回路１０における記憶部の他方のノードｎｏｄｅ１の出力信号が供給される。ｐチャネル型ＭＯＳトランジスタ５６２とｎチャネル型ＭＯＳトランジスタ５６３，５６６との直列接続ノードからクロックｃｋ０ｂが得られる。上記クロック信号ｃｋ０ｂの論理を反転するためのインバータ５７０が設けられ、このインバータ５７０によってクロック信号ｃｋ０が得られる。ｐチャネル型ＭＯＳトランジスタ５６８とｎチャネル型ＭＯＳトランジスタ５６９とが直列接続される。ｐチャネル型ＭＯＳトランジスタ５６８のソース電極は高電位側電源ＶＤＤに結合され、ｎチャネル型ＭＯＳトランジスタ５６９のソース電極はｎチャネル型ＭＯＳトランジスタ５６４，５６７と、ｎチャネル型ＭＯＳトランジスタ５６５との直列接続ノードに結合される。ｐチャネル型ＭＯＳトランジスタ５６８のゲート電極と、ｎチャネル型ＭＯＳトランジスタ５６９のゲート電極とに、上記インバータ５７０の出力クロック信号ｃｋ０が伝達される。かかる構成により、入力データと、ラッチ回路１０のラッチデータとが不一致の場合にのみラッチ回路１０へクロック信号ｃｋ０ｂ，ｃｋ０が供給され、入力データとラッチ回路１０のラッチデータとが一致する場合には、ラッチ回路１０へのクロック信号ｃｋ０ｂ，ｃｋ０の供給が停止される。

その他の回路については、図２に示されるのと同様とされる。尚、ラッチ回路１０において、インバータ５１２の後段にインバータ５５０が設けられ、このインバータ５５０を介して出力データＱが得られる。そして、ラッチ回路１１において、インバータ５１７の後段にインバータ５５１が設けられ、このインバータ５５１を介してスキャン出力データＳＯが得られる。

図１４には、本発明にかかるパルスラッチ回路の別の構成例が示される。

図１４に示されるパルスラッチ回路１が図１１に示されるのと大きく相違するのは、ラッチ回路１１をセレクタ１２の前段に配置した点である。すなわち、図１４に示される構成によれば、コントローラ１３の出力信号に基づいてスキャン入力データＳＩがラッチ回路１１にラッチされ、このラッチ回路１１の出力データが、セレクタ１２により選択的に後段のラッチ回路１０に伝達されるようになっている。

図１５には、図１４に示されるパルスラッチ回路１における各部の詳細な構成例が示される。

基本的には、図１２に示されるのと同様とされるが、ラッチ回路１１をセレクタ１２の前段に配置した関係で、図１５に示される構成では、ラッチ回路１１においてインバータ５１７，５５１（図１２参照）が省略されて、入力初段にインバータ５２９が設けられ、ラッチ回路１０においてインバータ５５０（図１２参照）が省略されて、スキャン出力のためのインバータ５２１，５２２が設けられている。かかる構成においても、図１１に示されるのと同様の作用効果を得ることができる。

図１６には、上記パルスクロック信号ＰＣＬＫを生成するためのパルスジェネレータが示される。

図１６に示されるパルスジェネレータ１９４は、特に制限されないが、遅延回路（ＤＥＬＡＹ）１９０、インバータ１９１、ナンドゲート１９２，インバータ１９３を含んで成る。上記遅延回路１９０は、デューティ５０％程度の基準クロック信号ＣＬＫを遅延させる。この遅延回路１９０の出力信号は、後段のインバータ１９１を介してナンドゲート１９２に伝達される。このナンドゲート１９２により、上記基準クロック信号ＣＬＫと、上記インバータ１９１の出力信号とのナンド論理が得られ、それが後段のインバータ１９３で論理反転されることによりパルスクロック信号ＰＣＬＫが得られる。

図１７には、図１６に示されるパルスジェネレータ１９４における動作タイミングが示される。

パルスクロック信号ＰＣＬＫの立ち上がりタイミング、及び立ち下がりタイミングは、基準クロック信号ＣＬＫの立ち上がりタイミングに同期される。パルスクロック信号ＰＣＬＫのパルス幅は、遅延回路１９０での遅延量によって調整することができる。尚、遅延回路１９０での遅延量を外部制御可能に構成することができる。

図１８には、上記パルスジェネレータ１９４の別の構成例が示される。

図１８に示されるパルスジェネレータ１９４が図１６に示されるのと相違するのは、イネーブル信号ＥＮによって、パルスジェネレータ１９４の動作を制御可能に構成された点である。外部からのイネーブル信号ＥＮの論理を反転するためのインバータ１９５と、このインバータ１９５の出力信号と、遅延回路２１０の出力信号とのノア論理を得るノアゲート１９６が設けられ、このノアゲート１９６の出力信号が後段のナンドゲート１９２に伝達されるようになっている。

図１９には、図１８に示されるパルスジェネレータ１９４における動作波形が示される。

サイクルＣＹＣＬＥ１，ＣＹＣＬＥ２では、イネーブル信号ＥＮがハイレベルにアサートされていることから、ノアゲート１９６が活性化されて、パルスクロック信号ＰＣＬＫが生成される。これに対してサイクルＣＹＣＬＥ２では、イネーブル信号ＥＮがローレベルにネゲートされ、ノアゲート１９６が非活性状態とされるため、パルスクロック信号ＰＣＬＫはローレベルに固定される。

図２０には、クロック信号を分配するためのクロックツリーが示される。

図２０に示されるクロックツリー２３４は、パルスジェネレータ１９４、複数のバッファ（ＢＵＦ）２３１，２３２、パルスラッチ回路（ＰＬ）２３３を含んで成る。パルスジェネレータ１９４は、図１６又は図１８に示される構成によりパルスクロック信号ＰＣＬＫを生成する。生成されたパルスクロック信号ＰＣＬＫは、複数のバッファ２３１，２３２、及びパルスラッチ回路２３３に供給される。複数のバッファ２３１，２３２は、供給されたパルスクロック信号ＰＣＬＫをバッファリングして、図示されない後段回路に供給する機能を有する。パルスラッチ回路２３３は、図１、図４、図６、図９、図１１、又は図１４に示される構成が採用される。このようにクロックツリー２３４によりパルスクロック信号ＰＣＬＫを分配することにより、パルスジェネレータ１９４の個数を低減することができる。

図２１には、クロック信号を分配するための別のクロックツリーが示される。

図２１に示されるように、クロックツリー２３４の末端にパルスラッチ回路２４３とＦＦ回路２４４とが混在される場合もある。パルスラッチ回路２４３は、図１、図４、図６、図９、図１１、又は図１４に示される構成が採用される。ＦＦ回路２４４は、マスターラッチとスレーブラッチの組み合わせであり、パルスラッチ回路２個分に相当する。

図２２には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータが示される。

図２２に示されるマイクロコンピュータ２５０は、特に制限されないが、複数の機能モジュールを含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。上記複数の機能モジュールには、ＣＰＵ（中央処理装置）２５１、メモリ（ＭＥＭ）２５２、バスステートコントローラ（ＢＳＣ）２５３、ＩＰモジュール（ＩＰ１）２５４、ＩＰモジュール（ＩＰ２）２５５、入出力回路（ＩＯ）２５６を含み、それらはバス２５７によって結合される。メモリ２５２には、上記ＣＰＵ２５１で実行されるプログラムが格納されたＲＯＭ（リード・オンリー・メモリ）や、上記ＣＰＵ２５１での演算処理の作用業域などに利用されるＲＡＭ（ランダム・アクセス・メモリ）を含む。バスステートコントローラ２５３は、物理アドレス空間の分割、各種のメモリ及びバスステートインターフェイス仕様に応じた制御信号の出力などを行う。ＩＰ(Intellectual Property)モジュール２５４，２５５は、それぞれ所定の機能を有する機能モジュール、例えばバスインタフェースやＤＭＡ（ダイレクト・メモリ・アクセス）コントローラなどとされる。入出力回路２５６は、このマイクロコンピュータ２５０の外部との間で各種データのやり取りを可能とする。

上記複数の機能モジュールの全て又は一部には上記パルスラッチ回路１が組み込まれる。つまり、各機能モジュールのレジスタとして複数のパルスラッチを配置するとともに、それらをスキャンチェーン接続して、各部の動作テストのためのテストパターンの伝達を可能とする。かかる構成によれば、上記パルスラッチ回路１の消費電力が抑えられていることから、マイクロコンピュータ全体の消費電力の低減を図ることができる。

図２３には、上記パルスラッチ回路１のセルレイアウトイメージが示される。

セルの最上位配線層を利用して電源ラインが形成される。上記電源ラインには、図２３（Ａ）に示されるように、上記パルスラッチ回路１のセル２６０の一方の縁辺部に形成された高電位側電源ＶＤＤラインと、それに並行するように、セル２６０の他方の縁辺部に形成された低電位側電源ＶＳＳライン及び低電位側電源ＶＳＳＭラインとが含まれる。図２３（Ｂ）には、上記電源ラインが省略された状態で上記パルスラッチ回路１のセルレイアウトイメージが示される。電源ラインの下側には、上記電源ラインを介して動作用電源が供給されるＭＯＳトランジスタの組み合わせ回路が形成される。

図２４には、図２３に示されるレイアウト構成のパルスラッチ回路１を含むセルの配置例が示される。

パルスラッチ回路のセル２６０はセル内で低電位側電源ＶＳＳライン、低電位側電源ＶＳＳＭラインの双方を必要とする。それに対して組み合わせ回路のセル２６１は、セル内で低電位側電源ＶＳＳＭは使用されるが、低電位側電源ＶＳＳラインは使用されない。しかしながら、上記パルスラッチ回路のセル２６０として、図２３に示されるように、セル内に低電位側電源ＶＳＳライン及び低電位側電源ＶＳＳＭラインの双方を有し、しかもそれらが共通のレイアウト構造とされることにより、パルスラッチ回路のセル２６０と組み合わせ回路のセル２６１とを任意に配置することが可能となるため、レイアウトの自由度の向上を図ることができる。また、パルスラッチ回路のセル２６０のセル配置配線工程に何ら特別な作業が入らないで済む。

図２５には、上記パルスラッチ回路１を用いたスキャンチェーンが示される。

図２５に示されるスキャンチェーンは、パルスクロック信号ＰＣＬＫ１に同期動作される第１パルスラッチ回路２７０と、パルスクロック信号ＰＣＬＫ２に同期動作される第２パルスラッチ回路２８０とが結合されて成る。第１パルスラッチ回路２７０にはスキャン入力データＳＩＮ１が入力され、第２パルスラッチ回路２８０には、上記第１パルスラッチ回路２７０からのスキャンデータＳＣＡＮ１が入力される。第２パルスラッチ回路２８０によってスキャン出力データＳＯ１が得られる。第１パルスラッチ回路２７０や第２パルスラッチ回路２８０には、図１、図６、図１１に示されるパルスラッチ回路が適用される。ただし、図２５においては、第１パルスラッチ回路２６０や第２パルスラッチ回路２８０内のラッチ回路１０，１１のみを示し、他の回路例えばセレクタ１２やコントローラ１３などは省略されている。第１パルスラッチ回路２７０においてラッチ回路１０の出力ノードはＮＤ１とされ、第２パルスラッチ回路２８０においてラッチ回路１０の出力ノードはＮＤ２とされる。

図２６には、図２５に示されるスキャンチェーンにおける主要部の動作タイミングが示される。

パルスクロック信号ＰＣＬＫ１がハイレベルになると、ラッチ回路１０がスルー状態とされ、ノードＮＤ１にスキャン入力データＳＩＮ１が出力される。その後、パルスクロック信号ＰＣＬＫ１がローレベルに変化すると、ラッチ回路１１がスルー状態とされ、ノードＮＤ１のデータがラッチ回路１１を介して第２パルスラッチ回路２８０に伝達される。ここで、パルスクロック信号ＰＣＬＫ２がパルスクロック信号ＰＣＬＫ１に対してＴｓｋｅｗだけ遅れて立ち上がる状況を考える。これは両者の信号にクロックスキューＴｓｋｅｗが存在することに対応する。サイクルＣＹＣＬＥ１では、スキャンデータＳＣＡＮ１にＤＡＴＡ０が現れたとき、パルスクロック信号ＰＣＬＫ２は未だハイレベルのままである。このため、ＤＡＴＡ０はノードＮＤ２まで伝達される。その後パルスクロック信号ＰＣＬＫ２がローレベルになると、スキャン出力データＳＯ１にＤＡＴＡ０が現れる。つまり、パルスクロック信号ＰＣＬＫ１とＰＣＬＫ２とのスキューＴｓｋｅｗの存在により、サイクルＣＹＣＬＥ１の間に、ＤＡＴＡ０が二つのパルスラッチを通過するおそれがあり、それは誤動作に繋がる。

図３０には、上記パルスラッチ回路１を用いた別のスキャンチェーンが示される。

図３０に示されるスキャンチェーンは、パルスクロック信号ＰＣＬＫ１に同期動作される第１パルスラッチ回路２９０と、パルスクロック信号ＰＣＬＫ２に同期動作される第２パルスラッチ回路３００とが結合されて成る。第１パルスラッチ回路２９０にはスキャン入力データＳＩＮ２が入力され、第２パルスラッチ回路３００には、上記第１パルスラッチ回路２９０からのスキャンデータＳＣＡＮ２が入力される。第２パルスラッチ回路３００によってスキャン出力データＳＯ２が得られる。第１パルスラッチ回路２９０や第２パルスラッチ回路３００には、図４、図９、図１４に示されるパルスラッチ回路が適用される。ただし、図２７においては、第１パルスラッチ回路２９０や第２パルスラッチ回路３００内のラッチ回路１０，１１のみを示し、他の回路例えばセレクタ１２やコントローラ１３などは省略されている。第１パルスラッチ回路２９０においてラッチ回路１１の出力ノードはＮＤ３とされ、第２パルスラッチ回路３００においてラッチ回路１１の出力ノードはＮＤ４とされる。

図２８には、図２７に示されるスキャンチェーンにおける主要部の動作タイミングが示される。

図２８におけるサイクルＣＹＣＬＥ１に着目して説明する。パルスクロック信号ＰＣＬＫ１がハイレベルになると、スキャンデータＳＣＡＮ２にＤＡＴＡ０が出力される。パルスクロック信号ＰＣＬＫ２はパルスクロック信号ＰＣＬＫ１に対してＴｓｋｅｗだけ遅れて立ち上がっている。パルスクロック信号ＰＣＬＫ２がハイレベルになると、第２パルスラッチ回路３００におけるラッチ回路１１が直ちにラッチ状態になるため、スキャンデータＳＣＡＮ２がノードＮＤ４に伝送することはない。パルスクロック信号ＰＣＬＫ２がローレベルになると、スキャンデータＳＣＡＮ２の値であるＤＡＴＡ０がノードＮＤ４に伝達され、それはサイクルＣＹＣＬＥ２におけるパルスクロック信号ＰＣＬＫ２の立ち上がりタイミングで、スキャン出力データＳＯ２に伝達される。従って、図２７に示される構成では、サイクルＣＹＣＬＥ１の間にＤＡＴＡ０が二つのパルスラッチを通過するおそれは無い。ただし、クロックスキューＴｓｋｅｗが非常に大きいと、例え図２７の構成であっても誤動作のおそれがあるので注意を要する。それは普通のＦＦ回路を用いた場合の設計と同様である。通常考えられるスキューに関しては、図２５に示される構成よりも、図２７に示される構成のほうが、パルスクロック信号ＰＣＬＫ１とＰＣＬＫ２とのスキューに対して強いといえる。換言すれば、通常考えられるスキューに関しては、第１パルスラッチ回路２９０や第２パルスラッチ回路３００に、図１、図６、図１１に示されるパルスラッチ回路を適用するよりも、図４、図９、図１４に示されるパルスラッチ回路を適用したほうが有利とされる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。

本発明は、テストパターンのスキャンシフトが行われることを条件に適用することができる。

本発明にかかるパルスラッチ回路の構成例ブロック図である。図１に示されるパルスラッチ回路における各部の詳細な構成例回路図である。図１及び図２に示されるパルスラッチ回路における主要部の動作タイミング図である。本発明にかかるパルスラッチ回路の別の構成例ブロック図である。図４に示されるパルスラッチ回路における各部の詳細な構成例回路図である。本発明にかかるパルスラッチ回路の別の構成例ブロック図である。図６に示されるパルスラッチ回路における各部の詳細な構成例回路図である。図６及び図７に示されるパルスラッチ回路における主要部の動作タイミング図である。本発明にかかるパルスラッチ回路の別の構成例ブロック図である。図９に示されるパルスラッチ回路における各部の詳細な構成例回路図である。本発明にかかるパルスラッチ回路の別の構成例ブロック図である。図１１に示されるパルスラッチ回路における各部の詳細な構成例回路図である。図１１及び図１２に示されるパルスラッチ回路における主要部の動作タイミング図である。本発明にかかるパルスラッチ回路の別の構成例ブロック図である。図１４に示されるパルスラッチ回路における各部の詳細な構成例回路図である。上記パルスラッチ回路に供給されるパルスクロック信号を生成するためのパルスジェネレータの構成例回路図である。図１６に示されるパルスジェネレータにおける主要部の動作タイミング図である。上記パルスラッチ回路に供給されるパルスクロック信号を生成するためのパルスジェネレータの別の構成例回路図である。図１８に示されるパルスジェネレータにおける主要部の動作タイミング図である。上記パルスジェネレータを含むクロックツリーの構成例ブロック図である。上記パルスジェネレータを含むクロックツリーの別の構成例ブロック図である。本発明にかかる半導体集積回路の一例とされるマイクロコンピュータの構成例ブロック図である。上記パルスラッチ回路のセルレイアウトの説明図である。図２３に示されるパルスラッチ回路を含むセルの配置例説明図である。上記パルスラッチ回路を用いたスキャンチェーンの構成例ブロック図である。図２５に示されるスキャンチェーンにおける主要部の動作タイミング図である。上記パルスラッチ回路を用いたスキャンチェーンの別の構成例ブロック図である。図２７に示されるスキャンチェーンにおける主要部の動作タイミング図である。

符号の説明

１パルスラッチ回路
１０，１１ラッチ回路
１２セレクタ
１３コントローラ
７４保持制御回路
２５０マイクロコンピュータ
２５１ＣＰＵ
２５２メモリ
２５３バスステートコントローラ
２５４，２５５ＩＰモジュール
２５６入出力回路
５４０クロック制御回路
２６０パルスラッチ回路のセル
２６１組み合わせ回路のセル

Claims

テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードとを含み、パルス状のクロック信号に同期動作されるパルスラッチ回路であって、
入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路と、
上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路と、
上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路と、を含むことを特徴とするパルスラッチ回路。
上記１ラッチ回路の前段に上記第２ラッチ回路が配置され、且つ、
上記第１ラッチ回路の出力信号を選択的に上記第２ラッチ回路に供給可能なセレクタを含んで成る請求項１記載のパルスラッチ回路。
テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードと、電源電圧の供給が部分的に遮断されるスタンバイモードと、を含み、パルス状のクロック信号に同期動作されるパルスラッチ回路であって、
入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路と、
上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路と、
上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路と、
上記スタンバイモード時に上記第１ラッチ回路のラッチデータが破壊されるのを防止するための保持制御回路と、を含むことを特徴とするパルスラッチ回路。
上記１ラッチ回路の前段に上記第２ラッチ回路が配置され、且つ、
上記第１ラッチ回路の出力信号を選択的に上記第２ラッチ回路に供給可能なセレクタを含んで成る請求項３記載のパルスラッチ回路。
テストパターンのスキャンシフトが行われる第１動作モードと、上記テストパターンのスキャンシフトが行われない第２動作モードとを含み、パルス状のクロック信号に同期動作されるパルスラッチ回路であって、
入力されたデータを上記クロック信号に同期してラッチ可能な第１ラッチ回路と、
上記第１ラッチ回路に結合され、上記スキャンシフトされるテストパターンを上記クロック信号に同期してラッチ可能な第２ラッチ回路と、
上記第２動作モード時に、上記第２ラッチ回路への上記クロック信号の供給を停止する制御回路と、
上記第１ラッチ回路に入力されるデータと、上記第１ラッチ回路のラッチデータとの比較を行い、その比較結果に基づいて上記第１ラッチ回路へのクロック信号の供給を制御するためのクロック制御回路と、を含むことを特徴とするパルスラッチ回路。
上記クロック制御回路は、上記第１ラッチ回路に入力されるデータと、上記第１ラッチ回路のラッチデータとが一致する場合には、上記第１ラッチ回路へのクロック信号の供給を停止する請求項５記載のパルスラッチ回路。
上記１ラッチ回路の前段に上記第２ラッチ回路が配置され、且つ、
上記第１ラッチ回路の出力信号を選択的に上記第２ラッチ回路に供給可能なセレクタを含んで成る請求項５又は６記載のパルスラッチ回路。
請求項１乃至７の何れか１項記載のパルスラッチ回路が複数個結合されて成るスキャンチェーンを含んで一つの半導体基板に形成された半導体集積回路。
請求項１乃至７の何れか１項記載のパルスラッチ回路が複数個結合されて成るスキャンチェーンを含んで一つの半導体基板に形成された半導体集積回路であって、
上記パルスラッチ回路のセルと、上記半導体集積回路を形成するその他の回路のセルとは、電源ラインのレイアウトが共通化されたことを特徴とする半導体集積回路。