JP2012257208A - 半導体装置 - Google Patents

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Abstract

【課題】処理実行中に電源をオフしてもデータが保持され、且つ従来よりも占有面積が小さいDフリップフロップ回路を有する半導体装置を提供する。
【解決手段】入力端子が、第1のトランスミッションゲートの第1の端子に電気的に接続され、第1のトランスミッションゲートの第2の端子が、第1のインバータの第1の端子及び機能回路の第2の端子に電気的に接続され、第1のインバータの第2の端子及び機能回路の第1の端子が、第2のトランスミッションゲートの第1の端子に電気的に接続され、第2のトランスミッションゲートの第2の端子が第2のインバータの第1の端子及びクロックドインバータの第2の端子に電気的に接続され、第2のインバータの第2の端子及びクロックドインバータの第1の端子は出力端子に電気的に接続されており、機能回路にはオフ電流が小さいトランジスタと容量素子との間にデータ保持部を有する半導体装置とする。
【選択図】図1

Description

本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれるものである。
近年、半導体特性を示す金属酸化物(以下、酸化物半導体と呼ぶ。)が注目されている。酸化物半導体は、トランジスタに適用することができる(特許文献1及び特許文献2)。
特開2007−123861号公報 特開2007−096055号公報
表示装置及び記憶装置などには半導体素子がマトリクス状に配されている。マトリクス状に配された半導体素子は、周辺駆動回路によって制御される。周辺駆動回路を構成する回路の一つとしてDフリップフロップ回路が挙げられる。
本発明の一態様は、処理実行中に電源をオフしてもデータが保持され、且つ従来よりも占有面積が小さいDフリップフロップ回路を提供することを課題とする。
本発明の一態様は、入力端子と、第1及び第2のトランスミッションゲートと、第1及び第2のインバータと、機能回路と、クロックドインバータと、出力端子と、を有し、前記入力端子が、前記第1のトランスミッションゲートの第1の端子に電気的に接続され、前記第1のトランスミッションゲートの第2の端子が、前記第1のインバータの第1の端子及び前記機能回路の第2の端子に電気的に接続され、前記第1のインバータの第2の端子及び前記機能回路の第1の端子が、前記第2のトランスミッションゲートの第1の端子に電気的に接続され、前記第2のトランスミッションゲートの第2の端子が前記第2のインバータの第1の端子及び前記クロックドインバータの第2の端子に電気的に接続され、前記第2のインバータの第2の端子及び前記クロックドインバータの第1の端子が、前記出力端子に電気的に接続され、前記機能回路は、第1のpチャネル型トランジスタと、第2のpチャネル型トランジスタと、オフ電流が小さいトランジスタと、容量素子と、を有し、前記第1のpチャネル型トランジスタのソース及びドレインの一方は第1の配線に電気的に接続され、前記第1のpチャネル型トランジスタのソース及びドレインの他方は前記第2のpチャネル型トランジスタのソース及びドレインの一方に電気的に接続され、前記第1のpチャネル型トランジスタのゲートにはタイミング信号が入力され、前記第2のpチャネル型トランジスタのソース及びドレインの他方は、前記オフ電流が小さいトランジスタのソース及びドレインの一方と前記第1のインバータの前記第1の端子に電気的に接続され、前記第2のpチャネル型トランジスタのゲートは前記第1のインバータの前記第2の端子に電気的に接続され、前記オフ電流が小さいトランジスタのソース及びドレインの他方は前記容量素子の一方の電極に電気的に接続され、前記容量素子の他方の電極は第2の配線に電気的に接続されていることを特徴とする回路を搭載した半導体装置である。
前記半導体装置において、前記第1の配線及び前記第2の配線は一定の電位が供給される電源電位線であり、前記第1の配線の電位は前記第2の配線の電位よりも高いことが好ましい。
前記半導体装置において、再起動時には、前記クロックドインバータにはクロック信号が入力されず該クロック信号が入力される配線の電位は一定に保持され、前記第1のpチャネル型トランジスタの前記ゲートに入力される前記タイミング信号は、前記オフ電流が小さいトランジスタがオンする前にHレベルとなり、前記再起動時経過後には、前記タイミング信号は前記クロックドインバータに入力される前記クロック信号と同一の信号が入力されるとよい。
前記構成の半導体装置が有するフローティング状態のノードにリセット用トランジスタのソース及びドレインの一方が電気的に接続され、前記リセット用トランジスタのソース及びドレインの他方は前記第1の配線または前記第2の配線に電気的に接続され、前記リセット用トランジスタにはリセット信号が入力されることが好ましい。
前記構成において、前記オフ電流が小さいトランジスタのチャネル幅1μmあたりのオフ電流は、室温下において10aA以下であることが好ましい。
なお、配線の一部に注目して説明する場合に、当該配線を「ノード」と呼ぶことがある。
本発明の一態様によれば、処理実行中にオフしてもデータが保持され、且つ従来よりも占有面積が小さいDフリップフロップ回路を得ることができる。
本発明の一態様である半導体装置のDフリップフロップ回路を説明する図。 従来の半導体装置のDフリップフロップ回路を説明する図。 図1のDフリップフロップ回路の動作を説明するタイミングチャート。 図2のDフリップフロップ回路の動作を説明するタイミングチャート。 本発明の一態様である半導体装置のDフリップフロップ回路を説明する図。 本発明の一態様に適用可能なトランジスタの断面概略図。 図6に示すトランジスタの作製方法を説明する図。 トランジスタに適用できる酸化物半導体の構造を説明する図。 トランジスタに適用できる酸化物半導体の構造を説明する図。 トランジスタに適用できる酸化物半導体の構造を説明する図。 計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性を説明する図。 試料1のトランジスタのBT試験後のV−I特性を説明する図。 試料2であるトランジスタのBT試験後のV−I特性を説明する図。 および電界効果移動度のV依存性を説明する図。 基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を説明する図。 試料Aおよび試料BのXRDスペクトルを説明する図。 トランジスタのオフ電流と測定時基板温度との関係を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本発明の一態様であるDフリップフロップ回路について説明する。
図1(A)には、本発明の一態様であるDフリップフロップ回路100の回路図を示し、図2(A)には、従来のDフリップフロップ回路130の回路図を示す。
図2(A)に示すDフリップフロップ回路130では、入力端子が、第1のトランスミッションゲート102の第1の端子に電気的に接続され、第1のトランスミッションゲート102の第2の端子が、ノード114を介して第1のインバータ104の第1の端子及びクロックドインバータ107の第2の端子に電気的に接続され、第1のインバータ104の第2の端子及びクロックドインバータ107の第1の端子が、ノード116を介して第2のトランスミッションゲート108の第1の端子に電気的に接続され、第2のトランスミッションゲート108の第2の端子が第2のインバータ110の第1の端子及びクロックドインバータ112の第2の端子に電気的に接続され、第2のインバータ110の第2の端子及びクロックドインバータ112の第1の端子が、出力端子に電気的に接続されている。なお、図2(B)には、クロックドインバータ107の構成を示す。
図1(A)に示すDフリップフロップ回路100では、入力端子が、第1のトランスミッションゲート102の第1の端子に電気的に接続され、第1のトランスミッションゲート102の第2の端子が、ノード114を介して第1のインバータ104の第1の端子及び機能回路106の第2の端子に電気的に接続され、第1のインバータ104の第2の端子及び機能回路106の第1の端子が、ノード116を介して第2のトランスミッションゲート108の第1の端子に電気的に接続され、第2のトランスミッションゲート108の第2の端子が第2のインバータ110の第1の端子及びクロックドインバータ112の第2の端子に電気的に接続され、第2のインバータ110の第2の端子及びクロックドインバータ112の第1の端子が、出力端子に電気的に接続されている。
従って、図1(A)に示すDフリップフロップ回路100と図2(A)に示すDフリップフロップ回路130は、クロックドインバータ107が機能回路106に置換されている点が異なる。
図1(B)に示す機能回路106は、第1のpチャネル型トランジスタ120と、第2のpチャネル型トランジスタ122と、オフ電流が小さいトランジスタ124と、容量素子128と、を有する。
第1のpチャネル型トランジスタ120のソース及びドレインの一方は高電位側電源電位線Vddに電気的に接続され、第1のpチャネル型トランジスタ120のソース及びドレインの他方は第2のpチャネル型トランジスタ122のソース及びドレインの一方に電気的に接続され、第1のpチャネル型トランジスタ120のゲートにはタイミング信号CLKaが入力され、第2のpチャネル型トランジスタ122のソース及びドレインの他方は、トランジスタ124のソース及びドレインの一方並びにノード114に電気的に接続され、第2のpチャネル型トランジスタ122のゲートはノード116に電気的に接続され、トランジスタ124のソース及びドレインの他方は容量素子128の一方の電極に電気的に接続され、容量素子128の他方の電極は低電位側電源電位線Vssに電気的に接続されている。そして、トランジスタ124のソース及びドレインの他方と、容量素子128の一方の電極の間にはデータ保持部126が設けられている。
図3は、図1(A)のDフリップフロップ回路100の動作を説明するタイミングチャートであり、図4は、図2(A)のDフリップフロップ回路130の動作を説明するタイミングチャートである。
まず、図4に示すタイミングチャートについて説明する。図4において期間は期間t1〜t4の4つに分けられている。期間t1はオフ期間であり、期間t2はオン期間であり、期間t3はオフ期間であり、期間t4はオン期間である。なお、太い点線は、高電位であるか低電位であるかを決定できない部分を示す。
高電位側電源電位線Vddの電位は、オン期間にはHレベルとなり、オフ期間にはLレベルとなる。
クロック信号CLKは、オン期間にのみ一定の周期で入力される。
反転クロック信号CLKBは、クロック信号CLKを反転したものである。ただし、電源がオフされているとき(VddがLレベルのとき)にはクロック信号CLKと同様にLレベルとなる。
データ信号Dは、Dフリップフロップ回路130にデータとして入力される信号である。
まず、Dフリップフロップ回路130の電源をオフ状態(期間t1)からオン状態(期間t2)にする。電源をオン状態にすることで、VddはHレベルとなり、クロック信号CLKと反転クロック信号CLKBが入力される。ここで、データ信号Dを入力すると、初期には不定電位であったノード114の電位がデータ信号Dに応じてHレベル(またはLレベル)となる。そして、同じく初期には不定電位であったノード116の電位はノード114の電位とは逆になる。
すなわち、ノード114の電位がHレベルのときにはノード116の電位はLレベルとなり、ノード114の電位がLレベルのときにはノード116の電位はHレベルとなる。このとき、出力信号Qは、データ信号Dに応じたものとなる(期間t2)。
次に、Dフリップフロップ回路130の電源をオン状態(期間t2)からオフ状態(期間t3)にして、すべての信号の入力を停止する(期間t3)。
そして、再度、Dフリップフロップ回路130の電源をオフ状態(期間t3)からオン状態(期間t4)にすると、VddはHレベルとなり、クロック信号CLKと反転クロック信号CLKBが入力される。ここで、データ信号Dを入力すると、期間t2と同様に、出力信号Qは、データ信号Dに応じたものとなるが、期間t3に応じてノード114とノード116の電位が変動し、不定状態となるので、出力信号Qも期間t4の初期には不定である(期間t4)。
すなわち、Dフリップフロップ回路130では、オフ状態にする前のデータを保持することができず、処理実行中にはオフ状態にすることができない。
図3に示すタイミングチャートについて説明する。図3において期間は期間t1〜t7の7つに分けられている。期間t1はオフ期間であり、期間t2は起動期間であり、期間t3は処理期間であり、期間t4はデータ保持期間であり、期間t5はオフ期間であり、期間t6は再起動期間であり、期間t7は処理期間である。なお、再起動期間及び処理期間には電源はオンしている。太い点線は、高電位であるか低電位であるかを決定できない部分を示す。
タイミング信号CLKaは、外部回路でクロック信号CLKを基に生成した信号である。
まず、Dフリップフロップ回路100の電源をオフ状態(期間t1)からオン状態(期間t2)にする。電源をオン状態にすることで、VddはHレベルとなる。クロック信号CLKは入力しないが、タイミング信号CLKaを入力する。また、ゲート制御信号Gcを入力してHレベルとして起動期間を終了し、処理期間に移行する(期間t2から期間t3)。
すなわち、起動期間(期間t2)には、クロックドインバータ112にはクロック信号CLKが入力されず、クロック信号CLKが入力される配線の電位は一定に保持され、第1のpチャネル型トランジスタ120のゲートに入力されるタイミング信号CLKaは、トランジスタ124がオンする前にHレベルとなる。そして、期間t3からは電源がオフ状態となるまでタイミング信号CLKaにはクロックドインバータ112に入力されるクロック信号CLKと同一の信号が入力される。
期間t3では、データ信号Dの入力を開始し、ゲート制御信号Gcの入力によりトランジスタ124がオンしているので、ノード114の電位がHレベルとなり、ノード116の電位がLレベルとなる。クロック信号CLKと反転クロック信号CLKBが入力されることで、Dフリップフロップ回路130と同様に動作し、データ信号Dに応じた出力信号Qが出力される(期間t3)。
または、クロック信号CLKに代えて期間t3においてクロック信号CLKと同一であるタイミング信号CLKaが入力されていてもよい。
次に、ゲート制御信号GcをLレベルとしてトランジスタ124をオフし、Dフリップフロップ回路100の電源をオフする前のデータ保持処理を行う(期間t4)。この期間t4に、ノード114のデータをデータ保持部126に書き込む。
そして、Dフリップフロップ回路100の電源をオン状態(データ保持期間(期間t4))からオフ状態(期間t5)にする。その後、電源をオン状態にすると、VddはHレベルとなる(期間t5から期間t6)。クロック信号CLKは入力しないが、タイミング信号CLKaを入力する。また、ゲート制御信号Gcを入力してHレベルとして再起動期間を終了し、処理期間に移行する(期間t6から期間t7)。そして再び、データ信号Dの入力を開始する(期間t7)。
ここで、出力信号Qに注目すると、期間t2とは異なり、Dフリップフロップ回路100の電源をオン状態(データ保持期間(期間t4))からオフ状態(期間t5)にする直前のデータが出力されている。これはデータ保持部126に直前のデータが保持されていたからである。データ保持部126は、トランジスタ124のソースまたはドレインと、一方の電極が低電位側電源線Vssに電気的に接続された容量素子128の他方の電極の間に設けられる。このように電源をオフしてもデータ保持が可能なデータ保持部126を実現するためには、トランジスタ124として、オフ電流が小さいトランジスタを用いればよい。
トランジスタ124として用いることができるオフ電流が小さいトランジスタとしては、チャネル幅1μmあたりのオフ電流値を室温下において10aA/μm(1×10−17A/μm)以下にすることが可能なものを用いればよく、好ましくは1aA/μm(1×10−18A/μm)以下、より好ましくは1zA/μm(1×10−21A/μm)以下、最も好ましくは1yA/μm(1×10−24A/μm)以下にする。
このように、図1(A)に示すDフリップフロップ回路100では、オフ状態にする前のデータを保持することができ、処理実行中にもオフ状態とすることができる。
なお、Dフリップフロップ回路100にリセット信号が入力される構成としてもよい。Dフリップフロップ回路100にリセット信号が入力される構成とするには、機能回路106として、図1(B)に示すものに代えて図5に示すものを用いればよい。リセット信号が入力されることで、フローティング状態のノードを起動期間(期間t2)以前にLレベルまたはHレベルとし、動作時に任意のノードが浮動電位となることを防止することができる。
図5に示す機能回路106は、第1のpチャネル型トランジスタ140と、第2のpチャネル型トランジスタ142と、第3のpチャネル型トランジスタ144と、オフ電流が小さいトランジスタ146と、容量素子150と、を有する。
第1のpチャネル型トランジスタ140のソース及びドレインの一方は高電位側電源電位線Vddに電気的に接続され、第1のpチャネル型トランジスタ140のソース及びドレインの他方は第2のpチャネル型トランジスタ142のソース及びドレインの一方並びに第3のpチャネル型トランジスタ144のソース及びドレインの一方に電気的に接続され、第1のpチャネル型トランジスタ140のゲートにはタイミング信号CLKaが入力され、第2のpチャネル型トランジスタ142のソース及びドレインの他方と第3のpチャネル型トランジスタ144のソース及びドレインの他方は、トランジスタ146のソース及びドレインの一方並びにノード114に電気的に接続され、第2のpチャネル型トランジスタ142のゲートにはリセット信号Resが入力され、第3のpチャネル型トランジスタ144のゲートはノード116に電気的に接続され、トランジスタ146のソース及びドレインの他方は容量素子150の一方の電極に電気的に接続され、容量素子150の他方の電極は低電位側電源電位線Vssに電気的に接続されている。そして、トランジスタ146のソース及びドレインの他方と、容量素子150の一方の電極の間にはデータ保持部148が設けられている。
上記説明したトランジスタ124及びトランジスタ146としては酸化物半導体トランジスタを用いることが好ましい。
ただし、本発明において、トランジスタは特定の構成のものに限定されず、様々な構成のものを用いることができる。従って、トランジスタは、多結晶シリコンにより構成されるトランジスタであってもよいし、SOI(Silicon On Insulator)基板に設けられるトランジスタであってもよい。
なお、本発明の回路を構成するトランジスタ124及びトランジスタ146はnチャネル型トランジスタとしたが、これに限定されず、適宜pチャネル型トランジスタを用いてもよい。
次に、本発明に適用することのできるオフ電流の小さいトランジスタについて説明する。オフ電流の小さいトランジスタとしては、半導体特性を示す金属酸化物により設けられたトランジスタが挙げられる。オフ電流の小さいトランジスタ以外のトランジスタとしては、半導体基板に設けられたトランジスタが挙げられる。
図6は、本発明に適用することのできるトランジスタの断面構造の概略の一例を示す図である。図6においては、半導体基板に設けられたトランジスタ上にオフ電流の小さいトランジスタが形成されている。半導体基板に設けられたトランジスタは、pチャネル型トランジスタとnチャネル型トランジスタの双方を含んでいてもよいし、一方のみが設けられていてもよい。
半導体基板に設けられたpチャネル型トランジスタ及びnチャネル型トランジスタは、一般的な方法により形成すればよい。半導体基板に設けられたpチャネル型トランジスタ及び半導体基板に設けられたnチャネル型トランジスタを形成した後に、これらの上にオフ電流の小さいトランジスタを形成する。すなわち、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200を被形成基板として、該基板上にオフ電流の小さいトランジスタを形成する。オフ電流の小さいトランジスタとしては、酸化物半導体層にチャネル形成領域を有するトランジスタが挙げられる。
なお、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200は、ソース領域及びドレイン領域として機能する高濃度不純物領域201、低濃度不純物領域202、ゲート絶縁膜203、ゲート電極204、層間絶縁膜205を有する(図6)。
酸化物半導体層にチャネル形成領域を有するトランジスタ210は、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200上に設けられた酸化物半導体層211と、酸化物半導体層211に接して離間して設けられたソース電極212a及びドレイン電極212bと、酸化物半導体層211の少なくともチャネル形成領域上に設けられたゲート絶縁膜213と、酸化物半導体層211に重畳してゲート絶縁膜213上に設けられたゲート電極214bと、を有する(図7(D))。なお、図示していないが電極214aとゲート電極214bは電気的に接続され、ゲート電極204と電極214aは電気的に接続されている。
層間絶縁膜205は、酸化物半導体層211の下地絶縁膜としても機能する。
層間絶縁膜205は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜205に接する酸化物半導体膜に酸素を供給することができるためである。
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、SiOxにおいてx>2である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜205は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
なお、層間絶縁膜205は、複数の膜が積層されて形成されていてもよい。層間絶縁膜205は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのTDS分析による酸素の脱離量(酸素原子に換算した値)は、1.0×1018atoms/cm以上、好ましくは1.0×1020atoms/cm以上、より好ましくは3.0×1020atoms/cm以上であるとよい。
ここで、TDS分析の方法について説明する。TDS分析における気体の脱離量は、イオン強度の時間積分値に比例する。このため、酸化物におけるイオン強度の時間積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料(標準試料)におけるスペクトルの積分値に対する原子密度の割合である。
例えば、所定の密度の水素を含むシリコンウェハ(標準試料)のイオン強度の時間積分値と酸化物のイオン強度の時間積分値から、酸化物の酸素分子(O)の脱離量(NO2)は、NO2=NH2/SH2×SO2×αの式で求めることができる。
H2は、標準試料から脱離した水素分子(H)を密度に換算した値である。SH2は、標準試料の水素分子(H)のイオン強度の時間積分値である。すなわち、NH2/SH2を標準試料の基準値とする。SO2は、絶縁性酸化物の酸素分子(O)のイオン強度の時間積分値である。αは、イオン強度に影響する係数である。前記式の詳細に関しては、特開平06−275697号公報を参照されたい。
なお、TDS分析による酸素の脱離量(酸素原子に換算した値)は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cmの水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
なお、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
なお、NO2は酸素分子(O)の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子(O)の脱離量の2倍である。
層間絶縁膜205は、スパッタリング法またはCVD法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。層間絶縁膜205として、酸化シリコン膜を形成する場合には、ターゲットとして石英(好ましくは合成石英)ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
層間絶縁膜205を形成した後、酸化物半導体層211となる酸化物半導体膜を形成する前に、第1の加熱処理を行う。第1の加熱処理は、層間絶縁膜205中に含まれる水及び水素を除去するための工程である。第1の加熱処理の温度は、層間絶縁膜205中に含まれる水及び水素が脱離する温度(脱離量のピークを有する温度)以上pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200の変質または変形する温度未満とするとよく、好ましくは400℃以上750℃以下とし、後に行う第2の加熱処理よりも低い温度とすればよい。
そして、酸化物半導体膜を形成した後、第2の加熱処理を行う。第2の加熱処理は、層間絶縁膜205を酸素の供給源として酸化物半導体膜に酸素を供給する工程である。ただし、第2の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜を加工して酸化物半導体層211を形成した後に行ってもよい。
なお、第2の加熱処理は、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれていないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
また、第2の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層211の材料によっては、酸化物半導体膜若しくは酸化物半導体層211が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が90%以上または80%以上の微結晶層となる場合もある。また、第2の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層211の材料によっては、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶(結晶粒径1nm以上20nm以下)が混在することもある。
なお、第2の加熱処理に際して層間絶縁膜205は、酸素の供給源となる。
なお、酸化物半導体膜の被形成面である層間絶縁膜205の平均面粗さ(Ra)は0.1nm以上0.5nm未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
なお、ここで、平均面粗さ(Ra)とは、JISB0601:2001(ISO4287:1997)で定義されている中心線平均粗さ(Ra)を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ(Ra)は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
ここで、中心線平均粗さ(Ra)は、粗さ曲線からその中心線の方向に測定長さLの部分を抜き取り、この抜き取り部の中心線の方向をX軸、縦倍率の方向(X軸に垂直な方向)をY軸とし、粗さ曲線をY=F(X)で表すとき、下記の式(1)で与えられる。
そして、平均面粗さ(Ra)は、測定データの示す面である測定面をZ=F(X,Y)で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、下記の式(2)で与えられる。
ここで、指定面は、粗さ計測の対象となる面であり、座標(X,Y)(X,Y)(X,Y)(X,Y)の4点で表される四角形の領域とし、指定面が理想的にフラットであるとしたときの面積をSとする。
また、基準面は、指定面の平均の高さにおける、XY平面と平行な面である。つまり、指定面の高さの平均値をZとするとき、基準面の高さもZで表される。
このように、層間絶縁膜205の平均面粗さを0.1nm以上0.5nm未満とするためには、化学的機械的研磨(Chemical Mechanical Polishing:CMP)処理を行えばよい。CMP処理は、酸化物半導体膜の形成前に行えばよいが、第1の加熱処理の前に行うことが好ましい。
ここで、CMP処理は、一回以上行えばよい。複数回に分けてCMP処理を行う場合には、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好ましい。
また、層間絶縁膜205を平坦化させるためには、CMP処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
また、層間絶縁膜205を平坦化させるためには、CMP処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
なお、層間絶縁膜205を平坦化するためには、前記処理のいずれを用いてもよい。例えば、逆スパッタのみを行ってもよいし、CMP処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜205に水などを混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第1の加熱処理を行った後に平坦化処理を行う場合には、ドライエッチングまたは逆スパッタを用いることが好ましい。
酸化物半導体層211は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
酸化物半導体膜は、少なくともインジウム(In)または亜鉛(Zn)を含むことが好ましい。特に、InとZnの双方を含むことが好ましい。さらには、ガリウム(Ga)を有することが好ましい。ガリウム(Ga)を有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズ(Sn)、ハフニウム(Hf)またはアルミニウム(Al)が挙げられる。
また、この他のスタビライザーとしては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)が挙げられる。これらのいずれか一種または複数種を有してもよい。
また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を例示することができる。
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
例えば、原子数比In:Ga:Zn=1:1:1(=1/3:1/3:1/3)またはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。または、原子数比In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)若しくはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)のIn−Sn−Zn系酸化物やその近傍の組成の酸化物を用いるとよい。
しかし、本発明の一態様において用いることができる酸化物半導体膜は、これらに限定されるものではなく、必要とする半導体特性(移動度、しきい値、ばらつきなど)に応じて適切な組成のものを用いればよい。必要とするトランジスタ特性(半導体特性)に応じて、キャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離及び密度などを適宜調整すればよい。
例えば、In−Sn−Zn系酸化物では比較的高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
酸化物半導体は、単結晶でもよいし、非単結晶でもよい。非単結晶である場合には、非晶質でもよいし、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造であってもよい。または、非アモルファスであってもよい。
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
なお、一例として、酸化物半導体膜をIn−Zn系金属酸化物により形成する場合には、ターゲットの組成を原子数比で、In/Zn=1〜100、好ましくはIn/Zn=1〜20、さらに好ましくはIn/Zn=1〜10とする。Znの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比In:Zn:O=X:Y:Zを、Z>1.5X+Yとすることが好ましい。
なお、ここで、ターゲットの充填率は90%以上100%以下、好ましくは95%以上99.9%以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体膜を緻密なものとすることができる。
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、更に好ましくは3eV以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
なお、酸化物半導体膜のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは1×1018atoms/cm以下、更に好ましくは2×1016atoms/cm以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成することがあり、トランジスタのオフ電流を増大させる原因となるからである。
なお、酸化物半導体膜の形成方法及び厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、分子線エピタキシー法、塗布法、印刷法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、3nm以上50nm以下とすればよい。50nm以上に厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチャネル長を30μmとしたときには、酸化物半導体膜の厚さは5nm以下とすると、短チャネル効果を抑制することができる。
ここでは、好ましい一例として、In−Ga−Zn系金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス(例えばアルゴンガス)、酸素ガス、または希ガスと酸素ガスの混合ガスを用いればよい。
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にpチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスにおいて、純度は9N(99.9999999%)以上、露点は−121℃以下、水は0.1ppb以下、水素は0.5ppb以下とすればよい。酸素ガスにおいて、純度は8N(99.999999%)以上、露点は−112℃以下、水は1ppb以下、水素は1ppb以下とすればよい。また、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200を加熱しつつ高温に保持した状態で酸化物半導体膜を形成すると、酸化物半導体膜に含まれる水などの不純物の濃度を低減することができる。さらには、スパッタリング法を適用したことにより酸化物半導体膜に混入する損傷を少なくすることができる。ここで、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200の温度は、100℃以上600℃以下、好ましくは200℃以上400℃以下とすればよい。
また、酸化物半導体膜に酸素を過剰に含ませるために、イオン注入により酸素を供給してもよい。
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。結晶構造を有している場合の好ましい一態様として、c軸方向に配向した結晶性の(C Axis Aligned Crystalline:CAAC)酸化物半導体膜が挙げられる。酸化物半導体膜をCAAC酸化物半導体膜とすることで、トランジスタの信頼性を高めることができる。
なお、CAAC酸化物半導体膜とは、結晶がc軸配向し、且つab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ab面(あるいは表面または界面)においては、a軸またはb軸の向きが異なる(c軸を中心に回転した)結晶を含む酸化物半導体膜をいう。
なお、広義には、CAAC酸化物半導体膜とは、非単結晶であって、そのab面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つc軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
なお、CAAC酸化物半導体膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、CAAC酸化物半導体膜は結晶化した部分(結晶部分)を含むが、一つの結晶部分と他の結晶部分の境界を明確に判別できなくてもよい。
また、CAAC酸化物半導体膜を構成する酸素の一部が窒素で置換されていてもよい。また、CAAC酸化物半導体膜を構成する個々の結晶部分のc軸は一定の方向(例えば、CAAC酸化物半導体膜を支持する基板面またはCAAC酸化物半導体膜の表面若しくは界面などに垂直な方向)に揃えられていてもよい。または、CAAC酸化物半導体膜を構成する個々の結晶部分のab面の法線は一定の方向(例えば、基板面、表面若しくは界面などに垂直な方向)であってもよい。
なお、CAAC酸化物半導体膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、CAAC酸化物半導体膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
このようなCAAC酸化物半導体膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子(あるいは窒素原子)の層状配列が観察される材料などを挙げることができる。
このようなCAAC酸化物半導体膜に含まれる結晶構造の一例について図8乃至図10を用いて詳細に説明する。なお、原則として、図8乃至図10は上方向をc軸方向とし、c軸方向と垂直な面をab面とする。なお、単に上半分または下半分という場合、ab面を境界とする。また、図8において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。
図8(A)には、1個の6配位のインジウム(以下In)と、Inに近接の6個の4配位の酸素(以下4配位のO)と、を有する構造を示す。金属原子が1個に対して、近接の酸素のみ示した構造を、ここではサブユニットと呼ぶ。図8(A)の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図8(A)の上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図8(A)に示すサブユニットは電荷が0である。
図8(B)には、1個の5配位のガリウム(以下Ga)と、Gaに近接の3個の3配位の酸素(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図8(B)の上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図8(B)に示す構造をとりうる。図8(B)に示すサブユニットは電荷が0である。
図8(C)には、1個の4配位の亜鉛(以下Zn)と、Znに近接の4個の4配位のOと、を有する構造を示す。図8(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図8(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図8(C)に示すサブユニットは電荷が0である。
図8(D)には、1個の6配位のスズ(以下Sn)と、Snに近接の6個の4配位のOと、を有する構造を示す。図8(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図8(D)に示すサブユニットは電荷が+1となる。
図8(E)には、2個のZnを含むサブユニットを示す。図8(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図8(E)に示すサブユニットは電荷が−1となる。
ここでは、サブユニットのいくつかの集合体を1グループと呼び、複数のグループからなる1周期分を1ユニットと呼ぶ。
ここで、これらのサブユニット同士の結合する規則について説明する。図8(A)に示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図8(B)に示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図8(C)に示す4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)4配位の金属原子(Zn)のいずれかと結合することになる。
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるようにサブユニット同士が結合して1グループを構成する。
図9(A)には、In−Sn−Zn系金属酸化物の層構造を構成する1グループのモデル図を示す。図9(B)には、3のグループで構成されるユニットを示す。なお、図9(C)は、図9(B)の層構造をc軸方向から観察した場合の配列を示す。
図9(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠3として示している。同様に、図9(A)において、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠1として示している。また、同様に、図9(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnと、を示している。
図9(A)において、In−Sn−Zn系金属酸化物の層構造を構成するグループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnが、下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなるサブユニットと結合し、このサブユニットが、下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。このグループを複数結合して1周期分であるユニットを構成する。
ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含むサブユニットは電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図8(E)に示すように、2個のZnを含むサブユニットが挙げられる。例えば、Snを含むサブユニットが1個に対し、2個のZnを含むサブユニットが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
また、Inは5配位および6配位のいずれもとることができる。具体的には、図9(B)に示したユニットとすることで、In−Sn−Zn系金属酸化物の結晶(InSnZn)を得ることができる。なお、得られるIn−Sn−Zn系金属酸化物の結晶の層構造は、InSnZn(ZnO)(mは0または自然数。)の組成式で表すことができる。
また、このほかの金属酸化物を用いた場合も同様である。例えば、図10(A)には、In−Ga−Zn系金属酸化物の結晶の層構造を構成する1グループのモデル図を示す。
図10(A)において、In−Ga−Zn系金属酸化物の層構造を構成するグループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、Znの上半分にある1個の4配位のOと結合し、そのZnが、下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaが、下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。このグループを複数結合して1周期分であるユニットを構成する。
図10(B)には、3のグループで構成されるユニットを示す。なお、図10(C)は、図10(B)の層構造をc軸方向から観察した場合の原子配列を示す。
ここで、In(6配位または5配位)、Zn(4配位)及びGa(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含むサブユニットでは、電荷が0となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に0となる。
なお、In−Ga−Zn系金属酸化物の結晶の層構造を構成するグループは、図10(A)に示したグループに限定されない。
ここで、CAAC酸化物半導体膜の形成方法について説明する。
まず、酸化物半導体膜をスパッタリング法などによって形成する。なお、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200の温度は、例えば、150℃以上450℃以下とすればよく、好ましくは200℃以上350℃以下とする。
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処理時のpチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200の温度は、例えば、200℃以上pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板200自体が変質または変形しない程度の温度未満とすればよく、好ましくは250℃以上450℃以下とすればよい。この加熱処理の時間は3分以上とすればよく、24時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分(例えば、水及び水素)が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、8N(99.999999%)以上、好ましくは9N(99.9999999%)以上とすればよい。
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、10ppm以上の酸化性ガスが含まれているものとする。不活性雰囲気には、不活性ガス(窒素ガスまたは希ガスなど)が含まれ、酸化性ガスなどの反応性ガスが10ppm未満で含まれているものとする。
なお、すべての加熱処理は、RTA(Rapid Thermal Anneal)装置を用いて行えばよい。RTA装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
ただし、すべての加熱処理に用いられる装置はRTA装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置などのRTA(Rapid Thermal Anneal)装置などを挙げることができる。なお、LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光(電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
なお、窒素の濃度が1×1017atoms/cm以上5×1019atoms/cm以下であるIn−Ga−Zn系金属酸化物を用いると、c軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のGa及びZnを有する層が、二層のIn−Oの結晶面(インジウムと酸素を含む結晶面)の間に配される。
また、In−Sn−Zn系金属酸化物の形成には、例えば、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35のターゲットを用いればよい。
以上説明したようにCAAC酸化物半導体膜を形成することができる。
CAAC酸化物半導体膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属原子によって金属原子に配位している酸素原子の数が異なるが、CAAC酸化物半導体膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子(水素イオンを含む)やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
従って、CAAC酸化物半導体膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス(BT)の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
次に、酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層211を形成する(図7(A))。
そして、酸化物半導体層211に接して離間して設けられたソース電極212a及びドレイン電極212bを形成する(図7(B))。
ソース電極212a及びドレイン電極212bは、例えば、スパッタリング法を用いて導電膜(例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など)を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極212a及びドレイン電極212bとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ti層によりAl層を挟持した3層の積層構造とすればよい。
次に、酸化物半導体層211の少なくともチャネル形成領域上にゲート絶縁膜213を形成し、ゲート絶縁膜213の形成後に開口部を形成する(図7(C))。該開口部はゲート電極204と重畳する部分に形成する。
ゲート絶縁膜213は、例えば、スパッタリング法を用いて絶縁性材料(例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど)膜を形成すればよい。なお、ゲート絶縁膜213は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された2層の積層構造とする。なお、ゲート絶縁膜213をスパッタリング法により形成すると、酸化物半導体層211に水素及び水分が混入することを防ぐことができる。また、ゲート絶縁膜213を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
ゲート絶縁膜213は、少なくとも酸化物半導体層211に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜205の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜213の酸化物半導体層211と接する部分を酸化シリコンにより形成すると、酸化物半導体層211に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
なお、ゲート絶縁膜213として、ハフニウムシリケート(HfSiOx)、窒素が添加されたハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネート(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのhigh−k材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記high−k材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜213を積層構造とする場合であっても、酸化物半導体層211に接する部分は、絶縁性酸化物であることが好ましい。
ゲート絶縁膜213は、スパッタリング法により形成すればよい。また、ゲート絶縁膜213の厚さは、1nm以上300nm以下、好ましくは5nm以上50nm以下とすればよい。ゲート絶縁膜213の厚さを5nm以上とすると、ゲートリーク電流を特に小さくすることができる。
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第3の加熱処理(好ましくは200℃以上400℃以下、例えば250℃以上350℃以下)を行ってもよい。第3の加熱処理により、酸化物半導体層211中に残留する水素若しくは水分をゲート絶縁膜に拡散させることができる。さらには、第3の加熱処理を行うことで、ゲート絶縁膜213を供給源として酸化物半導体層211に酸素を供給することができる。
また、第3の加熱処理は、酸化物半導体層211上にゲート絶縁膜213を形成した後のみならず、電極214a及びゲート電極214b、または電極214a及びゲート電極214bとなる導電膜を形成した後に行ってもよい。
なお、ここで酸化物半導体層211の水素濃度は5.0×1019atoms/cm以下、好ましくは5.0×1018atoms/cm以下とするとよい。このように水素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防止することができる。
なお、酸化物半導体層211のキャリア濃度は1.0×1014/cm未満まで小さくすることが好ましい。キャリア濃度を小さくするとオフ電流を低く抑えることができる。
次に、ゲート絶縁膜213上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、電極214a及びゲート電極214bを形成する。(図7(D))。
電極214a及びゲート電極214bは、ソース電極212a及びドレイン電極212bと同様の材料及び方法により形成すればよい。
なお、図示していないが、ゲート電極214bをマスクとして、酸化物半導体層211にドーパントを添加して、酸化物半導体層211にソース領域及びドレイン領域を形成することが好ましい。
ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはホウ素などを用いればよい。
以上説明したように、図6に示す、半導体基板に設けられたトランジスタ上の酸化物半導体トランジスタを作製することができる。
上記説明したように、酸化物半導体トランジスタには酸化物半導体を用いることが好ましい。酸化物半導体を用いたトランジスタでは、電界効果移動度も高くすることができる。
ただし、実際の酸化物半導体を用いたトランジスタの電界効果移動度は、本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥がある。Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁(粒界など)が存在すると仮定すると、下記の式(3)で表現できる。
ここで、Eはポテンシャル障壁の高さ、kはボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、ポテンシャル障壁は下記の式(4)で表される。
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
また、線形領域におけるドレイン電流Iは、下記の式(5)で表される。
ここで、Lはチャネル長、Wはチャネル幅であり、L=W=10μmとしている。また、Vはドレイン電圧である。式(5)の両辺をVで割り、更に両辺の対数をとると、下記の式(6)が得られる。
式(6)の右辺はVの関数である。式(6)からわかるように、縦軸をln(I/V)、横軸を1/Vとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのI―V特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm程度である。
このようにして求めた欠陥密度などをもとに式(3)及び式(4)よりμ=120cm/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40cm/Vs程度である。しかし、上記導出された結果より、半導体内部及び半導体と絶縁膜の界面に欠陥がない場合の酸化物半導体の移動度μは120cm/Vsとなる。
ただし、半導体内部に欠陥がなくても、トランジスタの輸送特性はチャネルとゲート絶縁膜との界面での散乱による影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における電界効果移動度μは、下記の式(7)で表される。
ここで、Dはゲート方向の電界、B、lは定数である。B及びlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×10cm/s、l=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と数7の第2項が増加するため、電界効果移動度μは低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μを計算した結果を図11に示す。なお、計算にはデバイスシミュレーションソフトSentaurus Device(シノプシス社製)を使用し、酸化物半導体のバンドギャップを2.8eV、電子親和力を4.7eV、比誘電率を15、厚さを15nmとした。さらに、ゲートの仕事関数を5.5eV、ソースの仕事関数を4.6eV、ドレインの仕事関数を4.6eVとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vは0.1Vとした。
図11で示されるように、ゲート電圧1V強で移動度100cm/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、上記式(1)などを示して説明したように、半導体層表面を原子レベルで平坦にすること(Atomic Layer Flatness)が好ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図12乃至図14に示す。ここで、計算に用いたトランジスタの断面構造を図15に示す。図15に示すトランジスタは、酸化物半導体層にnの導電型を呈する半導体領域303a及び半導体領域303cを有する。計算において、半導体領域303a及び半導体領域303cの抵抗率は2×10−3Ωcmとした。
図15(A)に示すトランジスタは、下地絶縁膜301と、下地絶縁膜301に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁膜302と、半導体領域303a及び半導体領域303cと、それらに挟まれておりチャネル形成領域となる真性の半導体領域303bと、ゲート305と、を有する。計算において、ゲート305の幅は33nmとした。
ゲート305と半導体領域303bの間には、ゲート絶縁膜304を有し、また、ゲート305の両側面には側壁絶縁物306aおよび側壁絶縁物306b、ゲート305の上部には、ゲート305と他の配線との短絡を防止するための絶縁膜307を有する。側壁絶縁物の幅は5nmとした。また、半導体領域303aおよび半導体領域303cに接して、ソース308aおよびドレイン308bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
図15(B)に示すトランジスタは、下地絶縁膜301と、酸化アルミニウムよりなる埋め込み絶縁膜302と、半導体領域303a及び半導体領域303cと、それらに挟まれておりチャネル形成領域となる真性の半導体領域303bと、ゲート絶縁膜304と、ゲート305と、側壁絶縁物306a及び側壁絶縁物306bと、絶縁膜307と、ソース308a及びドレイン308bと、を有する。
図15(A)に示すトランジスタと図15(B)に示すトランジスタは、側壁絶縁物306a及び側壁絶縁物306b直下の半導体領域の導電型が異なる。側壁絶縁物306a及び側壁絶縁物306b直下の半導体領域は、図15(A)に示すトランジスタではnの導電型を呈する領域であるが、図15(B)に示すトランジスタでは真性の半導体領域である。すなわち、半導体領域303a(半導体領域303c)とゲート305がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。オフセット長は、側壁絶縁物306a(側壁絶縁物306b)の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用した。図12は、図15(A)に示される構造のトランジスタのドレイン電流(I、実線)及び電界効果移動度(μ、点線)のゲート電圧(V:ソースを基準としたゲートとの電位差)依存性を示す。ドレイン電流Iは、ドレイン電圧(V:ソースを基準としたドレインとの電位差)を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。
ゲート絶縁膜の厚さは、図12(A)では15nmとしており、図12(B)では10nmとしており、図12(C)は5nmとしている。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流I(オフ電流)が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流I(オン電流)には目立った変化が無い。
図13は、図15(B)に示すトランジスタで、オフセット長Loffを5nmとしたときのドレイン電流I(実線)及び電界効果移動度μ(点線)のゲート電圧V依存性を示す。ドレイン電流Iは、ドレイン電圧を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。ゲート絶縁膜の厚さは、図13(A)では15nmとしており、図13(B)では10nmとしており、図13(C)は5nmとしている。
図14は、図15(B)に示すトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流I(実線)および電界効果移動度μ(点線)のゲート電圧依存性を示す。ドレイン電流Iは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。ゲート絶縁膜の厚さは、図14(A)では15nmとしており、図14(B)では10nmとしており、図14(C)は5nmとしている。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
なお、電界効果移動度μのピークは、図12では80cm/Vs程度であるが、図13では60cm/Vs程度、図14では40cm/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
以上説明したように、酸化物半導体を用いた酸化物半導体トランジスタは非常に高い電界効果移動度とすることができる。
なお、ここで、酸化物半導体トランジスタとして説明したトランジスタは一例であり、酸化物半導体トランジスタはこれに限定されず、様々な形態とすることができる。
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図16(A)〜(C)は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vは10Vとした。
図16(A)は基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図16(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm/Vsecが得られている。
電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図16(C)は、In、Sn、Znを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm/Vsecが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm/Vsecを超える電界効果移動度を実現することも可能になると推定される。
In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図16(A)と図16(B)の対比からも確認することができる。
なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650℃の加熱処理を行った試料2のトランジスタに対してBT試験を行った。
まず基板温度を25℃とし、Vを10Vとし、トランジスタのV−I特性の測定を行った。次に、基板温度を150℃とし、Vを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVに20Vを印加し、そのまま1時間保持した。次に、Vを0Vとした。次に、基板温度25℃とし、Vを10Vとし、トランジスタのV−I測定を行った。これをプラスBT試験と呼ぶ。
同様に、まず基板温度を25℃とし、Vを10Vとし、トランジスタのV−I特性の測定を行った。次に、基板温度を150℃とし、Vを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が−2MV/cmとなるようにVに−20Vを印加し、そのまま1時間保持した。次に、Vを0Vとした。次に、基板温度25℃とし、Vを10Vとし、トランジスタのV−I測定を行った。これをマイナスBT試験と呼ぶ。
試料1のプラスBT試験の結果を図17(A)に、マイナスBT試験の結果を図17(B)に示す。また、試料2のプラスBT試験の結果を図18(A)に、マイナスBT試験の結果を図18(B)に示す。
試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016atoms/cm以上2×1020atoms/cm以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。
実際に、In−Sn−Zn−O膜のXRD分析を行った。XRD分析には、Bruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で測定した。
XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜した。
In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした。このようにして作製した試料を試料Aとした。
次に、試料Aと同様の方法で作製した試料に対し加熱処理を650℃の温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
図21に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38degに結晶由来のピークが観測された。
このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。
図22に、トランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/T)を横軸としている。
具体的には、図22に示すように、基板温度が125℃の場合には0.1aA/μm(1×10−19A/μm)以下、85℃の場合には10zA/μm(1×10−20A/μm)以下であった。電流値の対数が温度の逆数に比例することから、室温(27℃)の場合には0.1zA/μm(1×10−22A/μm)以下であると予想される。従って、オフ電流を125℃において1aA/μm(1×10−18A/μm)以下に、85℃において100zA/μm(1×10−19A/μm)以下に、室温において1zA/μm(1×10−21A/μm)以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に650℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vは10Vとした。なお、基板温度は−40℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。
図19に、I(実線)および電界効果移動度(点線)のV依存性を示す。また、図20(A)に基板温度としきい値電圧の関係を、図20(B)に基板温度と電界効果移動度の関係を示す。
図20(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
また、図20(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm/Vs〜32cm/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm/Vsec以上、好ましくは40cm/Vsec以上、より好ましくは60cm/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。
100 Dフリップフロップ回路
102 第1のトランスミッションゲート
104 第1のインバータ
106 機能回路
107 クロックドインバータ
108 第2のトランスミッションゲート
110 第2のインバータ
112 クロックドインバータ
114 ノード
116 ノード
120 第1のpチャネル型トランジスタ
122 第2のpチャネル型トランジスタ
124 トランジスタ
126 データ保持部
128 容量素子
130 Dフリップフロップ回路
140 第1のpチャネル型トランジスタ
142 第2のpチャネル型トランジスタ
144 第3のpチャネル型トランジスタ
146 トランジスタ
148 データ保持部
150 容量素子
200 pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板
201 高濃度不純物領域
202 低濃度不純物領域
203 ゲート絶縁膜
204 ゲート電極
205 層間絶縁膜
210 酸化物半導体層にチャネル形成領域を有するトランジスタ
211 酸化物半導体層
212a ソース電極
212b ドレイン電極
213 ゲート絶縁膜
214a 電極
214b ゲート電極
301 下地絶縁膜
302 埋め込み絶縁膜
303a 半導体領域
303b 半導体領域
303c 半導体領域
304 ゲート絶縁膜
305 ゲート
306a 側壁絶縁物
306b 側壁絶縁物
307 絶縁膜
308a ソース
308b ドレイン

Claims (5)

  1. 入力端子と、第1及び第2のトランスミッションゲートと、第1及び第2のインバータと、機能回路と、クロックドインバータと、出力端子と、を有し、
    前記入力端子が、前記第1のトランスミッションゲートの第1の端子に電気的に接続され、
    前記第1のトランスミッションゲートの第2の端子が、前記第1のインバータの第1の端子及び前記機能回路の第2の端子に電気的に接続され、
    前記第1のインバータの第2の端子及び前記機能回路の第1の端子が、前記第2のトランスミッションゲートの第1の端子に電気的に接続され、
    前記第2のトランスミッションゲートの第2の端子が前記第2のインバータの第1の端子及び前記クロックドインバータの第2の端子に電気的に接続され、
    前記第2のインバータの第2の端子及び前記クロックドインバータの第1の端子が、前記出力端子に電気的に接続され、
    前記機能回路は、
    第1のpチャネル型トランジスタと、第2のpチャネル型トランジスタと、オフ電流が小さいトランジスタと、容量素子と、を有し、
    前記第1のpチャネル型トランジスタのソース及びドレインの一方は第1の配線に電気的に接続され、
    前記第1のpチャネル型トランジスタのソース及びドレインの他方は前記第2のpチャネル型トランジスタのソース及びドレインの一方に電気的に接続され、
    前記第1のpチャネル型トランジスタのゲートにはタイミング信号が入力され、
    前記第2のpチャネル型トランジスタのソース及びドレインの他方は、前記オフ電流が小さいトランジスタのソース及びドレインの一方と前記第1のインバータの前記第1の端子に電気的に接続され、
    前記第2のpチャネル型トランジスタのゲートは前記第1のインバータの前記第2の端子に電気的に接続され、
    前記オフ電流が小さいトランジスタのソース及びドレインの他方は前記容量素子の一方の電極に電気的に接続され、
    前記容量素子の他方の電極は第2の配線に電気的に接続されていることを特徴とする回路を搭載した半導体装置。
  2. 請求項1において、前記第1の配線及び前記第2の配線は一定の電位が供給される電源電位線であり、
    前記第1の配線の電位は前記第2の配線の電位よりも高いことを特徴とする半導体装置。
  3. 請求項1または請求項2において、
    再起動時には、
    前記クロックドインバータにはクロック信号が入力されず該クロック信号が入力される配線の電位は一定に保持され、
    前記第1のpチャネル型トランジスタの前記ゲートに入力される前記タイミング信号は、前記オフ電流が小さいトランジスタがオンする前にHレベルとなり、
    前記再起動時経過後には、
    前記タイミング信号は前記クロックドインバータに入力される前記クロック信号と同一の信号が入力されることを特徴とする半導体装置。
  4. 請求項1乃至請求項3のいずれか一に記載の半導体装置が有するフローティング状態のノードにリセット用トランジスタのソース及びドレインの一方が電気的に接続され、
    前記リセット用トランジスタのソース及びドレインの他方は前記第1の配線または前記第2の配線に電気的に接続され、
    前記リセット用トランジスタにはリセット信号が入力されることを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれか一において、
    前記オフ電流が小さいトランジスタのチャネル幅1μmあたりのオフ電流は、室温下において10aA以下であることを特徴とする半導体装置。
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