KR20140044818A - 반도체 장치 - Google Patents

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세이이치 요네다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

처리 실행 중에 전원을 오프해도 데이터가 유지되고, 한편 종래보다 점유 면적이 작은 D 플립플롭 회로를 가지는 반도체 장치를 제공하는 것을 과제로 한다.
입력 단자가 제 1 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고, 제 1 트랜스미션 게이트의 제 2 단자가 제 1 인버터의 제 1 단자 및 기능 회로의 제 2 단자에 전기적으로 접속되고, 제 1 인버터의 제 2 단자 및 기능 회로의 제 1 단자가 제 2 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고, 제 2 트랜스미션 게이트의 제 2 단자가 제 2 인버터의 제 1 단자 및 클록드 인버터의 제 2 단자에 전기적으로 접속되고, 제 2 인버터의 제 2 단자 및 클록드 인버터의 제 1 단자는 출력 단자에 전기적으로 접속되어 있고, 기능 회로에는 오프 전류가 작은 트랜지스터와 용량 소자와의 사이에 데이터 유지부를 가지는 반도체 장치로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 본 명세서에서 반도체 장치란, 반도체 소자 자체 또는 반도체 소자를 포함하는 장치를 말하고, 이러한 반도체 소자로서 예를 들면 박막 트랜지스터를 들 수 있다. 따라서, 액정 표시 장치 및 기억 장치 등도 반도체 장치에 포함되는 것이다.
근년, 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 함)이 주목받고 있다. 산화물 반도체는 트랜지스터에 적용할 수 있다(특허문헌 1 및 특허문헌 2).
일본국 특개 2007-123861호 공보 일본국 특개 2007-096055호 공보
표시 장치 및 기억 장치 등에는 반도체 소자가 매트릭스 형상으로 배치되어 있다. 매트릭스 형상으로 배치된 반도체 소자는 주변 구동 회로에 의해 제어된다. 주변 구동 회로를 구성하는 회로의 하나로서 D 플립플롭 회로를 들 수 있다.
본 발명의 일양태는, 처리 실행 중에 전원을 오프해도 데이터가 유지되고, 또 종래보다 점유 면적이 작은 D 플립플롭 회로를 제공하는 것을 과제로 한다.
본 발명의 일양태는, 입력 단자와, 제 1 트랜스미션 게이트 및 제 2 트랜스미션 게이트와, 제 1 인버터 및 제 2 인버터와, 기능 회로와, 클록드 인버터와, 출력 단자를 가지고, 상기 입력 단자가 상기 제 1 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고, 상기 제 1 트랜스미션 게이트의 제 2 단자가 상기 제 1 인버터의 제 1 단자 및 상기 기능 회로의 제 2 단자에 전기적으로 접속되고, 상기 제 1 인버터의 제 2 단자 및 상기 기능 회로의 제 1 단자가 상기 제 2 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고, 상기 제 2 트랜스미션 게이트의 제 2 단자가 상기 제 2 인버터의 제 1 단자 및 상기 클록드 인버터의 제 2 단자에 전기적으로 접속되고, 상기 제 2 인버터의 제 2 단자 및 상기 클록드 인버터의 제 1 단자가 상기 출력 단자에 전기적으로 접속되고, 상기 기능 회로는, 제 1 p채널형 트랜지스터와 제 2 p채널형 트랜지스터와 오프 전류가 작은 트랜지스터와 용량 소자를 가지고, 상기 제 1 p채널형 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선에 전기적으로 접속되고, 상기 제 1 p채널형 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 p채널형 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 1 p채널형 트랜지스터의 게이트에는 타이밍 신호가 입력되고, 상기 제 2 p채널형 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 오프 전류가 작은 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 인버터의 상기 제 1 단자에 전기적으로 접속되고, 상기 제 2 p채널형 트랜지스터의 게이트는 상기 제 1 인버터의 상기 제 2 단자에 전기적으로 접속되고, 상기 오프 전류가 작은 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 용량 소자의 한쪽의 전극에 전기적으로 접속되고, 상기 용량 소자의 다른 한쪽의 전극은 제 2 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 회로를 탑재한 반도체 장치이다.
상기 반도체 장치에 있어서, 상기 제 1 배선 및 상기 제 2 배선은 일정한 전위가 공급되는 전원 전위선이며, 상기 제 1 배선의 전위는 상기 제 2 배선의 전위보다 높은 것이 바람직하다.
상기 반도체 장치의 재기동시에는 상기 클록드 인버터에는 클록 신호가 입력되지 않고 이 클록 신호가 입력되는 배선의 전위는 일정하게 유지되고, 상기 제 1 p채널형 트랜지스터의 상기 게이트에 입력되는 상기 타이밍 신호는 상기 오프 전류가 작은 트랜지스터가 온 하기 전에 H레벨이 된다. 상기 재기동시 경과 후에 상기 타이밍 신호는 상기 클록드 인버터에 입력되는 상기 클록 신호와 동일한 신호가 입력되는 것이 가능하다.
상기 구성을 가지는 반도체 장치의 플로팅 상태의 노드에 리셋용 트랜지스터의 소스 및 드레인 중 한쪽이 전기적으로 접속되고, 상기 리셋용 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 1 배선 또는 상기 제 2 배선에 전기적으로 접속되고, 상기 리셋용 트랜지스터에는 리셋 신호가 입력되는 것이 바람직하다.
상기 구성에 있어서, 상기 오프 전류가 작은 트랜지스터의 채널 폭 1μm당 오프 전류는 실온하에서 10aA 이하인 것이 바람직하다.
또한, 배선의 일부에 주목하여 설명하는 경우에, 이 배선을 「노드」라고 부르는 경우가 있다.
본 발명의 일양태에 의하면, 처리 실행 중에 오프해도 데이터가 유지되고, 또 종래보다 점유 면적이 작은 D 플립플롭 회로를 얻을 수 있다.
도 1은 본 발명의 일양태인 반도체 장치의 D 플립플롭 회로를 설명하는 도면이다.
도 2는 종래의 반도체 장치의 D 플립플롭 회로를 설명하는 도면이다.
도 3은 도 1의 D 플립플롭 회로의 동작을 설명하는 타이밍 차트이다.
도 4는 도 2의 D 플립플롭 회로의 동작을 설명하는 타이밍 차트이다.
도 5는 본 발명의 일양태인 반도체 장치의 D 플립플롭 회로를 설명하는 도면이다.
도 6은 본 발명의 일양태에 적용 가능한 트랜지스터의 단면 개략도이다.
도 7은 도 6에 도시하는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 8은 트랜지스터에 적용할 수 있는 산화물 반도체의 구조를 설명하는 도면이다.
도 9는 트랜지스터에 적용할 수 있는 산화물 반도체의 구조를 설명하는 도면이다.
도 10은 트랜지스터에 적용할 수 있는 산화물 반도체의 구조를 설명하는 도면이다.
도 11은 계산으로 얻어진 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 12는 계산으로 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 13은 계산으로 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 14는 계산으로 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 15는 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 16은 산화물 반도체막을 이용한 트랜지스터 특성을 설명하는 도면이다.
도 17은 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 설명하는 도면이다.
도 18은 시료 2인 트랜지스터의 BT 시험 후의 Vg-Id 특성을 설명하는 도면이다.
도 19는 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면이다.
도 20은 기판 온도와 문턱 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 설명하는 도면이다.
도 21은 시료 A 및 시료 B의 XRD 스펙트럼을 설명하는 도면이다.
도 22는 트랜지스터의 오프 전류와 측정 시 기판 온도와의 관계를 설명하는 도면이다.
이하에서는, 본 발명의 실시형태에 대해 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
본 발명의 일양태인 D 플립플롭 회로에 대하여 설명한다.
도 1(A)에는 본 발명의 일양태인 D 플립플롭 회로(100)의 회로도를 도시하고, 도 2(A)에는 종래의 D 플립플롭 회로(130)의 회로도를 도시한다.
도 2(A)에 도시하는 D 플립플롭 회로(130)에서는 입력 단자가 제 1 트랜스미션 게이트(102)의 제 1 단자에 전기적으로 접속되어 있다. 제 1 트랜스미션 게이트(102)의 제 2 단자가 노드(114)를 통하여 제 1 인버터(104)의 제 1 단자 및 클록드 인버터(107)의 제 2 단자에 전기적으로 접속되어 있다. 제 1 인버터(104)의 제 2 단자 및 클록드 인버터(107)의 제 1 단자가 노드(116)를 통하여 제 2 트랜스미션 게이트(108)의 제 1 단자에 전기적으로 접속되어 있다. 제 2 트랜스미션 게이트(108)의 제 2 단자가 제 2 인버터(110)의 제 1 단자 및 클록드 인버터(112)의 제 2 단자에 전기적으로 접속되어 있다. 제 2 인버터(110)의 제 2 단자 및 클록드 인버터(112)의 제 1 단자가 출력 단자에 전기적으로 접속되어 있다. 또한, 도 2(B)에는 클록드 인버터(107)의 구성을 도시한다.
도 1(A)에 도시하는 D 플립플롭 회로(100)에서는 입력 단자가 제 1 트랜스미션 게이트(102)의 제 1 단자에 전기적으로 접속되어 있다. 제 1 트랜스미션 게이트(102)의 제 2 단자가 노드(114)를 통하여 제 1 인버터(104)의 제 1 단자 및 기능 회로(106)의 제 2 단자에 전기적으로 접속되어 있다. 제 1 인버터(104)의 제 2 단자 및 기능 회로(106)의 제 1 단자가 노드(116)를 통하여 제 2 트랜스미션 게이트(108)의 제 1 단자에 전기적으로 접속되어 있다. 제 2 트랜스미션 게이트(108)의 제 2 단자가 제 2 인버터(110)의 제 1 단자 및 클록드 인버터(112)의 제 2 단자에 전기적으로 접속되어 있다. 제 2 인버터(110)의 제 2 단자 및 클록드 인버터(112)의 제 1 단자가 출력 단자에 전기적으로 접속되어 있다.
따라서, 도 1(A)에 도시하는 D 플립플롭 회로(100)와 도 2(A)에 도시하는 D 플립플롭 회로(130)는 클록드 인버터(107)가 기능 회로(106)로 치환되어 있다는 점에서 다르다.
도 1(B)에 도시하는 기능 회로(106)는 제 1 p채널형 트랜지스터(120)와, 제 2 p채널형 트랜지스터(122)와, 오프 전류가 작은 트랜지스터(124)와, 용량 소자(128)를 가진다.
제 1 p채널형 트랜지스터(120)의 소스 및 드레인 중 한쪽은 고전위측 전원 전위선 Vdd에 전기적으로 접속되어 있다. 제 1 p채널형 트랜지스터(120)의 소스 및 드레인 중 다른 한쪽은 제 2 p채널형 트랜지스터(122)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 제 1 p채널형 트랜지스터(120)의 게이트에는 타이밍 신호 CLKa가 입력되어 있다. 제 2 p채널형 트랜지스터(122)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(124)의 소스 및 드레인 중 한쪽 및 노드(114)에 전기적으로 접속되어 있다. 제 2 p채널형 트랜지스터(122)의 게이트는 노드(116)에 전기적으로 접속되어 있다. 트랜지스터(124)의 소스 및 드레인 중 다른 한쪽은 용량 소자(128)의 한쪽의 전극에 전기적으로 접속되어 있다. 용량 소자(128)의 다른 한쪽의 전극은 저전위측 전원 전위선Vss에 전기적으로 접속되어 있다. 그리고, 트랜지스터(124)의 소스 및 드레인 중 다른 한쪽과 용량 소자(128)의 한쪽의 전극의 사이에는 데이터 유지부(126)가 형성되어 있다.
도 3은 도 1(A)의 D 플립플롭 회로(100)의 동작을 설명하는 타이밍 차트이며, 도 4는 도 2(A)의 D 플립플롭 회로(130)의 동작을 설명하는 타이밍 차트이다.
우선, 도 4에 나타내는 타이밍 차트에 대해 설명한다. 도 4는 t1~t4의 4개의 기간을 도시한다. 기간 t1는 오프 기간이고; 기간 t2는 온 기간이고; 기간 t3는 오프 기간이고; 기간 t4는 온 기간이다. 또한, 굵은 점선은 고전위인지 저전위인지 결정할 수 없는 부분을 나타낸다.
고전위측 전원 전위선 Vdd의 전위는 온 기간에는 H레벨이 되고, 오프 기간에는 L레벨이 된다.
클록 신호 CLK는 온 기간에게만 일정한 주기로 입력된다.
반전 클록 신호 CLKB는 클록 신호 CLK를 반전하여 얻어진 것이다. 단, 전원이 오프되어 있을 때(Vdd가 L레벨일 때)에는 클록 신호 CLK와 같이 L레벨이 된다.
데이터 신호 D는 D 플립플롭 회로(130)에 데이터로서 입력되는 신호이다.
우선, D 플립플롭 회로(130)을 오프 상태(기간 t1)에서 온 상태(기간 t2)로 한다. D 플립플롭을 온 상태로 함으로써, Vdd는 H레벨이 되고, 클록 신호 CLK와 반전 클록 신호 CLKB가 입력된다. 여기에서, 데이터 신호 D가 입력되면, 초기에는 부정 전위인 노드(114)의 전위가 데이터 신호 D에 따라 H레벨(또는 L레벨)이 된다. 그리고, 마찬가지로 초기에는 부정 전위였던 노드(116)의 전위는 노드(114)의 전위와는 반대로 된다.
즉, 노드(114)의 전위가 H레벨일 때에는 노드(116)의 전위는 L레벨이 되고, 노드(114)의 전위가 L레벨일 때에는 노드(116)의 전위는 H레벨이 된다. 이 때, 출력 신호 Q는 데이터 신호 D에 따른 것이다(기간 t2).
다음으로, D 플립플롭 회로(130)의 전원을 온 상태(기간 t2)로부터 오프 상태(기간 t3)로 전환함으로써, 모든 신호의 입력이 정지된다(기간 t3).
그리고, 다시 D 플립플롭 회로(130)의 전원을 오프 상태(기간 t3)로부터 온 상태(기간 t4)로 전환하면, Vdd는 H레벨이 되고, 클록 신호 CLK와 반전 클록 신호 CLKB가 입력된다. 여기에서, 데이터 신호 D가 입력되면, 기간 t2와 마찬가지로, 출력 신호 Q는 데이터 신호 D에 따르지만, 기간 t3에 따라 노드(114)와 노드(116)의 전위가 변동하고, 부정 상태가 되므로 출력 신호 Q도 기간 t4의 초기에는 부정이다(기간 t4).
즉, D 플립플롭 회로(130)에서는 오프 상태로 전환되기 전의 데이터를 같게 유지하지 못하고, 따라서 처리 실행 중에는 오프 상태로 할 수 없다.
도 3에 도시하는 타이밍 차트에 대하여 설명한다. 도 3에 있어서 기간은 기간 t1~t7의 7개로 나뉘어 있다. 기간 t1는 오프 기간이고; 기간 t2는 기동 기간이고; 기간 t3는 처리 기간이고; 기간 t4는 데이터 유지 기간이고; 기간 t5는 오프 기간이고; 기간 t6는 재기동 기간이고; 기간 t7는 처리 기간이다. 또한, 재기동 기간 및 처리 기간에는 D 플립플롭 회로는 온 하고 있다. 굵은 점선은 고전위인지 저전위인지 결정할 수 없는 부분을 나타낸다.
타이밍 신호 CLKa는 외부 회로에서 클록 신호 CLK를 바탕으로 생성된 신호이다.
우선, D 플립플롭 회로(100)를 오프 상태(기간 t1)로부터 온 상태(기간 t2)로 전환한다. D 플립플롭 회로를 온 상태로 전환함으로써, Vdd는 H레벨이 된다. 클록 신호 CLK는 입력되지 않지만, 타이밍 신호 CLKa는 입력된다. 또, 게이트 제어 신호 Gc를 입력, 즉 H레벨로 하여, 기동 기간을 종료하고, 처리 기간이 시작된다(기간 t2로부터 기간 t3).
즉, 기동 기간(기간 t2)에는, 클록드 인버터(112)에 클록 신호 CLK가 입력되지 않고, 클록 신호 CLK가 입력되는 배선의 전위는 일정하게 유지되어, 제 1 p채널형 트랜지스터(120)의 게이트에 입력되는 타이밍 신호 CLKa는 트랜지스터(124)가 온 되기 전에 H레벨이 된다. 그리고, 기간 t3로부터는 D 플립플롭 회로가 오프 상태가 될 때까지 타이밍 신호 CLKa에는 클록드 인버터(112)에 입력되는 클록 신호 CLK와 동일한 신호가 입력된다.
기간 t3에서는, 데이터 신호 D의 입력을 개시하고, 게이트 제어 신호 Gc의 입력에 의해 트랜지스터(124)가 온 하고 있다. 따라서, 노드(114)의 전위가 H레벨이 되고, 노드(116)의 전위가 L레벨이 된다. 클록 신호 CLK와 반전 클록 신호 CLKB가 입력됨으로써, D 플립플롭 회로(130)와 마찬가지로 동작하여, D 플립플롭 회로(100)는 데이터 신호 D에 따른 출력 신호 Q를 출력한다(기간 t3).
또는, 클록 신호 CLK 대신에, 기간 t3에서 클록 신호 CLK와 동일한 타이밍 신호 CLKa가 입력되어 있어도 좋다.
다음으로, 게이트 제어 신호 Gc를 L레벨로 하고, 트랜지스터(124)를 오프하여, D 플립플롭 회로(100)의 전원을 오프하기 전의 데이터 유지 처리를 행한다(기간 t4). 이 기간 t4에 노드(114)의 데이터를 데이터 유지부(126)에 기입한다.
그리고 D 플립플롭 회로(100)를 온 상태(데이터 유지 기간(기간 t4))부터 오프 상태(기간 t5)로 전환한다. 그 후, D 플립플롭 회로(100)를 온 상태로 하면, Vdd는 H레벨이 된다(기간 t5로부터 기간 t6). 클록 신호 CLK는 입력되지 않지만, 타이밍 신호 CLKa가 입력된다. 또, 게이트 제어 신호 Gc를 입력, 예를 들어 H레벨로 하여, 재기동 기간이 종료되고, 처리 기간이 시작된다(기간 t6로부터 기간 t7). 그리고 다시 데이터 신호 D의 입력을 개시한다(기간 t7).
여기에서, 출력 신호 Q에 주목한다. 기간 t2와는 달리, D 플립플롭 회로(100)를 온 상태(데이터 유지 기간(기간 t4))에서 오프 상태(기간 t5)로 전환하기 직전의 데이터가 출력되어 있다. 이것은 데이터 유지부(126)에 직전의 데이터가 유지되어 있었기 때문이다. 데이터 유지부(126)는 트랜지스터(124)의 소스 또는 드레인과, 한쪽의 전극이 저전위측 전원선 Vss에 전기적으로 접속된 용량 소자(128)의 다른 한쪽의 전극 사이에 제공된다. 이와 같이, 전원을 오프해도 데이터 유지가 가능한 데이터 유지부(126)를 실현하기 위해서는 트랜지스터(124)로서 오프 전류가 작은 트랜지스터를 이용하면 좋다.
트랜지스터(124)로서 이용할 수 있는 오프 전류가 작은 트랜지스터로서는 채널 폭 1μm당 오프 전류값을 실온 하에서 10aA/μm(1×10-17A/μm) 이하로 할 수 있는 것을 이용하면 좋고, 바람직하게는 1aA/μm(1×10-18A/μm) 이하, 더 바람직하게는 1zA/μm(1×10-21A/μm) 이하, 가장 바람직하게는 1yA/μm(1×10-24A/μm) 이하로 한다.
이와 같이, 도 1(A)에 도시하는 D 플립플롭 회로(100)에서는 오프 상태로 전환하기 전의 데이터를 같게 유지할 수 있고, 처리 실행 중에도 오프 상태로 할 수 있다.
또한, D 플립플롭 회로(100)에 리셋 신호가 입력되는 구성으로 해도 좋다. D 플립플롭 회로(100)에 리셋 신호가 입력되는 구성으로 하기 위해서는, 기능 회로(106)로서 도 1(B)에 도시하는 것 대신에, 도 5에 도시하는 것을 이용하면 좋다. 리셋 신호가 입력됨으로써 플로팅 상태의 노드를 기동 기간(기간 t2) 이전에 L레벨 또는 H레벨로 하고, 동작시에 임의의 노드가 플로팅 전위가 되는 것을 방지할 수 있다.
도 5에 도시하는 기능 회로(106)는 제 1 p채널형 트랜지스터(140)와, 제 2 p채널형 트랜지스터(142)와, 제 3 p채널형 트랜지스터(144)와, 오프 전류가 작은 트랜지스터(146)와, 용량 소자(150)를 가진다.
제 1 p채널형 트랜지스터(140)의 소스 및 드레인 중 한쪽은 고전위측 전원 전위선 Vdd에 전기적으로 접속되어 있다. 제 1 p채널형 트랜지스터(140)의 소스 및 드레인 중 다른 한쪽은 제 2 p채널형 트랜지스터(142)의 소스 및 드레인 중 한쪽 및 제 3 p채널형 트랜지스터(144)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 제 1 p채널형 트랜지스터(140)의 게이트에는 타이밍 신호 CLKa가 입력되어 있다. 제 2 p채널형 트랜지스터(142)의 소스 및 드레인 중 다른 한쪽과 제 3 p채널형 트랜지스터(144)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(146)의 소스 및 드레인 중 한쪽 및 노드(114)에 전기적으로 접속되어 있다. 제 2 p채널형 트랜지스터(142)의 게이트에는 리셋 신호 Res가 입력되어 있다. 제 3 p채널형 트랜지스터(144)의 게이트는 노드(116)에 전기적으로 접속되어 있다. 트랜지스터(146)의 소스 및 드레인 중 다른 한쪽은 용량 소자(150)의 한쪽의 전극에 전기적으로 접속되어 있다. 용량 소자(150)의 다른 한쪽의 전극은 저전위측 전원 전위선 Vss에 전기적으로 접속되어 있다. 그리고 트랜지스터(146)의 소스 및 드레인 중 다른 한쪽과 용량 소자(150)의 한쪽의 전극 사이에는 데이터 유지부(148)가 제공되어 있다.
상기 설명한 트랜지스터(124) 및 트랜지스터(146)로서는 산화물 반도체 트랜지스터를 이용하는 것이 바람직하다.
단, 본 발명에 있어서 트랜지스터는 특정한 구성인 것으로 한정되지 않고, 다양한 구성인 것을 이용할 수 있다. 따라서, 트랜지스터는 다결정 실리콘으로 구성되는 트랜지스터여도 좋고, SOI(Silicon On Insulator) 기판에 설치되는 트랜지스터여도 좋다.
또한, 본 발명의 회로를 구성하는 트랜지스터(124) 및 트랜지스터(146)는 n채널형 트랜지스터로 했지만, 이것으로 한정되지 않고, 적절히 p채널형 트랜지스터를 이용해도 좋다.
다음으로, 본 발명에 적용할 수 있는 오프 전류가 작은 트랜지스터에 대하여 설명한다. 오프 전류가 작은 트랜지스터로서는, 반도체 특성을 나타내는 금속 산화물을 사용하여 형성된 트랜지스터를 들 수 있다. 오프 전류가 작은 트랜지스터 이외의 트랜지스터로서는 반도체 기판을 사용하여 형성된 트랜지스터를 들 수 있다.
도 6은 본 발명에 적용할 수 있는 트랜지스터의 단면 구조의 개략의 일례를 도시하는 도면이다. 도 6에 있어서는, 반도체 기판을 사용하여 형성된 트랜지스터 위에 오프 전류가 작은 트랜지스터가 형성되어 있다. 반도체 기판을 사용하여 형성된 트랜지스터는 p채널형 트랜지스터와 n채널형 트랜지스터 모두를 포함하고 있어도 좋고, 한쪽만 설치되어 있어도 좋다.
반도체 기판을 이용하여 형성된 p채널형 트랜지스터 및 n채널형 트랜지스터는 일반적인 방법에 의해 형성하면 좋다. p채널형 트랜지스터 및 n채널형 트랜지스터를 반도체 기판을 이용하여 형성한 후에, 이들 위에 오프 전류가 작은 트랜지스터를 형성한다. 즉, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200) 위에 오프 전류가 작은 트랜지스터를 형성한다. 오프 전류가 작은 트랜지스터로서는, 산화물 반도체층에 채널 형성 영역을 가지는 트랜지스터를 들 수 있다.
또한, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200)은 소스 영역 및 드레인 영역으로서 기능하는 고농도 불순물 영역(201), 저농도 불순물 영역(202), 게이트 절연막(203), 게이트 전극(204), 및 층간 절연막(205)을 가진다(도 6).
산화물 반도체층에 채널 형성 영역을 가지는 트랜지스터(210)는 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200) 위의 산화물 반도체층(211)과, 산화물 반도체층(211)에 접하고 서로 이간하여 형성된 소스 전극(212a) 및 드레인 전극(212b)과, 산화물 반도체층(211) 중 적어도 채널 형성 영역 위의 게이트 절연막(213)과, 산화물 반도체층(211)에 중첩하여 게이트 절연막(213) 위의 게이트 전극(214b)을 가진다(도 7(D)). 또한, 도시하고 있지 않지만 전극(214a)과 게이트 전극(214b)은 전기적으로 접속되고, 게이트 전극(204)과 전극(214a)은 전기적으로 접속되어 있다.
층간 절연막(205)은 산화물 반도체층(211)의 하지 절연막으로서도 기능한다.
층간 절연막(205)은 적어도 표면에 산소를 포함하고, 산소의 일부가 가열 처리에 의해 이탈하는 절연성 산화물로 형성하면 좋다. 산소의 일부가 가열 처리에 의해 이탈하는 절연성 산화물로서는, 화학양론비보다 많은 산소를 포함하는 것을 이용하는 것이 바람직하다. 이것은 이 가열 처리에 의해 층간 절연막(205)에 접하는 산화물 반도체막에 산소를 공급할 수 있기 때문이다.
화학양론비보다 많은 산소를 포함한 절연성 산화물로서, 예를 들면, SiOx에 있어서 x＞2인 산화 실리콘을 들 수 있다. 단, 이것으로 한정되지 않고 층간 절연막(205)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 질화 알루미늄, 산화 갈륨, 산화 하프늄 또는 산화 이트륨 등으로 형성해도 좋다.
또한, 층간 절연막(205)은 복수의 막이 적층되어 형성되어 있어도 좋다. 층간 절연막(205)은 예를 들면, 질화 실리콘막 위에 산화 실리콘막이 형성된 적층 구조여도 좋다.
한편, 화학양론비보다 많은 산소를 포함한 절연성 산화물에서는 산소의 일부가 가열 처리에 의해 이탈하기 쉽다. 산소의 일부가 가열 처리에 의해 이탈하기 쉬울 때의 TDS 분석에 의한 산소의 이탈량(산소 원자로 환산한 값)은 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1020atoms/cm3 이상, 더 바람직하게는 3.0×1020atoms/cm3 이상이면 좋다.
여기에서, TDS 분석의 방법에 대해 설명한다. TDS 분석에서의 기체의 이탈량은 이온 강도의 시간 적분값에 비례한다. 따라서, 산화물에서의 이온 강도의 시간 적분값과 표준 시료의 기준값으로부터, 기체의 이탈량을 계산할 수 있다. 표준 시료의 기준값은 어느 특정한 원자를 포함한 시료(표준 시료)에서의 스펙트럼의 적분값에 대한 원자 밀도의 비율이다.
예를 들면, 소정의 밀도의 수소를 포함한 실리콘 웨이퍼(표준 시료)의 이온 강도의 시간 적분값과 산화물의 이온 강도의 시간 적분값으로부터, 산화물의 산소 분자(O2)의 이탈량(NO2)은 NO2=NH2/SH2×SO2×α식으로 구할 수 있다.
NH2는 표준 시료로부터 이탈한 수소 분자(H2)를 밀도로 환산한 값이다. SH2는, 표준 시료의 수소 분자(H2)의 이온 강도의 시간 적분값이다. 즉, NH2/SH2를 표준 시료의 기준값으로 한다. SO2는 절연성 산화물의 산소 분자(O2)의 이온 강도의 시간 적분값이다. α는 이온 강도에 영향을 주는 계수이다. 상기 식의 세부 사항에 관해서는 일본국 특개평 06-275697호 공보를 참조한다.
또한, TDS 분석에 의한 산소의 이탈량(산소 원자로 환산한 값)은 전자 과학 주식회사(ESCO Ltd.)제의 승온 이탈 분석 장치 EMD-WA1000S/W를 이용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함한 실리콘 웨이퍼를 이용하여 측정한 경우의 값을 나타내고 있다.
또한, TDS 분석에 있어서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기 계수 α는 산소 분자의 이온화율을 포함하고 있기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 산출할 수 있다.
또한, NO2는 산소 분자(O2)의 이탈량이다. 따라서, 산소 원자로 환산한 산소의 이탈량은 산소 분자(O2)의 이탈량의 2배이다.
층간 절연막(205)은 스퍼터링법 또는 CVD법 등에 의해 형성하면 좋지만, 바람직하게는 스퍼터링법을 이용하여 형성한다. 층간 절연막(205)으로서 산화 실리콘막을 형성하는 경우에는, 타겟으로서 석영(바람직하게는 합성 석영) 타겟, 스퍼터링 가스로서 아르곤 가스를 이용하면 좋다. 또는, 타겟으로서 실리콘 타겟, 스퍼터링 가스로서 산소를 포함한 가스를 이용해도 좋다. 또한, 산소를 포함한 가스로서는, 아르곤 가스와 산소 가스의 혼합 가스여도 좋고, 산소 가스만이어도 좋다.
층간 절연막(205) 형성과 산화물 반도체층(211)이 되는 산화물 반도체막 형성 사이에 제 1 가열 처리가 행해진다. 제 1 가열 처리는 층간 절연막(205) 중에 포함되는 물 및 수소를 제거하기 위한 공정이다. 제 1 가열 처리의 온도는 층간 절연막(205) 중에 포함되는 물 및 수소가 이탈하는 온도(이탈량의 피크를 가지는 온도) 이상 p채널형 트랜지스터 및 n채널형 트랜지스터가 설치된 반도체 기판(200)의 변질 또는 변형하는 온도 미만으로 하면 좋고, 바람직하게는 400℃이상 750℃ 이하로 하고, 후에 행하는 제 2 가열 처리보다 낮은 온도로 하면 좋다.
그리고, 산화물 반도체막을 형성한 후, 제 2 가열 처리를 행한다. 제 2 가열 처리는 산소의 공급원의 역할을 하는 층간 절연막(205)으로부터 산화물 반도체막에 산소를 공급하는 공정이다. 단, 제 2 가열 처리를 행하는 타이밍은 이것으로 한정되지 않고, 산화물 반도체막을 가공하여 산화물 반도체층(211)을 형성한 후에 행해도 좋다.
또한, 제 2 가열 처리는 질소 가스, 또는 헬륨, 네온 혹은 아르곤 등의 희가스 분위기 중에서 행하고, 이 분위기 중에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 가스, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, 혹은 그 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또, 제 2 가열 처리의 조건, 또는 산화물 반도체막 혹은 산화물 반도체층(211)의 재료에 따라서는, 산화물 반도체막 혹은 산화물 반도체층(211)이 미결정층 또는 다결정층으로 결정화되는 경우도 있다. 예를 들면, 산화물 반도체막 혹은 산화물 반도체층(211)은 결정화율이 90% 이상 또는 80% 이상의 미결정층으로 결정화되는 경우도 있다. 또, 산화물 반도체막 혹은 산화물 반도체층(211)은 제 2 가열 처리의 조건, 또는 산화물 반도체막 혹은 산화물 반도체층(211)의 재료에 따라서는, 결정 성분을 포함하지 않는 비정질 산화 반도체층이 되는 경우도 있다. 또, 산화물 반도체막 혹은 산화물 반도체층(211)은 미결정(결정립경 1nm 이상 20nm 이하)을 포함하는 비정질 산화 반도체층이 되는 경우도 있다.
또한, 제 2 가열 처리에서 층간 절연막(205)은 산소의 공급원의 역할을 한다.
또한, 산화물 반도체막의 피형성면인 층간 절연막(205)의 평균면 거칠기(Ra)는 0.1nm 이상 0.5nm 미만인 것이 바람직하다. 산화물 반도체막이 결정성 산화물 반도체막인 경우에 결정 방위를 정렬할 수 있기 때문이다.
또한, 여기에서 평균면 거칠기(Ra)란, JISB0601：2001(ISO4287：1997)에 의해 정의되어 있는 중심선 평균 거칠기(Ra)를 측정면에 대하여 적용할 수 있도록 삼차원으로 확장한 것을 말한다. 평균면 거칠기(Ra)는 기준면부터 지정면까지의 편차의 절대값을 평균한 값으로 표현된다.
여기에서, 중심선 평균 거칠기(Ra)는 거칠기 곡선부터 그 중심선의 방향으로 측정 길이 L의 부분을 뽑아내고, 이 뽑아낸 부분의 중심선의 방향을 X축, 종배율의 방향(X축에 수직인 방향)을 Y축으로 하고, 거칠기 곡선을 Y=F(X)로 나타낼 때, 하기의 식(1)으로 나타내어진다.
Figure pct00001
그리고, 평균면 거칠기(Ra)는 측정 데이터가 나타내는 면인 측정면을 Z=F(X, Y)로 나타낼 때, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현되고, 하기의 식(2)으로 나타내어진다.
Figure pct00002
여기에서, 지정면은 거칠기 계측의 대상이 되는 면이며, 좌표(X1, Y1), (X1, Y2), (X2, Y1), (X2, Y2)의 4점으로 표현되는 사각형의 영역으로 하고, 지정면이 이상적으로 플랫으로 했을 때의 면적을 S0로 한다.
또, 기준면은 지정면의 평균의 높이에서의 XY 평면과 평행한 면이다. 즉, 지정면의 높이의 평균값을 Z0이라고 할 때, 기준면의 높이도 Z0라고 표현된다.
이와 같이, 층간 절연막(205)의 평균면 거칠기를 0.1nm 이상 0.5nm 미만으로 하기 위해서는, 화학적 기계적 연마(Chemical Mechanical Polishing：CMP) 처리를 행하면 좋다. CMP 처리는 산화물 반도체막의 형성 전에 행하면 좋지만, 제 1 가열 처리 전에 행하는 것이 바람직하다.
여기에서, CMP 처리는 1회 이상 행하면 좋다. 복수회로 나누어 CMP 처리를 행하는 경우에는 높은 연마 레이트로 1차 연마를 행한 후, 낮은 연마 레이트로 마무리 연마를 행하는 것이 바람직하다.
또, 층간 절연막(205)을 평탄화시키기 위해서는 CMP 처리 대신 드라이 에칭 등을 행해도 좋다. 여기에서, 에칭 가스로서는 염소, 염화 붕소, 염화 실리콘 또는 사염화 탄소 등의 염소계 가스, 사불화 탄소, 불화 유황 또는 불화 질소 등의 불소계 가스 등을 이용하면 좋다.
또, 층간 절연막(205)을 평탄화시키기 위해서는 CMP 처리 대신 플라즈마 처리 등을 행해도 좋다. 여기에서, 플라즈마 처리에는 희가스를 이용하면 좋다. 이 플라즈마 처리에 의해 피처리면에 불활성 가스의 이온이 조사되고, 스퍼터링 효과에 의해 피처리면의 미세한 요철이 평탄화된다. 이러한 플라즈마 처리는 역스퍼터링이라고도 불린다.
또한, 층간 절연막(205)을 평탄화하기 위해서는, 상기 처리 중 어느 것을 이용해도 좋다. 예를 들면, 역스퍼터링만을 행하여도 좋고, CMP 처리를 행한 후에 드라이 에칭을 행하여도 좋다. 단, 산화물 반도체막의 피형성면인 층간 절연막(205)에 물 등을 혼입시키지 않기 위해서는, 드라이 에칭 또는 역스퍼터링을 이용하는 것이 바람직하다. 특히, 제 1 가열 처리를 행한 후에 평탄화 처리를 행하는 경우에는, 드라이 에칭 또는 역스퍼터링을 이용하는 것이 바람직하다.
산화물 반도체층(211)은 예를 들면, 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 에칭 마스크를 형성하여 에칭을 행함으로써 선택적으로 형성하면 좋다. 또는, 잉크젯법 등을 이용해도 좋다.
산화물 반도체막은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn의 쌍방을 포함하는 것이 바람직하다. 또한, 갈륨(Ga)을 가지는 것이 바람직하다. 갈륨(Ga)을 가지면 트랜지스터 특성의 편차를 저감할 수 있다. 이러한 트랜지스터 특성의 편차를 저감할 수 있는 원소를 스태빌라이저(stabilizer)라고 부른다. 스태빌라이저로서는 주석(Sn), 하프늄(Hf) 또는 알루미늄(Al)을 들 수 있다.
또, 이 외의 다른 스태빌라이저로서는, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)을 들 수 있다. 이들 중 어느 일종 또는 복수종을 가져도 좋다.
또, 산화물 반도체로서는 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 예시할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
예를 들면, 원자수비 In：Ga：Zn=1：1：1(=1/3：1/3：1/3) 또는 In：Ga：Zn=2：2：1(=2/5：2/5：1/5)의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다. 또는, 원자수비 In：Sn：Zn=1：1：1(=1/3：1/3：1/3), In：Sn：Zn=2：1：3(=1/3：1/6：1/2) 혹은 In：Sn：Zn=2：1：5(=1/4：1/8：5/8)의 In-Sn-Zn계 산화물이나 그 근방의 조성의 산화물을 이용하면 좋다.
그러나, 본 발명의 일양태에서 이용할 수 있는 산화물 반도체막은 이것들로 한정되는 것은 아니고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성인 것을 이용하면 좋다. 필요로 하는 트랜지스터 특성(반도체 특성)에 따라, 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리 및 밀도 등을 적절히 조정하면 좋다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 높은 이동도를 얻을 수 있다. 그렇지만, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감하는 것에 의해 이동도를 높일 수 있다.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 산화물 반도체가 비단결정인 경우에는 비정질이어도 좋고, 다결정이어도 좋다. 또, 산화물 반도체가 비정질 중에 결정성을 가지는 부분을 포함한 구조여도 좋다. 또는, 비어몰퍼스여도 좋다.
또한, 상기 금속 산화물에는, 이러한 화학양론비에 대하여, 산소를 과잉으로 포함시키는 것이 바람직하다. 산소를 과잉으로 포함시키면 형성되는 산화물 반도체막의 산소 결손에 의한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서 산화물 반도체막을 In-Zn계 금속 산화물에 의해 형성하는 경우에는, 타겟의 조성을 원자수비로, In/Zn=1~100, 바람직하게는 In/Zn=1~20, 더 바람직하게는 In/Zn=1~10으로 한다. Zn의 원자수비를 바람직한 상기 범위로 함으로써, 전계 효과 이동도를 향상시킬 수 있다. 여기에서, 산소를 과잉으로 포함시키기 위해 금속 산화물의 원자수비 In：Zn：O=X：Y：Z를, Z＞1.5X+Y로 하는 것이 바람직하다.
또한, 여기에서, 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하면 좋다. 타겟의 충전율을 높게 함으로써, 치밀한 산화물 반도체 막을 형성할 수 있다.
또한, 산화물 반도체막에 적용할 수 있는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이면 좋다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 이용하면, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막에는 수소가 포함된다. 이 수소는 수소 원자 외에, 수소 분자, 물, 수산기, 또는 그 외의 수소화물로서 포함되는 경우도 있다. 산화물 반도체막에 포함되는 수소는 최대한 적은 것이 바람직하다.
또한, 산화물 반도체막의 알칼리 금속 및 알칼리 토류 금속의 농도는 적게 하는 것이 바람직하고, 이들의 농도는, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성할 수 있고, 트랜지스터의 오프 전류를 증대시키는 원인이 되기 때문이다.
또한, 산화물 반도체막의 형성 방법 및 두께는 특별히 한정되지 않고, 제작하는 트랜지스터의 사이즈 등에 따라 결정하면 좋다. 산화물 반도체막의 형성 방법으로서는 예를 들면, 스퍼터링법, 분자선 에피택시법, 도포법, 인쇄법 또는 펄스 레이저 증착법 등을 들 수 있다. 산화물 반도체막의 두께는, 3nm 이상 50nm 이하로 하면 좋다. 산화물 반도체막의 두께를 50nm 이상으로 두껍게 하면 노멀리-온이 될 우려가 있기 때문이다. 또, 트랜지스터의 채널 길이를 30μm로 했을 때에는, 산화물 반도체막의 두께는 5nm 이하로 하면, 단채널 효과를 억제할 수 있다.
여기에서는, 바람직한 일례로서 In-Ga-Zn계 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 산화물 반도체막을 형성한다. 여기에서, 스퍼터링 가스로서는 희가스(예를 들면 아르곤 가스), 산소 가스, 또는 희가스와 산소 가스의 혼합 가스를 이용하면 좋다.
산화물 반도체막을 형성할 때에 이용하는 스퍼터링 가스로서는 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 가스를 이용하는 것이 바람직하다. 스퍼터링 가스를 고순도 가스로 하기 위해서는, 처리실의 내벽 등에 부착된 가스 등을 제거하고, 산화물 반도체막을 형성하기 전에 p채널형 트랜지스터 및 n채널형 트랜지스터가 형성된 반도체 기판(200)을 가열 처리하면 좋다. 또, 처리실에 도입하는 스퍼터링 가스를 고순도 가스로 해도 좋고, 이 때, 아르곤 가스에 있어서, 순도는 9N(99.9999999%) 이상, 노점은 -121℃ 이하, 물은 0.1ppb 이하, 수소는 0.5ppb 이하로 하면 좋다. 산소 가스에 있어서 순도는 8N(99.999999%) 이상, 노점은 -112℃ 이하, 물은 1ppb 이하, 수소는 1ppb 이하로 하면 좋다. 또, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200)을 가열하면서 고온으로 유지한 상태에서 산화물 반도체막을 형성하면, 산화물 반도체막에 포함되는 물 등의 불순물의 농도를 저감할 수 있다. 또한, 스퍼터링법을 적용한 것에 의해 산화물 반도체막으로의 손상을 적게 할 수 있다. 여기에서, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200)의 온도는 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 좋다.
또, 산화물 반도체막에 산소를 과잉으로 포함시키기 위해 이온 주입에 의해 산소를 공급해도 좋다.
또한, 산화물 반도체막은 비정질 구조여도 좋고, 결정 구조를 가지고 있어도 좋다. 결정 구조를 가지고 있는 경우의 바람직한 일양태로서 c축 방향으로 배향한 결정성의(C-Axis Aligned Crystalline：CAAC) 산화물 반도체막을 들 수 있다. 산화물 반도체막을 CAAC 산화물 반도체막으로 하였을 때, 트랜지스터의 신뢰성을 높일 수 있다.
또한, CAAC 산화물 반도체막이란 결정이 c축 배향하고, 또 ab면, 표면 또는 계면의 방향에서 보았을 때 삼각 형상 또는 육각 형상의 원자 배열을 가진다. c축에 있어서는, 금속 원자가 층상으로 배열하고, 또는 금속 원자와 산소 원자가 층상으로 배열하고, ab면(혹은 표면 또는 계면)에 있어서는, a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정을 포함한 산화물 반도체막을 말한다.
또한, 넓은 의미로는 CAAC 산화물 반도체막이란 비단결정이며, 그 ab면에 수직인 방향으로부터 봤을 때, 삼각형 혹은 육각형, 또는 정삼각형 혹은 정육각형의 원자 배열을 가지고, 또 c축으로 수직인 방향에서 봤을 때, 금속 원자가 층상으로 배열되고, 또는 금속 원자와 산소 원자가 층상으로 배열되는 산화물 반도체막을 말한다.
또한, CAAC 산화물 반도체막은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또, CAAC 산화물 반도체막은 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계가 명확하지 않은 경우도 있다.
또, CAAC 산화물 반도체막을 구성하는 산소 중 일부가 질소로 치환되어 있어도 좋다. 또, CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC 산화물 반도체막이 그 위에 형성되는 기판면 또는 CAAC 산화물 반도체막의 표면 혹은 CAAC 산화물 반도체막의 계면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC 산화물 반도체막이 그 위에 형성되는 기판면, CAAC 산화물 반도체막의 표면 혹은 CAAC 산화물 반도체막의 계면 등에 수직인 방향)이어도 좋다.
또한, CAAC 산화물 반도체막은 그 조성 등에 따라서 도체여도 좋고, 반도체여도 좋고, 절연체여도 좋다. 또, CAAC 산화물 반도체막은 그 조성 등에 따라 가시광을 투광시킬 수도 있고, 투광시키지 못할 수도 있다.
이러한 CAAC 산화물 반도체막의 예로서 막표면, 기판면, 또는 계면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그 막의 단면에 금속 원자 또는 금속 원자와 산소 원자(혹은 질소 원자)의 층상 배열이 관찰되는 재료를 사용하여 형성한 막을 들 수 있다.
이러한 CAAC 산화물 반도체막에 포함되는 결정 구조의 일례에 대하여 도 8 내지 도 10을 이용하여 상세하게 설명한다. 또한, 기본적으로 도 8 내지 도 10은 수직 방향을 c축 방향으로 하고, c축 방향과 수직인 면을 ab면으로 한다. 또한, 간단히 상반분 또는 하반분이라고 하는 경우, ab면을 경계로 한다. 또, 도 8에 있어서, 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 8(A)에는 1개의 6배위의 인듐(이하 In) 원자와 In에 근접한 6개의 4배위의 산소(이하 4배위의 O) 원자를 가지는 구조를 도시한다. 금속 원자가 1개에 대하여 근접한 산소 원자만 나타낸 구조를 여기에서는 서브 유닛이라고 부른다. 도 8(A)의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 8(A)의 상반분 및 하반분에는 각각 3개씩 4배위의 O 원자가 있다. 도 8(A)에 도시하는 서브 유닛은 전하가 0이다.
도 8(B)에는 1개의 5배위의 갈륨(이하 Ga) 원자와, Ga에 근접한 3개의 3배위의 산소(이하 3배위의 O) 원자와, Ga 원자에 근접한 2개의 4배위의 O 원자를 가지는 구조를 도시한다. 3배위의 O 원자는 모두 ab면에 존재한다. 도 8(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O 원자가 있다. 또, In 원자도 5배위를 취하기 때문에 도 8(B)에 도시하는 구조를 취할 수 있다. 도 8(B)에 도시하는 서브유닛은 전하가 0이다.
도 8(C)에는 1개의 4배위의 아연(이하 Zn) 원자와, Zn 원자에 근접한 4개의 4배위의 O 원자를 가지는 구조를 도시한다. 도 8(C)의 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있다. 또는, 도 8(C)의 상반분에 3개의 4배위의 O 원자가 있고, 하반분에 1개의 4배위의 O 원자가 있어도 좋다. 도 8(C)에 도시하는 서브유닛은 전하가 0이다.
도 8(D)에는 1개의 6배위의 주석(이하 Sn) 원자와, Sn 원자에 근접한 6개의 4배위의 O 원자를 가지는 구조를 도시한다. 도 8(D)의 상반분에는 3개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있다. 도 8(D)에 도시하는 서브유닛은 전하가 +1이 된다.
도 8(E)에는 2개의 Zn 원자을 포함한 서브유닛을 도시한다. 도 8(E)의 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 1개의 4배위의 O 원자가 있다. 도 8(E)에 도시하는 서브유닛은 전하가 -1이 된다.
여기에서는 서브유닛 중 몇 개의 집합체를 1그룹이라고 하고, 복수의 그룹으로 구성되는 1주기분을 1유닛이라고 한다.
여기에서, 이러한 서브유닛들이 결합하는 규칙에 대하여 설명한다. 도 8(A)에 도시하는 6배위의 In의 상반분의 3개의 O 원자는 하방향에 각각 3개의 근접 In 원자를 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 In 원자를 가진다. 도 8(B)에 도시하는 5배위의 Ga 원자의 상반분의 1개의 O 원자는 하방향에 1개의 근접 Ga 원자를 가지고, 하반분의 1개의 O 원자는 상방향에 1개의 근접 Ga 원자를 가진다. 도 8(C)에 도시하는 4배위의 Zn 원자의 상반분의 1개의 O 원자는 하방향에 1개의 근접 Zn 원자를 가지고, 하반분의 3개의 O 원자는 상방향에 각각 3개의 근접 Zn 원자를 가진다. 이와 같이 금속 원자의 상방향의 4배위의 O 원자의 수와 그 O 원자의 하방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하방향의 4배위의 O 원자의 수와 그 O 원자의 상방향에 있는 근접 금속 원자의 수는 동일하다. O 원자는 4배위이므로 하방향에 있는 근접 금속 원자의 수와 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O 원자의 수와 다른 금속 원자의 하방향에 있는 4배위의 O 원자의 수와의 합이 4개일 때, 금속 원자를 가지는 2종의 서브유닛들은 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O 원자를 통하여 결합하는 경우, 4배위의 O 원자가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In)는 4배위의 금속 원자(Zn) 중 어느 것과 결합하게 된다.
이러한 4, 5 또는 6의 배위수를 가지는 금속 원자는 c축 방향에 있어서, 4배위의 O 원자를 통하여 결합한다. 또, 이 밖에도 층 구조의 합계의 전하가 0이 되도록 서브유닛들이 결합하여 다른 방법으로 1그룹이 형성될 수 있다.
도 9(A)에는 In-Sn-Zn계 금속 산화물의 층 구조를 구성하는 1그룹의 모델도를 도시한다. 도 9(B)에는 3의 그룹으로 구성되는 유닛을 도시한다. 또한, 도 9(C)는 도 9(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 배열을 나타낸다.
도 9(A)에 있어서는, 간단하게 하기 위해 3배위의 O 원자는 생략하고, 4배위의 O 원자는 개수만 나타내며, 예를 들면, Sn 원자의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 범위 3으로 나타내고 있다. 마찬가지로 도 9(A)에 있어서 In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또, 마찬가지로 도 9(A)에서 하반분에는 1개의 4배위의 O 원자가 있고, 상반분에는 3개의 4배위의 O 원자가 있는 Zn 원자와, 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있는 Zn 원자를 도시하고 있다.
도 9(A)에서 In-Sn-Zn계 금속 산화물의 층 구조를 구성하는 그룹은 위부터 순서대로 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 Sn 원자가 4배위의 O 원자가 1개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가 상반분에 3개의 4배위의 O 원자가 있는 Zn 원자와 결합하고, 그 Zn 원자가 하반분의 1개의 4배위의 O 원자를 통하여 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가 상반분에 1개의 4배위의 O 원자가 있는 Zn 원자 2개로 구성되는 서브유닛과 결합하고, 이 서브유닛이 하반분의 1개의 4배위의 O 원자를 통하여 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 그룹을 복수 결합하여 1주기분인 유닛을 구성한다.
여기에서 3배위의 O 원자 및 4배위의 O 원자의 경우, 결합 1개 당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In 원자(6배위 또는 5배위), Zn 원자(4배위), Sn 원자(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함한 서브유닛은 전하가 +1이 된다. 그 때문에 Sn 원자를 포함하는 층 구조를 형성하기 위해서는 전하+1을 없애는 전하 -1이 필요하다. 전하 -1을 취하는 구조로서 도 8(E)에 도시하는 바와 같이, 2개의 Zn 원자를 포함한 서브유닛을 들 수 있다. 예를 들면, Sn을 포함한 서브유닛이 1개에 대하여, 2개의 Zn을 포함한 서브유닛이 1개 있으면, 전하가 없어지기 때문에 층 구조의 합계의 전하를 0으로 할 수 있다.
또, In 원자는 5배위 및 6배위를 모두 취할 수 있다. 구체적으로는, 도 9(B)에 도시한 유닛으로 함으로써, In-Sn-Zn계 금속 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어진 In-Sn-Zn계 금속 산화물의 결정의 층 구조는 In2SnZn2O7(ZnO)m(m는 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또, 이 외의 금속 산화물을 이용한 경우에도 마찬가지이다. 예를 들면, 도 10(A)에는 In-Ga-Zn계 금속 산화물의 결정의 층 구조를 구성하는 1그룹의 모델도를 도시한다.
도 10(A)에 있어서 In-Ga-Zn계 금속 산화물의 층 구조를 구성하는 그룹은, 위부터 순서대로 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자가 Zn 원자의 상반분에 있는 1개의 4배위의 O 원자와 결합하고, 그 Zn 원자가 하반분의 3개의 4배위의 O를 통하여 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga 원자와 결합하고, 그 Ga 원자가 하반분의 1개의 4배위의 O 원자를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고 있는 구성이다. 이 그룹을 복수 결합하여 1주기분인 유닛을 구성한다.
도 10(B)에는 3 그룹으로 구성되는 유닛을 도시한다. 또한, 도 10(C)은 도 10(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
여기에서, In 원자(6배위 또는 5배위), Zn 원자(4배위) 및 Ga 원자(5배위)의 전하는 각각 +3, +2, +3이기 때문에 In 원자, Zn 원자 및 Ga 원자 중 어느 것을 포함한 서브유닛에서는 전하가 0이 된다. 따라서, 이러한 서브유닛의 조합이면 그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn계 금속 산화물의 결정의 층 구조를 구성하는 그룹은 도 10(A)에 도시한 그룹으로 한정되지 않는다.
여기에서, CAAC 산화물 반도체막의 형성 방법에 대해 설명한다.
우선, 산화물 반도체막을 스퍼터링법 등에 의해 형성한다. 또한, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200)을 고온으로 유지하면서 산화물 반도체막의 형성을 행함으로써, 비정질 부분에 대한 결정 부분이 차지하는 비율을 크게 할 수 있다. 이 때, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200)의 온도는 예를 들면, 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 200℃ 이상 350℃ 이하로 한다.
여기에서, 형성된 산화물 반도체막에 대하여 가열 처리를 행해도 좋다. 이 가열 처리에 의해, 비정질 부분에 대해 결정 부분이 차지하는 비율을 크게 할 수 있다. 이 가열 처리시의 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200)의 온도는 예를 들면, 200℃ 이상 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(200) 자체가 변질 또는 변형되지 않을 정도의 온도 미만으로 하면 좋고, 바람직하게는 250℃ 이상 450℃ 이하로 하면 좋다. 이 가열 처리의 시간은 3분 이상으로 하면 좋고, 24시간 이하로 하는 것이 바람직하다. 이 가열 처리의 시간을 길게 하면, 비정질 부분에 대해 결정 부분이 차지하는 비율을 크게 할 수 있지만, 생산성의 저하를 초래하게 되기 때문이다. 또한, 이 가열 처리는 산화성 분위기 또는 불활성 분위기에서 행하면 좋지만, 이것들로 한정되는 것은 아니다. 또, 이 가열 처리는 감압하에서 행하여도 좋다.
산화성 분위기는 산화성 가스를 포함한 분위기이다. 산화성 가스로서는, 예를 들면, 산소, 오존 또는 아산화 질소 등을 예시할 수 있다. 산화성 분위기로부터는, 산화물 반도체막에 포함되지 않는 것이 바람직한 성분(예를 들면, 물 및 수소)이 최대한 제거되어 있는 것이 바람직하다. 예를 들면, 산소, 오존, 아산화 질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 하면 좋다.
또한, 산화성 분위기에는 희가스 등의 불활성 가스가 포함되어 있어도 좋다. 단, 산화성 분위기에는 10ppm 이상의 산화성 가스가 포함되어 있는 것으로 한다. 불활성 분위기에는, 불활성 가스(질소 가스 또는 희가스 등)가 포함되고, 산화성 가스 등의 반응성 가스가 10ppm 미만으로 포함되어 있는 것으로 한다.
또한, 모든 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 이용하여 행하면 좋다. RTA 장치를 이용함으로써, 단시간이면 높은 온도에서 열처리를 행할 수도 있다. 따라서 비정질 부분에 대한 결정 부분이 차지하는 비율이 큰 산화물 반도체막을 형성할 수 있고, 생산성의 저하를 억제할 수 있다.
단, 모든 가열 처리에 이용되는 장치는 RTA 장치로 한정되지 않고, 예를 들면, 저항 발열체 등으로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 기구가 구비된 장치를 이용하면 좋다. 모든 가열 처리에 이용되는 가열 처리 장치로서 예를 들면, 전기로나 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등을 들 수 있다. 또한, LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프에서 발하게 되는 빛(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. 또, GRTA 장치는 고온의 가스를 열 매체로서 이용하여 피처리물을 가열하는 장치이다. 여기에서, 고온의 가스는 피처리물의 가열 온도보다 높은 것이 바람직하다.
또한, 질소의 농도가 1×1017atoms/cm3 이상 5×1019atoms/cm3 이하인 In-Ga-Zn계 금속 산화물을 이용하면, c축 배향한 육방정의 결정 구조를 포함한 금속 산화물막이 형성되고, 하나 또는 복수의 Ga 및 Zn을 가지는 층이 2층의 In-O의 결정면(인듐과 산소를 포함한 결정면)의 사이에 배치된다.
또, In-Sn-Zn계 금속 산화물의 형성하기 위해서는, 예를 들면, In：Sn：Zn이 원자수비로 1：2：2, 2：1：3, 1：1：1, 또는 20：45：35인 타겟을 이용하면 좋다.
이상 설명한 바와 같이 CAAC 산화물 반도체막을 형성할 수 있다.
CAAC 산화물 반도체막은 비정질 구조의 산화물 반도체막과 비교하여 금속과 산소의 결합의 질서성이 높다. 즉, 산화물 반도체막이 비정질 구조인 경우에는, 인접하는 금속 원자의 종류에 따라 금속 원자에 배위하고 있는 산소 원자의 수가 다르다. 반면, CAAC 산화물 반도체막에서는 금속 원자에 배위하고 있는 산소 원자의 수는 거의 일정해진다. 따라서, 미시적인 레벨에서도 산소 결손을 거의 볼 수 없고, 수소 원자(수소 이온을 포함)나 알칼리 금속 원자 등에 의한 전하의 이동이나 전기 전도성의 불안정함을 억제할 수 있다.
따라서, 트랜지스터가 CAAC 산화물 반도체막을 이용하여 형성된 채널 형성 영역을 가지면, 트랜지스터로의 광 조사 또는 바이어스-열 스트레스(BT)를 통해 발생하는 트랜지스터의 문턱 전압의 변화를 억제할 수 있어, 트랜지스터는 안정된 전기적 특성을 가질 수 있다.
다음으로, 산화물 반도체막 위에 에칭 마스크를 형성하여 에칭을 행하는 것에 의해, 산화물 반도체층(211)이 형성된다(도 7(A)).
그리고나서, 서로 떨어져 있는 소스 전극(212a) 및 드레인 전극(212b)이 산화물 반도체층(211)에 접하여 형성된다(도 7(B)).
소스 전극(212a) 및 드레인 전극(212b)은, 예를 들면, 스퍼터링법을 이용하여 도전막(예를 들면 금속막, 또는 1 도전형의 불순물 원소가 첨가된 실리콘막 등)을 형성하고, 이 도전막 위에 에칭 마스크를 형성하여 에칭을 행함으로써 선택적으로 형성하면 좋다. 또는, 잉크젯법 등을 이용해도 좋다. 또한, 소스 전극(212a) 및 드레인 전극(212b)이 되는 도전막은 단층으로 형성해도 좋고, 복수의 층을 적층하여 형성해도 좋다. 예를 들면, 도전막은 Ti층 사이에 Al층이 위치된 3층의 적층 구조로 형성되어도 좋다.
다음으로, 산화물 반도체층(211) 중 적어도 채널 형성 영역 위에 게이트 절연막(213)을 형성하고, 게이트 절연막(213)의 형성 후에 개구부를 형성한다(도 7(C)). 이 개구부는 게이트 전극(204)과 중첩하는 부분에 형성된다.
게이트 절연막(213)은 예를 들면, 스퍼터링법을 이용하여 절연성 재료(예를 들면, 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘 또는 산화 실리콘 등) 막을 형성하면 좋다. 또한, 게이트 절연막(213)은 단층으로 형성해도 좋고, 복수의 층을 적층하여 형성해도 좋다. 여기에서는 예를 들면, 질화 실리콘층 위에 산화 질화 실리콘층이 적층된 2층의 적층 구조로 한다. 또한, 게이트 절연막(213)을 스퍼터링법으로 형성하면, 산화물 반도체층(211)에 수소 및 수분이 혼입하는 것을 막을 수 있다. 또, 게이트 절연막(213)을 절연성 산화물막으로 하면 산소를 공급하여 산소 결손을 채울 수 있기 때문에 바람직하다.
또한, 「질화 산화 실리콘」이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다. 또한, 「산화 질화 실리콘」이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다.
여기에서, 산화물 반도체막은 드라이 에칭으로 가공하면 좋다. 드라이 에칭에 이용하는 에칭 가스로서는, 예를 들면 염소 가스, 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 이용하면 좋다. 단, 이것으로 한정되지 않고, 습식 에칭을 이용해도 좋고, 산화물 반도체막을 가공할 수 있는 다른 수단을 이용해도 좋다.
게이트 절연막(213)은 적어도 산화물 반도체층(211)에 접하는 부분에 산소를 포함하고, 산소의 일부가 가열에 의해 이탈하는 절연성 산화물에 의해 형성하는 것이 바람직하다. 즉, 층간 절연막(205)의 재료로서 예시 열거한 재료를 이용하는 것이 바람직하다. 게이트 절연막(213)의 산화물 반도체층(211)과 접하는 부분을 산화 실리콘에 의해 형성하면, 산화물 반도체층(211)에 산소를 확산시킬 수 있고, 트랜지스터의 저저항화를 방지할 수 있다.
또한, 게이트 절연막(213)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 또는 산화 란탄 등의 high-k 재료를 이용하면, 게이트 리크 전류를 저감할 수 있다. 여기에서, 게이트 리크 전류란, 게이트 전극과 소스 전극 또는 드레인 전극의 사이에 흐르는 리크 전류를 말한다. 또, 상기 high-k 재료에 의해 형성되는 층과, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄 또는 산화 갈륨에 의해 형성되는 층이 적층되어 있어도 좋다. 단, 게이트 절연막(213)을 적층 구조로 하는 경우에도, 산화물 반도체층(211)에 접하는 부분은 절연성 산화물로 형성되는 것이 바람직하다.
게이트 절연막(213)은 스퍼터링법에 의해 형성하면 좋다. 또, 게이트 절연막(213)의 두께는 1nm 이상 300nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하면 좋다. 게이트 절연막(213)의 두께를 5nm 이상으로 하면, 게이트 리크 전류를 특히 작게 할 수 있다.
또한, 또 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 제 3 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행해도 좋다. 제 3 가열 처리에 의해 산화물 반도체층(211) 중에 잔류하는 수소 혹은 수분을 게이트 절연막에 확산시킬 수 있다. 또, 제 3 가열 처리를 행함으로써, 산소의 공급원 역할을 하는 게이트 절연막(213)으로부터 산화물 반도체층(211)에 산소를 공급할 수 있다.
제 3 가열 처리는 산화물 반도체층(211) 위에 게이트 절연막(213)을 형성한 후뿐만 아니라, 전극(214a) 및 게이트 전극(214b)을 형성한 후, 또는 전극(214a) 및 게이트 전극(214b)이 되는 도전막을 형성한 후에 행해도 좋다.
여기서 산화물 반도체층(211)의 수소 농도는 5.0×1019atoms/cm3 이하, 바람직하게는 5.0×1018atoms/cm3 이하로 하면 좋다. 이와 같이 수소 농도를 낮게 함으로써 트랜지스터의 문턱 전압이 마이너스에 시프트 하는 것을 방지할 수 있다.
또한, 산화물 반도체층(211)의 캐리어 농도는 1.0×1014/cm3 미만까지 작게 하는 것이 바람직하다. 캐리어 농도를 작게 하면 오프 전류를 낮게 억제할 수 있다.
다음으로, 게이트 절연막(213) 위에 도전막을 형성하고, 이 도전막 위에 에칭 마스크를 형성하여 에칭을 행하는 것에 의해, 전극(214a) 및 게이트 전극(214b)을 형성한다(도 7(D)).
전극(214a) 및 게이트 전극(214b)은 소스 전극(212a) 및 드레인 전극(212b)과 같은 재료 및 방법에 의해 형성하면 좋다.
도시하고 있지 않지만, 게이트 전극(214b)을 마스크로서 산화물 반도체층(211)에 도펀트를 첨가하고, 산화물 반도체층(211)에 소스 영역 및 드레인 영역을 형성하는 것이 바람직하다.
여기에서 도펀트의 첨가는 이온 주입법 또는 이온 도핑법에 의해 행하면 좋다. 또는, 도펀트를 포함한 가스 분위기 중에서 플라즈마 처리를 행함으로써 도펀트의 첨가를 행해도 좋다. 또, 첨가하는 도펀트로서, 질소, 인 또는 붕소 등이 첨가되면 좋다.
이상 설명한 바와 같이, 도 6에 도시하는 반도체 기판으로 형성된 트랜지스터 위에 산화물 반도체 트랜지스터를 제작할 수 있다.
상기 설명한 바와 같이, 산화물 반도체 트랜지스터에는 산화물 반도체를 이용하는 것이 바람직하다. 산화물 반도체를 이용한 트랜지스터에서는 전계 효과 이동도도 높게 할 수 있다.
단, 산화물 반도체를 포함한 트랜지스터의 실제의 전계 효과 이동도는 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인들 중 하나는 반도체 내부의 결함이나 반도체와 절연막 사이의 계면의 결함이 있다. Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출해낼 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라고 하고, 반도체 중에 어떠한 퍼텐셜 장벽(입계 등)이 존재한다고 가정하면, 하기의 식(3)으로 표현할 수 있다.
Figure pct00003
여기에서, E는 퍼텐셜 장벽의 높이, k는 볼츠만 정수, T는 절대 온도이다. 또, 퍼텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에 따라 퍼텐셜 장벽의 높이는 하기의 식(4)으로 나타낸다.
Figure pct00004
여기에서, e는 전기 소량, N는 채널 내의 단위 면적당 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일한 것으로 여겨진다.
또, 선형 영역에서의 드레인 전류 Id는 하기의 식(5)으로 나타낸다.
Figure pct00005
여기에서, L은 채널 길이, W는 채널 폭이며, L과 W는 각각 10μm로 하고 있다. 또, Vd는 드레인 전압이다. 식(5)의 양변을 Vg로 나누고, 또한 양변의 로그를 취하면, 하기의 식(6)을 얻을 수 있다.
Figure pct00006
식(6)의 우변은 Vg의 함수이다. 식(6)으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 횡축을 1/Vg로서 실측값을 플롯하여 얻어지는 그래프의 직선 기울기로부터 결함 밀도 N가 구해진다. 즉, 트랜지스터의 Id -Vg특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In：Sn：Zn=1：1：1인 것에서 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 식(3) 및 식(4)로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물의 측정되는 이동도는 40cm2/Vs 정도이다. 그러나, 상기 도출된 결과로부터 반도체 내부 및 반도체와 절연막의 계면에 결함이 없는 경우의 산화물 반도체의 이동도 μ0은 120cm2/Vs가 된다.
단, 반도체 내부에 결함이 없어도, 트랜지스터의 수송 특성은 채널과 게이트 절연막의 계면에서의 산란에 의한 영향을 받는다. 즉, 채널과 게이트 절연막의 계면으로부터 x만큼 떨어진 장소에 있어서의 전계 효과 이동도 μ1은 하기의 식(7)으로 나타낸다.
Figure pct00007
여기에서, D는 게이트 방향의 전계를 나타내고, B, l는 상수이다. B 및 l는, 실제의 측정 결과에서 구할 수 있고; 상기의 측정 결과에 따라, B는 4.75×107cm/s이고, l은 10nm(계면 산란이 미치는 깊이)이다. D가 증가(즉, 게이트 전압이 높아짐)하면 수학식 7의 제 2항이 증가하기 때문에, 전계 효과 이동도 μ1가 저하되는 것을 알 수 있다.
반도체 내부에 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 11에 도시한다. 또한, 계산에는 디바이스 시뮬레이션 소프트웨어 Sentaurus Device(시놉시스사(Synopsys, Inc.)제)를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전률 및 두께를 각각 2.8eV, 4.7eV, 15, 및 15nm로 했다. 또한 게이트의 일함수, 소스의 일함수, 및 드레인의 일함수를 각각 5.5eV, 4.6eV, 및 4.6eV로 했다. 또, 게이트 절연막의 두께는 100nm, 비유전율은 4.1으로 했다. 채널 길이 및 채널 폭은 함께 10μm, 드레인 전압 Vd는 0.1V로 했다.
도 11에서 도시하는 바와 같이, 게이트 전압 1V 강으로 이동도 100cm2/Vs 이상의 피크를 가지고, 게이트 전압이 더 높아지면 계면 산란의 영향이 커지므로 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는, 상기 식(1) 등을 나타내어 설명한 바와 같이, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 가지는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성의 계산 결과를 도 12 내지 도 14에 도시한다. 여기에서, 계산에 이용한 트랜지스터의 단면 구조를 도 15에 도시한다. 도 15에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(303a) 및 반도체 영역(303c)을 가진다. 계산에 있어서 반도체 영역(303a) 및 반도체 영역(303c)의 저항률은 2×10-3Ωcm로 했다.
도 15(A)에 도시하는 트랜지스터는 하지 절연막(301)과 하지 절연막(301)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립 절연막(302)과 반도체 영역(303a) 및 반도체 영역(303c)과 그것들에 끼워져 채널 형성 영역이 되는 진성의 반도체 영역(303b)과 게이트(305)를 가진다. 계산에 있어서, 게이트(305)의 폭은 33nm로 했다.
게이트(305)와 반도체 영역(303b)의 사이에는, 게이트 절연막(304)이 형성된다. 또, 게이트(305)의 양측면에는 측벽 절연물(306a) 및 측벽 절연물(306b)이 형성되고, 게이트(305)의 위에 게이트(305)와 다른 배선과의 단락(short)을 방지하기 위한 절연막(307)이 형성된다. 측벽 절연물의 폭은 5nm로 했다. 각각 반도체 영역(303a) 및 반도체 영역(303c)에 접하여, 소스(308a) 및 드레인(308b)이 제공된다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm로 한다.
도 15(B)에 도시하는 트랜지스터는 하지 절연막(301)과 산화 알루미늄으로 이루어지는 매립 절연막(302)과, 반도체 영역(303a) 및 반도체 영역(303c)과, 그들 사이에서 채널 형성 영역이 되는 진성의 반도체 영역(303b)과, 게이트 절연막(304)과, 게이트(305)와 측벽 절연물(306a) 및 측벽 절연물(306b)과, 절연막(307)과, 소스(308a) 및 드레인(308b)을 가진다.
도 15(A)에 도시하는 트랜지스터와 도 15(B)에 도시하는 트랜지스터는 측벽 절연물(306a) 및 측벽 절연물(306b) 바로 아래의 반도체 영역의 도전형이 다르다. 측벽 절연물(306a) 및 측벽 절연물(306b) 바로 아래의 반도체 영역은 도 15(A)에 도시하는 트랜지스터에서는 n+의 도전형을 나타내는 영역이지만, 도 15(B)에 도시하는 트랜지스터에서는 진성의 반도체 영역이다. 즉, 도 15(B)의 반도체층에서는 반도체 영역(303a)(반도체 영역(303c))과 게이트(305)와 겹치지 않는 Loff의 폭을 가지는 영역이 제공된다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 오프셋 길이는 측벽 절연물(306a)(측벽 절연물(306b))의 폭과 같다.
계산에 사용하는 그 외의 파라미터는 상기한 대로이다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어 Sentaurus Device를 사용했다. 도 12는 도 15(A)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(Vg：소스를 기준으로 한 게이트와의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(Vd：드레인 전위로부터 소스 전위를 빼서 얻어진 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
게이트 절연막의 두께는 도 12(A)에서는 15nm로 하고 있고, 도 12(B)에서는 10nm로 하고 있고, 도 12(C)는 5nm로 하고 있다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다.
도 13은 도 15(B)에 도시하는 트랜지스터로, 오프셋 길이 Loff를 5nm로 했을 때의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다. 게이트 절연막의 두께는 도 13(A)에서는 15nm로 하고 있고, 도 13(B)에서는 10nm로 하고 있고, 도 13(C)은 5nm로 하고 있다.
도 14는, 도 15(B)에 도시하는 트랜지스터로 오프셋 길이 Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 게이트 절연막의 두께는 도 14(A)에서는 15nm로 하고 있고, 도 14(B)에서는 10nm로 하고 있고, 도 14(C)는 5nm로 하고 있다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 전계 효과 이동도 μ의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 전계 효과 이동도 μ의 피크는 도 12에서는 80cm2/Vs 정도이지만, 도 13에서는 60cm2/Vs정도, 도 14에서는 40cm2/Vs 정도로 오프셋 길이 Loff가 증가할 수록 저하된다. 또, 오프 전류도 동일한 경향이 있다. 온 전류는 오프셋 길이 Loff의 증가에 따라 감소하지만; 온 전류의 감소, 오프 전류의 감소에 비하면 훨씬 완만하다.
이상 설명한 바와 같이, 산화물 반도체를 포함하는 산화물 반도체 트랜지스터는 매우 높은 전계 효과 이동도를 가질 수 있다.
또한, 여기에서 산화물 반도체 트랜지스터로서 설명한 트랜지스터는 일례이며, 산화물 반도체 트랜지스터는 이것으로 한정되지 않고, 다양한 형태로 할 수 있다.
In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비에서 5atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막의 형성 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또, 트랜지스터의 문턱 전압을 플러스 시프트시키고, 노멀리 오프화 시킬 수수 있다.
예를 들면, 도 16(A)~도 16(C)는 In, Sn, Zn을 주성분으로 포함하고, 채널 길이 L이 3μm, 채널 폭W가 10μm인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 이용한 트랜지스터의 특성을 도시한다. 또한, Vd는 10V로 했다.
도 16(A)은 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 트랜지스터의 전계 효과 이동도는 18.8cm2/Vsec이 얻어진다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 16(B)은 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 도시하고, 전계 효과 이동도는 32.2cm2/Vsec가 얻어진다.
전계 효과 이동도는 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 형성한 후에 열처리를 하는 것에 의해, 더 높일 수 있다. 도 16(C)은 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리 했을 때의 트랜지스터 특성을 도시한다. 이 때, 전계 효과 이동도는 34.5cm2/Vsec가 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 들어가는 것을 저감하는 효과를 기대할 수 있다. 또, 성막 후에 열처리를 하는 것에 의해서도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있고, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화 된 비단결정 산화물 반도체는, 이상적으로는 100cm2/Vsec를 넘는 전계 효과 이동도를 실현하는 것도 가능해진다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 이 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
성막 중에 기판을 의도적으로 가열하는 것 및/또는 성막 후에 열처리 하는 것의 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성되고, In, Sn, Zn을 주성분으로 포함하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는 문턱 전압이 마이너스 시프트하는 경향이 있다. 그러나, 기판을 의도적으로 가열하면서 형성된 산화물 반도체막을 이용한 경우, 이 문턱 전압의 마이너스 시프트화 문제는 해소된다. 즉, 문턱 전압은 트랜지스터가 노멀리 오프화가 되는 방향으로 움직이고; 이러한 경향은 도 16(A)와 도 16(B)의 대비에서도 확인할 수 있다.
또한, 문턱 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어할 수 있고, 조성비로서 In：Sn：Zn을 2：1：3으로 할 때 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또, 타겟의 조성비를 In：Sn：Zn=2：1：3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 더 바람직하게는 400℃ 이상이다. 고온에서 성막 혹은 열처리 할 때 트랜지스터의 노멀리 오프화를 도모할 수 있게 된다.
성막 중에 의도적으로 기판을 가열하고 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간에서 게이트 바이어스가 인가될 때, 문턱 전압의 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만일 수 있다.
산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대해서 BT 시험을 행했다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 다음으로, 기판 온도를 150℃로 하고, Vd를 0.1V로 했다. 그 다음으로, 게이트 절연막에 인가되는 전기장 강도가 2MV/cm가 되도록 20V의 Vg를 인가하고, 그 조건을 1시간 유지했다. 다음으로, Vg를 0V로 했다. 그리고나서, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 포지티브 BT 시험이라고 부른다.
마찬가지로 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 다음으로, 기판 온도를 150℃로 하고, Vd를 0.1V로 했다. 그 다음으로, 게이트 절연막에 인가되는 전기장 강도가 -2MV/cm가 되도록 -20V의 Vg를 인가하고, 그 조건을 1시간 유지했다. 다음으로, Vg를 0V로 했다. 다음으로, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 네가티브 BT 시험이라고 부른다.
시료 1의 포지티브 BT 시험의 결과를 도 17(A)에, 네가티브 BT 시험의 결과를 도 17(B)에 각각 도시한다. 또, 시료 2의 포지티브 BT 시험의 결과를 도 18(A)에, 네가티브 BT 시험의 결과를 도 18(B)에 각각 도시한다.
시료 1의 포지티브 BT 시험 및 네가티브 BT 시험에 의한 문턱 전압의 시프트량은 각각 1.80V 및 -0.42V였다. 또, 시료 2의 포지티브 BT 시험 및 네가티브 BT 시험에 의한 문턱 전압의 시프트량은 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2의 모두 BT 시험 전후에서의 문턱 전압의 시프트량이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만; 또는, 질소 혹은 불활성 가스, 또는 감압하에서 열처리를 행하고 나서 산소를 포함한 분위기 중에서 열처리를 행해도 좋다. 탈수화 또는 탈수소화를 행하고 나서 산소를 산화물 반도체에 가함으로써, 열처리의 효과를 더 높일 수 있다. 또, 탈수화 또는 탈수소화 후에 산소를 공급하기 위한 방법으로서, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 또는 산화물 반도체막 위에 적층되는 막과 산화물 반도체막 사이의 계면에는 산소 결손에 의한 결함이 생성되기 쉽고; 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함하게 함으로써, 일정하게 생성되는 산소 결손을 과잉인 산소로 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이다. 그 산소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하로 하면, 결정에 변형 등을 야기하지 않고 과잉 산소를 산화물 반도체 중에 포함시킬 수 있다.
열처리가 수행되어 산화물 반도체의 적어도 일부가 결정을 포함함으로써, 더 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In：Sn：Zn=1：1：1의 타겟을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은 X선 회절(XRD：X-Ray Diffraction)로 달무리 패턴(halo patern)이 관측된다. 이 형성된 산화물 반도체막을 열처리하는 것에 의해 결정화시킬 수 있다. 열처리 온도는 적절하게 설정될 수 있고; 예를 들면 650℃의 열처리를 행할 때, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여 Out-of-Plane법으로 측정했다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리를 받은 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 형성했다.
In-Sn-Zn-O막은 스퍼터링 장치를 이용하여 산소 분위기에서 전력을 100W(DC)로서 형성했다. 타겟은 In：Sn：Zn=1：1：1［원자수비］의 In-Sn-Zn-O 타겟을 이용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했다. 이와 같이 하여 제작한 시료를 시료 A로 했다.
다음으로, 시료 A와 유사한 방법으로 제작된 시료에 대하여 가열 처리를 650℃의 온도로 행했다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 했다.
도 21에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg~38deg에 결정 유래의 피크가 관측되었다.
이와 같이 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체의 증착동안 의도적으로 가열하는 것 및/또는 증착 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에 있어 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 산화물 반도체의 고순도화를 도모할 수 있고, 거기에 따라 트랜지스터의 노멀리 오프화를 도모할 수 있다. 산화물 반도체가 고순도화 되는 것에 의해 오프 전류를 1aA/μm 이하로 할 수 있다. 여기에서, 상기 오프 전류값의 단위는 채널 폭 1μm당 전류값을 나타낸다.
도 22는 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는 도 22에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 0.1aA/μm(1×10-19A/μm) 이하, 85℃의 경우에는 10zA/μm(1×10-20A/μm) 이하였다. 오프 전류값의 로그가 온도의 역수에 비례한다는 관계는, 실온(27℃)의 경우에는 0.1zA/μm(1×10-22A/μm) 이하임을 시사한다. 따라서, 오프 전류를 125℃에서 1aA/μm(1×10-18A/μm) 이하로, 85℃에서 100zA/μm(1×10-19A/μm) 이하로, 실온에서 1zA/μm(1×10-21A/μm) 이하로 각각 할 수 있다.
성막시에 수소나 수분이 산화물 반도체막 중에 혼입하지 않도록, 증착실 외부로부터의 리크나 증착실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화 된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 포함하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 포함하는 산화물 반도체에 비하여 수분의 방출 온도가 높기 때문에, 바람직하게는 최초부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또, 산화물 반도체막 형성 후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가했다.
측정에 이용한 트랜지스터는, 채널 길이 L이 3μm, 채널 폭 W가 10μm, Lov가 0μm, dW가 0μm이다. 또한, Vd는 10V로 했다. 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃로 행했다. 여기에서, 트랜지스터에 있어서 게이트 전극과 한쌍의 전극이 중첩하는 부분의 폭을 Lov라고 하고, 산화물 반도체막과 중첩하지 않는 한쌍의 전극의 부분을 dW라고 부른다.
도 19는 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또, 도 20(A)은 기판 온도와 문턱 전압의 관계를, 도 20(B)은 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 20(A)으로부터, 기판 온도가 높을수록 문턱 전압은 낮아지는 것을 알 수 있다. 또한, 문턱 전압은 -40℃~150℃의 범위에서 1.09V~-0.23V로 낮아졌다.
또, 도 20(B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 전계 효과 이동도는 -40℃~150℃의 범위에서 36cm2/Vs~32cm2/Vs로 낮아졌다. 따라서, 상기한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 포함하는 산화물 반도체를 채널 형성 영역으로 이용하는 트랜지스터에 의하면, 오프 전류를 1aA/μm 이하로 유지하면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 하고, LSI로 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류가 흐를 수 있다. 또 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다.
100 : D 플립플롭 회로
102 : 제 1 트랜스미션 게이트
104 : 제 1 인버터
106 : 기능 회로
107 : 클록드 인버터
108 : 제 2 트랜스미션 게이트
110 : 제 2 인버터
112 : 클록드 인버터
114 : 노드
116 : 노드
120 : 제 1 p채널형 트랜지스터
122 : 제 2 p채널형 트랜지스터
124 : 트랜지스터
126 : 데이터 유지부
128 : 용량 소자
130 : D 플립플롭 회로
140 : 제 1 p채널형 트랜지스터
142 : 제 2 p채널형 트랜지스터
144 : 제 3 p채널형 트랜지스터
146 : 트랜지스터
148 : 데이터 유지부
150 : 용량 소자
200 : p채널형 트랜지스터 및 n채널형 트랜지스터가 설치된 반도체 기판
201 : 고농도 불순물 영역
202 : 저농도 불순물 영역
203 : 게이트 절연막
204 : 게이트 전극
205 : 층간 절연막
210 : 산화물 반도체층에 채널 형성 영역을 가지는 트랜지스터
211 : 산화물 반도체층
212a : 소스 전극
212b : 드레인 전극
213 : 게이트 절연막
214a : 전극
214b : 게이트 전극
301 : 하지 절연막
302 : 매립 절연막
303a : 반도체 영역
303b : 반도체 영역
303c : 반도체 영역
304 : 게이트 절연막
305 : 게이트
306a : 측벽 절연물
306b : 측벽 절연물
307 : 절연막
308a : 소스
308b : 드레인

Claims (21)

  1. 반도체 장치로서,
    입력 단자, 제 1 트랜스미션 게이트, 제 2 트랜스미션 게이트, 제 1 인버터, 제 2 인버터, 기능 회로, 클록드 인버터, 및 출력 단자를 가지는 회로를 포함하고,
    상기 기능 회로는
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 용량 소자를 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 p채널형 트랜지스터이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 3 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 용량 소자의 전극들 중 하나에 전기적으로 접속되고,
    상기 용량 소자의 전극들 중 나머지 하나는 제 2 배선에 전기적으로 접속되고,
    상기 입력 단자는 상기 제 1 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고,
    상기 제 1 트랜스미션 게이트의 제 2 단자가 상기 제 1 인버터의 제 1 단자 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 전기적으로 접속되고,
    상기 제 1 인버터의 제 2 단자와 상기 제 2 트랜지스터의 게이트는 상기 제 2 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜스미션 게이트의 제 2 단자는 상기 제 2 인버터의 제 1 단자와 상기 클록드 인버터의 제 2 단자에 전기적으로 접속되고,
    상기 제 2 인버터의 제 2 단자와 상기 클록드 인버터의 제 1 단자는 상기 출력 단자에 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선은 각각 일정한 전위가 공급되는 전원 전위선이고,
    상기 제 1 배선에 공급된 전위는 상기 제 2 배선에 공급된 전위보다 높은, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트에는 하이 레벨 또는 로우 레벨로 설정되는 타이밍 신호가 공급되고,
    상기 클록드 인버터는 클록 신호가 공급되고,
    상기 회로가 오프 상태로 바뀌기 전에, 상기 제 3 트랜지스터는 오프되고,
    상기 회로가 오프 상태로 바뀐 후 상기 회로가 온 상태로 바뀔 때, 상기 클록드 인버터에는 상기 클록 신호가 입력되지 않고, 상기 클록 신호가 입력되는 배선의 전위는 일정하게 유지되고,
    상기 회로가 온 상태로 바뀐 후, 상기 타이밍 신호는 하이 레벨로 설정되고 상기 제 3 트랜지스터는 온이 되고,
    상기 제 3 트랜지스터가 온이 된 후, 상기 클록 신호와 동일한 신호가 상기 타이밍 신호로서 입력되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 3 트랜지스터의 채널 폭 1μm당 오프 전류는 실온하에서 10aA 이하인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 3 트랜지스터는 산화물 반도체층을 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 산화물 반도체층은 결정체를 포함하는, 반도체 장치.
  7. 반도체 장치로서,
    입력 단자, 제 1 트랜스미션 게이트, 제 2 트랜스미션 게이트, 제 1 인버터, 제 2 인버터, 기능 회로, 클록드 인버터, 및 출력 단자를 가지는 회로를 포함하고,
    상기 기능 회로는
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 및 용량 소자를 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 p채널형 트랜지스터이고,
    상기 제 3 트랜지스터를 거쳐 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 플로팅 상태의 노드가 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 3 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 용량 소자의 전극들 중 하나에 전기적으로 접속되고,
    상기 용량 소자의 전극들 중 나머지 하나는 제 2 배선에 전기적으로 접속되고,
    상기 입력 단자는 상기 제 1 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고,
    상기 제 1 트랜스미션 게이트의 제 2 단자는 상기 제 1 인버터의 제 1 단자 및 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 전기적으로 접속되고,
    상기 제 1 인버터의 제 2 단자와 상기 제 2 트랜지스터의 게이트는 상기 제 2 트랜스미션 게이트의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 트랜스미션 게이트의 제 2 단자는 상기 제 2 인버터의 제 1 단자와 상기 클록드 인버터의 제 2 단자에 전기적으로 접속되고,
    상기 제 2 인버터의 제 2 단자와 상기 클록드 인버터의 제 1 단자는 상기 출력 단자에 전기적으로 접속되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 4 트랜지스터의 게이트에는 리셋 신호가 공급되는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 배선과 상기 제 2 배선은 각각 일정한 전위가 공급된 전원 전위선이고,
    상기 제 1 배선에 공급된 전위는 상기 제 2 배선에 공급된 전위보다 높은, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 게이트에는 하이 레벨 또는 로우 레벨로 설정되는 타이밍 신호가 공급되고,
    상기 클록드 인버터는 클록 신호가 공급되고,
    상기 회로가 오프 상태로 바뀌기 전에, 상기 제 3 트랜지스터는 오프되고,
    상기 회로가 오프 상태로 바뀐 후 상기 회로가 온 상태로 바뀔 때, 상기 클록드 인버터에는 상기 클록 신호가 입력되지 않고, 상기 클록 신호가 입력되는 배선의 전위는 일정하게 유지되고,
    상기 회로가 온 상태로 바뀐 후, 상기 타이밍 신호는 하이 레벨로 설정되고 상기 제 3 트랜지스터는 온이 되고,
    상기 제 3 트랜지스터가 온이 된 후, 상기 클록 신호와 동일한 신호가 상기 타이밍 신호로서 입력되는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 3 트랜지스터의 채널 폭 1μm당 오프 전류는 실온하에서 10aA 이하인, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 3 트랜지스터는 산화물 반도체층을 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 산화물 반도체층은 결정체를 포함하는, 반도체 장치.
  14. 반도체 장치로서,
    기능 회로를 포함하는 플립플롭 회로,
    상기 기능 회로는 산화물 반도체층과 용량 소자를 가지는 트랜지스터를 포함하고,
    상기 용량 소자의 전극들 중 하나는 상기 트랜지스터의 소스 또는 드레인 중 하나에 전기적으로 접속되는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 트랜지스터의 채널 폭 1μm당 오프 전류는 실온하에서 10aA 이하인, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 산화물 반도체층은 결정체를 포함하는, 반도체 장치.
  17. 반도체 장치로서,
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 용량 소자를 포함하는 회로를 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 p채널형 트랜지스터이고,
    상기 제 3 트랜지스터는 산화물 반도체층을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 3 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 용량 소자의 전극들 중 하나에 전기적으로 접속되고,
    상기 용량 소자의 상기 전극들 중 나머지 하나는 제 2 배선에 전기적으로 접속되는, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 회로는 제 4 트랜지스터를 더 포함하고,
    상기 제 3 트랜지스터를 거쳐 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 플로팅 상태의 노드가 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 리셋 신호가 공급되는, 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선은 각각 일정한 전위가 공급되는 전원 전위선이고,
    상기 제 1 배선에 공급된 전위는 상기 제 2 배선에 공급된 전위보다 높은, 반도체 장치.
  20. 제 17 항에 있어서,
    상기 제 3 트랜지스터의 채널 폭 1μm당 오프 전류는 실온하에서 10aA 이하인, 반도체 장치.
  21. 제 17 항에 있어서,
    상기 산화물 반도체층은 결정체를 포함하는, 반도체 장치.
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