JP5140459B2 - 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法 - Google Patents

不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法 Download PDF

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Description

本発明は、不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法に関し、特に、不揮発性記憶素子を使用する不揮発性記憶ゲートおよびその動作方法、不揮発性記憶ゲート組込み型論理回路およびその動作方法に関する。
中央演算処理装置（ＣＰＵ：Central Processing Unit）などの大規模集積回路（ＬＳＩ：Large Scale Integration）においては、ＬＳＩが動作していない状態でも定常的にリーク電流により電力を消費する。近年の微細プロセスにおいては特に顕著であり、９０ｎｍプロセスでは、全消費電力の３割を占めている。
リーク電流の低減に効果的なのは、ＬＳＩが演算処理を行っていない状態（待機状態）で電源を遮断する方法である。ただし、電源を切ると記憶ゲート内の処理データが消えてしまうため、記憶ゲートのみ別電源にする、あるいは、電源遮断前に記憶ゲート内の全データを外部に退避する方法で、電源遮断後もデータを保持している（例えば、特許文献１参照。）。
記憶ゲートのみ別電源とする場合、回路内に記憶ゲート専用の電源線を引く必要があるため、電源線の複雑化を招く。また、電源が供給されている部分と電源が遮断されている部分が混在するため、電源遮断時は論理演算部と記憶ゲート間の信号線を分離するなどの手当が必要となる。
また、論理演算部の電源を入れる際は記憶ゲートの電源供給が不安定になりやすく、データ化けに対する対策も必要となる。電源遮断前に記憶ゲート内の全データを退避する場合、記憶素子の電源を切れるなど、上記の対策は不要となるが、退避データ量が多くなると、データ退避処理に時間を要するなどの問題がある。
一方、不揮発性記憶素子を用いたデータ保持装置およびデータ保持方法については、既に開示されている（例えば、特許文献２参照。）。
電源遮断時のデータ保持に関する問題は、論理演算回路の電源を遮断すると、記憶ゲート内に存在するデータが消失してしまうことに起因する。
一方、記憶ゲートのみ別電源とする場合、回路内に記憶ゲート専用の電源線を引く必要があるため、電源線の複雑化を招く。また、電源が供給されている部分と電源が遮断されている部分が混在するため、電源遮断時は論理演算部と記憶ゲート間の信号線を分離するなどの手当が必要となる。また、論理演算部の電源を入れる際は記憶ゲートの電源供給が不安定になりやすく、データ化けに対する対策も必要となる。
電源遮断前に記憶ゲート内の全データを退避する場合、記憶素子も電源を切れるため、上記の対策は不要となるが、退避データ量が多くなると、データ退避処理に時間がかかる等の問題がある。
特許第３９１０９０２号公報 特許第３７３７４７２号公報
本発明の目的は、記憶ゲートに不揮発性機能を有するデバイスを組込み、電源遮断後もデータを保持可能な不揮発性記憶ゲートおよびその動作方法を提供することにある。
また、本発明の目的は、不揮発性記憶ゲートを組み込み、データ保持用電源の確保や、外部へのデータ退避なく、待機状態に入ると同時に電源を遮断できる不揮発性記憶ゲート組込み型論理回路およびその動作方法を提供することにある。
また、本発明の目的は、不揮発性記憶ゲートに対して、揮発性記憶ゲートと同等の動作が可能な機構を持たせ、通常動作時は揮発性記憶ゲートとして動作させることで、既存の設計情報をそのまま流用可能な不揮発性記憶ゲートおよび当該不揮発性記憶ゲートを組み込んだ不揮発性記憶ゲート組込み型論理回路を提供することにある。
また、本発明の目的は、論理回路のレイアウト設計を行うにあたって、論理ゲートと不揮発性記憶ゲートのセルピッチを同一にすることによって、論理回路内部に効率的に不揮発性記憶ゲートを配置する不揮発性記憶ゲート組込み型論理回路を提供することにある。
上記目的を達成するための本発明の一態様によれば、論理ゲートを有する論理演算部と、既存の記憶ゲートと同じ揮発性動作が可能である不揮発性記憶部と、前記不揮発性記憶部に隣接して配置され、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための不揮発性記憶制御信号を受信するデータインタフェース制御部と、前記不揮発性記憶部に隣接して配置され、データ入力信号およびクロック信号を受信し、データ出力信号を出力する揮発性記憶部と、前記不揮発性記憶部に隣接して配置される電源監視部とを有する不揮発性記憶ゲートとを備え、前記データインタフェース制御部は、前記揮発性記憶部の信号線と前記不揮発性記憶部との間に設けられ、バッファとしても機能するデータ書込み用ドライバを備えることを特徴とする不揮発性記憶ゲートが提供される。
本発明の他の態様によれば、命令処理部と、前記命令処理部に接続され、前記命令処理部から演算制御信号を受信する演算処理部と、前記演算処理部に接続され、前記演算処理部から演算出力信号を受信する演算結果記憶部と、前記演算結果記憶部および前記命令処理部に接続され、第１出力信号を前記演算処理部に供給する第１スイッチブロックと、前記第１スイッチブロックおよび前記命令処理部に接続され、前記命令処理部からスイッチ制御信号を受信し、第２出力信号を前記演算処理部に供給する第２スイッチブロックと、前記演算結果記憶部、前記第１および第２スイッチブロック、前記演算処理部への電源供給を制御するとともに、各部とバス接続され、データのやり取りを行う電源制御部とをさらに備えることを特徴とする上記の不揮発性記憶ゲート組込み型論理回路が提供される。
本発明によれば、記憶ゲートに不揮発性機能を有するデバイスを組込み、電源遮断後もデータを保持可能な不揮発性記憶ゲートおよびその動作方法を提供することができる。
本発明によれば、不揮発性記憶ゲートを組み込み、データ保持用電源の確保や、外部へのデータ退避なく、待機状態に入ると同時に電源を遮断できる不揮発性記憶ゲート組込み型論理回路およびその動作方法を提供することができる。
また、本発明によれば、不揮発性記憶ゲートに対して、揮発性記憶ゲートと同等の動作が可能な機構を持たせ、通常動作時は揮発性記憶ゲートとして動作させることで、既存の設計情報をそのまま流用可能な不揮発性記憶ゲートおよび当該不揮発性記憶ゲートを組み込んだ不揮発性記憶ゲート組込み型論理回路を提供することができる。
また、本発明によれば、論理回路のレイアウト設計を行うにあたって、論理ゲートと不揮発性記憶ゲートのセルピッチを同一にすることによって、論理回路内部に効率的に不揮発性記憶ゲートを配置する不揮発性記憶ゲート組込み型論理回路を提供することができる。
また、本発明の不揮発性記憶ゲート組込み型論理回路によれば、電源遮断時、データ退避なく瞬時に電源を遮断できるため、論理演算回路が待機状態に入った場合、瞬時に電源を遮断し、リーク電流を効率的に削減することができる。
また、本発明の不揮発性記憶ゲート組込み型論理回路によれば、タイミング設計、消費電力設計などの再設計を行わずに、既存回路情報をそのまま流用することができる。
また、本発明の不揮発性記憶ゲート組込み型論理回路によれば、既存回路を容易に不揮発化することができ、例えば、待機時に（データを消さず）電源を遮断し、電源投入後、即時動作再開が可能なＣＰＵ等を実現することができる。
通常動作を行うか、不揮発性記憶素子によるデータ保持を行うかは、論理演算回路の外部に設けた電源監視部で行うことができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（不揮発性ＣＰＵ）
本発明の第１の実施の形態に係る不揮発性ＣＰＵ１は、図１に示すように、命令処理部１０２と、命令処理部１０２に接続され、命令処理部１０２から演算制御信号ＡＣＳを受信する演算処理部１１０と、演算処理部１１０に接続され、演算処理部１１０から演算出力信号ｚを受信する演算結果記憶部１０４と、演算結果記憶部１０４および命令処理部１０２に接続され、出力信号ａを演算処理部１１０に供給するスイッチブロック１０６と、スイッチブロック１０６および命令処理部１０２に接続され、命令処理部１０２からスイッチ制御信号ＳＣＳを受信し、出力信号ｂを演算処理部１１０に供給するスイッチブロック１０８とを備える。
さらに、不揮発性ＣＰＵ１は、電源制御を行う電源制御部２０を有する。電源制御部２０は、命令処理部１０２、演算結果記憶部１０４、スイッチブロック１０６・１０８、演算処理部１１０への電源供給を制御するとともに、各部とバス接続され、データのやり取りを行う。電源制御部２０は、後述する不揮発性記憶ゲート１２に不揮発性記憶制御信号（ＮＶＣＴＬ）を出力する。
プログラム／データ入出力線１１２を介して、命令処理部１０２には、プログラム／データ入力端子１１２ａが接続され、スイッチブロック１０８には、プログラム／データ出力端子１１２ｂが接続される。
また、図１に示すように、不揮発性ＣＰＵ１には、制御信号入出力線１１４を介して、制御信号入力端子１１４ｂおよび制御信号出力端子１１４ａが接続される。
また、図１に示すように、不揮発性ＣＰＵ１には、クロック制御端子１９２を介してクロック信号ＣＬＫが供給され、不揮発動作用制御線１００に接続される不揮発動作制御端子１９４を介して、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、強誘電体素子両端短絡信号ＦＲＳＴが供給される。
また、図１に示すように、命令処理部１０２は、不揮発性記憶ゲート１２を有する論理回路ブロック８を備え、演算結果記憶部１０４は、不揮発性記憶ゲート１２を有する論理回路ブロック４を備え、演算処理部１１０は、不揮発性記憶ゲート１２を有する論理回路ブロック６を備える。
（不揮発性記憶ゲート組込み型論理回路）
図２の不揮発性記憶ゲート組込み型論理回路１０は、図１に示す命令処理部１０２の一部を示すものである。
上記不揮発性記憶ゲート組込み型論理回路１０は、図２（ａ）に示すように、論理回路ブロック８を備える。不揮発性記憶ゲート組込み型論理回路１０は、さらに、４進カウンタ７，８進カウンタ９を備える。
論理回路ブロック８は、図２（ｂ）に示すように、論理ゲート１６を有する論理演算部１４と、論理演算部１４内の論理ゲート１６に接続され、論理演算部１４に隣接して配置された不揮発性記憶ゲート１２を備える。
上記不揮発性記憶ゲート組込み型論理回路１０は、図２（ａ）〜（ｃ）に示すように、論理ゲート１６を有する論理演算部１４と不揮発性記憶ゲート１２とを備える。不揮発性記憶ゲート１２は、不揮発性記憶部１８と、不揮発性記憶部１８に隣接して配置され,不揮発性記憶部１８へのデータ書込みおよび不揮発性記憶部１８からのデータ読出しのための不揮発性記憶制御信号ＮＶＣＴＬを受信するデータインタフェース制御部２２およびデータインタフェース制御部２２に隣接して配置され,データ入力端子からデータ入力信号Ｄ,クロック入力端子からクロック信号ＣＬＫを受信し,データ出力端子からデータ出力信号Ｑを出力する揮発性記憶部２４を有する。
また、不揮発性ゲート組込み型論理回路１０において、論理ゲート１６は、記憶機能を持たない又はデータの記憶に用いられないインバータ、ＮＡＮＤ素子、ＮＯＲ素子などを備える。揮発性記憶部２４は、ラッチ、レジスタ等の記憶ゲートを備える。
また、不揮発性ゲート組込み型論理回路１０において、不揮発性記憶部１８は、揮発性記憶部２４のラッチ、レジスタ等の記憶ゲート部分にのみ適用される。
また、不揮発性ゲート組込み型論理回路１０において、不揮発性記憶部１８は、既存の記憶ゲートと同じ揮発性動作が可能である。
また、不揮発性ゲート組込み型論理回路１０において、データインタフェース制御部２２は、不揮発性記憶部１８へのデータ書込みおよび不揮発性記憶部１８からのデータ読出しのための外部制御信号（不揮発性記憶制御信号）ＮＶＣＴＬを受信する外部端子を有する。
また、不揮発性記憶ゲート１２のデータインタフェース制御部２２は、不揮発性ＣＰＵ１の電源制御部２０からの図示しない電源遮断検知信号に応じて、不揮発性記憶部１８へデータ書込みを行う機能を有する。
また、不揮発性ゲート組込み型論理回路１０において、不揮発性記憶部１８は、強誘電体素子を有する。但し、これに限るものではなく、例えばフローティングゲートＭＯＳトランジスタ、磁気抵抗効果素子、相変化素子のいずれかを有するものであってもよい。
（不揮発性記憶ゲート）
不揮発性記憶ゲート１２は、図２（ｃ）に示すように、不揮発性記憶部（ＮＶＳＥ：Nonvolatile Storage Element）１８と、不揮発性記憶部１８に隣接して配置され、不揮発性記憶部１８へのデータ書込みおよび不揮発性記憶部１８からのデータ読出しのための不揮発性記憶制御信号ＮＶＣＴＬを受信するデータインタフェース制御部２２と、データインタフェース制御部２２に隣接して配置され、データ入力端子からデータ入力信号Ｄ、クロック入力端子からクロック信号ＣＬＫを受信し、データ出力端子からデータ出力信号Ｑを出力する揮発性記憶部(ＶＳＥ：Volatile Storage Element)２４とを備える。
（不揮発性記憶ゲート組込み型論理回路の動作例）
不揮発性記憶ゲート１２の論理回路動作は、図３に示すように、論理回路の電源ＶDD、クロック信号ＣＬＫ、不揮発性記憶制御信号ＮＶＣＴＬ、揮発性データ信号ＶＳＥＤＡＴＡ、および不揮発性データ信号ＮＶＳＥＤＡＴＡのタイミングチャートを用いて示される。
（ａ）まず、タイミングｔ０〜ｔ１の通常動作期間Ｔ１においては、ＮＶＳＥ待機信号Ｕ１で示されるように、通常動作状態にある。
（ｂ）次に、タイミングｔ１〜ｔ２のデータ書込み期間Ｔ２においては、データ書込み信号Ｕ２で示されるように、揮発性記憶部２４から不揮発性記憶部１８へのデータ書込み（矢印Ａ）が実行される。
（ｃ）次に、タイミングｔ２〜ｔ３の電源遮断待ち期間Ｔ３においては、電源遮断待ち信号Ｕ３で示されるように、電源遮断待ち状態にある。
（ｄ）次に、タイミングｔ３〜ｔ４の電源遮断期間Ｔ４においては、電源遮断状態にある。
（ｅ）次に、タイミングｔ４〜ｔ５の電源復帰待ち期間Ｔ５においては、電源復帰待ち信号Ｕ４で示されるように、電源復帰待ち状態にある。
（ｆ）次に、タイミングｔ５〜ｔ６のデータ読出し期間Ｔ６においては、データ読出し信号Ｕ５で示されるように、不揮発性記憶部１８から揮発性記憶部２４へのデータ読出し（矢印Ｂ）が実行される。
（不揮発性記憶ゲートの構成例）
本実施の形態に係る不揮発性記憶ゲート１２は、より詳細には、図４に示すように、第１および第２の不揮発性記憶部（ＮＶＳＥ）１８1 ,１８2と、第１の不揮発性記憶部１８1に隣接して配置され、第１の不揮発性記憶部１８1 へのデータ書込みおよび第１の不揮発性記憶部１８1からのデータ読出しのための外部制御信号を受信する第１のデータインタフェース制御部２２1と、第２の不揮発性記憶部１８2に隣接して配置され、第２の不揮発性記憶部１８2へのデータ書込みおよび第２の不揮発性記憶部１８2からのデータ読出しのための外部制御信号を受信する第２のデータインタフェース制御部２２2と、第１および第２のデータインタフェース制御部２２に隣接して配置され、データ入力端子からデータ入力信号Ｄ、クロック入力端子からクロック信号ＣＬＫを受信し、データ出力端子からデータ出力信号Ｑを出力する揮発性記憶部(ＶＳＥ)２４とを備える。
なお、図２におけるＮＶＣＴＬ，データ入力信号Ｄ,ＣＬＫ,データ出力信号Ｑは、図４に示すＦＲＳＴ・Ｅ１・Ｅ２・ＰＬ１・ＰＬ２，Ｄ，ＣＬＫ・ＣＬＫＢ，Ｑに相当する。
第１の不揮発性記憶部（ＮＶＳＥ）１８1は、ＭＯＳトランジスタＱ１ａ,Ｑ１ｂと、強誘電体キャパシタ５１ａ,５１ｂとを備え、第２の不揮発性記憶部（ＮＶＳＥ）１８2は、ＭＯＳトランジスタＱ２ａ,Ｑ２ｂと、強誘電体キャパシタ５２ａ,５２ｂとを備える。
揮発性記憶部（ＶＳＥ）２４は、インバータ５８,６０,６４,７０,７２,７４と、パススイッチ６２,６６,６８を備える。
第１のデータインタフェース制御部２２1は、インバータ７６と、パススイッチ７８とマルチプレクサ５４を備え、第２のデータインタフェース制御部２２2は、インバータ８０と、パススイッチ８２とマルチプレクサ５６を備える。
インバータ５８の入力端は、データ入力信号Ｄの印加端に接続されている。インバータ５８の出力端は、インバータ６０の入力端に接続されている。インバータ６０の出力端は、パススイッチ６６を介して、マルチプレクサ５４の第１入力端（１）に接続されている。さらに、インバータ６０の出力端は、インバータ６４の入力端に接続され、インバータ６４の出力端は、パススイッチ６２を介してインバータ６０の入力端に接続されている。
マルチプレクサ５４の出力端は、インバータ７２の入力端に接続されている。インバータ７２の出力端は、インバータ７４の入力端に接続されている。インバータ７４の出力端は、データ出力信号Ｑの引出端に接続されている。また、インバータ７２の出力端は、マルチプレクサ５６の第１入力端（１）に接続されている。マルチプレクサ５６の出力端は、インバータ７０の入力端に接続されている。インバータ７０の出力端は、パススイッチ６８を介して、マルチプレクサ５４の第１入力端（１）に接続されている。
このように、不揮発性記憶ゲート１２は、図４に示すように、ループ状に接続された２つの論理ゲート（図４ではインバータ７２,７０）を用いて、入力されたデータ入力信号Ｄを保持するループ構造部ＬＯＯＰ（図中の５４,７２,５６,７０で囲まれた部分）を有する揮発性記憶部（ＶＳＥ）２４を備える。揮発性記憶部２４は、さらにインバータ６０、６４によるループを有している。
インバータ７６の入力端はマルチプレクサ５４の第１入力端（１）に接続されている。より詳細には、インバータ７６の入力端には、パススイッチ６６を介してインバータ６０の出力端が接続されるか、またはパススイッチ６８を介してインバータ７０の出力端が接続される。インバータ７６の出力端は、パススイッチ７８を介して、マルチプレクサ５６の第２入力端（０）に接続されている。
インバータ８０の入力端は、マルチプレクサ５６の第１入力端（１）に接続されている。より詳細には、インバータ８０の入力端には、インバータ７２の出力端が接続される。インバータ８０の出力端は、パススイッチ８２を介して、マルチプレクサ５４の第２入力端（０）に接続されている。
強誘電体キャパシタ５１ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５１ａの負極端は、マルチプレクサ５６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ａの両端間には、ＭＯＳトランジスタＱ１ａが接続されている。ＭＯＳトランジスタＱ１ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
強誘電体キャパシタ５１ｂの正極端は、マルチプレクサ５６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５１ｂの両端間には、ＭＯＳトランジスタＱ１ｂが接続されている。ＭＯＳトランジスタＱ１ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
強誘電体キャパシタ５２ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５２ａの負極端は、マルチプレクサ５４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ａの両端間には、ＭＯＳトランジスタＱ２ａが接続されている。ＭＯＳトランジスタＱ２ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
強誘電体キャパシタ５２ｂの正極端は、マルチプレクサ５４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５２ｂの両端間には、ＭＯＳトランジスタＱ２ｂが接続されている。ＭＯＳトランジスタＱ２ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
なお、上記した構成要素のうち、パススイッチ６２,６６は、クロック信号ＣＬＫに応じてオン／オフされ、トライステートインバータ５８およびパススイッチ６８は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。トライステートインバータ５８とパススイッチ６２は互いに排他的（相補的）にオン／オフされる。また、パススイッチ６６とパススイッチ６８は互いに排他的（相補的）にオン／オフされる。一方、パススイッチ７８,８２は、いずれも強誘電体素子書込み信号Ｅ１に応じてオン／オフされる。また、マルチプレクサ５４,５６は、いずれも通常動作信号Ｅ２に応じてその信号経路が切り換えられる。
（不揮発性ゲート組込み型論理回路のレイアウトパターン）
本実施の形態においては、図５に示すように、論理回路１０のレイアウトパターンにおいて、論理ゲート３０と不揮発性記憶ゲート１２のセルピッチＬCPが等しい。また、論理ゲート３０と不揮発性記憶ゲート１２に用いられる電源ライン（ＶＶＤＤ１）２６と接地ライン（ＶＧＮＤ１）２８の線幅が等しい。すなわち、図５に示すように、論理ゲート３０と不揮発性記憶ゲート１２は、セルピッチＬCPが等しくなるように、電源ライン２６と接地ライン２８の間に配置され、しかも電源ライン２６と接地ライン２８の線幅が等しいことによって、不揮発性記憶ゲート１２を使用する際、論理ゲート３０と同一の配置が可能となる。ここで、論理ゲート３０としては、例えばインバータＩＮＶ、ＮＡＮＤゲート、ＮＯＲゲートなどが含まれる。
不揮発性ゲート組込み型論理回路１０においては、図６に示すように、論理回路１０のレイアウトパターンにおいて、電源ライン２６と接地ライン２８からなる複数のライン対が行方向に配置され、ライン対間には、例えばバッファ３６、ＮＯＲゲート３８、ＮＡＮＤゲート４０、強誘電体素子４２を含む不揮発性記憶ゲート１２、インバータ４６などが配置されている。
また、図６に示すように、論理回路１０のレイアウトパターンにおいて、バッファ３６、ＮＯＲゲート３８、ＮＡＮＤゲート４０、インバータ４６と強誘電体素子４２を含む不揮発性記憶ゲート１２のセルピッチＬCPが等しい。また、電源ライン２６と接地ライン２８の線幅が等しい。すなわち、図６に示すように、例えばバッファ３６、ＮＯＲゲート３８、ＮＡＮＤゲート４０、インバータ４６などの論理ゲートと不揮発性記憶ゲート１２は、セルピッチＬCPが等しくなるように、電源ライン２６と接地ライン２８の間に配置され、しかも電源ライン２６と接地ライン２８の線幅が等しいことによって、不揮発性記憶ゲート１２を使用する際、論理ゲートと同一の配置が可能となる。また、複数の電源ライン２６は、グローバル電源ライン（ＶDD）３２に接続され、複数の接地ライン２８は、グローバル接地ライン（ＧＮＤ）３４に接続されている。
また、不揮発性ゲート組込み型論理回路１０においては、図６に示すように、論理回路１０のレイアウトパターンにおいて、不揮発性記憶ゲート１２と、例えばバッファ３６、ＮＯＲゲート３８、ＮＡＮＤゲート４０、インバータ４６などからなる論理ゲートが共通の電源ライン２６を使用する。
（論理回路タイミングチャート）
図４に示した不揮発性記憶ゲート１２の論理回路動作は、図７に示すように、論理回路の電源ＶDD、クロック信号ＣＬＫ、データ入力信号Ｄin 、データ出力信号Ｄout 、不揮発性記憶制御信号ＮＶＣＴＬ、揮発性データ信号ＶＳＥＤＡＴＡ、および不揮発性データ信号ＮＶＳＥＤＡＴＡのタイミングチャートを用いて示される。
図７においては、不揮発性記憶制御信号ＮＶＣＴＬとしては、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、強誘電体素子両端短絡信号ＦＲＳＴが示されている。
以下の説明では、強誘電体キャパシタ５１ａ、５１ｂの接続ノードに現れる電圧をＶ１、強誘電体キャパシタ５２ａ、５２ｂの接続ノードに現れる電圧をＶ２、インバータ７０の入力端に現れる電圧をＶ３、インバータ７０の出力端に現れる電圧をＶ４、インバータ７２の入力端に現れる電圧をＶ５、インバータ７２の出力端に現れる電圧をＶ６とする。
―通常動作―
まず、通常動作について説明する。
（ａ）タイミングｔ１で示される時点Ｗ１までの期間Ｔ１は、強誘電体素子両端短絡信号ＦＲＳＴが「Ｈ（ハイレベル）」とされており、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されているので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインおよび第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ１およびＰＬ２、は、いずれも「Ｌ（ローレベル）」とされている。
また、時点Ｗ１までは、強誘電体素子書込み信号Ｅ１が「Ｌ」とされており、パススイッチ７８とパススイッチ８２がオフされているので、データ書込み用ドライバ（図４の例ではインバータ７６,８２）はいずれも無効とされている。
また、時点Ｗ１までは、通常動作信号Ｅ２が「Ｈ」とされており、マルチプレクサ５４とマルチプレクサ５６の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰ（図４中の５４,７２,５６,７０で囲まれた部分）にて通常ループが形成されている。
揮発性記憶部２４では、クロック信号ＣＬＫが「Ｈ」で反転クロック信号ＣＬＫＢが「Ｌ」のとき、トライステートインバータ５８がオフされ、パススイッチ６２はオンされ、パススイッチ６６はオンされ、パススイッチ６８はオフされる。したがって、インバータ６０・６４からなるループでは、クロック信号ＣＬＫが「Ｌ」から「Ｈ」へと切り換わる際に取り込まれたデータ入力信号Ｄが保持される。そして、ループ構造部ＬＯＯＰでは、そのデータをそのまま通過させ、揮発性記憶部２４よりデータ出力信号Ｑが出力される。
クロック信号ＣＬＫが「Ｌ」のときは、ループ構造部ＬＯＯＰでは、クロック信号が「Ｈ」から「Ｌ」へと切り換わる際に取り込まれた信号を保持する。揮発性記憶部２４は、ループ構造部ＬＯＯＰの信号に応じてデータ出力信号Ｑを出力する。
―強誘電体素子へのデータ書込み動作―
次に、強誘電体素子へのデータ書込み動作について説明する。
（ｂ）タイミングｔ１〜ｔ３で示される時点Ｗ１〜Ｗ３の期間Ｔ２では、クロック信号ＣＬＫが「Ｌ」とされ、反転クロック信号ＣＬＫＢが「Ｈ」とされる。従って、第１パススイッチ６６がオフされ、第２パススイッチ６８がオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体キャパシタに対するデータ書込み動作の安定性を高めることが可能となる。
特に、タイミングｔ２〜ｔ３で示される時点Ｗ２〜Ｗ３の期間において、揮発性記憶部（ＶＳＥ）２４から、不揮発性記憶部（ＮＶＳＥ）１８1,１８2へのデータ書込み（矢印Ａ）が実行される。
また、時点Ｗ１〜Ｗ３では、強誘電体素子両端短絡信号ＦＲＳＴが「Ｌ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに対する電圧印加が可能な状態とされる。
また、時点Ｗ１〜Ｗ３では、強誘電体素子書込み信号Ｅ１が「Ｈ」とされ、パススイッチ７８とパススイッチ８２がオンされる。従って、データ書込み用ドライバ（図４の例ではインバータ７６,８２）がいずれも有効とされる。
なお、時点Ｗ１〜Ｗ３では、それまでと同様、通常動作信号Ｅ２が「Ｈ」とされており、マルチプレクサ５４とマルチプレクサ５６の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰ（図４中の５４,７２,５６,７０で囲まれた部分）にて通常ループが形成されている。
また、時点Ｗ１〜Ｗ２では、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートライン印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」とされ、時点Ｗ２〜Ｗ３では、強誘電体素子駆動用信号ＰＬ１,ＰＬ２が「Ｈ」とされる。すなわち、第１プレートラインと第２プレートラインに対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体キャパシタ内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
図７の例に即して具体的に述べると、時点Ｗ１では、データ出力信号Ｑが「Ｈ」であるため、ノード電圧Ｖ１が「Ｌ」となり、ノード電圧Ｖ２が「Ｈ」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」とされている間、強誘電体キャパシタ５１ａ、５１ｂの両端間には電圧が印加されない状態となり、強誘電体キャパシタ５２ａの両端間には負極性の電圧が印加される状態となり、強誘電体キャパシタ５２ｂの両端間には正極性の電圧が印加される状態となる。
一方、時点Ｗ２〜Ｗ３において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｈ」とされている間、強誘電体キャパシタ５２ａ、５２ｂの両端間には電圧が印加されない状態となり、強誘電体キャパシタ５１ａの両端間には正極性の電圧が印加される状態となり、強誘電体キャパシタ５１ｂの両端間には負極性の電圧が印加される状態となる。
このように、第１プレートラインと第２プレートラインに対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体キャパシタ５１ａと５１ｂとの間、及び、強誘電体キャパシタ５２ａと５２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体キャパシタ５１ａと５２ａとの間、及び、強誘電体キャパシタ５１ｂと５２ｂとの間でも、互いの残留分極状態が逆になる。
（ｃ）タイミングｔ３〜ｔ４で示される時点Ｗ３〜Ｗ４の期間Ｔ３においては、電源遮断待ち状態にある。時点Ｗ３では、強誘電体素子両端短絡信号ＦＲＳＴが再び「１」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されるので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされる。
また、時点Ｗ３では、強誘電体素子書込み信号Ｅ１が再び「Ｌ」とされ、パススイッチ７８とパススイッチ８２がオフされるので、データ書込み用ドライバ（図４の例ではインバータ７６、８０）がいずれも無効とされる。なお、通常動作信号Ｅ２については不問であるが、図７の例では「Ｌ」とされている。
（ｄ）次に、タイミングｔ４〜ｔ６で示される時点Ｗ４〜Ｗ６の期間Ｔ４においては、電源遮断待ち状態にある。すなわち、タイミングｔ４で示される時点Ｗ４では、電源ＶDDが遮断される。このとき、強誘電体素子両端短絡信号ＦＲＳＴは、時点Ｗ３から「Ｈ」に維持されており、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されている。従って、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
―強誘電体素子からのデータ読出し動作―
次に、強誘電体素子からのデータ読出し動作について、説明する。
（ｅ）タイミングｔ５〜ｔ９で示される時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「Ｌ」とされており、反転クロック信号ＣＬＫＢが「Ｈ」とされている。従って、第１パススイッチ６６がオフされており、第２パススイッチ６８がオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読出し動作の安定性を高めることが可能となる。
（ｆ）時点Ｒ１では、最先に強誘電体素子両端短絡信号ＦＲＳＴが「Ｈ」とされており、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されている。従って、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
なお、時点Ｒ１において、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされている。
（ｇ）タイミングｔ６〜ｔ７で示される時点Ｒ２〜Ｒ３の期間Ｔ５においては、電源復帰待ち状態にある。
時点Ｒ２では、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２がいずれも「Ｌ」とされた状態（すなわち、データ書込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが形成されている状態）で、電源ＶDDが投入される。
（ｈ）タイミングｔ７〜ｔ９で示される時点Ｒ３〜Ｒ５の期間Ｔ６においては、不揮発性記憶部（ＮＶＳＥ）１８1,１８2から、揮発性記憶部（ＶＳＥ）２４へのデータ読出し（矢印Ｂ）が実行される。
時点Ｒ３では、強誘電体素子両端短絡信号ＦＲＳＴが「Ｌ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２が「Ｌ」に維持されたまま、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１が「Ｈ」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体キャパシタ内の残留分極状態に対応した電圧信号が現れる。
図７の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体キャパシタ内の残留分極状態の差に応じた電圧差が生じる形となる。
このとき、時点Ｒ３〜Ｒ４では、通常動作信号Ｅ２が「Ｌ」とされ、マルチプレクサ６６とマルチプレクサ６８の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータ７６及びインバータ８０での論理反転が完全に行われず、その出力論理が確実に「Ｌ」／「Ｈ」となっていない状態）である。（ｉ）次に、タイミングｔ８で示される時点Ｒ４では、通常動作信号Ｅ２が「Ｈ」とされ、マルチプレクサ６６とマルチプレクサ６８の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータ７０の出力端（論理：ＷＨ）とインバータ７２の入力端（論理：ＷＨ）が接続され、インバータ７２の出力端（論理：ＷＬ）とインバータ７０の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータ７２は、論理ＷＬの入力を受けて、その出力論理を「Ｈ」に引き上げようとし、インバータ７０は、論理ＷＨの入力を受けて、その出力論理を「Ｌ」に引き下げようとする。その結果、インバータ７２の出力論理は、不安定な論理ＷＬから「Ｌ」に確定され、インバータ７０の出力論理は、不安定な論理ＷＨから「Ｈ」に確定される。
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体キャパシタから読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、電源遮断前の保持データが復帰される。
（ｊ）次に、タイミングｔ９で示される時点Ｒ５では、強誘電体素子両端短絡信号ＦＲＳＴが再び「Ｈ」とされ、ＭＯＳトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂの各両端間がいずれも短絡されるので、これらの強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインに印加される強誘電体素子駆動用信号ＰＬ１と第２プレートラインに印加される強誘電体素子駆動用信号ＰＬ２は、いずれも「Ｌ」とされる。従って、時点Ｗ１以前と同様、通常動作状態に復帰される。
上記で説明したように、図４に示した不揮発性記憶ゲート１２の構成例１は、ループ状に接続された論理ゲート（図４ではインバータ６０・６４およびインバータ７２、７０）を用いてデータを保持する揮発性記憶部（ＶＳＥ）２４と、揮発性記憶部（ＶＳＥ）２４に保持されたデータを強誘電体キャパシタのヒステリシス特性を用いて不揮発的に記憶する不揮発性記憶部１８1,１８2と、揮発性記憶部（ＶＳＥ）２４と不揮発性記憶部１８1,１８2とを接続するデータインタフェース制御部２２1,２２2とを有する。データインタフェース制御部２２1,２２2は、不揮発性記憶ゲート１２の通常動作中には、強誘電体キャパシタに対する印加電圧を一定に保ちつつ、揮発性記憶部（ＶＳＥ）２４を電気的に動作させる構成とされている。
このように、揮発性記憶部（ＶＳＥ）２４の信号線から強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂを直接駆動するのではなく、揮発性記憶部（ＶＳＥ）２４の信号線と強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂとの間に、バッファとしても機能するデータ書込み用ドライバ（図４ではインバータ７６、８０）を設けることにより、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂが揮発性記憶部（ＶＳＥ）２４内の負荷容量とならないようにすることが可能となる。
また、データ書込み用ドライバ（インバータ７６、８０）の出力端にパススイッチ７８、８２を接続し、強誘電体素子書込み信号Ｅ１に応じて、データの書込み時にのみ、パススイッチ７８、８２をオンさせる構成であれば、通常動作時には、強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂが駆動されないようにすることが可能となる。
また、データ読出しの際には、通常動作信号Ｅ２に応じて、マルチプレクサ５４、５６の入出力経路を切り換えることにより、揮発性記憶部（ＶＳＥ）２４内の論理ゲート（図４ではインバータ７２、７０）と強誘電体キャパシタ５１ａ、５１ｂ、５２ａ、５２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。
なお、図４に示した不揮発性記憶ゲート１２の構成例１では、誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２が新たに必要となるが、これらの信号は、常時駆動されるクロック信号と異なり、通常時には一切駆動されないので、不揮発性記憶ゲート１２の消費電力には、ほとんど影響を与えることがない。
このように、図４に示した不揮発性記憶ゲート１２の構成例１であれば、通常動作中には強誘電体キャパシタが無駄に駆動されることがないので、揮発性の記憶ゲートと同レベルの高速化、並びに、低消費電力化を図ることが可能となる。
すなわち、揮発性の記憶ゲートと同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本発明の不揮発性記憶ゲート１２に置き換えることが可能となる。
従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断し、電源投入後、即時に動作再開が可能なＣＰＵ等を実現することが可能となる。
（不揮発性記憶ゲートに用いられる強誘電体素子の特性）
次に、図４に示した不揮発性記憶ゲート１２で用いられる強誘電体素子の特性について、詳細な説明を行う。
図８は、強誘電体素子の特性を説明するための図である。なお、図８の上段には、強誘電体キャパシタＣｓに電圧Ｖｓを印加する様子が模式的に描写されている。また、図８の下段左側には、強誘電体キャパシタＣｓのヒステリシス特性が示されており、下段右側には、強誘電体キャパシタＣｓの容量特性が示されている。
図８に示すように、強誘電体キャパシタＣｓは、その両端間に電圧Ｖｓを印加した際の残留分極状態に応じて容量特性が変化する。具体的に述べると、強誘電体キャパシタＣｓの両端間に正極性の電圧Ｖｓを印加して、強誘電体キャパシタＣｓを非反転状態（ｙ＝１）とした場合には、その容量値が小さくなる。逆に、強誘電体キャパシタＣｓの両端間に負極性の電圧Ｖｓを印加して、強誘電体キャパシタＣｓを反転状態（ｙ＝０）とした場合には、その容量値が大きくなる。従って、強誘電体キャパシタＣｓに記憶されたデータの読出しに際しては、上記した容量値の違いを電圧値に変換する必要がある。
そこで、図４に示した不揮発性記憶ゲート１２は、不揮発性記憶部１８1,１８2からデータを読み出す際、非反転状態（ｙ＝１）の強誘電体キャパシタと、反転状態（ｙ＝０）の強誘電体キャパシタとの容量結合を用いる構成とされている。
図９は、強誘電体キャパシタ間の容量結合を用いたデータ読出し方式を説明するための図である。なお、図９の上段は、強誘電体キャパシタＣＬ１ａ（強誘電体キャパシタＣＬ２ａ）が反転状態（ｙ＝０）で、強誘電体キャパシタ５１ｂ（強誘電体キャパシタ５２ｂ）が非反転状態（ｙ＝１）であるときの容量特性を示している。図９の下段は、上記と逆に、強誘電体キャパシタ５１ａ（強誘電体キャパシタ５２ａ）が非反転状態（ｙ＝１）で、強誘電体キャパシタ５１ｂ（強誘電体キャパシタ５２ｂ）が反転状態（ｙ＝０）であるときの容量特性を示している。
先にも述べたように、強誘電体キャパシタに対するデータの書込みに際して、強誘電体キャパシタ５１ａと５１ｂとの間、及び、強誘電体キャパシタ５２ａと５２ｂとの間では、互いの残留分極状態が逆になるので、その容量特性としては、一方の容量値が大きいほど、他方の容量値が小さいという関係となる。
従って、互いに残留分極状態が逆である２つの強誘電体キャパシタ５１ａと５１ｂ、並びに、強誘電体キャパシタ５２ａと５２ｂを直列に接続し、その一端にパルス電圧を加えたとき、両素子間の接続ノードに現れるノード電圧Ｖ１、Ｖ２（容量値の比で決まる電圧値であり、図９では読出し電圧Ｖoutと表記）を検出する構成とすれば、読出し電圧Ｖoutの振幅値を１（Ｖ）近辺まで確保して、読出しマージンを大幅に改善することが可能となる。
また、図４に示した不揮発性記憶ゲート１２は、強誘電体キャパシタ５１ａ、５１ｂの容量比に応じたノード電圧Ｖ１と、強誘電体キャパシタ５２ａ、５２ｂの容量比に応じたノード電圧Ｖ２を比較することで、不揮発性記憶部１８1,１８2から読み出されたデータの０／１判定を行う構成とされているため、インバータの閾値を厳密に設定する必要はない。
このように、図４に示した不揮発性記憶ゲート１２は、強誘電体キャパシタ間の容量結合を用いたデータ読出し方式が採用されているが、構成はこれに限定されるものではなく、強誘電体キャパシタ５１ａ、５２ａと、インバータ７２、７０を構成するトランジスタのゲート容量との容量結合を用いて、不揮発性記憶部１８1,１８2からデータを読み出す構成（言い換えれば、図４の構成から、強誘電体キャパシタ５１ｂ、５２ｂとＭＯＳトランジスタＱ１ｂ、Ｑ２ｂを除いた構成）としても構わないし、或いは、強誘電体キャパシタ５１ａ、５１ｂと、その他の容量素子Ｃ１、Ｃ２との容量結合を用いて、不揮発性記憶部１８1,１８2からデータを読み出す構成としても構わない。
（４進カウンタ）
図２（ａ）に示す４進カウンタ７の模式的回路構成は、図１０に示すように、不揮発性記憶ゲート１２1,１２2,１２3,１２4と、ＡＮＤゲート８４1,８４2,８４3と、排他的ＯＲゲート９０1,９０2,９０3,９０4とを備える。ＡＮＤゲート８４1,８４2,８４3と、排他的ＯＲゲート９０1,９０2,９０3,９０4とから論理演算部１４が構成される。不揮発性記憶ゲート１２1,１２2,１２3,１２4には、通常動作用制御線９８と、不揮発動作用制御線１００が接続される。
通常動作用制御線９８には、クロック制御端子９２を介してクロック信号ＣＬＫ,反転クロック信号ＣＬＫＢが供給される。
不揮発動作用制御線１００には、不揮発動作制御端子９４を介して、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、強誘電体素子両端短絡信号ＦＲＳＴが供給される。
ＡＮＤゲート８４1の入力端および排他的ＯＲゲート９０1の入力端には、４進カウンタデータ入力端子８６を介して、データ入力信号Ｄinが供給される。
ＡＮＤゲート８４1の出力端は、ＡＮＤゲート８４2の入力端および排他的ＯＲゲート９０2の入力端に接続される。
ＡＮＤゲート８４2の出力端は、ＡＮＤゲート８４3の入力端および排他的ＯＲゲート９０3の入力端に接続される。
ＡＮＤゲート８４3の出力端は、排他的ＯＲゲート９０4の入力端に接続される。
不揮発性記憶ゲート１２1,１２2,１２3,１２4のデータ出力端子（Ｑ）は、それぞれＡＮＤゲート８４1,８４2,８４3の入力端と、排他的ＯＲゲート９０1,９０2,９０3,９０4の入力端に接続される。
排他的ＯＲゲート９０1,９０2,９０3,９０4の出力端は、それぞれ不揮発性記憶ゲート１２1,１２2,１２3,１２4のデータ入力端子（Ｄ）に接続され、同時に４進カウンタデータ出力端子９６1,９６2,９６3,９６4に接続される。
４進カウンタデータ出力端子９６1,９６2,９６3,９６4において、それぞれ４進カウンタデータ出力信号Ｄout[０],Ｄout[１],Ｄout[２],Ｄout[３]が出力される。
（不揮発性記憶ゲートの制御信号線）
図１１は、４進カウンタ７における複数の不揮発性記憶ゲート１２1,１２2,１２3,１２4に接続される電源制御部２０からの制御信号線の接続構成を示すものである。この接続構成は、ランダム／ライン型構造である。制御信号線がランダム／ライン型構造である場合には、電源制御部２０から複数の不揮発性記憶ゲート１２1,１２2,１２3,１２4に送信される不揮発性記憶制御信号ＮＶＣＴＬの伝搬遅延がそれぞれ異なるようになる。
制御信号線の接続構成はこれに限るものではない。不揮発性ゲート組込み型論理回路１０について説明すると、例えば図１２に示すように、複数の不揮発性記憶ゲート１２1,１２2,１２3,…,１２6および１２7,１２8,１２9,…,１２12接続される電源制御部２０からの制御信号線がツリー構造を備えているても良い。すなわち、図１２に示すように、制御信号線がツリー構造を備えることによって、電源制御部２０から複数の不揮発性記憶ゲート１２1,１２2,１２3,…,１２6および１２7,１２8,１２9,…,１２12に送信される不揮発性記憶制御信号ＮＶＣＴＬの伝搬遅延が等しくなる。
また、不揮発性ゲート組込み型論理回路１０は、図１３に示すように、複数の不揮発性記憶ゲート１２1,１２2,１２3,…,１２6および１２7,１２8,１２9,…,１２12に接続される電源制御部２０からの制御信号線が混載型構造を備えていても良い。すなわち、図７に示すように、制御信号線が混載型構造を備えることによって、電源制御部２０から複数の不揮発性記憶ゲート１２1,１２2,１２3,…,１２6に送信される不揮発性記憶制御信号ＮＶＣＴＬの伝搬遅延が等しくなり、一方、電源制御部２０から複数の不揮発性記憶ゲート１２7,１２8,１２9,…,１２12に送信される不揮発性記憶制御信号ＮＶＣＴＬの伝搬遅延がそれぞれ異なるようになる。
（８進カウンタ）
図１４は、８進カウンタ９の電源制御を説明するための概略のブロック図である。８進カウンタ９は、４進カウンタ１１1・１１2と、絶縁ゲート１３1・１３2と、フリップフロップ（ＦＦ）１５と、ｐＭＯＳトランジスタＳ１・Ｓ３およびｎＭＯＳトランジスタＳ２・Ｓ４を備えている。
８進カウンタ９の４進カウンタ１１1・１１2は、ＶＤＤ・ＧＮＤ間の電源に接続されている。電力供給制御信号ＳＬＰ１が「Ｈ」で反転信号ＳＬＰＢ１が「Ｌ」のとき、トランジスタＳ１・Ｓ２がオンされ、４進カウンタ１１1に電力が供給される。電力供給制御信号ＳＬＰ２が「Ｈ」で反転信号ＳＬＰＢ２が「Ｌ」のとき、トランジスタＳ３・Ｓ４がオンされ、４進カウンタ１１2に電力が供給される。一方、電力供給制御信号ＳＬＰ１が「Ｌ」で反転信号ＳＬＰＢ１が「Ｈ」のとき、トランジスタＳ１・Ｓ２がオフするので、４進カウンタ１１1への電力供給は停止する。電力供給制御信号ＳＬＰ２が「Ｌ」で反転信号ＳＬＰＢ２が「Ｈ」のとき、トランジスタＳ３・Ｓ４がオフされ、４進カウンタ１１2への電力供給は停止する。
ＦＦ１５は、入力信号ＩＮがクロック信号ＣＬＫの一周期内で急峻に上がって下がった場合でも、データを保持して、一クロック周期分は後段の４進カウンタ１１1の動作を保証するものである。
絶縁ゲート１３1・１３2は、４進カウンタ１１1・１１2への電力供給が停止した場合でも出力を不定値とせず、後段に誤動作を引き起こさせないためのものである。例えば、電力供給制御信号ＳＬＰ１が「Ｈ」で、４進カウンタ１１1が動作中である場合、４進カウンタ１１1からの出力信号ＯＵＴ１を検出すると、電源制御部２０は絶縁制御信号ＳＥＮ１を「Ｈ」とする。これにより、絶縁ゲート１３1からは４進カウンタ１１1からの出力がそのまま出力される。一方、電力供給制御信号ＳＬＰ１が「Ｌ」で、４進カウンタ１１1の動作が停止した場合、４進カウンタ１１1からの出力信号ＯＵＴ１を検出すると、電源制御部２０は絶縁制御信号ＳＥＮ１を「Ｌ」とする。４進カウンタ１１1からの出力が不定値となった場合でも、絶縁ゲート１３1から「Ｌ」を出力するので、後段に誤動作を引き起こすことはない。絶縁ゲート１３2も同様であるので説明は省略する。
８進カウンタ９は、電源制御部２０からの信号に応じて動作する。電源制御部２０が、８進カウンタ９への入力信号ＩＮおよび４進カウンタ１１1・１１2からの出力信号ＯＵＴ１、ＯＵＴ２に応じて、４進カウンタ１１1への電力供給制御信号ＳＬＰ１およびその反転信号ＳＬＰＢ１と、４進カウンタ１１2への電力供給制御信号ＳＬＰ２およびその反転信号ＳＬＰＢ２、および絶縁制御信号ＳＥＮ１、ＳＥＮ２を切り換える。また、電源制御部２０は、４進カウンタ１１1・１１2に、クロックＣＬＫ１・ＣＬＫ２及び不揮発性記憶制御信号ＮＶＣＴＬ１・ＮＶＣＴＬ２を供給して、４進カウンタ１１1・１１2の動作を制御する。
図１５は、４進カウンタ１１1・１１2の概略構成を示すブロック図であり、４進カウンタ１１1・１１2は同じ構成なので簡単のために４進カウンタ１１と示している。
４進カウンタ１１は、不揮発性記憶ゲート１２1,１２2,１２3,１２4と、ＡＮＤゲート８４1,８４2,８４3,８４4と、排他的ＯＲゲート９０1,９０2,９０3,９０4とを備える。不揮発性記憶ゲート１２1,１２2,１２3,１２4には、通常動作用制御線９８と、不揮発動作用制御線１００が接続される。
通常動作用制御線９８には、クロック制御端子９２を介してクロック信号ＣＬＫ,反転クロック信号ＣＬＫＢが供給される。
不揮発動作用制御線１００には、不揮発動作制御端子９４を介して、強誘電体素子書込み信号Ｅ１、通常動作信号Ｅ２、強誘電体素子駆動用信号ＰＬ１およびＰＬ２、強誘電体素子両端短絡信号ＦＲＳＴが供給される。
ＡＮＤゲート８４1の入力端および排他的ＯＲゲート９０1の入力端には、４進カウンタデータ入力端子８６を介して、データ入力信号Ｄinが供給される。
ＡＮＤゲート８４1の出力端は、ＡＮＤゲート８４2の入力端および排他的ＯＲゲート９０2の入力端に接続される。
ＡＮＤゲート８４2の出力端は、ＡＮＤゲート８４3の入力端および排他的ＯＲゲート９０3の入力端に接続される。
ＡＮＤゲート８４3の出力端は、ＡＮＤゲート８４4の入力端および排他的ＯＲゲート９０4の入力端に接続される。
ＡＮＤゲート８４4の出力は、４進カウンタ１１の出力Ｃｏｕｔとなる。
不揮発性記憶ゲート１２1,１２2,１２3,１２4のデータ出力端子（Ｑ）は、それぞれＡＮＤゲート８４1,８４2,８４3,８４4の入力端と、排他的ＯＲゲート９０1,９０2,９０3,９０4の入力端に接続される。
排他的ＯＲゲート９０1,９０2,９０3,９０4の出力端は、それぞれ不揮発性記憶ゲート１２1,１２2,１２3,１２4のデータ入力端子（Ｄ）に接続される。
図１６は、８進カウンタ９のタイミングチャートである。カウント開始前に、イニシャライズして、４進カウンタ１１1,１１2の両方を０にする。
（ａ）タイミングｔ０からｔ１までは、入力信号ＩＮが「Ｌ」のため、電力供給制御信号ＳＬＰ１・ＳＬＰ２はともに「Ｌ」である。この後、次のクロック信号ＣＬＫの立ち上りタイミングまでは、カウンタ１１1・１１2への電力供給は停止している（期間Ｔ１）。
（ｂ）タイミングｔ１において入力信号ＩＮが「Ｈ」になると、次のクロック信号ＣＬＫの立ち上りタイミングｔ２において、電力供給制御信号ＳＬＰ１は「Ｈ」とされ、４進カウンタ１１1への電力供給が開始される。なお、電力供給制御信号ＳＬＰ２は「Ｌ」であり、４進カウンタ１１2への電力供給は停止している。この後、前段の４進カウンタ１１1からの出力信号ＯＵＴ１が「Ｌ」の状態が継続する期間Ｔ１−Ｔ４は、４進カウンタ１１2への電力供給は引き続き停止のままである。
（ｃ）また、タイミングｔ２では、図７を参照して説明したように、不揮発性記憶制御信号ＮＶＣＴＬにより、４進カウンタ１１1では不揮発性記憶ゲート１２中の不揮発性記憶部１８から揮発性記憶部２４へのデータ読み出しを行う（データ復帰信号）。その後、電源制御部２０より、４進カウンタ１１1へクロックＣＬＫ１が供給され、クロック立ち上りタイミングでカウント（Ｄｏｕｔ［３：０］）がなされる。概略的には入力信号ＩＮが「Ｈ」である間（ｔ３まで）はカウンタ処理が継続し、より詳細には入力信号ＩＮが「Ｈ」から「Ｌ」に切り替わった次のクロック立ち上りタイミング（ｔ４）までカウンタ処理が継続する（期間Ｔ２）。
（ｄ）タイミングｔ３において入力信号ＩＮが「Ｌ」になると、次のクロック信号ＣＬＫの立ち上りタイミングｔ４において、図７を参照して説明したように、不揮発性記憶制御信号ＮＶＣＴＬにより、４進カウンタ１１1の不揮発性記憶ゲート１２中の揮発性記憶部２４から不揮発性記憶部１８へのデータ退避を行う（データ退避信号）。その後、電力供給制御信号ＳＬＰ１は「Ｌ」とされ、４進カウンタ１１1への電力供給が停止される。４進カウンタ１１1への電力供給は、次に入力信号ＩＮが「Ｈ」となるタイミングｔ５の直後のクロック信号ＣＬＫの立ち上りタイミングｔ６までは、停止されたままである（期間Ｔ３）。
（ｅ）タイミングｔ５において入力信号ＩＮが「Ｈ」になると、次のクロック信号ＣＬＫの立ち上りタイミングｔ６において、電力供給制御信号ＳＬＰ１は「Ｈ」とされ、４進カウンタ１１1への電力供給が再開される。不揮発性記憶制御信号ＮＶＣＴＬにより、不揮発性記憶ゲート１２中の不揮発性記憶部１８から揮発性記憶部２４へのデータ読み出しを行い、その後、電源制御部２０より、４進カウンタへクロックＣＬＫ１が供給され、カウント処理が行われる。カウント処理は、次に入力信号ＩＮが「Ｈ」から「Ｌ」に切り替わるタイミングｔ９の直後のクロック立ち上りタイミング（ｔ１０）まで継続する（期間Ｔ４・Ｔ５）。
（ｆ）タイミングｔ７において０−１５までカウントし終わると、４進カウンタ１１1は出力信号ＯＵＴ１を「Ｈ」にするとともに、再度０からカウントを開始する。
（ｇ）一方、タイミングｔ７において４進カウンタ１１1からの出力信号ＯＵＴ１が「Ｈ」になると、次のクロック信号ＣＬＫの立ち上りタイミングｔ８において、電力供給制御信号ＳＬＰ２が「Ｈ」とされ、４進カウンタ１１2への電力供給が開始される。
（ｈ）タイミングｔ８では、図７を参照して説明したように、不揮発性記憶制御信号ＮＶＣＴＬにより、４進カウンタ１１2への不揮発性記憶ゲート１２中の不揮発性記憶部１８から揮発性記憶部２４へのデータ読み出しを行う。この場合は、元々カウント０であるので、それを表すデータが読み出される。その後、電源制御部２０より、４進カウンタ１１2へクロックＣＬＫ２が供給され、クロック立ち上りタイミングでカウントがなされる。
４進カウンタ１１2は、４進カウンタ１１1の出力に応じてカウントを行うので、出力直後のみ電源を供給すればよい。このため、電源制御部２０は、前段の４進カウンタ１１1の出力信号ＯＵＴ１をチェックし、ＯＵＴ１が「Ｌ」であれば４進カウンタ１１2への電源供給を停止してよいと判断する。電源制御部２０は、４進カウンタ１１2へのクロックＣＬＫ２を停止し、不揮発性記憶制御信号ＮＶＣＴＬを出力して４進カウンタ１１2においてデータ退避を行う。その後、電源制御部２０は、４進カウンタへの電源供給制御信号ＳＬＰ２を「Ｌ」へと切り換える。
（ｉ）タイミングｔ９において入力信号ＩＮが「Ｌ」になると、次のクロック信号ＣＬＫの立ち上りタイミングｔ１０において、図７を参照して説明したように、不揮発性記憶制御信号ＮＶＣＴＬにより、４進カウンタ１１1の不揮発性記憶ゲート１２中の揮発性記憶部２４から不揮発性記憶部１８へのデータ退避を行う（データ退避信号）。その後、電力供給制御信号ＳＬＰ１は「Ｌ」とされ、４進カウンタ１１1への電力供給が停止される。４進カウンタ１１1への電力供給は、次に入力信号ＩＮが「Ｈ」となるタイミングｔ１１の直後のクロック信号ＣＬＫの立ち上りタイミングｔ１２までは、停止されたままである（期間Ｔ６）。
（ｊ）タイミングｔ１１において入力信号ＩＮが「Ｈ」になると、次のクロック信号ＣＬＫの立ち上りタイミングｔ１２において、電力供給制御信号ＳＬＰ１は「Ｈ」とされ、４進カウンタ１１1への電力供給が再開される。不揮発性記憶制御信号ＮＶＣＴＬにより、不揮発性記憶ゲート１２中の不揮発性記憶部１８から揮発性記憶部２４へのデータ読み出しを行い、その後、電源制御部２０より、４進カウンタ１１1へクロックＣＬＫ１が供給され、カウント処理が行われる。カウント処理は、次に入力信号ＩＮが「Ｈ」から「Ｌ」に切り換わるタイミングｔ１６の直後のクロック立ち上りタイミング（ｔ１７）まで継続する（期間Ｔ７）。
（ｋ）タイミングｔ１３において０−１５までカウントし終わると、４進カウンタ１１1は出力信号ＯＵＴ１を「Ｈ」にするとともに、再度０からカウントを開始する。
（ｌ）一方、タイミングｔ１３において４進カウンタ１１1からの出力信号ＯＵＴ１が「Ｈ」になると、次のクロック信号ＣＬＫの立ち上りタイミングｔ１４において、電力供給制御信号ＳＬＰ２が「Ｈ」とされ、４進カウンタ１１2への電力供給が再開される。
（ｍ）タイミングｔ１４では、図７を参照して説明したように、不揮発性記憶制御信号ＮＶＣＴＬにより、４進カウンタ１１2への不揮発性記憶ゲート１２中の不揮発性記憶部１８から揮発性記憶部２４へのデータ読み出しを行う。その後、電源制御部２０より、４進カウンタ１１2へクロックＣＬＫ２が供給され、クロック立ち上りタイミングでカウントがなされる。電源制御部２０は、４進カウンタ１１1の出力信号ＯＵＴ１をチェックし、不揮発性記憶制御信号ＮＶＣＴＬにより４進カウンタ１１2のデータ退避を行い、電源供給制御信号ＳＬＰ２を「Ｌ」へと切り換える。
（ｎ）タイミングｔ１５において０−１５までカウントし終わると、４進カウンタ１１2は出力信号ＯＵＴ２を「Ｈ」にするとともに、再度０からカウントを開始する。出力信号ＯＵＴ２の出力により、８進カウンタ９の出力信号ＯＵＴが出力される。
図４に示した不揮発性記憶ゲート１２の構成例では、データ書込み用ドライバ（インバータ７６、８０）や、マルチプレクサ５４、５６が新たに必要となるが、不揮発性ＣＰＵ１の命令処理部１０２、演算処理部１１０、演算結果記憶部１０４内における不揮発性記憶ゲート１２の占有面積は、数％に過ぎないため、不揮発性ＣＰＵ１全体に与える面積増加の影響は殆どない。
不揮発性記憶ゲート１２を約３００個搭載した不揮発性ＣＰＵ１の試作結果においては、例えば、不揮発性ＣＰＵ１の処理中の、例えば、約４ｍｓのみ、電源をオン状態にし、不揮発性ＣＰＵ１の待機中の、例えば、約１０ｍｓは、電源をオフ状態にすることができる。
このように、不揮発性ＣＰＵ１の待機中は、電源をオフにすることによって、常時動作の場合に比べて、約７０％程度消費電力量（ｍＷ・ｓｅｃ）を削減することができる。
通常のＣＰＵにおいて、電源遮断前に記憶ゲート内の全データを外部に退避する方法により、電源遮断後もデータを保持する場合には、退避データビットレートの上昇と共に、電源のオン／オフ動作に伴うデータ退避時間は、リニアに上昇する。これに対して、本発明の実施の形態に係る不揮発性ゲート組込み型論理回路の場合には、退避データビットレートを上昇しても電源のオン／オフ動作に伴うデータ退避時間は、上昇せず、きわめて低い値の一定値に保持されている。
本実施の形態に係る不揮発性ゲート組込み型論理回路は、記憶装置として、ＣＰＵのソフトウェアから読み書きできるメモリのほかにＦＲＡＭ（Ferroelectric Random Access Memory）などの強誘電体メモリ素子を適用した点に特徴がある。つまり、ＣＰＵの中の回路に含まれるフリップフロップなどの論理回路セルの中にＦＲＡＭなどの強誘電体メモリ素子を配置し、回路そのものを不揮発化した点に特徴がある。これによって、論理回路の高速性と低消費電力性を両立することができる。
図４に示した不揮発性記憶ゲート１２の構成例を適用した不揮発性ＣＰＵ１の場合、プロセッサを構成するフリップフロップの素子レベルに、ＦＲＡＭと同様の不揮発性記憶素子が組み込まれている。つまり、この不揮発性記憶素子が記憶内容を保持する。よって、この不揮発性ＣＰＵ１はＬＳＩの根元から電源を一気に切ることができる。つまり、リーク電流などというものをまったく考えずに停止時電力をゼロにすることができる。この点は、プロセッサに限らず、ロジック系ＬＳＩすべてに適用可能である。すなわち、より広い範囲のロジックＬＳＩ全般に適用可能な回路技術を提供することができる。
本実施の形態によれば、記憶ゲートに不揮発性機能を有するデバイスを組込み、電源遮断後もデータを保持可能な不揮発性記憶ゲートおよびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートを組込み、データ保持用電源の確保や、外部へのデータ退避なく、待機状態に入ると同時に電源を遮断できる不揮発性記憶ゲート組込み型論理回路およびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートに対して、揮発性記憶ゲートと同等の動作が可能な機構を持たせ、通常動作時は揮発性記憶ゲートとして動作させることで、既存の設計情報をそのまま流用可能な不揮発性記憶ゲートおよび当該不揮発性記憶ゲートを組み込んだ不揮発性記憶ゲート組込み型論理回路を提供することができる。
通常動作を行うか、不揮発性記憶素子によるデータ保持を行うかは、論理演算回路の外部に設けた電源制御部２０で行うことができる。
また、本実施の形態の不揮発性ＣＰＵ１では、内部の電源制御部２０にて、不揮発性ＣＰＵ１内部の不揮発性記憶ゲート１２を制御したが、本発明はこれに限るものではない。不揮発性ＣＰＵ１の不揮発動作制御端子１９４にて、不揮発性ＣＰＵ１の外部からの不揮発性記憶制御信号ＮＶＣＴＬを受信することもできる。
また、本実施の形態によれば、論理回路のレイアウト設計を行うにあたって、論理ゲートと不揮発性記憶ゲートのセルピッチを同一にすることによって、論理回路内部に効率的に不揮発性記憶ゲートを配置する不揮発性記憶ゲート組込み型論理回路を提供することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、電源遮断時、データ退避なく瞬時に電源を遮断できるため、論理演算回路が待機状態に入った場合、瞬時に電源を遮断し、リーク電流を効率的に削減することができる。
また、本発明の実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、タイミング設計、消費電力設計などの再設計を行わずに、既存回路情報をそのまま流用することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、既存回路を容易に不揮発化することができ、例えば、待機時に（データを消さず）電源を遮断し、電源投入後、即時動作再開が可能な４進カウンタ、８進カウンタ、不揮発性ＣＰＵ等を実現することができる。
[第２の実施の形態]
本実施の形態は、図１に示す不揮発性ＣＰＵ１において、不揮発性記憶ゲート１２の代わりに、以下で説明する不揮発性記憶ゲート２１２を適用したものである。以下で説明する点を除けば、その他は第１の実施の形態と同じであるので説明は省略する。
（不揮発性記憶ゲート２１２の構成例）
本実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲート２１２は、図１７に示すように、データ保持回路１３３ａ，１３３ｂ、インバータ回路１７０、１７８、およびトランスファゲート１４６、１７２を有する揮発性記憶部２２４と、強誘電体キャパシタ５１を有する不揮発性記憶部２１８とを備える。
データ保持回路１３３ｂは、データラッチ時に、インバータ回路１３６、１３８を直列にループ状に接続することによりデータを保持する。インバータ回路１３６は、主信号路に配置され、インバータ回路１３８は、帰還信号路に配置されている。ここに、主信号路とは、入力側のデータ伝搬路１３０ａから出力側のデータ伝搬路１３０ｂへと信号を伝えるための主たる信号路であり、帰還信号路とは、出力側のデータ伝搬路１３０ｂから入力側のデータ伝搬路１３０ａへと信号を帰還させるための信号路である。
データ保持回路１３３ａは、データ保持回路１３３ｂと同様に構成され、データラッチ時に、インバータ回路１２９、１７４を直列にループ状に接続することによりデータを保持する。インバータ回路１２９は、主信号路に配置され、インバータ回路１７４は、帰還信号路に配置されている。
図１７において、不揮発性記憶部２１８の強誘電体キャパシタ５１の一端は強誘電体接続ノード１３４に接続され、他端には、強誘電体素子駆動用信号ＰＬが供給される。
強誘電体キャパシタ５１は、データ書込み時に、他端に強誘電体素子駆動用信号ＰＬとして不揮発性データ書込み信号を供給することで、データ保持回路１３３ｂに保持されているデータに対応した分極状態を記憶する。また、データ復元時に、他端に強誘電体素子駆動用信号ＰＬとして不揮発性データ読出し信号を供給することで、記憶していた分極状態に対応した電荷であって、インバータ回路１３６のしきい値電圧より高いまたは低い電圧をインバータ回路１３６の入力ノード１３７に発生させる電荷を、インバータ回路１３６の入力ノード１３７に供給する。
データ保持回路１３３ｂは、また、トランスファゲート１４０を備えている。トランスファゲート１４０は、入力ノード１３７とインバータ回路１３８の出力ノード１３９との間に挿入される。
トランスファゲート１４０は、データラッチ時およびデータ書込み時にオン状態なるように制御されるとともに、データ復元時には、不揮発性データ読出し信号の供給時にオフ状態であり、その後所定期間経過後にオン状態となるようオン／オフ制御される。
トランスファゲート１４６は、一端１３１ａが強誘電体接続ノード１３４に接続され、他端１３１ｂが、データ保持回路１３３ｂと外部とを結ぶデータ伝搬路１３０のうち入力側のデータ伝搬路１３０ａに接続されている。トランスファゲート１４６は、データ伝搬時にオン状態となるようにオン／オフ制御されるとともに、データ復元時には、トランスファゲート１４０がオフ状態である期間オフ状態であり、その後所定期間経過後にオン状態となるようにオン／オフ制御される。
インバータ回路１２９は、入力側のデータ伝搬路１３０ａに挿入される。
データ入力信号Ｄは、インバータ回路１７０、トランスファゲート１７２およびデータ保持回路１３３ａを介して、トランスファゲート１４６の他端１３１ｂに与えられる。
トランスファゲート１４０は、ｎＭＯＳトランジスタ１４２とｐＭＯＳトランジスタ１４１により構成される。ｎＭＯＳトランジスタ１４２およびｐＭＯＳトランジスタ１４１のゲート端子１４４および１４３には、それぞれ、クロック信号ＣＫＢおよび／ＣＫＢが供給される。ここに、クロック信号／ＣＫＢは、クロック信号ＣＫＢの反転信号である。
トランスファゲート１４６も、トランスファゲート１４０と同様に、ｎＭＯＳトランジスタ１３５とｐＭＯＳトランジスタ１３２により構成される。ｎＭＯＳトランジスタ１３５およびｐＭＯＳトランジスタ１３２のゲート端子１４５および１４７には、それぞれ、クロック信号ＣＫＡおよび／ＣＫＡが与えられる。
不揮発性記憶ゲート２１２における通常動作を説明すると以下のようである。なお、データ書込み動作およびデータ復元動作は別途後述する。
不揮発性記憶ゲート２１２では、通常動作として、データ保持回路１３３ａ・１３３ｂによりデータの伝搬・保持が行われる。ここで、不揮発性記憶ゲート２１２に供給されるクロック信号ＣＫＡとクロック信号ＣＫＢとは、後述するように、同時に「Ｌ」レベルとなる区間が一部にあるが、これを無視すれば全体としては相補的な信号となっている。この通常動作の説明では、簡単のためクロック信号ＣＫＡとクロック信号ＣＫＢとは相補的であるものとする。この場合、データの伝播・保持はクロック信号の立ち上り、または立ち下りタイミングに生ずる。
すなわち、揮発性記憶部２２４では、クロック信号ＣＫＡが「Ｈ」でクロック信号ＣＫＢが「Ｌ」のとき、トランスファゲート１７２がオフされ、トランスファゲート１７６はオンされ、トランスファゲート１４６はオンされ、トランスファゲート１４０はオフされる。したがって、インバータ回路１２９・１７４を含むデータ保持回路１３３ａでは、クロック信号ＣＫＡが「Ｌ」から「Ｈ」へと切り換わる際に取り込まれたデータ入力信号Ｄが保持される。そして、インバータ回路１３６・１３８を含むデータ保持回路１３３ｂでは、そのデータをそのまま通過させ、揮発性記憶部２２４よりデータ出力信号Ｑが出力される。
クロック信号ＣＫＡが「Ｌ」でクロック信号ＣＫＢが「Ｈ」のときは、データ保持回路１３３ｂでは、クロック信号ＣＫＡが「Ｈ」から「Ｌ」へと切り換わる際に取り込まれた信号を保持する。揮発性記憶部２２４は、データ保持回路１３３ｂの信号に応じてデータ出力信号Ｑを出力する。
（４進カウンタ）
不揮発性記憶ゲート２１２を適用した４進カウンタの模式的回路構成は、図１８に示すように、内部クロック生成回路１４８と、不揮発性記憶ゲート２１２1,２１２2,２１２3,２１２4と、ＡＮＤゲート８４1,８４2,８４3と、排他的ＯＲゲート９０1,９０2,９０3,９０4とを備える。不揮発性記憶ゲート２１２1,２１２2,２１２3,２１２4には、通常動作用制御線９８と、不揮発動作用制御線１００が接続される。
通常動作用制御線９８には、クロック制御端子９２を介してクロック信号ＣＬＫおよびイネーブル信号ＥＮが供給される。クロック信号ＣＬＫおよびイネーブル信号ＥＮは、図１８に示すように、内部クロック生成回路１４８に供給される。
不揮発動作用制御線１００には、不揮発動作制御端子９４を介して、強誘電体素子駆動用信号ＰＬが供給される。
ＡＮＤゲート８４1の入力端および排他的ＯＲゲート９０1の入力端には、４進カウンタデータ入力端子８６を介して、データ入力信号Ｄinが供給される。
ＡＮＤゲート８４1の出力端は、ＡＮＤゲート８４2の入力端および排他的ＯＲゲート９０2の入力端に接続される。
ＡＮＤゲート８４2の出力端は、ＡＮＤゲート８４3の入力端および排他的ＯＲゲート９０3の入力端に接続される。
ＡＮＤゲート８４3の出力端は、排他的ＯＲゲート９０4の入力端に接続される。
不揮発性記憶ゲート２１２1,２１２2,２１２3,２１２4のデータ出力端子（Ｑ）は、それぞれＡＮＤゲート８４1,８４2,８４3の入力端と、排他的ＯＲゲート９０1,９０2,９０3,９０4の入力端に接続される。
排他的ＯＲゲート９０1,９０2,９０3,９０4の出力端は、それぞれ不揮発性記憶ゲート２１２1,２１２2,２１２3,２１２4のデータ入力端子（Ｄ）に接続され、同時に４進カウンタデータ出力端子９６1,９６2,９６3,９６4に接続される。
４進カウンタデータ出力端子９６1,９６2,９６3,９６4において、それぞれ４進カウンタデータ出力信号Ｄout[０],Ｄout[１],Ｄout[２],Ｄout[３]が出力される。
（内部クロック生成回路）
不揮発性記憶ゲート２１２の動作に必要な複数のクロックパルスを供給するための内部クロック生成回路１４８は、図１９に示すように、イネーブル信号入力端子１４９と、基本クロック入力端子１５０と、クロック生成部１５４と、第３クロック出力端子１５１と、第１クロック出力端子１５２と、第２クロック出力端子１５３とを備える。
イネーブル信号入力端子１４９には、イネーブル信号ＥＮが入力され、基本クロック入力端子１５０には、不揮発性記憶ゲート１２の動作を制御するクロック信号ＣＬＫが入力される。
第３クロック出力端子１５１からは、クロック信号ＣＬＫの反転信号に所定の遅延を与えて得られるクロック信号ＣＫＣ（第３クロックパルス）が出力される。
第１クロック出力端子１５２からは、クロック信号ＣＫＡ（第１クロックパルス）が出力される。第１クロック出力端子１５２から出力されたクロック信号ＣＫＡ、および／ＣＫＡによって、トランスファゲート１７６・１４６がオン／オフ制御される。
一方、第２クロック出力端子１５３からは、クロック信号ＣＫＢ（第２クロックパルス）が出力される。第２クロック出力端子１５３から出力されたクロック信号ＣＫＢおよび／ＣＫＢによって、トランスファゲート１７２・１４０がオン／オフ制御される。
クロック生成部１５４は、多数の論理ゲートにより構成されており、イネーブル信号ＥＮおよびクロック信号ＣＬＫに基づいて、クロック信号ＣＫＡ、ＣＫＢ、およびＣＫＣを生成する。
図２０は、図１９の内部クロック生成回路１４８の論理回路タイミングチャートを示す。
図２０に、イネーブル信号ＥＮ、クロック信号ＣＬＫ、クロック信号ＣＫＣ、クロック信号ＣＫＡ、およびクロック信号ＣＫＢの関係を示す。クロック信号ＣＫＡとクロック信号ＣＫＢとは、同時に「Ｌ」レベルとなる区間が一部にあるが、これを無視すれば全体としては相補的な信号となっている。
したがって、このように構成された本発明の第２の実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲート２１２の構成例（図１７参照）においては、データの伝搬とラッチとが交互に繰り返されることになる。
（論理回路タイミングチャート）
不揮発性記憶ゲート２１２におけるデータ書込み動作およびデータ復元動作を説明するためのタイミングチャートの一例は、図２１に示すように表される。
（データ書込み動作）
図２１を用いて、データ書込み動作を説明する。
データ書込み動作においては、まず、不揮発性記憶ゲート２１２の電源ＶDDおよびイネーブル信号ＥＮがともにオン状態で、強誘電体キャパシタ５１の他端に、強誘電体素子駆動用信号ＰＬとして、書込み用信号（ａ）が供給される。
書込み用信号（ａ）は、図２１に示すように、「Ｌ」レベルの強誘電体素子駆動用信号ＰＬを「Ｈ」レベルにしたあと再び「Ｌ」レベルに戻すことにより生成される矩形信号である。書込み用信号（ａ）を強誘電体キャパシタ５１の他端に付与することで、その時点でデータ保持回路１３３ｂに保持されているデータに対応した分極状態が、強誘電体キャパシタ５１に記憶される。
その後、電源ＶDDをオフにする。電源ＶDDをオフにすることで、イネーブル信号ＥＮもオフ（「Ｌ」レベル）となる。
なお、図２１に示す例では、実線で示すように、いったん「Ｈ」レベルにした強誘電体素子駆動用信号ＰＬを「Ｌ」レベルに戻した後に電源ＶDDをオフにするようにしたが、例えば、破線で示すように、強誘電体素子駆動用信号ＰＬを「Ｌ」レベルに戻すことなく、電源ＶDDをオフにするようにしても良い。また、電源ＶDDをオフにせず、イネーブル信号ＥＮのみをオフにすることもできる。
（データ復元動作）
図２１および前に説明した図２０を用いて、データ復元動作を説明する。
データ復元動作においては、図２１に示すように、まず、不揮発性記憶ゲート２１２の電源ＶDDをオフにし、その状態で強誘電体キャパシタ５１の他端に、強誘電体素子駆動用信号ＰＬとして、読出し用信号（ｂ）を供給する。
読出し用信号（ｂ）は、「Ｌ」レベルであった強誘電体素子駆動用信号ＰＬを「Ｈ」レベルにした後、再び「Ｌ」レベルに戻すことにより生成される矩形信号である。読出し用信号（ｂ）を強誘電体キャパシタ５１の他端に供給することで、強誘電体キャパシタ５１に記憶されていた分極状態に対応した電荷が強誘電体接続ノード１３４に放出される。
この状態においては、イネーブル信号ＥＮは、まだ「Ｌ」レベルである。したがって、図２０に示すように、クロック信号ＣＫＡおよびＣＫＢは、いずれも「Ｌ」レベルである。すなわち、トランスファゲート１４０および１４６はいずれも、オフ状態になっている。したがって、強誘電体接続ノード１３４に放出された電荷が、トランスファゲート１４０を介してインバータ回路１３８側に漏出したり、トランスファゲート１４６を介してインバータ回路１２９側に漏出したりすることはない（図１７参照）。よって、フローティング状態の強誘電体接続ノード１３４に読み出しができる。
同様に、強誘電体接続ノード１３４の電位が電源ＶDDの値を越えない限り、電荷が、トランスファゲート１４６を構成するｐＭＯＳトランジスタ１３２のウェル領域（図示せず）に漏出することはない。
このように、強誘電体接続ノード１３４の電位が電源ＶDDの値を越えない限り、放出された電荷は、強誘電体接続ノード１３４にとどまる。したがって、強誘電体接続ノード１３４の電位は、放出された電荷を正確に反映したものとなる。
一方、何らかの不具合で、放出された電荷が大きすぎた場合や強誘電体接続ノード１３４に不要な電荷が残っていた場合には、電荷の放出によって、強誘電体接続ノード１３４の電位が電源ＶDDの値を越えてしまう可能性がある。
このような場合、余分な電荷は、トランスファゲート１４０を構成するｐＭＯＳトランジスタ１４１を介して、電源ＶDDに流れ込む。同様に、余分な電荷は、トランスファゲート１４６を構成するｐＭＯＳトランジスタ１３２のウェル領域（図示せず）に接続された電源ＶDDに流れ込む。
したがって、不揮発性記憶ゲート２１２においては、放出された電荷が大きすぎた場合や強誘電体接続ノード１３４に不要な電荷が残っていた場合であっても、電荷の放出によって、強誘電体接続ノード１３４の電位が電源ＶDDを越えてしまうことはない。すなわち、このような事態によって装置が破損することを防止することができる。
図２１に戻って、その後、イネーブル信号ＥＮをオン状態にする。図２０に示すように、その後、クロック信号ＣＫＢが「Ｈ」レベルになる（図２０の信号（ｃ）を参照）。このとき、クロック信号ＣＫＡは、「Ｌ」レベルのままである。すなわち、図１７に示すトランスファゲート１４６はオフ状態のままで、トランスファゲート１４０のみがオン状態になる。
したがって、不揮発性記憶ゲート２１２のデータ保持回路１３３ｂは、入力側のデータ伝搬路１３０ａと切り離されたままで、そのループが閉じた状態となる。すなわち、外部からの影響を排除しつつ、インバータ回路１３６および１３８がループ状に接続された状態となる。このため、強誘電体接続ノード１３４の電位は、データ入力信号Ｄの影響を受けることなく、放出された電荷を正確に反映した論理レベル（「Ｈ」または「Ｌ」レベル）に到達する。
本実施の形態によれば、記憶ゲートに不揮発性機能を有するデバイスを組込み、電源遮断後もデータを保持可能な不揮発性記憶ゲートおよびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートを組込み、データ保持用電源の確保や、外部へのデータ退避なく、待機状態に入ると同時に電源を遮断できる不揮発性記憶ゲート組込み型論理回路およびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートに対して、揮発性記憶ゲートと同等の動作が可能な機構を持たせ、通常動作時は揮発性記憶ゲートとして動作させることで、既存の設計情報をそのまま流用可能な不揮発性記憶ゲート、および当該不揮発性記憶ゲートを組み込んだ不揮発性記憶ゲート組込み型論理回路を提供することができる。
また、本実施の形態によれば、論理回路のレイアウト設計を行うにあたって、論理ゲートと不揮発性記憶ゲートのセルピッチを同一にすることによって、論理回路内部に効率的に不揮発性記憶ゲートを配置する不揮発性記憶ゲート組込み型論理回路を提供することもできる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、電源遮断時、データ退避なく瞬時に電源を遮断できるため、論理演算回路が待機状態に入った場合、瞬時に電源を遮断し、リーク電流を効率的に削減することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、タイミング設計、消費電力設計などの再設計を行わずに、既存回路情報をそのまま流用することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、既存回路を容易に不揮発化することができ、例えば、待機時に（データを消さず）電源を遮断し、電源投入後、即時動作再開が可能な４進カウンタ、不揮発性ＣＰＵ等を実現することができる。
[第３の実施の形態]
本実施の形態は、図１に示す不揮発性ＣＰＵ１において、不揮発性記憶ゲート１２の代わりに、以下で説明する不揮発性記憶ゲート４１２を適用したものである。以下で説明する点を除けば、その他は第１の実施の形態と同じであるので説明は省略する。
（不揮発性記憶ゲート４１２の構成例）
本実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲート４１２は、図２２に示すように、不揮発性記憶部４１８と、データ入力信号Ｄ、クロック信号ＣＫを受信し、データ出力信号Ｑを出力する揮発性記憶部４２４とを備える。
不揮発性記憶ゲート４１２においては、上述の実施の形態で説明したデータインタフェース制御部は、回路素子としては示されていないが、不揮発性記憶部４１８に入力されるセルプレート電位ＣＰが上述の実施形態における不揮発性記憶制御信号ＮＶＣＴＬに相当する。
本実施の形態に係る不揮発性記憶ゲート組込み型論理回路は、順序回路の記憶ノードに対応して不揮発性記憶部４１８を設けることにより、周辺回路を設ける必要をなくし、小規模な回路によりレジューム機能を提供することができる。
不揮発性記憶ゲート４１２は、図２２に示すように、例えば、Ｄフリップフロップ回路等のデータを保持する順序回路と組合せ回路とを含む処理回路を備えたＡＳＩＣ（特定用途向けＩＣ）として具体化される。
ＡＳＩＣに含まれるＤフリップフロップ回路は、例えばクロックの立ち上りエッジでデータを取り込み保持する回路である。図２２に示すように、Ｄフリップフロップ回路は、２個のインバータ１６２及びインバータ１６３からなるデータ保持回路を有するマスター側のハーフラッチ回路と、インバータ１６５及びインバータ１６６からなるデータ保持回路を有するスレーブ側のハーフラッチ回路とを備える。
不揮発性記憶ゲート４１２は、特に、Ｄフリップフロップ回路の記憶ノードＮ１，Ｎ２にそれぞれ強誘電体キャパシタ１６９，１６８が接続され、記憶ノードＮ１，Ｎ２のデータが電源遮断前に予め強誘電体キャパシタ１６９，１６８に待避されてから電源が遮断され、電源の再投入時に強誘電体キャパシタ１６９，１６８に待避させられたデータが記憶ノードＮ１，Ｎ２に復帰させられる。
（論理回路タイミングチャート）
図２３は、不揮発性記憶ゲート４１２の電源遮断前の動作及び電源再投入時の動作を説明するための論理回路タイミングチャートを示す。
以下，図２２及び図２３を参照して、不揮発性記憶ゲート４１２の動作について説明する。
（ａ）まず、タイミングｔ０〜ｔ１の通常動作期間Ｔ１においては、通常動作状態にある。通常動作中、不揮発性記憶ゲート４１２には、図示しないクロック信号ＣＫが供給されており、データ入力信号Ｄに対応したデータが上記クロック信号の立ち上りエッジ毎に記憶ノードＮ１，Ｎ２にそれぞれ保持される。
（ｂ）電源ＶDDを遮断しようとする場合、次に、タイミングｔ１において、クロック信号ＣＫが停止させられる。この時、記憶ノードＮ１は「Ｈ」レベルにあり、記憶ノードＮ２は「Ｌ」レベルにあるものとする。
（ｃ）次に、タイミングｔ１〜ｔ２のデータ書込み期間Ｔ２においては、揮発性記憶部２４から不揮発性記憶部１８へのデータ書込みが実行される。図２３に示すように、タイミングｔ１からタイミングｔ２までのデータ書込み期間Ｔ２においては、セルプレートＣＰの電位が「Ｈ」レベルに設定される。このとき、記憶ノードＮ２は、「Ｌ」レベルにあるから、強誘電体キャパシタ１６８に負極性の電圧が加えられ、強誘電体キャパシタ１６８にデータ「Ｌ」が書き込まれる。
（ｄ）次に、タイミングｔ２〜ｔ３の電源遮断待ち期間Ｔ３においては、電源遮断待ち状態にある。セルプレートＣＰの電位が「Ｌ」レベルに設定される。このとき、記憶ノードＮ１は「Ｈ」レベルにあるから、強誘電体キャパシタ１６９には正極性の電圧が加えられる。即ち、強誘電体キャパシタ１６９にデータ「Ｈ」が書き込まれる。
（ｅ）次に，タイミングｔ３において電源ＶＤＤが遮断されると、記憶ノードＮ１及びＮ２はともに「Ｌ」レベルになってデータは失われるが、強誘電体キャパシタ１６８にデータ「Ｌ」が保持され、強誘電体キャパシタ１６９にデータ「Ｈ」が保持される。このようにして、Ｄフリップフロップ回路を含む不揮発性記憶ゲート４１２では、電源遮断前に記憶ノードＮ１，Ｎ２に保持されていたデータを強誘電体キャパシタ１６９，１６８にそれぞれ待避させた後、電源が遮断される。
（ｄ）次に、タイミングｔ３〜ｔ４の電源遮断期間Ｔ４においては、電源遮断状態にある。
（ｅ）次に、タイミングｔ４〜ｔ５の電源復帰待ち期間Ｔ５においては、電源復帰待ち状態にある。電源を再投入する場合には、まずセルプレートＣＰがタイミングｔ４から「Ｈ」レベルに設定される。このとき、強誘電体キャパシタ１６８、強誘電体キャパシタ１６９には、それぞれの分極電荷の変化量に応じた電位が、記憶ノードＮ２，Ｎ１に生じる。この場合には、強誘電体キャパシタ１６９が接続された記憶ノードＮ１の方が、記憶ノードＮ２の電位よりも大きくなる。
（ｆ）次に、タイミングｔ５において、電源ＶDDが再投入されると、パススイッチ１６０，１６４、およびインバータ１６２，１６３からなるＤフリップフロップ回路は、ラッチ型センスアンプとして動作し、記憶ノードＮ１の電位は「Ｈ」レベル，記憶ノードＮ２の電位は「Ｌ」レベルに確定される。尚、ラッチ型センスアンプの動作については、ＤＲＡＭ等で使用されるものと同じである。
（ｆ）次に、タイミングｔ５〜ｔ６のデータ読出し期間Ｔ６においては、不揮発性記憶部１８から揮発性記憶部２４へのデータ読出しが実行される。
（ｇ）次に、タイミングｔ６において、セルプレートＣＰがローレベルに設定されると共に、クロック信号ＣＫの供給が再開される。このようにして、不揮発性記憶ゲート４１２では、強誘電体キャパシタ１６８，１６９に待避させられたデータが、記憶ノードＮ２，Ｎ１にそれぞれ復帰させられる。
このようにして，不揮発性記憶ゲート４１２では、記憶ノードＮ２，Ｎ１のデータが電源遮断前に，記憶ノードＮ２，Ｎ１にそれぞれ接続された強誘電体キャパシタ１６８，１６９に待避させられ、電源遮断後に復帰させられるため、レジューム機能を実現するために周辺回路を備えた不揮発性メモリを用いる必要がなくなる。
このため，回路構成をより簡素なものとすることができ、不揮発性メモリにアクセスするための専用回路やソフトウェアも必要ない。
更に、不揮発性メモリへのアクセスが不要になった分だけ読出し及び書込みの時間を短縮することができる。
本実施の形態によれば、記憶ゲートに不揮発性機能を有するデバイスを組込み、電源遮断後もデータを保持可能な不揮発性記憶ゲートおよびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートを組込み、データ保持用電源の確保や、外部へのデータ退避なく、待機状態に入ると同時に電源を遮断できる不揮発性記憶ゲート組込み型論理回路およびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートに対して、揮発性記憶ゲートと同等の動作が可能な機構を持たせ、通常動作時は揮発性記憶ゲートとして動作させることで、既存の設計情報をそのまま流用可能な不揮発性記憶ゲート、および当該不揮発性記憶ゲートを組み込んだ不揮発性記憶ゲート組込み型論理回路を提供することができる。
また、本実施の形態によれば、論理回路のレイアウト設計を行うにあたって、論理ゲートと不揮発性記憶ゲートのセルピッチを同一にすることによって、論理回路内部に効率的に不揮発性記憶ゲートを配置する不揮発性記憶ゲート組込み型論理回路を提供することもできる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、電源遮断時、データ退避なく瞬時に電源を遮断できるため、論理演算回路が待機状態に入った場合、瞬時に電源を遮断し、リーク電流を効率的に削減することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、タイミング設計、消費電力設計などの再設計を行わずに、既存回路情報をそのまま流用することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、既存回路を容易に不揮発化することができ、例えば、待機時に（データを消さず）電源を遮断し、電源投入後、即時動作再開が可能な４進カウンタ、不揮発性ＣＰＵ等を実現することができる。
[第４の実施の形態]
（不揮発性ＣＰＵ）
本発明の第４の実施の形態に係る不揮発性記憶ゲート組込み型論理回路である不揮発性ＣＰＵ１０１は、図２４に示すように、命令処理部２０２と、命令処理部２０２に接続され、命令処理部２０２から演算制御信号ＡＣＳを受信する演算処理部２１０と、演算処理部２１０に接続され、演算処理部２１０から演算出力信号ｚを受信する演算結果記憶部２０４と、演算結果記憶部２０４および命令処理部２０２に接続され、出力信号ａを演算処理部２１０に供給するスイッチブロック２０６と、スイッチブロック２０６および命令処理部２０２に接続され、命令処理部２０２からスイッチ制御信号ＳＣＳを受信し、出力信号ｂを演算処理部２１０に供給するスイッチブロック２０８とを備える。
さらに、不揮発性ＣＰＵ１０１は、動作制御を行う動作制御部２２０を有する。動作制御部２２０は、命令処理部２０２、演算結果記憶部２０４、スイッチブロック２０６・２０８、演算処理部２１０への電源供給を制御するとともに、各部とバス接続されデータのやり取りを行う。動作制御部２２０は、後述する不揮発性記憶ゲート６１２に不揮発性記憶制御信号ＮＶＣＴＬを出力する。
プログラム／データ入出力線３１２を介して、命令処理部２０２には、プログラム／データ入力端子３１２ａが接続され、スイッチブロック２０８には、プログラム／データ出力端子３１２ｂが接続される。
また、図２４に示すように、不揮発性ＣＰＵ１０１には、制御信号入出力線３１４を介して、制御信号入力端子３１４ｂおよび制御信号出力端子３１４ａが接続される。
また、図２４に示すように、不揮発性ＣＰＵ１０１には、クロック制御端子２９２を介して、クロック信号ＣＬＫおよびリセット信号ＲＥＳＥＴ＃が供給され、不揮発動作用制御線２００に接続される不揮発動作制御端子２９４を介して、レジスタ指定アドレス信号ＡＤＤＲ、電源遮断通知信号ＯＦＦ、後述する不揮発性記憶部６１８への書込み制御信号ＷＥ、不揮発性記憶部６１８からの読出し制御信号ＲＤが供給される。
また、命令処理部２０２は、図示しない不揮発性記憶ゲート６１２を有する論理回路ブロックを備え、演算結果記憶部２０４は、不揮発性記憶ゲート６１２を有する論理回路ブロックを備え、演算処理部２１０は、不揮発性記憶ゲート６１２を有する論理回路ブロックを備える。
後述する不揮発性記憶ゲート６１２では、パワーオンリセット部１２４、カウンタ１０５、デコーダ１１３、不揮発性記憶部６１８が必要となるが、不揮発性ＣＰＵ１０１の命令処理部２０２、演算処理部２１０、演算結果記憶部２０４内における不揮発性記憶ゲート６１２の占有面積は、数％に過ぎないため、不揮発性ＣＰＵ１０１全体に与える面積増加の影響は殆どない。
（不揮発性記憶ゲート６１２の構成例）
本実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲート６１２は、図２５に示すように、不揮発性記憶部（ＮＶＳＥ）６１８と、データ入力端子からデータ入力信号ＤＡＴＡ、クロック入力端子から（レジスタ内容保存部１２６を介して）クロック信号ＣＬＫを受信し、データ出力端子からデータ出力信号Ｑを出力する揮発性記憶部(ＶＳＥ)６２４とを備える。
さらに、不揮発記憶ゲート６１２は、不揮発性記憶部６１８ へのデータ書込みおよび不揮発性記憶部６１８からのデータ読出しのための不揮発性記憶制御信号ＮＶＣＴＬを受信するデータインタフェース制御部６２２を有する。揮発性記憶部６２４は、データインタフェース制御部６２２に隣接して配置される。データインタフェース制御部６２２は不揮発性記憶部６１８に隣接して配置される。データインタフェース制御部６２２のブロック構成部より揮発性記憶部６２４および不揮発性記憶部６１８を除いた部分がデータインタフェース制御部６２２に相当している。
不揮発性記憶ゲート６１２は、電源切断時のレジスタ内容を、ソフトウェア等の外部サポート無しに電源投入時に復帰できるようにし、非動作時には電源を切る事によって消費電力を低減することができる。
不揮発性記憶ゲート６１２は、レジスタ部と表記された揮発性記憶部６２４、アドレスデコーダ１１１を含む従来回路部１２８と、カウンタ１０５、デコーダ１１３及び不揮発型記憶素子と表記された不揮発性記憶部６１８からなるレジスタ内容保存部１２６と、カウンタ１０５を初期化するパワーオンリセット部１２４を備えている。
電源ＶCCを投入すると、レジスタ内容保存部１２６に記憶されていた内容を揮発性記憶部６２４へ送る。通常動作中は揮発性記憶部６２４の内容はレジスタ内容保存部１２６には記憶されず、外部からオフ信号を与えた時点で記憶される。オフ信号を与えた後、電源を切断する。電源を再投入すると、オフ信号を与えた時点で記憶されたレジスタ内容保存部１２６の内容が揮発性記憶部６２４に送られ、電源を切った時点での状態に復帰する。
従来回路部１２８には、アドレスバス１２５の信号から揮発性記憶部２４のＩ／Ｏアドレスをデコードするアドレスデコーダ１１１と、データバス１２０を通じて伝達される内容を記憶するフリップフロップからなる揮発性記憶部６２４が含まれている。
レジスタ内容保存部１２６は電源供給を停止したときのレジスタの状態を保存する不揮発性記憶部６１８と、クロック信号ＣＬＫのクロックパルスを計測するカウンタ１０５と、カウンタ１０５の出力から特定のカウント数をデコードし、アクティブＬレベルである出力信号を持つデコーダ１１３とを有している。カウンタ１０５のリセット端子（／ＲＥＳＥＴ）には、パワーオンリセット部１２４からの信号線が接続されている。
（不揮発性記憶ゲート６１２の動作）
まず、電源ＶCCを投入すると、パワーオンリセット部１２４からのパワーオンリセット出力信号ＰＯＲにより、カウンタ１０５は初期状態（カウント０）になる。ＤＥ端子にはデコーダ１１３からの出力「Ｈ」レベルが入力されているため、カウンタ１０５に入力されるクロック信号ＣＬＫはそのまま０からカウントされることになる。カウンタ１０５の出力はデコーダ１１３に入力され、特定のカウントに至るまでその出力は「Ｈ」レベルのままであり、それは不揮発性記憶部６１８のＯＥ信号となって伝達する。
不揮発性記憶部６１８は保持しておいた内容をＶＲＤＴ端子から読みだし用内部データバス１１６を介して揮発性記憶部６２４へ送る。このとき、デコーダ１１３からの信号が「Ｈ」レベル、オフ端子には信号が来ていないので「Ｌ」レベルであるから、ＯＲゲート１１５の出力は「Ｈ」レベルである。トライステートバッファ１１９はこれを受けてハイインピーダンスの状態にあるため、データバス１２０は内部データバス１１６から切り離されており、データの競合は起こらない。デコーダ１１３からの出力はＯＲゲート１１８を通じて揮発性記憶部６２４のクロックにも伝わり、内部データバス１１６上の不揮発性記憶部６１８からのデータが揮発性記憶部６２４に記憶される。
上記動作が終了し、以前保持された揮発性記憶部６２４の内容が復帰する迄のクロック数がデコーダ１１３の持つ特定のカウントであり、このカウントに達した時点でデコーダ１１３の出力は「Ｌ」レベルになる。カウンタ１０５のＤＥ端子はこれを受け、以後クロック信号ＣＬＫはカウントされず、カウンタ１０５の動作は影響しなくなる。よってデコーダ１１３の出力はこれ以降、常に「Ｌ」レベルのままとなる。ＯＥ端子もまた「Ｌ」レベルが伝わるから、不揮発性記憶部６１８からはデータが出力されなくなる。これと「Ｌ」レベルのオフ信号によって、ＯＲゲート１１５の出力は「Ｌ」レベルとなり、トライステートバッファ１１９はゲートが開いた状態となって通常動作になる。
通常動作しているときは、アドレスバス１２５から入力されたレジスタ指定アドレス信号ＡＤＤＲが揮発性記憶部６２４のＩ／Ｏアドレスであり、かつＩ／Ｏアクセスを表わす不揮発性記憶部６１８への書込み制御信号ＷＥが同時に入力されているならば、アドレスデコーダ１１１からの出力と不揮発性記憶部６１８への書込み制御信号ＷＥによりＡＮＤゲート１２７が開き、ＯＲゲート１１８を介して揮発性記憶部６２４にクロックがはいる。
このときデータバス１２０に現れているデータ入力信号ＤＡＴＡはトライステートバッファ１１９を介し、揮発性記憶部６２４へ書き込まれる。揮発性記憶部６２４の内容を読み出すときは不揮発性記憶部６１８からの読出し制御信号ＲＤを入力する。これによりトライステートバッファ１２１のゲートが開き、バッファ１２３を介して揮発性記憶部６２４の内容がデータバス１２０上に現れる。アドレスデコーダ１１１からの出力と不揮発性記憶部６１８からの読出し制御信号ＲＤは、ＡＮＤゲート１２２を介して、トライステートバッファ１２１のゲートに供給される。揮発性記憶部６２４には、リセット信号ＲＥＳＥＴ＃が供給される。
電源を切るときは、まず電源遮断通知信号ＯＦＦに「Ｈ」レベルを与える。電源遮断通知信号ＯＦＦは不揮発性記憶部６１８のＶＥ端子につながっており、これにより揮発性記憶部６２４の出力端子からＲＤＤＴ端子へつながる書込み用内部データバス１１７を通じて揮発性記憶部６２４の内容が記憶される。このとき、ＯＲゲート１１５の出力は、電源遮断通知信号ＯＦＦが「Ｈ」レベル、デコーダ１１３からの出力は「Ｌ」レベルのままであるから「Ｈ」レベルへと変化する。よってトライステートバッファ１１９はゲートが閉じた状態になり、データバス１２０は読出し用内部データバス１１６から切り離されるので、不揮発性記憶部６１８が揮発性記憶部６２４の内容を記憶する間に揮発性記憶部６２４の内容が書き換えられることは無い。この動作に必要十分な期間の後、電源遮断通知信号ＯＦＦを「Ｌ」レベルに戻す。そののち、投入されている電源ＶCCを切る。
以上のように説明した不揮発性記憶ゲート６１２を、概略のブロック図で表すと図２６のようになる。不揮発性記憶ゲート６１２は、不揮発性記憶部６１８、揮発性記憶部６２４、切り換え部６２３、パワーオンリセット部１２４及び論理回路部６２８を備えている、と表現できる。なお、図２６では、簡単のため外部との信号線は省略した。この場合、パワーオンリセット部１２４からのパワーオンリセット出力信号ＰＯＲに応じて、不揮発性記憶部６１８から揮発性記憶部６２４への書込みを行わせるカウンタ１０５・デコーダ１１３・ＯＲゲート１１５が切り換え部６２３に相当する。従来回路部１２８のうち揮発性記憶部６２４を除いたものが論理回路部６２８に相当する。
（論理回路タイミングチャート）
図２７は電源ＶCC投入時および切断時のタイムチャートである。電源切断時に外部から入力する電源遮断通知信号ＯＦＦ以外は制御信号類は必要無い。図２７においては、論理回路電源ＶCC、パワーオンリセット出力信号ＰＯＲ、デコーダ１１３の動作タイミング信号、電源遮断通知信号ＯＦＦ、ＯＲゲート１１５の動作タイミング信号、トライステートバッファ１１９の動作タイミング信号のタイミングチャートがそれぞれ示されている。
（ａ）まず、期間Ｔ１は、通常動作状態にある。
（ｂ）次に、期間Ｔ２においては、揮発性記憶部６２４から不揮発性記憶部６１８へのデータ書込みが実行される。
（ｃ）次に、期間Ｔ３においては、電源遮断待ち状態にある。
（ｄ）次に、期間Ｔ４においては、電源遮断状態にある。
（ｅ）次に、期間Ｔ５においては、電源復帰待ち状態にある。
（ｆ）次に、期間Ｔ６においては、不揮発性記憶部１８から揮発性記憶部２４へのデータ読出しが実行される。
（４進カウンタ）
図２５に示した不揮発性記憶ゲート６１２を適用した４進カウンタの構成例は、図２８に示すように、４進カウンタは、不揮発性記憶ゲート６１２1,６１２2,６１２3,６１２4と、ＡＮＤゲート８４1,８４2,８４3と、排他的ＯＲゲート９０1,９０2,９０3,９０4とを備える。不揮発性記憶ゲート６１２1,６１２2,６１２3,６１２4には、通常動作用制御線２９８と、不揮発動作用制御線２００が接続される。
通常動作用制御線２９８には、通常動作制御端子２８８を介してリセット信号ＲＥＳＥＴ＃が供給され、クロック制御端子２９２を介してクロック信号ＣＬＫが供給される。
不揮発動作用制御線２００には、不揮発動作制御端子２９４を介して、レジスタ指定アドレス信号ＡＤＤＲ、電源遮断通知信号ＯＦＦ、不揮発性記憶部６１８への書込み制御信号ＷＥ、不揮発性記憶部６１８からの読出し制御信号ＲＤが供給される。
ＡＮＤゲート８４1の入力端および排他的ＯＲゲート９０1の入力端には、４進カウンタデータ入力端子２８６を介して、データ入力信号Ｄinが供給される。
ＡＮＤゲート８４1の出力端は、ＡＮＤゲート８４2の入力端および排他的ＯＲゲート９０2の入力端に接続される。
ＡＮＤゲート８４2の出力端は、ＡＮＤゲート８４3の入力端および排他的ＯＲゲート９０3の入力端に接続される。
ＡＮＤゲート８４3の出力端は、排他的ＯＲゲート９０4の入力端に接続される。
不揮発性記憶ゲート６１２1,６１２2,６１２3,６１２4のデータ出力端子（Ｑ）は、それぞれＡＮＤゲート８４1,８４2,８４3の入力端と、排他的ＯＲゲート９０1,９０2,９０3,９０4の入力端に接続される。
排他的ＯＲゲート９０1,９０2,９０3,９０4の出力端は、それぞれ不揮発性記憶ゲート６１２1,６１２2,６１２3,６１２4のデータ入力端子（Ｄ）に接続され、同時に４進カウンタデータ出力端子２９６1,２９６2,２９６3,２９６4に接続される。
４進カウンタデータ出力端子２９６1,２９６2,２９６3,２９６4において、それぞれ４進カウンタデータ出力信号Ｄout[０],Ｄout[１],Ｄout[２],Ｄout[３]が出力される。
本実施の形態によれば、記憶ゲートに不揮発性機能を有するデバイスを組込み、電源遮断後もデータを保持可能な不揮発性記憶ゲートおよびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートを組込み、データ保持用電源の確保や、外部へのデータ退避なく、待機状態に入ると同時に電源を遮断できる不揮発性記憶ゲート組込み型論理回路およびその動作方法を提供することができる。
また、本実施の形態によれば、不揮発性記憶ゲートに対して、揮発性記憶ゲートと同等の動作が可能な機構を持たせ、通常動作時は揮発性記憶ゲートとして動作させることで、既存の設計情報をそのまま流用可能な不揮発性記憶ゲート、および当該不揮発性記憶ゲートを組み込んだ不揮発性記憶ゲート組込み型論理回路を提供することができる。
また、本実施の形態によれば、論理回路のレイアウト設計を行うにあたって、論理ゲートと不揮発性記憶ゲートのセルピッチを同一にすることによって、論理回路内部に効率的に不揮発性記憶ゲートを配置する不揮発性記憶ゲート組込み型論理回路を提供することもできる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、電源遮断時、データ退避なく瞬時に電源を遮断できるため、論理演算回路が待機状態に入った場合、瞬時に電源を遮断し、リーク電流を効率的に削減することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、タイミング設計、消費電力設計などの再設計を行わずに、既存回路情報をそのまま流用することができる。
また、本実施の形態に係る不揮発性記憶ゲート組込み型論理回路によれば、既存回路を容易に不揮発化することができ、例えば、待機時に（データを消さず）電源を遮断し、電源投入後、即時動作再開が可能な４進カウンタ、不揮発性ＣＰＵ等を実現することができる。
[その他の実施の形態]
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。各実施形態の詳細な構成を可能な範囲で任意に組み合わせた構成も、本発明の範囲に含まれる。
不揮発性記憶ゲート１２、２１２、４１２、６１２を適用した不揮発性ＣＰＵ１の場合、プロセッサを構成するフリップフロップの素子レベルに、ＦｅＲＡＭと同様の不揮発性記憶素子が組み込まれている。つまり、この不揮発性記憶素子が記憶内容を保持する。よって、この不揮発性ＣＰＵ１はＬＳＩの根元から電源を一気に切ることができる。つまり、リーク電流などというものをまったく考えずに停止時電力をゼロにすることができる。この点は、プロセッサに限らず、ロジック系ＬＳＩすべてに適用可能である。すなわち、より広い範囲のロジックＬＳＩ全般に適用可能な回路技術を提供することができる。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る不揮発性ゲート組込み型論理回路は、特に不揮発性記憶素子を使用する不揮発性記憶ゲートを備えるため、論理演算回路、論理演算装置、ＣＰＵ、ＭＰＵ、ＤＳＰなどのプロセッサ、およびゲーム機、モバイル機器など幅広い分野に適用可能であり、特にバッテリー駆動機器においては駆動時間の延長、電池寿命の延長、電池消耗時のデータ保護などの点で有利となる。
本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路を構成する不揮発性記憶ゲートの構成例１を適用した不揮発性ＣＰＵの模式的ブロック構成図。 （ａ）本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路の全体の模式的構成図、（ｂ）本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路の模式的構成であって、論理演算部と不揮発性記憶ゲートからなる構成図、（ｃ）本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路を構成する不揮発性記憶ゲートの模式的ブロック構成図。 本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路を構成する不揮発性記憶ゲートの論理回路動作波形例。 本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲートの構成例１の回路構成図。 本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路の模式的なレイアウトパターン構成例。 本発明の第１の実施の形態に係る不揮発性記憶ゲート組込み型論理回路の具体的なレイアウトパターン構成例。 上記不揮発性記憶ゲートの構成例１の論理回路タイミングチャート図。 強誘電体キャパシタの特性を説明するための図。 強誘電体キャパシタ間の容量結合を用いたデータ読出し方式を説明するための図。 上記不揮発性記憶ゲートの構成例１を適用した４進カウンタの模式的回路構成図。 上記不揮発性記憶ゲートの構成例１を適用した図１０に示す４進カウンタの制御線の構成であって、ランダム／ライン型構成例の模式的ブロック構成図。 他の不揮発性記憶ゲート組込み型論理回路の制御線の構成であって、ツリー型構成例の模式的ブロック構成図。 さらに他の不揮発性記憶ゲート組込み型論理回路の制御線の構成であって、混載型構成例の模式的ブロック構成図。 不揮発性記憶ゲートの構成例１を適用した８進カウンタの模式的回路構成図。 上記８進カウンタ中に含まれる４進カウンタの模式的回路構成図。 不揮発性記憶ゲートの構成例１を適用した８進カウンタのタイミングチャート図。 本発明の第２の実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲートの構成例２の回路構成図。 上記不揮発性記憶ゲートの構成例２を適用した４進カウンタの模式的回路構成図。 上記不揮発性記憶ゲートの構成例２を動作させる内部クロック生成回路の構成例を示す図。 上記内部クロック生成回路の論理回路タイミングチャート図。 上記不揮発性記憶ゲートの構成例２の論理回路タイミングチャート図。 本発明の第３の実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲートの構成例３の回路構成図。 上記不揮発性記憶ゲートの構成例３の論理回路タイミングチャート図。 本発明の第４の実施の形態に係る不揮発性ＣＰＵの模式的ブロック構成図。 本発明の第４の実施の形態に係る不揮発性記憶ゲート組込み型論理回路において適用可能な不揮発性記憶ゲートの構成例４の回路構成図。 上記不揮発性記憶ゲート組込み型論理回路を構成する不揮発性記憶ゲートの模式的ブロック構成図。 上記不揮発性記憶ゲートの構成例４の論理回路タイミングチャート図。 上記不揮発性記憶ゲートの構成例４を適用した４進カウンタの模式的回路構成図。
符号の説明
１，１０１…不揮発性ＣＰＵ
４,６,８…論理回路ブロック
７，１１1，１１2,２７，６７…論理回路ブロック（４進カウンタ）
９…論理回路（８進カウンタ）
１０…不揮発性記憶ゲート組込み型論理回路
１２,１２1〜１２12，２１２，２１２1〜２１２12，４１２,６１２，６１２1〜６１２12…不揮発性記憶ゲート（ＮＶＳＧ）
１３1，１３2…絶縁ゲート
１４…論理演算部
１５…フリップフロップ（ＦＦ）
１６、３０…論理ゲート
１８，２１８，４１８,６１８…不揮発性記憶部（ＮＶＳＥ）
２０…電源制御部
２２…データインタフェース（Ｉ／Ｆ）制御部
２４，２２４，４２４,６２４…揮発性記憶部（ＶＳＥ）
２６…電源ライン（ＶDD線，ＶＶＤＤ１）
２８…接地ライン（ＧＮＤ線，ＶＧＮＤ１）
３２…グローバル電源ライン（ＶDD）
３４…グローバル接地ライン（ＧＮＤ）
３６,１２３…バッファ
３８…ＮＯＲゲート
４０…ＮＡＮＤゲート
４２,５１ａ,５１ｂ,５２ａ,５２ｂ，１６８,１６９…強誘電体キャパシタ
４６,５８,６０,６４,７０,７２,７４,７６,８０,１６２,１６３,１６５,１６６…インバータ
５４,５６…マルチプレクサ
６２,６６,６８,７８,８２,１６０,１６４,１６７…パススイッチ
８４1〜８４4,１２２,１２７…ＡＮＤゲート
８６,２８６…４進カウンタデータ入力端子
８８，２８８…通常動作制御端子
９０1〜９０4…排他的ＯＲゲート（エクスクルーシブＯＲゲート）
９２，１９２，２９２…クロック制御端子
９４，１９４，２９４…不揮発動作制御端子
９６1〜９６4,２９６1〜２９６4…４進カウンタデータ出力端子
９８,２９８…通常動作用制御線
１００，２００…不揮発動作用制御線
１０２,２０２…命令処理部
１０４,２０４…演算結果記憶部
１０５…カウンタ
１０６,１０８,２０６,２０８…スイッチブロック
１１０,２１０…演算処理部
１１１…アドレスデコーダ
１１２，３１２…プログラム／データ入出力線
１１３…デコーダ
１１４，３１４…制御信号入出力線
１１５,１１８…ＯＲゲート
１１６…読出し用内部データバス
１１７…書込み用内部データバス
１１９,１２１…トライステートバッファ
１２０…データバス
１２４…パワーオンリセット部（電源監視部）
１２５…アドレスバス
１２６…レジスタ内容保存部
１２８…従来回路部
１２９,１３６,１３８…インバータ回路
１３０ａ…入力側のデータ伝搬路
１３０ｂ…出力側のデータ伝搬路
１３１ａ…一端
１３１ｂ…他端
１３２,１３５,１４１,１４２…ＭＯＳトランジスタ
１３３ａ,１３３ｂ…データ保持回路
１３４…強誘電体接続ノード
１３７…入力ノード
１３９…出力ノード
１４０,１４６…トランスファゲート
１４３,１４４,１４５,１４７…ゲート端子
１４８…内部クロック生成回路
１４９…イネーブル信号入力端子
１５０…基本クロック入力端子
１５１…第３クロック出力端子
１５２…第１クロック出力端子
１５３…第２クロック出力端子
１５４…クロック生成部
２２０…動作制御部
６２２…切り換え部
６２８…論理回路部
Ｄ…データ入力信号
Ｑ…データ出力信号
ＣＬＫ,ＣＫＡ,／ＣＫＡ,ＣＫＢ,／ＣＫＢ,ＣＫＣ,／ＣＫＣ…クロック信号
Ｅ１…強誘電体素子書込み信号
Ｅ２…通常動作信号
ＦＲＳＴ…強誘電体素子両端短絡信号
ＰＬ,ＰＬ１,ＰＬ２…強誘電体素子駆動用信号
ＣＰ…セルプレート
ＶCC,ＶDD…電源電圧
Ｎ１,Ｎ２…記憶ノード
ＮＶＣＴＬ…不揮発性記憶制御信号（外部制御信号）
ＳＬＰ１,ＳＬＰ２…電力供給制御信号
ＳＬＰＢ１,ＳＬＰＢ２…反転電力供給制御信号
Ｓ１〜Ｓ４…トランジスタ

Claims (14)

  1. 論理ゲートを有する論理演算部と、
    既存の記憶ゲートと同じ揮発性動作が可能である不揮発性記憶部と、前記不揮発性記憶部に隣接して配置され、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための不揮発性記憶制御信号を受信するデータインタフェース制御部と、前記不揮発性記憶部に隣接して配置され、データ入力信号およびクロック信号を受信し、データ出力信号を出力する揮発性記憶部と、前記不揮発性記憶部に隣接して配置される電源監視部とを有する不揮発性記憶ゲートと
    を備え、
    前記データインタフェース制御部は、前記揮発性記憶部の信号線と前記不揮発性記憶部との間に設けられ、バッファとしても機能するデータ書込み用ドライバを備えることを特徴とする不揮発性記憶ゲート組込み型論理回路。
  2. 前記不揮発性記憶ゲートに前記不揮発性記憶制御信号を供給する電源制御部をさらに備えることを特徴とする請求項１に記載の不揮発性記憶ゲート組込み型論理回路。
  3. 前記論理ゲートは、記憶機能を持たない又はデータの記憶に用いられないインバータ、ＮＡＮＤ素子、ＮＯＲ素子を備え、前記揮発性記憶部は、ラッチ、レジスタ等の記憶ゲートを備えることを特徴とする請求項１または２に記載の不揮発性記憶ゲート組込み型論理回路。
  4. 前記不揮発性記憶部は、前記揮発性記憶部の前記ラッチ、レジスタ等の前記記憶ゲート部分にのみ適用されることを特徴とする請求項３に記載の不揮発性記憶ゲート組込み型論理回路。
  5. 前記データインタフェース制御部は、前記不揮発性記憶部へのデータ書込みおよび前記不揮発性記憶部からのデータ読出しのための前記不揮発性記憶制御信号を受信する外部端子を有することを特徴とする請求項１〜４のいずれか１項に記載の不揮発性記憶ゲート組込み型論理回路。
  6. 前記電源監視部は、電源遮断を検知し、前記不揮発性記憶部へデータ書込みを行う機能を有することを特徴とする請求項１に記載の不揮発性記憶ゲート組込み型論理回路。
  7. 前記不揮発性記憶部は、フローティングゲートＭＯＳトランジスタ、強誘電体素子、磁気抵抗効果素子、相変化素子のいずれかを有することを特徴とする請求項１〜６のいずれか１項に記載の不揮発性記憶ゲート組込み型論理回路。
  8. 前記論理回路のレイアウトパターンにおいて、前記論理ゲートと前記不揮発性記憶ゲートのセルピッチが等しいことを特徴とする請求項１〜７のいずれか１項に記載の不揮発性記憶ゲート組込み型論理回路。
  9. 前記不揮発性記憶ゲートに接続され、ツリー構造の制御信号線を備えることを特徴とする請求項１〜８のいずれか１項に記載の不揮発性記憶ゲート組込み型論理回路。
  10. 前記不揮発性記憶ゲートに接続され、ランダム／ライン型構造の制御信号線を備えることを特徴とする請求項１〜８のいずれか１項に記載の不揮発性記憶ゲート組込み型論理回路。
  11. 前記不揮発性記憶ゲートに接続され、混載型構造の制御信号線を備えることを特徴とする請求項１〜８のいずれか１項に記載の不揮発性記憶ゲート組込み型論理回路。
  12. 命令処理部と、
    前記命令処理部に接続され、前記命令処理部から演算制御信号を受信する演算処理部と、
    前記演算処理部に接続され、前記演算処理部から演算出力信号を受信する演算結果記憶部と、
    前記演算結果記憶部および前記命令処理部に接続され、第１出力信号を前記演算処理部に供給する第１スイッチブロックと、
    前記第１スイッチブロックおよび前記命令処理部に接続され、前記命令処理部からスイッチ制御信号を受信し、第２出力信号を前記演算処理部に供給する第２スイッチブロックと、
    前記演算結果記憶部、前記第１および第２スイッチブロック、前記演算処理部への電源供給を制御するとともに、各部とバス接続され、データのやり取りを行う電源制御部
    とをさらに備えることを特徴とする請求項１に記載の不揮発性記憶ゲート組込み型論理回路。
  13. 前記データインタフェース制御部は、データ書込み用ドライバの出力端と前記不揮発性記憶部との間に設けられるパススイッチを備え、前記不揮発性記憶部へのデータの書込み時にのみ、前記パススイッチをオンさせることを特徴とする請求項１に記載の不揮発性記憶ゲート組込み型論理回路。
  14. 前記データインタフェース制御部は、前記不揮発性記憶部からのデータ読出しの際に、前記揮発性記憶部内のループ状に接続された論理ゲートと前記不揮発性記憶部との間の導通／遮断を制御するマルチプレクサを備えることを特徴とする請求項１に記載の不揮発性記憶ゲート組込み型論理回路。
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