JP3642559B2 - 信号保持回路、半導体装置、ゲートアレイおよびｉｃカード - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は信号保持回路等に関し、特に、強誘電体を用いた信号保持回路等に関する。
【０００２】
【従来の技術】
クレジットカードや流通過程等で用いられる識別用タグとして、ＩＣカードが利用されている。ＩＣカードには、ロジックＬＳＩを搭載したものや、マイクロコンピュータを搭載したもの等があるが、このようなロジックＬＳＩやマイクロコンピュータ等に用いるシーケンス論理処理回路として、図２６に示すような回路が知られている。
【０００３】
図２６に示す論理処理回路２は、ＮＡＮＤ回路やＯＲ回路等により構成される組合せ論理ブロックＣＢと、当該組合せ論理ブロックＣＢの出力をラッチするラッチブロックＬＴとにより構成されている。
【０００４】
組合せ論理ブロックＣＢは、入力データＩＮに対して所定の論理演算等を施し、演算結果ＯＵＴを出力する。ラッチブロックＬＴは、クロックパルスＣpの立ち上がり時（または、立ち上がり時）における演算結果ＯＵＴをラッチする。出力Ｑには、ラッチした演算結果ＯＵＴが出力される。
【０００５】
このように、論理処理回路２を用いると、クロックパルスＣpの立ち上がり（または、立ち下がり）のタイミングで演算結果をラッチし、次のクロックパルスＣpが来るまでの間、ラッチした当該演算結果を出力することができる。このため、演算結果からノイズを除去して、安定した出力を得ることができる。
【０００６】
したがって、このような論理処理回路２を多数組合せて用いることで、信頼性の高いシーケンス論理処理などを行なうことができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来の論理処理回路２には、次のような問題点があった。従来の論理処理回路においては、処理中のデータを保持するために、回路に常に電圧を印加しておかなければならない。
【０００８】
したがって、シーケンス論理処理の途中において電源が遮断されてしまったような場合、電源が回復しても、遮断前の演算結果は残っておらず、当該シーケンス論理処理を電源遮断直前の状態に戻すには、改めてシーケンス論理処理の最初からやり直さなければならなかった。これでは、無駄が多く、また、処理の信頼性に欠ける。
【０００９】
また、非接触のＩＣカード等においては、電波を介して電力を供給しているため、電力の供給が不安定になる。ことに、リアルタイムで多量のデータ処理が要求されるような場合には、電力の供給が止まると処理が困難になる。
【００１０】
さらに、回路の消費電力を抑えるために、図２７のような省電力型のラッチブロックＬＴが提案されている。しきい値電圧の高いトランジスタを用いれば消費電力を抑えることができる点に着目したものである。
【００１１】
低しきい値回路部４は、消費電力は大きいが動作速度の速い低しきい値トランジスタを用いて構成したインバータ回路ＩＮＶ０およびＩＮＶ１を備えた回路である。高しきい値回路部６は、動作速度は遅いが消費電力の小さい高しきい値トランジスタを用いて構成したインバータ回路ＩＮＶ２およびＩＮＶ３を備えた回路である。
【００１２】
電源制御部８は、動作時には、低しきい値回路部４に給電し、スタンバイ時には、低しきい値回路部４への給電を停止する。このようにすれば、動作時には、演算結果ＯＵＴは、動作速度の速いインバータ回路ＩＮＶ０およびＩＮＶ１を介して出力され、スタンバイ時には、演算結果ＯＵＴは、消費電力の小さいインバータ回路ＩＮＶ２およびＩＮＶ３により保持されるので、好都合である。
【００１３】
しかしながら、図２７に示す省電力型のラッチブロックＬＴにおいても、スタンバイ時には消費電力が小さくなるとはいえ、電力を消費することにはかわりない。
【００１４】
この発明は、このような従来の論理処理回路の問題点を解消し、電源が遮断されても演算結果等を保持することができ、また、消費電力のより小さい信号保持回路等を提供することを目的とする。
【００１５】
【課題を解決するための手段、発明の作用および効果】
この発明の信号保持回路においては、信号を伝送する信号路と、当該信号路に結合され、動作時に信号路に現れた信号に対応した分極状態を動作停止後も保持するとともに、保持した分極状態に基づいて動作復帰時に信号路に信号を復元する強誘電体記憶部とを備えたことを特徴としている。
【００１６】
したがって、信号路に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００１７】
この結果、電源が回復したときに、保持されている当該データを用いて、当該信号保持回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、電源が遮断されても演算結果等を保持することができる。
【００１８】
この発明の信号保持回路においては、信号路の一部に、主信号路と帰還信号路とを有する環状信号路を設け、主信号路および帰還信号路のうち少なくとも一方に、強誘電体記憶部を結合したことを特徴としている。
【００１９】
したがって、帰還信号路を設けることにより、通常の動作や電源復帰時の動作を、より安定化させることができる。
【００２０】
この発明の信号保持回路においては、強誘電体記憶部として、強誘電体トランジスタを用いたことを特徴としている。
【００２１】
したがって、非破壊読み出しを容易に実現することができるため、容易に長寿命の信号保持回路を実現することができる。
【００２２】
この発明の信号保持回路においては、強誘電体トランジスタは、Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル形成領域、Ｃ）チャネル形成領域の上に配置された絶縁層、Ｄ）前記絶縁層の上に配置された第１の導電体層、Ｅ）前記第１の導電体層の上に形成された強誘電体層、Ｆ）強誘電体層の上に形成された第２の導電体層、を有することを特徴としている。
【００２３】
したがって、強誘電体トランジスタとして、上記構造のトランジスタを用いることで、通常のＭＯＳＦＥＴの製造工程に、強誘電体層および第２の導電体層を積み上げる工程を追加するだけで、容易に、信号保持回路を得ることが可能となる。
【００２４】
この発明の信号保持回路においては、主信号路および帰還信号路に、インバータ回路をそれぞれ挿入し、当該インバータ回路のうち少なくとも一方を、強誘電体トランジスタを用いた強誘電体記憶部としたことを特徴としている。
【００２５】
したがって、インバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、信号路に現れる信号を、当該強誘電体トランジスタに保持することができる。
【００２６】
この発明の信号保持回路においては、環状信号路より入力側において、信号路に、所定のゲート制御信号に基づいて継断動作を行なう入力側ゲートを設けたことを特徴としている。
【００２７】
したがって、組合せ論理回路からの演算結果にノイズが含まれているような場合であっても、ノイズを除去して、安定した出力を得ることができる。
【００２８】
この発明の信号保持回路においては、主信号路にインバータ回路を挿入し、当該インバータ回路の入力側と所定の基準電位とを、制御入力端子を備えたスイッチング回路を介して結合し、当該インバータ回路の出力側と当該制御入力端子とを、帰還信号路により結合するとともに、当該インバータ回路およびスイッチング回路のうち少なくとも一方を、強誘電体トランジスタを用いた強誘電体記憶部としたことを特徴としている。
【００２９】
したがって、信号路がバスラインであるような場合、バスライン上の信号を当該信号に対応した分極状態の形で強誘電体記憶部が保持している。すなわち、電源が遮断されてもバスライン上の信号等を保持することができる。
【００３０】
この発明の信号保持回路においては、強誘電体記憶部を、主信号路に設けないで、帰還信号路に設けるよう構成したことを特徴としている。
【００３１】
したがって、主信号路に強誘電体記憶部を設けないことで、非ラッチ時における信号の伝送速度を高速化することができる。
【００３２】
この発明の信号保持回路においては、主信号路を介して信号を伝送するときには帰還信号路を遮断し、帰還信号路を介して信号を帰還させるときには帰還信号路を接続する帰還ゲートを設けたことを特徴としている。
【００３３】
したがって、帰還信号路を遮断することで、非ラッチ時における消費電力を低減することができる。
【００３４】
この発明の信号保持回路においては、強誘電体記憶部として、強誘電体コンデンサを用いたことを特徴としている。
【００３５】
したがって、安定した動作の得やすい強誘電体コンデンサを用いることで、より信頼性の高い信号保持回路を実現することができる。
【００３６】
この発明の信号保持回路においては、所定のゲート制御信号に基づいて継断動作を行なう入力側ゲートと、当該ゲート制御信号に基づいて入力側ゲートと逆の継断動作を行なう出力側ゲートとを、信号路に直列に挿入し、強誘電体コンデンサの一端を、入力側ゲートと出力側ゲートとの間において信号路に結合するとともに、当該強誘電体コンデンサの他端に、ゲート制御信号に同期した電圧を印加するよう構成したことを特徴としている。
【００３７】
したがって、たとえば、出力側ゲートを介して、信号路とバスラインとを結合することで、バスラインに接続可能な信号保持回路を容易に実現することができる。
【００３８】
この発明の信号保持回路においては、信号路と強誘電体記憶部とを継断する記憶部ゲートを設けたことを特徴としている。
【００３９】
したがって、必要に応じて、信号路と強誘電体記憶部とを記憶部ゲートにより遮断することができる。このため、信号路により不用意に強誘電体記憶部の分極状態が変化してしまうことを防止することが可能となる。
【００４０】
この発明の信号保持回路においては、記憶部ゲートは、電源電圧の変動に対応して、信号路と強誘電体記憶部とを継断することを特徴としている。
【００４１】
したがって、電源電圧の低下など、電源電圧の変動に起因して不用意に強誘電体記憶部の分極状態が変化してしまうことを防止することが可能となる。
【００４２】
この発明の信号保持回路においては、当該信号保持回路に与える電力を、継断または調整する電源制御部を設けたことを特徴としている。
【００４３】
したがって、動作していないブロックを構成する信号保持回路に与える電力を、電源制御部により遮断したり、極めて小さくすることで、電力消費を抑えることができる。この場合、たとえば、信号保持回路に与える電力を遮断したとしても、強誘電体記憶部の分極状態は維持され、動作の再開にともなって電力供給を再開すると、当該分極状態に対応した信号を信号路に与えることができるので、好都合である。
【００４４】
この発明の信号保持回路においては、当該信号保持回路は、信号路を介して組合せ回路に接続されていることを特徴としている。
【００４５】
したがって、組合せ回路と不揮発性の信号保持回路とを備えた論理処理回路を用いることで、信頼性の高いシーケンス論理処理などを行なうことができる。
【００４６】
この発明の信号保持回路においては、組合せ回路は、省電力型の回路であることを特徴としている。
【００４７】
したがって、省電力型の組合せ回路、たとえば、電力調整の可能な組合せ回路や素子数の少ない組合せ回路等を用いることで、省電力化をいっそう進めることができる。
【００４８】
この発明の半導体装置は、信号保持回路および当該保持回路に接続された組合せ回路を用いたことを特徴としている。
【００４９】
したがって、電源が遮断されても演算結果等を保持することができる半導体装置や、省電力型の半導体装置を実現することができる。
【００５０】
この発明の半導体装置においては、さらに強誘電体メモリ回路を備えたことを特徴としている。
【００５１】
したがって、メモリを要する半導体装置において、当該メモリも、不揮発性とすることができる。このため、さらに省電力効果の高い半導体装置を実現することができる。
【００５２】
この発明の半導体装置においては、当該半導体装置が、マイクロコンピュータであることを特徴としている。
【００５３】
したがって、電源が遮断されても演算結果等を保持することができるマイクロコンピュータや、省電力型のマイクロコンピュータを実現することができる。
【００５４】
この発明の半導体装置においては、当該半導体装置が、ゲートアレイを用いて構成されたことを特徴としている。
【００５５】
したがって、電源が遮断されても演算結果等を保持することができる半導体装置や省電力型の半導体装置を、容易に実現することができる。また、ゲートアレイの接続を変更することで、別の機能を有するハードウェアに、容易に変更することができる。
【００５６】
この発明のゲートアレイは、トランジスタと、強誘電体により構成された素子とを備えたことを特徴としている。
【００５７】
したがって、トランジスタと、強誘電体により構成された素子とを自由に組合せることで、電源が遮断されても演算結果等を保持することができる半導体装置や、省電力型の半導体装置を、容易に実現することができる。
【００５８】
この発明のＩＣカードは、上述のいずれかの半導体装置を用いたことを特徴としている。
【００５９】
したがって、とくに電力供給が不安定で、かつ供給電力が小さい非接触型のＩＣカードにおいて、電源が遮断されても演算結果等を保持することができ、また、電力消費量を低減することができるので好都合である。
【００６０】
なお、請求項において「強誘電体記憶部」とは、強誘電体の履歴特性を用いて情報を記憶する部分をいい、強誘電体トランジスタや強誘電体コンデンサそのものの他、これらを組合せた回路をも含む概念である。実施形態では、図１に示すインバータ回路ＩＮＶ２が、これに該当する。
【００６１】
「強誘電体トランジスタ」とは、強誘電体を用いたトランジスタをいい、いわゆるＭＦＭＩＳ構造のトランジスタやＭＦＳ構造のトランジスタ（後述）を含む概念である。実施形態では、図４に示すトランジスタＮＴ、ＰＴが、これに該当する。
【００６２】
【発明の実施の形態】
図１は、この発明の一実施形態による半導体装置に用いられる論理処理回路５０を示す回路図である。論理処理回路５０は、組合せ回路である組合せ論理ブロックＣＢと、信号保持回路であるラッチブロックＬＴとを備えている。
【００６３】
組合せ論理ブロックＣＢは、ＮＡＮＤ回路やＯＲ回路等により構成されており、入力データＩＮ（たとえば、Ａ，Ｂ，Ｃ，Ｄの４入力）に対して所定の論理演算等を施し、演算結果ＯＵＴを出力する。
【００６４】
ラッチブロックＬＴは、演算結果ＯＵＴを伝送する信号路を構成するライン１０４を備えている。ライン１０４の一部は、主信号路を構成するライン１０６および帰還信号路を構成するライン１０８により構成されている。ライン１０６およびライン１０８により、環状信号路を構成している。
【００６５】
環状信号路より入力側において、ライン１０４に、ゲート制御信号であるクロックパルスＣpに基づいて継断動作を行なう入力側ゲートであるトランスミッションゲートＧＴ１が挿入されている。トランスミッションゲートＧＴ１は、クロックパルスＣpが”Ｈ”のときにＯＦＦになり、クロックパルスＣpが”Ｌ”のときにＯＮになるよう構成されている。
【００６６】
ライン１０８には、帰還ゲートであるトランスミッションゲートＧＴ２が挿入されている。トランスミッションゲートＧＴ２は、トランスミッションゲートＧＴ１と逆に、クロックパルスＣpが”Ｈ”のときにＯＮになり、クロックパルスＣpが”Ｌ”のときにＯＦＦになるよう構成されている。
【００６７】
このように、トランスミッションゲートＧＴ２を挿入して、ライン１０８を遮断することで、非ラッチ時における消費電力を低減することができる。
【００６８】
ライン１０６には、インバータ回路ＩＮＶ１が挿入されている。インバータ回路ＩＮＶ１は、ＣＭＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを直列に接続した構成を備えている。
【００６９】
このように、主信号路を構成するライン１０６に強誘電体トランジスタを設けないことで、非ラッチ時における信号の伝送速度を高速化することができる。
【００７０】
ライン１０８には、強誘電体記憶部であるインバータ回路ＩＮＶ２が挿入されている。インバータ回路ＩＮＶ２は、インバータ回路ＩＮＶ１と同様に、ＣＭＯＳインバータ回路であるが、図４に示すように、構成要素であるＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴが、ともに強誘電体トランジスタである点で、インバータ回路ＩＮＶ１と異なる。
【００７１】
トランジスタＮＴおよびトランジスタＰＴは、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００７２】
図３Ａに、トランジスタＮＴの構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル形成領域２６の上には、酸化シリコン（SiO2)による絶縁層２８が設けられている。絶縁層２８の上にはPoly-Si,IrO2,Irをこの順に積層した下部導電体層（第１の導電体層）３０が設けられている。
【００７３】
その上にはＰＺＴ等により構成された強誘電体層３２が設けられている。強誘電体層３２は、後述するように、トランジスタＮＴの継断状態に対応した分極状態を保持する。
【００７４】
さらにその上にはIrO2,Irをこの順に積層した上部導電体層（第２の導電体層）３４が設けられている。
【００７５】
なお、絶縁層２８としては上記の他に、窒化シリコン(SiN)等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【００７６】
図３ＡのトランジスタＮＴを記号で表すと、図３Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態となっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００７７】
コントロールゲート電極ＣＧ（インバータ回路ＩＮＶ２の入力側）は、図１に示すインバータ回路ＩＮＶ１の出力側に接続され、ドレイン電極Ｄ（インバータ回路ＩＮＶ２の出力側）は、トランスミッションゲートＧＴ２に接続され、ソース電極Ｓは接地されている。
【００７８】
トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。すなわち、トランジスタＰＴも、ＭＦＭＩＳ構造の強誘電体トランジスタである。
【００７９】
組合せ論理ブロックＣＢからの演算結果ＯＵＴは、トランスミッションゲートＧＴ１を介して入力され、インバータ回路ＩＮＶ１で反転された後、インバータ回路ＩＮＶ２で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路ＩＮＶ１に入力される。つまり、インバータ回路ＩＮＶ２を有する帰還回路を用いて、データ保持の安定化を図っている。なお、インバータ回路ＩＮＶ１の出力は、ラッチブロックＬＴの出力Ｑとなる。
【００８０】
図１のラッチブロックＬＴの動作は、図２７に示す従来のラッチブロックＬＴの動作と類似しているが、後述するように、電源が遮断されてもデータを保持している点で、従来のラッチブロックＬＴと異なる。なお、この実施形態においては、クロックパルスＣpの立ち上がりのタイミングで演算結果ＯＵＴをラッチするようにしている。
【００８１】
図２に示すタイミングチャートを用いて、ラッチブロックＬＴの動作を説明する。クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２、（ａ）参照）、トランスミッションゲートＧＴ１がＯＦＦ（断状態）になるとともに、トランスミッションゲートＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣpの立ち上がり時の演算結果ＯＵＴに対応するデータ（出力Ｑは、演算結果ＯＵＴを反転した値になっている）がラッチブロックＬＴにラッチされるとともに、出力Ｑとして出力される。クロックパルスＣpが”Ｈ”の間、ラッチした当該演算結果ＯＵＴに対応するデータが出力される。
【００８２】
つぎに、クロックパルスＣpが”Ｈ”から”Ｌ”になると（図２、（ｂ）参照）、トランスミッションゲートＧＴ１がＯＮ（継状態）になるとともに、トランスミッションゲートＧＴ２がＯＦＦ（断状態）になる。したがって、出力Ｑには、現在の演算結果ＯＵＴに対応するデータ（出力Ｑは、演算結果ＯＵＴを反転した値になっている）が、そのまま出力される。
【００８３】
つぎに、クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２、（ｃ）参照）、再び、トランスミッションゲートＧＴ１がＯＦＦ（断状態）になるとともに、トランスミッションゲートＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣpの立ち上がり時の演算結果ＯＵＴに対応するデータ（出力Ｑは、演算結果ＯＵＴを反転した値になっている）がラッチブロックＬＴにラッチされるとともに、出力Ｑとして出力される。
【００８４】
このように、ラッチブロックＬＴにおいては、クロックパルスＣpの立ち上がりのタイミングで演算結果ＯＵＴをラッチし、クロックパルスＣpが”Ｈ”の間、ラッチした当該演算結果ＯＵＴに対応するデータを出力することができる。したがって、クロックパルスＣpが”Ｈ”の間の出力Ｑを用いるようにすれば、組合せ論理ブロックＣＢからの演算結果ＯＵＴにノイズが含まれているような場合であっても、ノイズを除去して、安定した出力を得ることができる。
【００８５】
上述のように、図１に示す論理処理回路５０を構成するラッチブロックＬＴは、図２６に示す従来の論理処理回路２を構成するラッチブロックＬＴと異なり、電源が遮断されてもデータを保持している。データの保持および再生の動作について説明する。
【００８６】
上述のように、クロックパルスＣpの立ち上がり時、すなわち、クロックパルスＣpが”Ｌ”から”Ｈ”になる直前の演算結果ＯＵＴに対応するデータがラッチブロックＬＴにラッチされる。説明の便宜のため、当該対応するデータが”Ｈ”（演算結果ＯＵＴ自体は”Ｌ”）であるとする。
【００８７】
クロックパルスＣpの立ち上がり時におけるインバータ回路ＩＮＶ２の状態を、図４に示す。図４に示すように、インバータ回路ＩＮＶ２のトランジスタＮＴのソース電極Ｓには”Ｌ”電位が与えられており、トランジスタＰＴのソース電極Ｓには”Ｈ”電位が与えられている。
【００８８】
トランジスタＮＴ，ＰＴのコントロールゲート電極ＣＧは、ともに”Ｈ”電位になっている。コントロールゲート電極ＣＧが”Ｈ”電位になると、トランジスタＮＴは”ＯＮ”となるとともにトランジスタＰＴは”ＯＦＦ”となるように、トランジスタＮＴ，ＰＴそれぞれのしきい値Ｖthが設定されている。したがって、この場合、トランジスタＮＴ，ＰＴのドレイン電極Ｄは、ともに”Ｌ”電位になっている。
【００８９】
このような状態において、トランジスタＮＴ，ＰＴの強誘電体層３２には、後述するように、所定の分極状態が生じている。すなわち、データ”Ｈ”は、トランジスタＮＴ，ＰＴの強誘電体層３２生ずる所定の分極状態として、ラッチブロックＬＴに書込まれる。
【００９０】
このあと、クロックパルスＣpが立ち上がって”Ｈ”になると、トランスミッションゲートＧＴ１がＯＦＦとなるが、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２による自己ラッチ機能により、トランジスタＮＴのＯＮ状態、およびトランジスタＰＴのＯＦＦ状態は保持される。すなわち、データ”Ｈ”がラッチブロックＬＴにラッチされた状態になる。
【００９１】
データ”Ｈ”の書込みからラッチ状態にいたる間の、トランジスタＮＴ、ＰＴの状態について説明する。まず、トランジスタＮＴの状態について説明する。
【００９２】
図３Ａ，Ｂに示すように、トランジスタＮＴは、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃferroと、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量ＣMOSとを、直列に接続したものと考えることができる。強誘電体容量ＣferroとＭＯＳ容量ＣMOSとを合成したコンデンサをＧＡＴＥ容量ＣGATEと呼ぶ。
【００９３】
図５に、データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性の一例を示す。
【００９４】
上述のように、トランジスタＮＴがＯＮになっているので（図４参照）、チャネル領域２６（図３Ａ参照）の電位は、ほぼ接地電位になっている。また、トランジスタＮＴのコントロールゲート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として＋ＶDDの電圧が印加される。
【００９５】
このため、図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ４になる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ４になる。なお、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、下部導電体層３０（フローティングゲート）に発生する電圧は、Ｖ2となっている。
【００９６】
つぎに、トランジスタＰＴの状態について説明する。図６に、データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す。なお、図６においては、トランジスタＮＴとの対比が容易になるように、電圧軸（横軸）の極性を図５におけるそれと逆にしている。したがって、たとえば図６に示す電圧−Ｖ４は、実際には正電位となる。
【００９７】
上述のように、図４に示すトランジスタＰＴがＯＦＦになっているので、トランジスタＰＴのチャネル領域の電位は、ほぼ電源電位ＶDDの１／２になっている。また、トランジスタＰＴのコントロールゲート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として、１／２・ＶDDの電圧が印加される。
【００９８】
このため、図６に示すように、強誘電体容量Ｃferroの状態はＰ４になり、ＭＯＳ容量ＣMOSの状態はＳ４になる。なお、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、下部導電体層３０（フローティングゲート）に発生する電圧は、−Ｖ４となっている。
【００９９】
つぎに、ラッチブロックＬＴの電源（図示せず）を遮断し、その後、電源を再投入した場合の動作を説明する。まず、トランジスタＮＴの状態について説明する。
【０１００】
ラッチブロックＬＴがデータ”Ｈ”を記憶した状態のまま電源を遮断すると、時間の経過に伴って、トランジスタＮＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図５のＰ４点およびＳ４点で示される状態から、Ｐ５点およびＳ５点で示される状態となる。強誘電体容量ＣferroとＭＯＳ容量ＣMOSとは直列に接続されているから、Ｐ５点およびＳ５点の電荷は等しくなる。また、Ｐ５点およびＳ５点の電圧の和は０Ｖとなっているはずである。したがって、Ｐ５点の電圧とＳ５点の電圧とは、絶対値が等しく極性が逆の関係になっている。
【０１０１】
ここで、ラッチブロックＬＴの電源を再投入すると、電源投入とともに、ＭＯＳ容量ＣMOSに現れる電圧・電荷の状態は、Ｓ５点からＳ４点まで急変する。ここで、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。
【０１０２】
このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、フローティングゲートに発生する電圧は、Ｖ2となっている。つまり、トランジスタＮＴは、電源遮断前と同じ、ＯＮ状態となるのである。
【０１０３】
図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ５からＰ４に戻ることになる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ５からＳ４に戻ることになる。
【０１０４】
つぎに、トランジスタＰＴの状態について説明する。ラッチブロックＬＴがデータ”Ｈ”を記憶した状態のまま電源を遮断すると、トランジスタＰＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図６のＰ４点およびＳ４点で示される状態から、Ｐ５点およびＳ５点で示される状態となる。
【０１０５】
ここで、ラッチブロックＬＴの電源を再投入すると、電源投入とともに、ＭＯＳ容量ＣMOSに現れる電圧・電荷の状態は、Ｓ５点からＳ４点まで急変する。ここで、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。
【０１０６】
このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、フローティングゲートに発生する電圧、は−Ｖ4となっている。つまり、トランジスタＰＴは、電源遮断前と同じ、ＯＦＦ状態となるのである。
【０１０７】
図６に示すように、強誘電体容量Ｃferroの状態は、Ｐ５からＰ４に戻ることになる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ５からＳ４に戻ることになる。
【０１０８】
つまり、ラッチブロックＬＴの電源を遮断し、その後、電源を再投入した場合、ラッチブロックＬＴは、電源を遮断する前の状態、すなわち、データ”Ｈ”をラッチした状態に復帰することがわかる。
【０１０９】
ラッチブロックＬＴにデータ”Ｈ”がラッチされている場合を例に説明したが、ラッチブロックＬＴにデータ”Ｌ”がラッチされている場合の動作も、ほぼ同様である。すなわち、ラッチブロックＬＴは、ラッチデータの内容にかかわらず、電源を遮断しても当該データを記憶しており、電源の復帰とともに、当該データを再生することができる。
【０１１０】
このように、このラッチブロックＬＴにおいては、強誘電体トランジスタにより構成されたインバータ回路ＩＮＶ２を備えている。したがって、組合せ論理ブロックＣＢからの演算結果ＯＵＴを、当該演算結果ＯＵＴに対応した分極状態の形でインバータ回路ＩＮＶ２が保持している。このため、電源が遮断されても、インバータ回路ＩＮＶ２によってデータが保持されていることになる。
【０１１１】
この結果、電源が回復したときに、保持されている当該データを用いて、組合せ論理ブロックＣＢからの演算結果ＯＵＴを、電源が遮断される前の値に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のラッチ回路を実現することができる。
【０１１２】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、インバータ回路ＩＮＶ２が演算結果ＯＵＴに対応した分極状態に至るまでの時間は短い。したがって、高速応答が可能となる。
【０１１３】
さらに、強誘電体の場合、データの書込み、消去時に高電圧を要することはない。したがって、チップ内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、チップサイズの増大や製造コストの上昇を抑制することができる。
【０１１４】
なお、この実施形態においては、強誘電体記憶部として、一対のトランジスタを強誘電体トランジスタＮＴ，ＰＴとしたインバータ回路ＩＮＶ２を用いている。したがって、演算結果ＯＵＴに対応した分極状態の形で強誘電体トランジスタＮＴ，ＰＴが保持している。このため、電源が遮断されたあと回復したときに、保持されている当該信号を用いて、ラッチブロックＬＴの状態を、電源が遮断される前の状態に、より確実に復帰させることが可能となる。
【０１１５】
ただし、インバータ回路ＩＮＶ２を構成するトランジスタＮＴ，ＰＴのうち、いずれか一方のみを強誘電体トランジスタとすることができる。このようにすれば、処理速度がいっそう速くなる。
【０１１６】
また、上述の実施形態においては、ラッチブロックＬＴに含まれるインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２のうち、帰還信号路に挿入されたインバータ回路ＩＮＶ２にのみ、強誘電体トランジスタを用いるよう構成したが、逆に、主信号路に挿入されたインバータ回路ＩＮＶ１にのみ、強誘電体トランジスタを用いるよう構成することも可能である。
【０１１７】
また、図７に示すこの発明の他の実施形態による半導体装置に用いられる論理処理回路５２のように、ラッチブロックＬＴに含まれるインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２の双方に強誘電体トランジスタを用いるよう構成することもできる。
【０１１８】
上述の各実施形態においては、強誘電体トランジスタとして、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタを例に説明したが、強誘電体トランジスタはこれに限定されるものではない。強誘電体トランジスタとして、たとえば、図１３Ａに示すようなトランジスタＮＴを用いることもできる。
【０１１９】
図１３Ａに示すトランジスタＮＴは、ｎチャンネルＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、ＰＺＴ等の強誘電体材料で構成した強誘電体層３２が設けられている。強誘電体層３２の上には、導電体層４０が設けられている。
【０１２０】
この構造のタイプのトランジスタを、ＭＦＳ構造のトランジスタ（上から、メタル層、強誘電体層、シリコン層をこの順に積層した構造を有するトランジスタ）という。なお、強誘電体層とシリコン層（半導体基板）との間に絶縁物質を介在させたＭＦＩＳ構造のトランジスタを用いることもできる。
【０１２１】
図１３ＡのトランジスタＮＴを記号で表すと、図１３Ｂのようになる。導電体層４０にはゲート電極Ｇが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【０１２２】
このトランジスタＮＴは、通常のＭＯＳＦＥＴの絶縁層を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料で構成したトランジスタである。したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの材料を一部変更するだけで、容易に不揮発性のラッチ回路を得ることができる。なお、ｐチャンネルＭＯＳＦＥＴトランジスタＰＴについても、図１３Ａに示すトランジスタＮＴと同様の構成のものを用いることができる。
【０１２３】
また、強誘電体記憶部は、強誘電体トランジスタに限定されるものではない。たとえば、強誘電体コンデンサを用いることもできる。この場合、たとえば、図３に示す強誘電体トランジスタＮＴの代わりに、通常のＭＯＳＦＥＴのゲート電極に強誘電体コンデンサを直列に接続したものを用いればよい。
【０１２４】
このように構成すれば、従来のラッチ回路に用いる通常のＭＯＳＦＥＴをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易に不揮発性のラッチ回路を得ることができる。
【０１２５】
また、上述の各実施形態においては、ゲートとしてトランスミッションゲートを用いたが、ゲートはこれに限定されるものではない。ゲートとして、たとえば、トランジスタやクロックドＣＭＯＳインバータ等を用いることもできる。
【０１２６】
なお、上述の各実施形態においては、説明の便宜のため、信号保持回路としてラッチブロックを一つ用いた論理処理回路について説明したが、半導体装置等に実際に用いる回路としては、信号保持回路として、ラッチブロックを２つ直列に接続したフリップフロップ回路を用いることが多い。
【０１２７】
図２３は、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路１１２を示す回路図である。論理処理回路１１２においては、信号保持回路として、ラッチブロックを２つ直列に接続したフリップフロップ回路ＦＦが用いられている。
【０１２８】
図２４は、図２３に示すフリップフロップ回路ＦＦの動作を示すタイミングチャートである。フリップフロップ回路ＦＦは、ラッチブロックＬＴ１（マスターラッチ回路）とラッチブロックＬＴ２（スレーブラッチ回路）とを直列に接続して構成されている。なお、図２４のＰＡは、ラッチブロックＬＴ１の出力信号、すなわち、図２３のＰＡ点の信号を表す。
【０１２９】
クロックパルスＣpが”Ｈ”から”Ｌ”になると（図２４、（ａ）参照）、ラッチブロックＬＴ１がラッチ状態となるとともにラッチブロックＬＴ２がアンラッチ状態となる。したがって、クロックパルスＣpの立ち下がり時のデータ（組合せ論理ブロックＣＢの演算結果ＯＵＴ）Ｄn（現在のデータ）に対応するデータ（ＰＡ点の信号は、データＤnを反転した値になっている）がラッチブロックＬＴ１にラッチされるとともに、出力Ｑには、当該データＤnが出力される。
【０１３０】
つぎに、クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２４、（ｂ）参照）、ラッチブロックＬＴ１がアンラッチ状態となるとともにラッチブロックＬＴ２がラッチ状態となる。したがって、データＤnがラッチブロックＬＴ２にラッチされるとともに、出力Ｑには、やはり当該データＤnが出力される。
【０１３１】
つぎに、クロックパルスＣpが”Ｈ”から”Ｌ”になると（図２４、（ｃ）参照）、再び、ラッチブロックＬＴ１がラッチ状態となるとともにラッチブロックＬＴ２がアンラッチ状態となる。したがって、クロックパルスＣpの立ち下がり時のデータＤn+1（つぎのデータ）に対応するデータ（ＰＡ点の信号は、データＤnを反転した値になっている）がラッチブロックＬＴ１にラッチされるとともに、出力Ｑには、当該データＤn+1が出力される。
【０１３２】
このように、フリップフロップ回路ＦＦを用いると、クロックパルスＣpの立ち下がりのタイミングでデータをラッチし、クロックパルスＣpの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。このため、データ（組合せ論理ブロックＣＢからの演算結果ＯＵＴ）にノイズが含まれているような場合であっても、ノイズを除去して、さらに安定した出力を得ることができる。
【０１３３】
したがって、このようなフリップフロップ回路ＦＦと、論理ゲートなどにより構成された組合せ論理ブロックＣＢとを多数組合せて用いることで、より信頼性の高いシーケンス処理などを行なうことができるのである。
【０１３４】
なお、図２３のフリップフロップ回路ＦＦにおいては、ラッチブロックＬＴ１を構成するインバータ回路ＩＮＶ２の一つのトランジスタ（ＮチャネルＭＯＳＦＥＴ）を強誘電体トランジスタとしたが、フリップフロップ回路ＦＦを構成するいずれのラッチブロックのいずれのインバータ回路のいずれのトランジスタを強誘電体トランジスタとしてもよい。また、これら複数のトランジスタのうち２以上のトランジスタを強誘電体トランジスタとすることもできる。
【０１３５】
なお、上述の各バリエーションは、以下に述べる種々の他の実施形態においても、同様に適用することができる。
【０１３６】
つぎに、図８に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５４の回路図を示す。図８の論理処理回路５４は、ラッチブロックＬＴに与える電力を、継断または調整する電源制御部５５を設けた点を除き、図１の論理処理回路５０と同様である。
【０１３７】
電源制御部５５は、ＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを備えており、電源制御信号ＳＣに基づいて、ラッチブロックＬＴへの電源の供給を制御する。
【０１３８】
このように、電源制御部５５を設けることにより、たとえば、動作していないラッチブロックＬＴに与える電力を電源制御部５５により遮断することで、電力消費を抑えることができる。この場合、ラッチブロックＬＴに与える電力を遮断したとしても、インバータ回路ＩＮＶ２を構成する強誘電体トランジスタの分極状態は維持され、動作の再開にともなって電力供給を再開すると、当該分極状態に対応した信号をライン１０４に与えることができる。
【０１３９】
つぎに、図９に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５６の回路図を示す。図９の論理処理回路５６は、ライン１０８と当該ライン１０８に挿入されたインバータ回路ＩＮＶ２とを継断する記憶部ゲートであるトランスミッションゲートＧＴ３を設け、当該トランスミッションゲートＧＴ３を、電源電圧の変動に対応して動作させるようにした点を除き、図８の論理処理回路５４と同様である。
【０１４０】
低電圧検出部８４により電源電圧の低下が検出されると、トランスミッションゲートＧＴ３がＯＦＦとなるよう設定されている。このようにすれば、電源電圧の低下に起因して不用意にインバータ回路ＩＮＶ２を構成する強誘電体トランジスタの分極状態が変化してしまうことを防止することができる。
【０１４１】
この実施形態においては、低電圧検出部８４により電源電圧の低下が検出されるとトランスミッションゲートＧＴ３のみをＯＦＦとするようにしたが、他のトランスミッションゲート、たとえばトランスミッションゲートＧＴ２も、同時にＯＦＦとするようにすることもできる。
【０１４２】
また、この実施形態においては、トランスミッションゲートＧＴ３は、通常のクロックパルスＣpによっても動作するよう構成してあり、トランスミッションゲートＧＴ２と同じタイミングでＯＮ／ＯＦＦするようにしている。したがって、トランスミッションゲートＧＴ３は、記憶部ゲートであると同時に帰還ゲートでもある。
【０１４３】
つぎに、図１０に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５８の回路図を示す。図１０の論理処理回路５８は、図７に示す論理処理回路５２と異なり、トランスミッションゲートＧＴ１およびトランスミッションゲートＧＴ２を備えておらず、さらに、組合せ論理ブロックを２つ備えている。
【０１４４】
組合せ論理ブロックＣＢ１および組合せ論理ブロックＣＢ２は、入力データＩＮ（たとえば、Ａ，Ｂ，Ｃ，Ｄの４入力）に対して、それぞれ所定の論理演算等を施し、演算結果ＯＵＴ１および演算結果ＯＵＴ２を出力する。
【０１４５】
組合せ論理ブロックＣＢ１の演算結果ＯＵＴ１は、ライン１０４を介してインバータ回路ＩＮＶ１の入力側に入力され、インバータ回路ＩＮＶ１の出力が、ラッチブロックＬＴの出力Ｑとなる。組合せ論理ブロックＣＢ２の演算結果ＯＵＴ２は、ライン１０５を介してインバータ回路ＩＮＶ２の入力側に入力される。
【０１４６】
なお、演算結果ＯＵＴ１と演算結果ＯＵＴ２との関係は、特に限定されるものではないが、たとえば、演算結果ＯＵＴ１と演算結果ＯＵＴ２とが、相補的関係となるように組合せ論理ブロックＣＢ１および組合せ論理ブロックＣＢ２を設定することができる。
【０１４７】
上述のように、この論理処理回路５８は、図７に示す論理処理回路５２と異なり、トランスミッションゲートＧＴ１およびトランスミッションゲートＧＴ２を備えていないが、そのかわり、組合せ論理ブロックＣＢ１、組合せ論理ブロックＣＢ２に、トランスミッションゲートと同様の機能をも持たせている。なお、その他の構成は、図７に示す論理処理回路５２と同様である。
【０１４８】
この論理処理回路５８の場合も上述の各実施形態の場合と同様に、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２を構成する合計４つのトランジスタのうち、少なくとも一つが強誘電体トランジスタであればよい。インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２に用いる強誘電体トランジスタの数が少ないほど、動作速度を上げることができる。
【０１４９】
つぎに、図１１に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６０の回路図を示す。図１１の論理処理回路６０を構成するラッチブロックＬＴは、バスライン上のデータをラッチするためのものである。
【０１５０】
信号路であるバスラインＢＵＳ１の一部に、主信号路であるライン１０６と帰還信号路であるライン１０８を備えた環状信号路が形成されている。
【０１５１】
ライン１０６にインバータ回路ＩＮＶ１を挿入し、当該インバータ回路の入力側と所定の基準電位である電源電位Ｖddとを、制御入力端子であるコントロールゲート電極ＣＧを備えたスイッチング回路であるトランジスタＰＴを介して結合するようにしている。
【０１５２】
また、当該インバータ回路ＩＮＶ１の出力側と上記コントロールゲート電極ＣＧとを、帰還信号路を構成するライン１０８により結合するようにしている。この実施形態においては、インバータ回路ＩＮＶ１を通常のＭＯＳＦＥＴを用いたＣＭＯＳインバータ回路とするとともに、トランジスタＰＴを、強誘電体トランジスタとしている。したがって、トランジスタＰＴが強誘電体部に該当する。
【０１５３】
バスラインＢＵＳ１は、所定タイミングで生成されるプリチャージ信号ＰＣにより、”Ｈ”（電源電位Ｖdd）にプリチャージされ、その後、トランジスタＰＴにより、”Ｈ”状態が維持される。
【０１５４】
論理処理回路６０は、多数の組合せ論理ブロックＣＢ１、ＣＢ２・・・を備えており、各組合せ論理ブロックＣＢ１、ＣＢ２・・・からの演算結果ＯＵＴ１，ＯＵＴ２・・・に応じて、バスラインＢＵＳ１が”Ｌ”状態（接地電位Ｖss）になるよう、構成されている。このようにして、適当なタイミングで、各組合せ論理ブロックＣＢ１、ＣＢ２・・・からの演算結果ＯＵＴ１，ＯＵＴ２・・・を、バスラインＢＵＳ１に出力することができる。
【０１５５】
上述のように、論理処理回路６０においては、トランジスタＰＴを強誘電体トランジスタとしている。したがって、バスラインＢＵＳ１の状態、すなわち、バスラインＢＵＳ１上の信号は、当該信号に対応した分極状態の形でトランジスタＰＴに記憶されることになる。このため、電源が遮断されてもバスラインＢＵＳ１上の信号等を保持することができ、電源の復旧とともに、当該信号がバスライン上に再現される。
【０１５６】
この実施形態においては、ラッチブロックＬＴに含まれるインバータ回路ＩＮＶ１を通常のＭＯＳＦＥＴを用いて構成することで、信号の伝送速度を上げるようにしたが、図１２に示すこの発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６２のように、インバータ回路ＩＮＶ１を、強誘電体トランジスタを用いて構成することもできる。
【０１５７】
図１２に示す論理処理回路６２における他の構成は、図１１に示す論理処理回路６０と同様である。なお、図１２に示す論理処理回路６２において、トランジスタＰＴを、強誘電体トランジスタではなく通常のＰチャネルＭＯＳＦＥＴとしてもよい。
【０１５８】
つぎに、図１４に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６４の回路図を示す。論理処理回路６４は、上述の各実施形態と同様に、組合せ回路である組合せ論理ブロックＣＢと、信号保持回路であるラッチブロックＬＴとを備えている。
【０１５９】
組合せ論理ブロックＣＢは、ＮＡＮＤ回路やＯＲ回路等により構成されており、入力データＩＮ（たとえば、Ａ，Ｂ，Ｃ，Ｄの４入力）に対して所定の論理演算等を施し、演算結果ＯＵＴ（およびその反転出力）を出力する。
【０１６０】
ラッチブロックＬＴは、演算結果ＯＵＴを伝送する信号路を構成するライン１０４を備えている。所定のゲート制御信号であるクロックパルスＣpに基づいて継断動作を行なう入力側ゲートであるトランジスタＴＲ１と、当該クロックパルスＣpに基づいてトランジスタＴＲ１と逆の継断動作を行なう出力側ゲートであるトランジスタＴＲ２とを、ライン１０４に直列に挿入している。
【０１６１】
強誘電体記憶部である強誘電体コンデンサＣ１の一端を、トランジスタＴＲ１とトランジスタＴＲ２との間においてライン１０４に結合するとともに、当該強誘電体コンデンサＣ１の他端に、クロックパルスＣpに同期した電圧をプレートラインＰＬにより印加するようにしている。
【０１６２】
トランジスタＴＲ２を介して、ライン１０４とバスラインＢＵＳ１とを結合するようにしている。したがって、演算結果ＯＵＴは、トランジスタＴＲ１、トランジスタＴＲ２を経て、バスラインＢＵＳ１に伝送される。
【０１６３】
強誘電体コンデンサＣ１は、２つの電極間にＰＺＴ等により構成された強誘電体層を挟み込むように形成したものである。強誘電体コンデンサＣ１は、後述するように、演算結果ＯＵＴに対応した分極状態を保持する。
【０１６４】
演算結果ＯＵＴの反転出力を伝送する信号路も、演算結果ＯＵＴを伝送する信号路と同様に構成されている。したがって、演算結果ＯＵＴの反転出力を伝送する信号路を構成するライン１０５は、トランジスタＴＲ４を介して、バスラインＢＵＳ２に結合されることになる。
【０１６５】
一対のバスラインＢＵＳ１、ＢＵＳ２には、プリチャージ回路ＰＣＣおよびセンスアンプＳＡが接続されている。なお、一対のバスラインＢＵＳ１、ＢＵＳ２と、接地電位との間には、それぞれ負荷容量Ｃ３，Ｃ４が存在するものとする。
【０１６６】
このように構成することで、一対のバスラインＢＵＳ１、ＢＵＳ２に接続可能なラッチブロックＬＴを容易に実現することができる。また、電源が遮断されても演算結果ＯＵＴ（およびその反転出力）を保持することができる。
【０１６７】
図１５に示すタイミングチャートを用いて、論理処理回路６４を構成するラッチブロックＬＴの動作を説明する。説明の便宜のため、ラッチブロックＬＴのうち、演算結果ＯＵＴを伝送する信号路に着目して説明する。
【０１６８】
クロックパルスＣpが”Ｈ”のとき（図１５、（ａ）参照）、トランジスタＴＲ１はＯＮになり、トランジスタＴＲ２はＯＦＦになっている。
【０１６９】
この状態で、クロックパルスＣpに同期した所定の電圧がプレートラインＰＬに印加される（図１５、（ｂ）参照）。これにより、強誘電体コンデンサＣ１の分極状態は、演算結果ＯＵＴ（図１５の例では”Ｈ”、図１５、（ｃ）参照）に対応した状態となる（図１５、（ｄ）参照）。一方、クロックパルスＣpに同期して、プリチャージ回路ＰＣＣがＯＮになる（図１５、（ｅ）参照）。これにより、負荷容量Ｃ３が接地電位にプリチャージされる。
【０１７０】
つぎに、クロックパルスＣpが”Ｌ”になると（図１５、（ｆ）参照）、トランジスタＴＲ１はＯＦＦになり、トランジスタＴＲ２はＯＮになる。
【０１７１】
この状態で、クロックパルスＣpに同期した所定の電圧が、再びプレートラインＰＬに印加される（図１５、（ｇ）参照）。これにより、強誘電体コンデンサＣ１の分極状態に対応した電圧が、バスラインＢＵＳ１に現れる（図１５、（ｈ）参照）。
【０１７２】
その後、クロックパルスＣpに同期して、センスアンプＳＡがＯＮになる（図１５、（ｉ）参照）。センスアンプＳＡは、上述の強誘電体コンデンサＣ１の分極状態に対応した電圧（図１５、（ｈ）参照）と、強誘電体コンデンサＣ２の分極状態に対応した電圧（図示せず）とを比較し、バスラインＢＵＳ１の電位を、所定の論理レベル（この場合は”Ｈ”）に引上げる（図１５、（ｊ）参照）（または、”Ｌ”に引下げる）。バスラインＢＵＳ１の電位が、所定の論理レベルになった状態で、クロックパルスＣpに同期して、出力Ｑが検出される（図１５、（ｋ）参照）。
【０１７３】
このようにして、演算結果ＯＵＴがラッチされ、所定タイミングで出力される。演算結果ＯＵＴの反転出力も、演算結果ＯＵＴと同様に処理される。
【０１７４】
上述のように、このラッチブロックＬＴは、電源が遮断されてもデータを保持している。したがって、電源が復帰したときには、上述の読み出し時の動作と同様の動作で、保持されたデータを、ラッチブロックＬＴに読み出すことができる。
【０１７５】
データの書き込み動作および読み出し動作を、強誘電体コンデンサＣ１の分極状態に着目して説明する。なお、説明の便宜のため、ラッチブロックＬＴのうち、演算結果ＯＵＴを伝送する信号路について説明する。
【０１７６】
図１６に、ラッチブロックＬＴのうち演算結果ＯＵＴを伝送する信号路に対応する部分の強誘電体コンデンサＣ１および負荷容量Ｃ３近傍の回路図を示す。図１７に、強誘電体コンデンサＣ１に関する電圧（図１６に示すプレートラインＰＬを基準電位とした場合のライン１０４の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線（電圧・電荷特性）を示す。
【０１７７】
図１７において、残留分極Ｚ１を生じている状態を分極状態Ｐ１とし、残留分極Ｚ２を生じている状態を分極状態Ｐ２とする。
【０１７８】
上述のように、書き込み時（クロックパルスＣpが”Ｈ”のとき（図１５、（ａ）参照）、トランジスタＴＲ１はＯＮになり、トランジスタＴＲ２はＯＦＦになっている。書き込み時において、クロックパルスＣpに同期した所定の電圧がプレートラインＰＬに印加される（図１５、（ｂ）参照）が、図１５の例では、プレートラインに印加された電圧が立ち下がった時に、強誘電体コンデンサＣ１に、データが書き込まれる。図１６は、このときの強誘電体コンデンサＣ１および負荷容量Ｃ３近傍の信号の状態を示している。
【０１７９】
このとき、図１６に示すように、強誘電体コンデンサＣ１の一端（ライン１０４）には、演算結果ＯＵＴ（この例では、データ”Ｈ”）により”Ｈ”電位が与えられており、強誘電体コンデンサＣ１の他端（プレートラインＰＬ）には”Ｌ”電位が与えられている。
【０１８０】
これにより、負荷容量Ｃ３とともに強誘電体コンデンサＣ１が充電される。このとき、強誘電体コンデンサＣ１は、図１７に示す分極状態Ｐ３を呈する。
【０１８１】
つぎに、読み出し時（クロックパルスＣpが”Ｌ”のとき（図１５、（ｆ）参照）においては、トランジスタＴＲ１はＯＦＦになり、トランジスタＴＲ２はＯＮになる。これにより、強誘電体コンデンサＣ１の分極状態は、Ｐ３からＰ１に移行し始める。
【０１８２】
読み出し時において、クロックパルスＣpに同期した所定の電圧がプレートラインＰＬに印加されると（図１５、（ｇ）参照）、ライン１０４およびこれにつながったバスラインＢＵＳ１には、強誘電体コンデンサＣ１の分極状態に対応した電圧（図１５、（ｈ）参照）Ｖ１が生ずる。
【０１８３】
このときの強誘電体コンデンサＣ１の分極状態は、図１７のＰ６点で表わされる。この電圧Ｖ１と、もう一方の強誘電体コンデンサＣ２の一端に結合されたライン１０５およびこれにつながったバスラインＢＵＳ２の電圧との差に基づいて、上述のように、バスラインＢＵＳ１の電位を、所定の論理レベル（この場合は”Ｈ”）に引上げる（図１５、（ｊ）参照）のである。この状態において、上述のように、出力Ｑを読取るようにしている。
【０１８４】
つぎに、図１８に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６６の回路図を示す。図１８の論理処理回路６６は、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４を、電源電圧の変動に対応して動作させるようにした点を除き、図１４の論理処理回路５４と同様である。
【０１８５】
低電圧検出部８４により電源電圧の低下が検出されると、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４が、すべてＯＦＦとなるよう設定されている。このようにすれば、電源電圧の低下に起因して不用意に強誘電体コンデンサＣ１，Ｃ２の分極状態が変化してしまうことを防止することができる。すなわち、この実施形態においては、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４は、記憶部ゲートでもある。
【０１８６】
つぎに、図１９Ａに、この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの一例を表わす回路図を示す。図１９Ｂは、当該組合せ論理ブロックＣＢを論理ゲートを用いて表現したものである。
【０１８７】
図１９Ａに示す回路は、省電力型の論理ブロックＣＢの一つであり、電源制御部１１０を備えている。電源制御部１１０は、ＮチャネルＭＯＳＦＥＴを備えており、電源制御信号ＳＣに基づいて、組合せ論理ブロックＣＢへの電源の供給を制御する。
【０１８８】
このように、電源制御部１１０を設けることにより、たとえば、動作していない組合せ論理ブロックＣＢに与える電力を電源制御部１１０により遮断することで、電力消費を抑えることができる。
【０１８９】
つぎに、図２０に、この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの他の一例を表わす回路図を示す。
【０１９０】
図２０に示す回路は、省電力型の論理ブロックＣＢの一つであり、パスロジックと呼ばれる回路構成法を用いて構成された回路である。この回路構成法を用いれば、素子数をかなり低く抑えることができる。
【０１９１】
図２１Ａは、図２０に示す回路に対応する真理値表である。図２１Ｂは、当該真理値表を、論理ゲートを用いて表現したものである。図２２は、図２１Ａに示す真理値表に対応する回路を、従来のＣＭＯＳ構成法を用いて構成した場合の一例である。
【０１９２】
図２２に示す従来のＣＭＯＳ構成法を用いて構成した回路（２２素子）に比し、図２０に示す回路（１０素子）は、素子数がかなり少なくなっていることがわかる。これは、従来のＣＭＯＳ構成法においては、論理処理経路として、ＦＥＴの２端子（ドレインおよびゲート）のみを用いているのに対し、パスロジックと呼ばれる回路構成法においては、論理処理経路として、ＦＥＴの３端子（ソース、ドレインおよびゲート）を、フルに活用するからである。
【０１９３】
このように、論理ブロックＣＢを構成する素子数を低減することにより、消費電力を低減することができる。
【０１９４】
つぎに、図２５に、この発明の各実施形態による半導体装置を用いたＩＣカードの一例を表わすブロック図を示す。ＩＣカードは、クレジットカードや流通過程等で用いられる識別用タグ等として用いられる。ＩＣカードには、接触型のＩＣカードと非接触型のＩＣカードとがあるが、ここでは、非接触型のＩＣカード７０を例に説明する。
【０１９５】
ＩＣカード７０は、アンテナ部７２、アナログ処理部７４、ディジタル処理部７６および、メモリ部７８を備えている。ＩＣカード７０は、ホストコンピュータ１００に接続されたＩＤ番号リーダ１０２を介し、電波を用いて、電力の供給およびデータの授受を行なうよう構成されている。
【０１９６】
アナログ部７４は、整流部８０、電源供給部８２、低電圧検出部８４、検波部８６、波形整形部８８および変調部９０を備えている。ディジタル部７６は、エンコーダ９２、プロトコルコントローラ９４、デコーダ９６およびメモリインターフェース９８を備えている。
【０１９７】
メモリ部７８は、強誘電体トランジスタまたは強誘電体コンデンサを用いた強誘電体メモリ回路を用いて構成されている。このため、データ保持に電源が不要で、かつ、書き込み速度なども速く、高電圧を必要としないので、このような非接触のＩＣカード７０に用いるのに好適である。
【０１９８】
アンテナ部７２に入力された電波は、整流部８０で整流されたのち電源供給部８２に送られ、ＩＣカード７０の電力となる。低電圧検出部８４は、電源電圧の低下を検出する。低電圧検出部８４の出力に基づいて、上述のように、たとえば、トランスミッションゲートＧＴ３（図９参照）が継断される。
【０１９９】
アンテナ部７２に入力された電波は、また、検波部８６において検波されたのち、波形整形部８８において、波形が整えられる。
【０２００】
波形整形部８８の出力は、プロトコルコントローラ９４の指示に基づいてエンコーダ９２で解読され、解読された情報に基づいて、必要であれば、メモリインターフェース９８を介して、メモリ部７８に記憶されたデータに対する書き込みや読み出しを行なう。
【０２０１】
デコーダ９６は、プロトコルコントローラ９４の指示に基づいて、メモリ部７８から読み出したデータなどをデコードして変調部９０に送る。変調部９０は、このデータを変調したのち、アンテナ部７２から、電波として出力する。
【０２０２】
ホストコンピュータ１００は、ＩＤ番号リーダ１０２を介し、電波にのせられたデータを読取る。このようにして、ホストコンピュータ１００と、ＩＣカード７０との間で、データの授受が行なわれる。
【０２０３】
上述の各実施形態による半導体装置は、たとえば、ＩＣカード７０のディジタル部７６を構成するために用いられる。ディジタル部７６が、マイクロプロセッサにより構成されている場合には、マイクロプロセッサのシーケンス論理処理回路として、上述の各実施形態による半導体装置を用いることができる。
【０２０４】
また、ディジタル部７６が、ロジックＬＳＩにより構成されている場合には、ロジックＬＳＩのシーケンス論理処理回路として、上述の各実施形態による半導体装置を用いることができる。
【０２０５】
ロジックＬＳＩとして、専用のＬＳＩを用いることもできるが、汎用のゲートアレイを用いて構成することもできる。この場合、汎用のゲートアレイとして、ＦＥＴ等のトランジスタと、強誘電体により構成された素子、たとえば強誘電体トランジスタや強誘電体コンデンサ、を備えたゲートアレイを用いればよい。
【０２０６】
なお、この実施形態においては、半導体装置を用いたＩＣカードとして、非接触型のＩＣカードを例に説明したが、本発明の適用される半導体装置を用いたＩＣカードは、これに限定されるものではない。たとえば、本発明は、接触型のＩＣカードや、接触型・非接触型兼用のＩＣカード等にも適用することができる。
【０２０７】
また、本発明にかかる半導体装置は、ＩＣカードに適用されるものに限定されるものではない。ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＤＰＧＡ（ダイナミックプログラマブルゲートアレイ）など種々のゲートアレイや、専用ＬＳＩ、マイクロプロセッサなどコンピュータのハードウェア等、半導体装置一般に適用されるものである。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置に用いられる論理処理回路５０を示す回路図である。
【図２】論理処理回路５０のラッチブロックＬＴの動作を説明するためのタイミングチャートである。
【図３】図３Ａは、トランジスタＮＴの構造を示す断面図である。図３Ｂは、トランジスタＮＴを記号で表した図面である。
【図４】クロックパルスＣpの立ち上がり時におけるインバータ回路ＩＮＶ２の状態を示す図面である。
【図５】データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性の一例を示す図面である。
【図６】データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す図面である。
【図７】この発明の他の実施形態による半導体装置に用いられる論理処理回路５２を示す回路図である。
【図８】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５４を示す回路図である。
【図９】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５６を示す回路図である。
【図１０】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５８を示す回路図である。
【図１１】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６０を示す回路図である。
【図１２】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６２を示す回路図である。
【図１３】図１３Ａは、トランジスタＮＴの他の構造の例を示す図面である。図１３Ｂは、図１３ＡのトランジスタＮＴを記号で表した図面である。
【図１４】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６４を示す回路図である。
【図１５】論理処理回路６４を構成するラッチブロックＬＴの動作を表わすタイミングチャートである。
【図１６】強誘電体コンデンサＣ１および負荷容量Ｃ３近傍の回路図である。
【図１７】強誘電体コンデンサＣ１に関する電圧と分極状態との関係を表わす履歴曲線である。
【図１８】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６６を示す回路図である。
【図１９】図１９Ａは、この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの一例を表わす回路図である。図１９Ｂは、当該組合せ論理ブロックＣＢを論理ゲートを用いて表現した図面である。
【図２０】この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの他の一例を表わす回路図である。
【図２１】図２１Ａは、図２０に示すパス論理回路に対応する真理値表である。図２１Ｂは、当該真理値表を、ＣＭＯＳ論理ゲートを用いて表現した図面である。
【図２２】図２１Ａに示す真理値表に対応する回路を、従来のＣＭＯＳ構成法を用いて構成した場合の一例を示す図面である。
【図２３】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路１１２を示す回路図である。
【図２４】図２３に示すフリップフロップ回路ＦＦの動作を表わすタイミングチャートである。
【図２５】この発明の各実施形態による半導体装置を用いたＩＣカードの一例を表わすブロック図である。
【図２６】従来の論理処理回路２を表わすブロック図である。
【図２７】省電力型のラッチブロックＬＴを備えた従来の論理処理回路２の具体的回路の一例を示す図面である。
【符号の説明】
５５・・・・・電源制御部
５６・・・・・論理処理回路
１０４・・・・ライン
１０６・・・・ライン
１０８・・・・ライン
ＣＢ・・・・・組合せ論理ブロック
ＩＮＶ２・・・インバータ回路
ＬＴ・・・・・ラッチブロック
【発明の属する技術分野】
この発明は信号保持回路等に関し、特に、強誘電体を用いた信号保持回路等に関する。
【０００２】
【従来の技術】
クレジットカードや流通過程等で用いられる識別用タグとして、ＩＣカードが利用されている。ＩＣカードには、ロジックＬＳＩを搭載したものや、マイクロコンピュータを搭載したもの等があるが、このようなロジックＬＳＩやマイクロコンピュータ等に用いるシーケンス論理処理回路として、図２６に示すような回路が知られている。
【０００３】
図２６に示す論理処理回路２は、ＮＡＮＤ回路やＯＲ回路等により構成される組合せ論理ブロックＣＢと、当該組合せ論理ブロックＣＢの出力をラッチするラッチブロックＬＴとにより構成されている。
【０００４】
組合せ論理ブロックＣＢは、入力データＩＮに対して所定の論理演算等を施し、演算結果ＯＵＴを出力する。ラッチブロックＬＴは、クロックパルスＣpの立ち上がり時（または、立ち上がり時）における演算結果ＯＵＴをラッチする。出力Ｑには、ラッチした演算結果ＯＵＴが出力される。
【０００５】
このように、論理処理回路２を用いると、クロックパルスＣpの立ち上がり（または、立ち下がり）のタイミングで演算結果をラッチし、次のクロックパルスＣpが来るまでの間、ラッチした当該演算結果を出力することができる。このため、演算結果からノイズを除去して、安定した出力を得ることができる。
【０００６】
したがって、このような論理処理回路２を多数組合せて用いることで、信頼性の高いシーケンス論理処理などを行なうことができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来の論理処理回路２には、次のような問題点があった。従来の論理処理回路においては、処理中のデータを保持するために、回路に常に電圧を印加しておかなければならない。
【０００８】
したがって、シーケンス論理処理の途中において電源が遮断されてしまったような場合、電源が回復しても、遮断前の演算結果は残っておらず、当該シーケンス論理処理を電源遮断直前の状態に戻すには、改めてシーケンス論理処理の最初からやり直さなければならなかった。これでは、無駄が多く、また、処理の信頼性に欠ける。
【０００９】
また、非接触のＩＣカード等においては、電波を介して電力を供給しているため、電力の供給が不安定になる。ことに、リアルタイムで多量のデータ処理が要求されるような場合には、電力の供給が止まると処理が困難になる。
【００１０】
さらに、回路の消費電力を抑えるために、図２７のような省電力型のラッチブロックＬＴが提案されている。しきい値電圧の高いトランジスタを用いれば消費電力を抑えることができる点に着目したものである。
【００１１】
低しきい値回路部４は、消費電力は大きいが動作速度の速い低しきい値トランジスタを用いて構成したインバータ回路ＩＮＶ０およびＩＮＶ１を備えた回路である。高しきい値回路部６は、動作速度は遅いが消費電力の小さい高しきい値トランジスタを用いて構成したインバータ回路ＩＮＶ２およびＩＮＶ３を備えた回路である。
【００１２】
電源制御部８は、動作時には、低しきい値回路部４に給電し、スタンバイ時には、低しきい値回路部４への給電を停止する。このようにすれば、動作時には、演算結果ＯＵＴは、動作速度の速いインバータ回路ＩＮＶ０およびＩＮＶ１を介して出力され、スタンバイ時には、演算結果ＯＵＴは、消費電力の小さいインバータ回路ＩＮＶ２およびＩＮＶ３により保持されるので、好都合である。
【００１３】
しかしながら、図２７に示す省電力型のラッチブロックＬＴにおいても、スタンバイ時には消費電力が小さくなるとはいえ、電力を消費することにはかわりない。
【００１４】
この発明は、このような従来の論理処理回路の問題点を解消し、電源が遮断されても演算結果等を保持することができ、また、消費電力のより小さい信号保持回路等を提供することを目的とする。
【００１５】
【課題を解決するための手段、発明の作用および効果】
この発明の信号保持回路においては、信号を伝送する信号路と、当該信号路に結合され、動作時に信号路に現れた信号に対応した分極状態を動作停止後も保持するとともに、保持した分極状態に基づいて動作復帰時に信号路に信号を復元する強誘電体記憶部とを備えたことを特徴としている。
【００１６】
したがって、信号路に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００１７】
この結果、電源が回復したときに、保持されている当該データを用いて、当該信号保持回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、電源が遮断されても演算結果等を保持することができる。
【００１８】
この発明の信号保持回路においては、信号路の一部に、主信号路と帰還信号路とを有する環状信号路を設け、主信号路および帰還信号路のうち少なくとも一方に、強誘電体記憶部を結合したことを特徴としている。
【００１９】
したがって、帰還信号路を設けることにより、通常の動作や電源復帰時の動作を、より安定化させることができる。
【００２０】
この発明の信号保持回路においては、強誘電体記憶部として、強誘電体トランジスタを用いたことを特徴としている。
【００２１】
したがって、非破壊読み出しを容易に実現することができるため、容易に長寿命の信号保持回路を実現することができる。
【００２２】
この発明の信号保持回路においては、強誘電体トランジスタは、Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル形成領域、Ｃ）チャネル形成領域の上に配置された絶縁層、Ｄ）前記絶縁層の上に配置された第１の導電体層、Ｅ）前記第１の導電体層の上に形成された強誘電体層、Ｆ）強誘電体層の上に形成された第２の導電体層、を有することを特徴としている。
【００２３】
したがって、強誘電体トランジスタとして、上記構造のトランジスタを用いることで、通常のＭＯＳＦＥＴの製造工程に、強誘電体層および第２の導電体層を積み上げる工程を追加するだけで、容易に、信号保持回路を得ることが可能となる。
【００２４】
この発明の信号保持回路においては、主信号路および帰還信号路に、インバータ回路をそれぞれ挿入し、当該インバータ回路のうち少なくとも一方を、強誘電体トランジスタを用いた強誘電体記憶部としたことを特徴としている。
【００２５】
したがって、インバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、信号路に現れる信号を、当該強誘電体トランジスタに保持することができる。
【００２６】
この発明の信号保持回路においては、環状信号路より入力側において、信号路に、所定のゲート制御信号に基づいて継断動作を行なう入力側ゲートを設けたことを特徴としている。
【００２７】
したがって、組合せ論理回路からの演算結果にノイズが含まれているような場合であっても、ノイズを除去して、安定した出力を得ることができる。
【００２８】
この発明の信号保持回路においては、主信号路にインバータ回路を挿入し、当該インバータ回路の入力側と所定の基準電位とを、制御入力端子を備えたスイッチング回路を介して結合し、当該インバータ回路の出力側と当該制御入力端子とを、帰還信号路により結合するとともに、当該インバータ回路およびスイッチング回路のうち少なくとも一方を、強誘電体トランジスタを用いた強誘電体記憶部としたことを特徴としている。
【００２９】
したがって、信号路がバスラインであるような場合、バスライン上の信号を当該信号に対応した分極状態の形で強誘電体記憶部が保持している。すなわち、電源が遮断されてもバスライン上の信号等を保持することができる。
【００３０】
この発明の信号保持回路においては、強誘電体記憶部を、主信号路に設けないで、帰還信号路に設けるよう構成したことを特徴としている。
【００３１】
したがって、主信号路に強誘電体記憶部を設けないことで、非ラッチ時における信号の伝送速度を高速化することができる。
【００３２】
この発明の信号保持回路においては、主信号路を介して信号を伝送するときには帰還信号路を遮断し、帰還信号路を介して信号を帰還させるときには帰還信号路を接続する帰還ゲートを設けたことを特徴としている。
【００３３】
したがって、帰還信号路を遮断することで、非ラッチ時における消費電力を低減することができる。
【００３４】
この発明の信号保持回路においては、強誘電体記憶部として、強誘電体コンデンサを用いたことを特徴としている。
【００３５】
したがって、安定した動作の得やすい強誘電体コンデンサを用いることで、より信頼性の高い信号保持回路を実現することができる。
【００３６】
この発明の信号保持回路においては、所定のゲート制御信号に基づいて継断動作を行なう入力側ゲートと、当該ゲート制御信号に基づいて入力側ゲートと逆の継断動作を行なう出力側ゲートとを、信号路に直列に挿入し、強誘電体コンデンサの一端を、入力側ゲートと出力側ゲートとの間において信号路に結合するとともに、当該強誘電体コンデンサの他端に、ゲート制御信号に同期した電圧を印加するよう構成したことを特徴としている。
【００３７】
したがって、たとえば、出力側ゲートを介して、信号路とバスラインとを結合することで、バスラインに接続可能な信号保持回路を容易に実現することができる。
【００３８】
この発明の信号保持回路においては、信号路と強誘電体記憶部とを継断する記憶部ゲートを設けたことを特徴としている。
【００３９】
したがって、必要に応じて、信号路と強誘電体記憶部とを記憶部ゲートにより遮断することができる。このため、信号路により不用意に強誘電体記憶部の分極状態が変化してしまうことを防止することが可能となる。
【００４０】
この発明の信号保持回路においては、記憶部ゲートは、電源電圧の変動に対応して、信号路と強誘電体記憶部とを継断することを特徴としている。
【００４１】
したがって、電源電圧の低下など、電源電圧の変動に起因して不用意に強誘電体記憶部の分極状態が変化してしまうことを防止することが可能となる。
【００４２】
この発明の信号保持回路においては、当該信号保持回路に与える電力を、継断または調整する電源制御部を設けたことを特徴としている。
【００４３】
したがって、動作していないブロックを構成する信号保持回路に与える電力を、電源制御部により遮断したり、極めて小さくすることで、電力消費を抑えることができる。この場合、たとえば、信号保持回路に与える電力を遮断したとしても、強誘電体記憶部の分極状態は維持され、動作の再開にともなって電力供給を再開すると、当該分極状態に対応した信号を信号路に与えることができるので、好都合である。
【００４４】
この発明の信号保持回路においては、当該信号保持回路は、信号路を介して組合せ回路に接続されていることを特徴としている。
【００４５】
したがって、組合せ回路と不揮発性の信号保持回路とを備えた論理処理回路を用いることで、信頼性の高いシーケンス論理処理などを行なうことができる。
【００４６】
この発明の信号保持回路においては、組合せ回路は、省電力型の回路であることを特徴としている。
【００４７】
したがって、省電力型の組合せ回路、たとえば、電力調整の可能な組合せ回路や素子数の少ない組合せ回路等を用いることで、省電力化をいっそう進めることができる。
【００４８】
この発明の半導体装置は、信号保持回路および当該保持回路に接続された組合せ回路を用いたことを特徴としている。
【００４９】
したがって、電源が遮断されても演算結果等を保持することができる半導体装置や、省電力型の半導体装置を実現することができる。
【００５０】
この発明の半導体装置においては、さらに強誘電体メモリ回路を備えたことを特徴としている。
【００５１】
したがって、メモリを要する半導体装置において、当該メモリも、不揮発性とすることができる。このため、さらに省電力効果の高い半導体装置を実現することができる。
【００５２】
この発明の半導体装置においては、当該半導体装置が、マイクロコンピュータであることを特徴としている。
【００５３】
したがって、電源が遮断されても演算結果等を保持することができるマイクロコンピュータや、省電力型のマイクロコンピュータを実現することができる。
【００５４】
この発明の半導体装置においては、当該半導体装置が、ゲートアレイを用いて構成されたことを特徴としている。
【００５５】
したがって、電源が遮断されても演算結果等を保持することができる半導体装置や省電力型の半導体装置を、容易に実現することができる。また、ゲートアレイの接続を変更することで、別の機能を有するハードウェアに、容易に変更することができる。
【００５６】
この発明のゲートアレイは、トランジスタと、強誘電体により構成された素子とを備えたことを特徴としている。
【００５７】
したがって、トランジスタと、強誘電体により構成された素子とを自由に組合せることで、電源が遮断されても演算結果等を保持することができる半導体装置や、省電力型の半導体装置を、容易に実現することができる。
【００５８】
この発明のＩＣカードは、上述のいずれかの半導体装置を用いたことを特徴としている。
【００５９】
したがって、とくに電力供給が不安定で、かつ供給電力が小さい非接触型のＩＣカードにおいて、電源が遮断されても演算結果等を保持することができ、また、電力消費量を低減することができるので好都合である。
【００６０】
なお、請求項において「強誘電体記憶部」とは、強誘電体の履歴特性を用いて情報を記憶する部分をいい、強誘電体トランジスタや強誘電体コンデンサそのものの他、これらを組合せた回路をも含む概念である。実施形態では、図１に示すインバータ回路ＩＮＶ２が、これに該当する。
【００６１】
「強誘電体トランジスタ」とは、強誘電体を用いたトランジスタをいい、いわゆるＭＦＭＩＳ構造のトランジスタやＭＦＳ構造のトランジスタ（後述）を含む概念である。実施形態では、図４に示すトランジスタＮＴ、ＰＴが、これに該当する。
【００６２】
【発明の実施の形態】
図１は、この発明の一実施形態による半導体装置に用いられる論理処理回路５０を示す回路図である。論理処理回路５０は、組合せ回路である組合せ論理ブロックＣＢと、信号保持回路であるラッチブロックＬＴとを備えている。
【００６３】
組合せ論理ブロックＣＢは、ＮＡＮＤ回路やＯＲ回路等により構成されており、入力データＩＮ（たとえば、Ａ，Ｂ，Ｃ，Ｄの４入力）に対して所定の論理演算等を施し、演算結果ＯＵＴを出力する。
【００６４】
ラッチブロックＬＴは、演算結果ＯＵＴを伝送する信号路を構成するライン１０４を備えている。ライン１０４の一部は、主信号路を構成するライン１０６および帰還信号路を構成するライン１０８により構成されている。ライン１０６およびライン１０８により、環状信号路を構成している。
【００６５】
環状信号路より入力側において、ライン１０４に、ゲート制御信号であるクロックパルスＣpに基づいて継断動作を行なう入力側ゲートであるトランスミッションゲートＧＴ１が挿入されている。トランスミッションゲートＧＴ１は、クロックパルスＣpが”Ｈ”のときにＯＦＦになり、クロックパルスＣpが”Ｌ”のときにＯＮになるよう構成されている。
【００６６】
ライン１０８には、帰還ゲートであるトランスミッションゲートＧＴ２が挿入されている。トランスミッションゲートＧＴ２は、トランスミッションゲートＧＴ１と逆に、クロックパルスＣpが”Ｈ”のときにＯＮになり、クロックパルスＣpが”Ｌ”のときにＯＦＦになるよう構成されている。
【００６７】
このように、トランスミッションゲートＧＴ２を挿入して、ライン１０８を遮断することで、非ラッチ時における消費電力を低減することができる。
【００６８】
ライン１０６には、インバータ回路ＩＮＶ１が挿入されている。インバータ回路ＩＮＶ１は、ＣＭＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを直列に接続した構成を備えている。
【００６９】
このように、主信号路を構成するライン１０６に強誘電体トランジスタを設けないことで、非ラッチ時における信号の伝送速度を高速化することができる。
【００７０】
ライン１０８には、強誘電体記憶部であるインバータ回路ＩＮＶ２が挿入されている。インバータ回路ＩＮＶ２は、インバータ回路ＩＮＶ１と同様に、ＣＭＯＳインバータ回路であるが、図４に示すように、構成要素であるＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴが、ともに強誘電体トランジスタである点で、インバータ回路ＩＮＶ１と異なる。
【００７１】
トランジスタＮＴおよびトランジスタＰＴは、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００７２】
図３Ａに、トランジスタＮＴの構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル形成領域２６の上には、酸化シリコン（SiO2)による絶縁層２８が設けられている。絶縁層２８の上にはPoly-Si,IrO2,Irをこの順に積層した下部導電体層（第１の導電体層）３０が設けられている。
【００７３】
その上にはＰＺＴ等により構成された強誘電体層３２が設けられている。強誘電体層３２は、後述するように、トランジスタＮＴの継断状態に対応した分極状態を保持する。
【００７４】
さらにその上にはIrO2,Irをこの順に積層した上部導電体層（第２の導電体層）３４が設けられている。
【００７５】
なお、絶縁層２８としては上記の他に、窒化シリコン(SiN)等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【００７６】
図３ＡのトランジスタＮＴを記号で表すと、図３Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態となっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００７７】
コントロールゲート電極ＣＧ（インバータ回路ＩＮＶ２の入力側）は、図１に示すインバータ回路ＩＮＶ１の出力側に接続され、ドレイン電極Ｄ（インバータ回路ＩＮＶ２の出力側）は、トランスミッションゲートＧＴ２に接続され、ソース電極Ｓは接地されている。
【００７８】
トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。すなわち、トランジスタＰＴも、ＭＦＭＩＳ構造の強誘電体トランジスタである。
【００７９】
組合せ論理ブロックＣＢからの演算結果ＯＵＴは、トランスミッションゲートＧＴ１を介して入力され、インバータ回路ＩＮＶ１で反転された後、インバータ回路ＩＮＶ２で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路ＩＮＶ１に入力される。つまり、インバータ回路ＩＮＶ２を有する帰還回路を用いて、データ保持の安定化を図っている。なお、インバータ回路ＩＮＶ１の出力は、ラッチブロックＬＴの出力Ｑとなる。
【００８０】
図１のラッチブロックＬＴの動作は、図２７に示す従来のラッチブロックＬＴの動作と類似しているが、後述するように、電源が遮断されてもデータを保持している点で、従来のラッチブロックＬＴと異なる。なお、この実施形態においては、クロックパルスＣpの立ち上がりのタイミングで演算結果ＯＵＴをラッチするようにしている。
【００８１】
図２に示すタイミングチャートを用いて、ラッチブロックＬＴの動作を説明する。クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２、（ａ）参照）、トランスミッションゲートＧＴ１がＯＦＦ（断状態）になるとともに、トランスミッションゲートＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣpの立ち上がり時の演算結果ＯＵＴに対応するデータ（出力Ｑは、演算結果ＯＵＴを反転した値になっている）がラッチブロックＬＴにラッチされるとともに、出力Ｑとして出力される。クロックパルスＣpが”Ｈ”の間、ラッチした当該演算結果ＯＵＴに対応するデータが出力される。
【００８２】
つぎに、クロックパルスＣpが”Ｈ”から”Ｌ”になると（図２、（ｂ）参照）、トランスミッションゲートＧＴ１がＯＮ（継状態）になるとともに、トランスミッションゲートＧＴ２がＯＦＦ（断状態）になる。したがって、出力Ｑには、現在の演算結果ＯＵＴに対応するデータ（出力Ｑは、演算結果ＯＵＴを反転した値になっている）が、そのまま出力される。
【００８３】
つぎに、クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２、（ｃ）参照）、再び、トランスミッションゲートＧＴ１がＯＦＦ（断状態）になるとともに、トランスミッションゲートＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣpの立ち上がり時の演算結果ＯＵＴに対応するデータ（出力Ｑは、演算結果ＯＵＴを反転した値になっている）がラッチブロックＬＴにラッチされるとともに、出力Ｑとして出力される。
【００８４】
このように、ラッチブロックＬＴにおいては、クロックパルスＣpの立ち上がりのタイミングで演算結果ＯＵＴをラッチし、クロックパルスＣpが”Ｈ”の間、ラッチした当該演算結果ＯＵＴに対応するデータを出力することができる。したがって、クロックパルスＣpが”Ｈ”の間の出力Ｑを用いるようにすれば、組合せ論理ブロックＣＢからの演算結果ＯＵＴにノイズが含まれているような場合であっても、ノイズを除去して、安定した出力を得ることができる。
【００８５】
上述のように、図１に示す論理処理回路５０を構成するラッチブロックＬＴは、図２６に示す従来の論理処理回路２を構成するラッチブロックＬＴと異なり、電源が遮断されてもデータを保持している。データの保持および再生の動作について説明する。
【００８６】
上述のように、クロックパルスＣpの立ち上がり時、すなわち、クロックパルスＣpが”Ｌ”から”Ｈ”になる直前の演算結果ＯＵＴに対応するデータがラッチブロックＬＴにラッチされる。説明の便宜のため、当該対応するデータが”Ｈ”（演算結果ＯＵＴ自体は”Ｌ”）であるとする。
【００８７】
クロックパルスＣpの立ち上がり時におけるインバータ回路ＩＮＶ２の状態を、図４に示す。図４に示すように、インバータ回路ＩＮＶ２のトランジスタＮＴのソース電極Ｓには”Ｌ”電位が与えられており、トランジスタＰＴのソース電極Ｓには”Ｈ”電位が与えられている。
【００８８】
トランジスタＮＴ，ＰＴのコントロールゲート電極ＣＧは、ともに”Ｈ”電位になっている。コントロールゲート電極ＣＧが”Ｈ”電位になると、トランジスタＮＴは”ＯＮ”となるとともにトランジスタＰＴは”ＯＦＦ”となるように、トランジスタＮＴ，ＰＴそれぞれのしきい値Ｖthが設定されている。したがって、この場合、トランジスタＮＴ，ＰＴのドレイン電極Ｄは、ともに”Ｌ”電位になっている。
【００８９】
このような状態において、トランジスタＮＴ，ＰＴの強誘電体層３２には、後述するように、所定の分極状態が生じている。すなわち、データ”Ｈ”は、トランジスタＮＴ，ＰＴの強誘電体層３２生ずる所定の分極状態として、ラッチブロックＬＴに書込まれる。
【００９０】
このあと、クロックパルスＣpが立ち上がって”Ｈ”になると、トランスミッションゲートＧＴ１がＯＦＦとなるが、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２による自己ラッチ機能により、トランジスタＮＴのＯＮ状態、およびトランジスタＰＴのＯＦＦ状態は保持される。すなわち、データ”Ｈ”がラッチブロックＬＴにラッチされた状態になる。
【００９１】
データ”Ｈ”の書込みからラッチ状態にいたる間の、トランジスタＮＴ、ＰＴの状態について説明する。まず、トランジスタＮＴの状態について説明する。
【００９２】
図３Ａ，Ｂに示すように、トランジスタＮＴは、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃferroと、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量ＣMOSとを、直列に接続したものと考えることができる。強誘電体容量ＣferroとＭＯＳ容量ＣMOSとを合成したコンデンサをＧＡＴＥ容量ＣGATEと呼ぶ。
【００９３】
図５に、データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性の一例を示す。
【００９４】
上述のように、トランジスタＮＴがＯＮになっているので（図４参照）、チャネル領域２６（図３Ａ参照）の電位は、ほぼ接地電位になっている。また、トランジスタＮＴのコントロールゲート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として＋ＶDDの電圧が印加される。
【００９５】
このため、図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ４になる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ４になる。なお、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、下部導電体層３０（フローティングゲート）に発生する電圧は、Ｖ2となっている。
【００９６】
つぎに、トランジスタＰＴの状態について説明する。図６に、データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す。なお、図６においては、トランジスタＮＴとの対比が容易になるように、電圧軸（横軸）の極性を図５におけるそれと逆にしている。したがって、たとえば図６に示す電圧−Ｖ４は、実際には正電位となる。
【００９７】
上述のように、図４に示すトランジスタＰＴがＯＦＦになっているので、トランジスタＰＴのチャネル領域の電位は、ほぼ電源電位ＶDDの１／２になっている。また、トランジスタＰＴのコントロールゲート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として、１／２・ＶDDの電圧が印加される。
【００９８】
このため、図６に示すように、強誘電体容量Ｃferroの状態はＰ４になり、ＭＯＳ容量ＣMOSの状態はＳ４になる。なお、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、下部導電体層３０（フローティングゲート）に発生する電圧は、−Ｖ４となっている。
【００９９】
つぎに、ラッチブロックＬＴの電源（図示せず）を遮断し、その後、電源を再投入した場合の動作を説明する。まず、トランジスタＮＴの状態について説明する。
【０１００】
ラッチブロックＬＴがデータ”Ｈ”を記憶した状態のまま電源を遮断すると、時間の経過に伴って、トランジスタＮＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図５のＰ４点およびＳ４点で示される状態から、Ｐ５点およびＳ５点で示される状態となる。強誘電体容量ＣferroとＭＯＳ容量ＣMOSとは直列に接続されているから、Ｐ５点およびＳ５点の電荷は等しくなる。また、Ｐ５点およびＳ５点の電圧の和は０Ｖとなっているはずである。したがって、Ｐ５点の電圧とＳ５点の電圧とは、絶対値が等しく極性が逆の関係になっている。
【０１０１】
ここで、ラッチブロックＬＴの電源を再投入すると、電源投入とともに、ＭＯＳ容量ＣMOSに現れる電圧・電荷の状態は、Ｓ５点からＳ４点まで急変する。ここで、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。
【０１０２】
このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、フローティングゲートに発生する電圧は、Ｖ2となっている。つまり、トランジスタＮＴは、電源遮断前と同じ、ＯＮ状態となるのである。
【０１０３】
図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ５からＰ４に戻ることになる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ５からＳ４に戻ることになる。
【０１０４】
つぎに、トランジスタＰＴの状態について説明する。ラッチブロックＬＴがデータ”Ｈ”を記憶した状態のまま電源を遮断すると、トランジスタＰＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図６のＰ４点およびＳ４点で示される状態から、Ｐ５点およびＳ５点で示される状態となる。
【０１０５】
ここで、ラッチブロックＬＴの電源を再投入すると、電源投入とともに、ＭＯＳ容量ＣMOSに現れる電圧・電荷の状態は、Ｓ５点からＳ４点まで急変する。ここで、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。
【０１０６】
このときＭＯＳ容量ＣMOSに発生する電圧、すなわち、フローティングゲートに発生する電圧、は−Ｖ4となっている。つまり、トランジスタＰＴは、電源遮断前と同じ、ＯＦＦ状態となるのである。
【０１０７】
図６に示すように、強誘電体容量Ｃferroの状態は、Ｐ５からＰ４に戻ることになる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ５からＳ４に戻ることになる。
【０１０８】
つまり、ラッチブロックＬＴの電源を遮断し、その後、電源を再投入した場合、ラッチブロックＬＴは、電源を遮断する前の状態、すなわち、データ”Ｈ”をラッチした状態に復帰することがわかる。
【０１０９】
ラッチブロックＬＴにデータ”Ｈ”がラッチされている場合を例に説明したが、ラッチブロックＬＴにデータ”Ｌ”がラッチされている場合の動作も、ほぼ同様である。すなわち、ラッチブロックＬＴは、ラッチデータの内容にかかわらず、電源を遮断しても当該データを記憶しており、電源の復帰とともに、当該データを再生することができる。
【０１１０】
このように、このラッチブロックＬＴにおいては、強誘電体トランジスタにより構成されたインバータ回路ＩＮＶ２を備えている。したがって、組合せ論理ブロックＣＢからの演算結果ＯＵＴを、当該演算結果ＯＵＴに対応した分極状態の形でインバータ回路ＩＮＶ２が保持している。このため、電源が遮断されても、インバータ回路ＩＮＶ２によってデータが保持されていることになる。
【０１１１】
この結果、電源が回復したときに、保持されている当該データを用いて、組合せ論理ブロックＣＢからの演算結果ＯＵＴを、電源が遮断される前の値に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のラッチ回路を実現することができる。
【０１１２】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、インバータ回路ＩＮＶ２が演算結果ＯＵＴに対応した分極状態に至るまでの時間は短い。したがって、高速応答が可能となる。
【０１１３】
さらに、強誘電体の場合、データの書込み、消去時に高電圧を要することはない。したがって、チップ内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、チップサイズの増大や製造コストの上昇を抑制することができる。
【０１１４】
なお、この実施形態においては、強誘電体記憶部として、一対のトランジスタを強誘電体トランジスタＮＴ，ＰＴとしたインバータ回路ＩＮＶ２を用いている。したがって、演算結果ＯＵＴに対応した分極状態の形で強誘電体トランジスタＮＴ，ＰＴが保持している。このため、電源が遮断されたあと回復したときに、保持されている当該信号を用いて、ラッチブロックＬＴの状態を、電源が遮断される前の状態に、より確実に復帰させることが可能となる。
【０１１５】
ただし、インバータ回路ＩＮＶ２を構成するトランジスタＮＴ，ＰＴのうち、いずれか一方のみを強誘電体トランジスタとすることができる。このようにすれば、処理速度がいっそう速くなる。
【０１１６】
また、上述の実施形態においては、ラッチブロックＬＴに含まれるインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２のうち、帰還信号路に挿入されたインバータ回路ＩＮＶ２にのみ、強誘電体トランジスタを用いるよう構成したが、逆に、主信号路に挿入されたインバータ回路ＩＮＶ１にのみ、強誘電体トランジスタを用いるよう構成することも可能である。
【０１１７】
また、図７に示すこの発明の他の実施形態による半導体装置に用いられる論理処理回路５２のように、ラッチブロックＬＴに含まれるインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２の双方に強誘電体トランジスタを用いるよう構成することもできる。
【０１１８】
上述の各実施形態においては、強誘電体トランジスタとして、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタを例に説明したが、強誘電体トランジスタはこれに限定されるものではない。強誘電体トランジスタとして、たとえば、図１３Ａに示すようなトランジスタＮＴを用いることもできる。
【０１１９】
図１３Ａに示すトランジスタＮＴは、ｎチャンネルＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、ＰＺＴ等の強誘電体材料で構成した強誘電体層３２が設けられている。強誘電体層３２の上には、導電体層４０が設けられている。
【０１２０】
この構造のタイプのトランジスタを、ＭＦＳ構造のトランジスタ（上から、メタル層、強誘電体層、シリコン層をこの順に積層した構造を有するトランジスタ）という。なお、強誘電体層とシリコン層（半導体基板）との間に絶縁物質を介在させたＭＦＩＳ構造のトランジスタを用いることもできる。
【０１２１】
図１３ＡのトランジスタＮＴを記号で表すと、図１３Ｂのようになる。導電体層４０にはゲート電極Ｇが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【０１２２】
このトランジスタＮＴは、通常のＭＯＳＦＥＴの絶縁層を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料で構成したトランジスタである。したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの材料を一部変更するだけで、容易に不揮発性のラッチ回路を得ることができる。なお、ｐチャンネルＭＯＳＦＥＴトランジスタＰＴについても、図１３Ａに示すトランジスタＮＴと同様の構成のものを用いることができる。
【０１２３】
また、強誘電体記憶部は、強誘電体トランジスタに限定されるものではない。たとえば、強誘電体コンデンサを用いることもできる。この場合、たとえば、図３に示す強誘電体トランジスタＮＴの代わりに、通常のＭＯＳＦＥＴのゲート電極に強誘電体コンデンサを直列に接続したものを用いればよい。
【０１２４】
このように構成すれば、従来のラッチ回路に用いる通常のＭＯＳＦＥＴをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易に不揮発性のラッチ回路を得ることができる。
【０１２５】
また、上述の各実施形態においては、ゲートとしてトランスミッションゲートを用いたが、ゲートはこれに限定されるものではない。ゲートとして、たとえば、トランジスタやクロックドＣＭＯＳインバータ等を用いることもできる。
【０１２６】
なお、上述の各実施形態においては、説明の便宜のため、信号保持回路としてラッチブロックを一つ用いた論理処理回路について説明したが、半導体装置等に実際に用いる回路としては、信号保持回路として、ラッチブロックを２つ直列に接続したフリップフロップ回路を用いることが多い。
【０１２７】
図２３は、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路１１２を示す回路図である。論理処理回路１１２においては、信号保持回路として、ラッチブロックを２つ直列に接続したフリップフロップ回路ＦＦが用いられている。
【０１２８】
図２４は、図２３に示すフリップフロップ回路ＦＦの動作を示すタイミングチャートである。フリップフロップ回路ＦＦは、ラッチブロックＬＴ１（マスターラッチ回路）とラッチブロックＬＴ２（スレーブラッチ回路）とを直列に接続して構成されている。なお、図２４のＰＡは、ラッチブロックＬＴ１の出力信号、すなわち、図２３のＰＡ点の信号を表す。
【０１２９】
クロックパルスＣpが”Ｈ”から”Ｌ”になると（図２４、（ａ）参照）、ラッチブロックＬＴ１がラッチ状態となるとともにラッチブロックＬＴ２がアンラッチ状態となる。したがって、クロックパルスＣpの立ち下がり時のデータ（組合せ論理ブロックＣＢの演算結果ＯＵＴ）Ｄn（現在のデータ）に対応するデータ（ＰＡ点の信号は、データＤnを反転した値になっている）がラッチブロックＬＴ１にラッチされるとともに、出力Ｑには、当該データＤnが出力される。
【０１３０】
つぎに、クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２４、（ｂ）参照）、ラッチブロックＬＴ１がアンラッチ状態となるとともにラッチブロックＬＴ２がラッチ状態となる。したがって、データＤnがラッチブロックＬＴ２にラッチされるとともに、出力Ｑには、やはり当該データＤnが出力される。
【０１３１】
つぎに、クロックパルスＣpが”Ｈ”から”Ｌ”になると（図２４、（ｃ）参照）、再び、ラッチブロックＬＴ１がラッチ状態となるとともにラッチブロックＬＴ２がアンラッチ状態となる。したがって、クロックパルスＣpの立ち下がり時のデータＤn+1（つぎのデータ）に対応するデータ（ＰＡ点の信号は、データＤnを反転した値になっている）がラッチブロックＬＴ１にラッチされるとともに、出力Ｑには、当該データＤn+1が出力される。
【０１３２】
このように、フリップフロップ回路ＦＦを用いると、クロックパルスＣpの立ち下がりのタイミングでデータをラッチし、クロックパルスＣpの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。このため、データ（組合せ論理ブロックＣＢからの演算結果ＯＵＴ）にノイズが含まれているような場合であっても、ノイズを除去して、さらに安定した出力を得ることができる。
【０１３３】
したがって、このようなフリップフロップ回路ＦＦと、論理ゲートなどにより構成された組合せ論理ブロックＣＢとを多数組合せて用いることで、より信頼性の高いシーケンス処理などを行なうことができるのである。
【０１３４】
なお、図２３のフリップフロップ回路ＦＦにおいては、ラッチブロックＬＴ１を構成するインバータ回路ＩＮＶ２の一つのトランジスタ（ＮチャネルＭＯＳＦＥＴ）を強誘電体トランジスタとしたが、フリップフロップ回路ＦＦを構成するいずれのラッチブロックのいずれのインバータ回路のいずれのトランジスタを強誘電体トランジスタとしてもよい。また、これら複数のトランジスタのうち２以上のトランジスタを強誘電体トランジスタとすることもできる。
【０１３５】
なお、上述の各バリエーションは、以下に述べる種々の他の実施形態においても、同様に適用することができる。
【０１３６】
つぎに、図８に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５４の回路図を示す。図８の論理処理回路５４は、ラッチブロックＬＴに与える電力を、継断または調整する電源制御部５５を設けた点を除き、図１の論理処理回路５０と同様である。
【０１３７】
電源制御部５５は、ＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを備えており、電源制御信号ＳＣに基づいて、ラッチブロックＬＴへの電源の供給を制御する。
【０１３８】
このように、電源制御部５５を設けることにより、たとえば、動作していないラッチブロックＬＴに与える電力を電源制御部５５により遮断することで、電力消費を抑えることができる。この場合、ラッチブロックＬＴに与える電力を遮断したとしても、インバータ回路ＩＮＶ２を構成する強誘電体トランジスタの分極状態は維持され、動作の再開にともなって電力供給を再開すると、当該分極状態に対応した信号をライン１０４に与えることができる。
【０１３９】
つぎに、図９に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５６の回路図を示す。図９の論理処理回路５６は、ライン１０８と当該ライン１０８に挿入されたインバータ回路ＩＮＶ２とを継断する記憶部ゲートであるトランスミッションゲートＧＴ３を設け、当該トランスミッションゲートＧＴ３を、電源電圧の変動に対応して動作させるようにした点を除き、図８の論理処理回路５４と同様である。
【０１４０】
低電圧検出部８４により電源電圧の低下が検出されると、トランスミッションゲートＧＴ３がＯＦＦとなるよう設定されている。このようにすれば、電源電圧の低下に起因して不用意にインバータ回路ＩＮＶ２を構成する強誘電体トランジスタの分極状態が変化してしまうことを防止することができる。
【０１４１】
この実施形態においては、低電圧検出部８４により電源電圧の低下が検出されるとトランスミッションゲートＧＴ３のみをＯＦＦとするようにしたが、他のトランスミッションゲート、たとえばトランスミッションゲートＧＴ２も、同時にＯＦＦとするようにすることもできる。
【０１４２】
また、この実施形態においては、トランスミッションゲートＧＴ３は、通常のクロックパルスＣpによっても動作するよう構成してあり、トランスミッションゲートＧＴ２と同じタイミングでＯＮ／ＯＦＦするようにしている。したがって、トランスミッションゲートＧＴ３は、記憶部ゲートであると同時に帰還ゲートでもある。
【０１４３】
つぎに、図１０に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５８の回路図を示す。図１０の論理処理回路５８は、図７に示す論理処理回路５２と異なり、トランスミッションゲートＧＴ１およびトランスミッションゲートＧＴ２を備えておらず、さらに、組合せ論理ブロックを２つ備えている。
【０１４４】
組合せ論理ブロックＣＢ１および組合せ論理ブロックＣＢ２は、入力データＩＮ（たとえば、Ａ，Ｂ，Ｃ，Ｄの４入力）に対して、それぞれ所定の論理演算等を施し、演算結果ＯＵＴ１および演算結果ＯＵＴ２を出力する。
【０１４５】
組合せ論理ブロックＣＢ１の演算結果ＯＵＴ１は、ライン１０４を介してインバータ回路ＩＮＶ１の入力側に入力され、インバータ回路ＩＮＶ１の出力が、ラッチブロックＬＴの出力Ｑとなる。組合せ論理ブロックＣＢ２の演算結果ＯＵＴ２は、ライン１０５を介してインバータ回路ＩＮＶ２の入力側に入力される。
【０１４６】
なお、演算結果ＯＵＴ１と演算結果ＯＵＴ２との関係は、特に限定されるものではないが、たとえば、演算結果ＯＵＴ１と演算結果ＯＵＴ２とが、相補的関係となるように組合せ論理ブロックＣＢ１および組合せ論理ブロックＣＢ２を設定することができる。
【０１４７】
上述のように、この論理処理回路５８は、図７に示す論理処理回路５２と異なり、トランスミッションゲートＧＴ１およびトランスミッションゲートＧＴ２を備えていないが、そのかわり、組合せ論理ブロックＣＢ１、組合せ論理ブロックＣＢ２に、トランスミッションゲートと同様の機能をも持たせている。なお、その他の構成は、図７に示す論理処理回路５２と同様である。
【０１４８】
この論理処理回路５８の場合も上述の各実施形態の場合と同様に、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２を構成する合計４つのトランジスタのうち、少なくとも一つが強誘電体トランジスタであればよい。インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２に用いる強誘電体トランジスタの数が少ないほど、動作速度を上げることができる。
【０１４９】
つぎに、図１１に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６０の回路図を示す。図１１の論理処理回路６０を構成するラッチブロックＬＴは、バスライン上のデータをラッチするためのものである。
【０１５０】
信号路であるバスラインＢＵＳ１の一部に、主信号路であるライン１０６と帰還信号路であるライン１０８を備えた環状信号路が形成されている。
【０１５１】
ライン１０６にインバータ回路ＩＮＶ１を挿入し、当該インバータ回路の入力側と所定の基準電位である電源電位Ｖddとを、制御入力端子であるコントロールゲート電極ＣＧを備えたスイッチング回路であるトランジスタＰＴを介して結合するようにしている。
【０１５２】
また、当該インバータ回路ＩＮＶ１の出力側と上記コントロールゲート電極ＣＧとを、帰還信号路を構成するライン１０８により結合するようにしている。この実施形態においては、インバータ回路ＩＮＶ１を通常のＭＯＳＦＥＴを用いたＣＭＯＳインバータ回路とするとともに、トランジスタＰＴを、強誘電体トランジスタとしている。したがって、トランジスタＰＴが強誘電体部に該当する。
【０１５３】
バスラインＢＵＳ１は、所定タイミングで生成されるプリチャージ信号ＰＣにより、”Ｈ”（電源電位Ｖdd）にプリチャージされ、その後、トランジスタＰＴにより、”Ｈ”状態が維持される。
【０１５４】
論理処理回路６０は、多数の組合せ論理ブロックＣＢ１、ＣＢ２・・・を備えており、各組合せ論理ブロックＣＢ１、ＣＢ２・・・からの演算結果ＯＵＴ１，ＯＵＴ２・・・に応じて、バスラインＢＵＳ１が”Ｌ”状態（接地電位Ｖss）になるよう、構成されている。このようにして、適当なタイミングで、各組合せ論理ブロックＣＢ１、ＣＢ２・・・からの演算結果ＯＵＴ１，ＯＵＴ２・・・を、バスラインＢＵＳ１に出力することができる。
【０１５５】
上述のように、論理処理回路６０においては、トランジスタＰＴを強誘電体トランジスタとしている。したがって、バスラインＢＵＳ１の状態、すなわち、バスラインＢＵＳ１上の信号は、当該信号に対応した分極状態の形でトランジスタＰＴに記憶されることになる。このため、電源が遮断されてもバスラインＢＵＳ１上の信号等を保持することができ、電源の復旧とともに、当該信号がバスライン上に再現される。
【０１５６】
この実施形態においては、ラッチブロックＬＴに含まれるインバータ回路ＩＮＶ１を通常のＭＯＳＦＥＴを用いて構成することで、信号の伝送速度を上げるようにしたが、図１２に示すこの発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６２のように、インバータ回路ＩＮＶ１を、強誘電体トランジスタを用いて構成することもできる。
【０１５７】
図１２に示す論理処理回路６２における他の構成は、図１１に示す論理処理回路６０と同様である。なお、図１２に示す論理処理回路６２において、トランジスタＰＴを、強誘電体トランジスタではなく通常のＰチャネルＭＯＳＦＥＴとしてもよい。
【０１５８】
つぎに、図１４に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６４の回路図を示す。論理処理回路６４は、上述の各実施形態と同様に、組合せ回路である組合せ論理ブロックＣＢと、信号保持回路であるラッチブロックＬＴとを備えている。
【０１５９】
組合せ論理ブロックＣＢは、ＮＡＮＤ回路やＯＲ回路等により構成されており、入力データＩＮ（たとえば、Ａ，Ｂ，Ｃ，Ｄの４入力）に対して所定の論理演算等を施し、演算結果ＯＵＴ（およびその反転出力）を出力する。
【０１６０】
ラッチブロックＬＴは、演算結果ＯＵＴを伝送する信号路を構成するライン１０４を備えている。所定のゲート制御信号であるクロックパルスＣpに基づいて継断動作を行なう入力側ゲートであるトランジスタＴＲ１と、当該クロックパルスＣpに基づいてトランジスタＴＲ１と逆の継断動作を行なう出力側ゲートであるトランジスタＴＲ２とを、ライン１０４に直列に挿入している。
【０１６１】
強誘電体記憶部である強誘電体コンデンサＣ１の一端を、トランジスタＴＲ１とトランジスタＴＲ２との間においてライン１０４に結合するとともに、当該強誘電体コンデンサＣ１の他端に、クロックパルスＣpに同期した電圧をプレートラインＰＬにより印加するようにしている。
【０１６２】
トランジスタＴＲ２を介して、ライン１０４とバスラインＢＵＳ１とを結合するようにしている。したがって、演算結果ＯＵＴは、トランジスタＴＲ１、トランジスタＴＲ２を経て、バスラインＢＵＳ１に伝送される。
【０１６３】
強誘電体コンデンサＣ１は、２つの電極間にＰＺＴ等により構成された強誘電体層を挟み込むように形成したものである。強誘電体コンデンサＣ１は、後述するように、演算結果ＯＵＴに対応した分極状態を保持する。
【０１６４】
演算結果ＯＵＴの反転出力を伝送する信号路も、演算結果ＯＵＴを伝送する信号路と同様に構成されている。したがって、演算結果ＯＵＴの反転出力を伝送する信号路を構成するライン１０５は、トランジスタＴＲ４を介して、バスラインＢＵＳ２に結合されることになる。
【０１６５】
一対のバスラインＢＵＳ１、ＢＵＳ２には、プリチャージ回路ＰＣＣおよびセンスアンプＳＡが接続されている。なお、一対のバスラインＢＵＳ１、ＢＵＳ２と、接地電位との間には、それぞれ負荷容量Ｃ３，Ｃ４が存在するものとする。
【０１６６】
このように構成することで、一対のバスラインＢＵＳ１、ＢＵＳ２に接続可能なラッチブロックＬＴを容易に実現することができる。また、電源が遮断されても演算結果ＯＵＴ（およびその反転出力）を保持することができる。
【０１６７】
図１５に示すタイミングチャートを用いて、論理処理回路６４を構成するラッチブロックＬＴの動作を説明する。説明の便宜のため、ラッチブロックＬＴのうち、演算結果ＯＵＴを伝送する信号路に着目して説明する。
【０１６８】
クロックパルスＣpが”Ｈ”のとき（図１５、（ａ）参照）、トランジスタＴＲ１はＯＮになり、トランジスタＴＲ２はＯＦＦになっている。
【０１６９】
この状態で、クロックパルスＣpに同期した所定の電圧がプレートラインＰＬに印加される（図１５、（ｂ）参照）。これにより、強誘電体コンデンサＣ１の分極状態は、演算結果ＯＵＴ（図１５の例では”Ｈ”、図１５、（ｃ）参照）に対応した状態となる（図１５、（ｄ）参照）。一方、クロックパルスＣpに同期して、プリチャージ回路ＰＣＣがＯＮになる（図１５、（ｅ）参照）。これにより、負荷容量Ｃ３が接地電位にプリチャージされる。
【０１７０】
つぎに、クロックパルスＣpが”Ｌ”になると（図１５、（ｆ）参照）、トランジスタＴＲ１はＯＦＦになり、トランジスタＴＲ２はＯＮになる。
【０１７１】
この状態で、クロックパルスＣpに同期した所定の電圧が、再びプレートラインＰＬに印加される（図１５、（ｇ）参照）。これにより、強誘電体コンデンサＣ１の分極状態に対応した電圧が、バスラインＢＵＳ１に現れる（図１５、（ｈ）参照）。
【０１７２】
その後、クロックパルスＣpに同期して、センスアンプＳＡがＯＮになる（図１５、（ｉ）参照）。センスアンプＳＡは、上述の強誘電体コンデンサＣ１の分極状態に対応した電圧（図１５、（ｈ）参照）と、強誘電体コンデンサＣ２の分極状態に対応した電圧（図示せず）とを比較し、バスラインＢＵＳ１の電位を、所定の論理レベル（この場合は”Ｈ”）に引上げる（図１５、（ｊ）参照）（または、”Ｌ”に引下げる）。バスラインＢＵＳ１の電位が、所定の論理レベルになった状態で、クロックパルスＣpに同期して、出力Ｑが検出される（図１５、（ｋ）参照）。
【０１７３】
このようにして、演算結果ＯＵＴがラッチされ、所定タイミングで出力される。演算結果ＯＵＴの反転出力も、演算結果ＯＵＴと同様に処理される。
【０１７４】
上述のように、このラッチブロックＬＴは、電源が遮断されてもデータを保持している。したがって、電源が復帰したときには、上述の読み出し時の動作と同様の動作で、保持されたデータを、ラッチブロックＬＴに読み出すことができる。
【０１７５】
データの書き込み動作および読み出し動作を、強誘電体コンデンサＣ１の分極状態に着目して説明する。なお、説明の便宜のため、ラッチブロックＬＴのうち、演算結果ＯＵＴを伝送する信号路について説明する。
【０１７６】
図１６に、ラッチブロックＬＴのうち演算結果ＯＵＴを伝送する信号路に対応する部分の強誘電体コンデンサＣ１および負荷容量Ｃ３近傍の回路図を示す。図１７に、強誘電体コンデンサＣ１に関する電圧（図１６に示すプレートラインＰＬを基準電位とした場合のライン１０４の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線（電圧・電荷特性）を示す。
【０１７７】
図１７において、残留分極Ｚ１を生じている状態を分極状態Ｐ１とし、残留分極Ｚ２を生じている状態を分極状態Ｐ２とする。
【０１７８】
上述のように、書き込み時（クロックパルスＣpが”Ｈ”のとき（図１５、（ａ）参照）、トランジスタＴＲ１はＯＮになり、トランジスタＴＲ２はＯＦＦになっている。書き込み時において、クロックパルスＣpに同期した所定の電圧がプレートラインＰＬに印加される（図１５、（ｂ）参照）が、図１５の例では、プレートラインに印加された電圧が立ち下がった時に、強誘電体コンデンサＣ１に、データが書き込まれる。図１６は、このときの強誘電体コンデンサＣ１および負荷容量Ｃ３近傍の信号の状態を示している。
【０１７９】
このとき、図１６に示すように、強誘電体コンデンサＣ１の一端（ライン１０４）には、演算結果ＯＵＴ（この例では、データ”Ｈ”）により”Ｈ”電位が与えられており、強誘電体コンデンサＣ１の他端（プレートラインＰＬ）には”Ｌ”電位が与えられている。
【０１８０】
これにより、負荷容量Ｃ３とともに強誘電体コンデンサＣ１が充電される。このとき、強誘電体コンデンサＣ１は、図１７に示す分極状態Ｐ３を呈する。
【０１８１】
つぎに、読み出し時（クロックパルスＣpが”Ｌ”のとき（図１５、（ｆ）参照）においては、トランジスタＴＲ１はＯＦＦになり、トランジスタＴＲ２はＯＮになる。これにより、強誘電体コンデンサＣ１の分極状態は、Ｐ３からＰ１に移行し始める。
【０１８２】
読み出し時において、クロックパルスＣpに同期した所定の電圧がプレートラインＰＬに印加されると（図１５、（ｇ）参照）、ライン１０４およびこれにつながったバスラインＢＵＳ１には、強誘電体コンデンサＣ１の分極状態に対応した電圧（図１５、（ｈ）参照）Ｖ１が生ずる。
【０１８３】
このときの強誘電体コンデンサＣ１の分極状態は、図１７のＰ６点で表わされる。この電圧Ｖ１と、もう一方の強誘電体コンデンサＣ２の一端に結合されたライン１０５およびこれにつながったバスラインＢＵＳ２の電圧との差に基づいて、上述のように、バスラインＢＵＳ１の電位を、所定の論理レベル（この場合は”Ｈ”）に引上げる（図１５、（ｊ）参照）のである。この状態において、上述のように、出力Ｑを読取るようにしている。
【０１８４】
つぎに、図１８に、この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６６の回路図を示す。図１８の論理処理回路６６は、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４を、電源電圧の変動に対応して動作させるようにした点を除き、図１４の論理処理回路５４と同様である。
【０１８５】
低電圧検出部８４により電源電圧の低下が検出されると、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４が、すべてＯＦＦとなるよう設定されている。このようにすれば、電源電圧の低下に起因して不用意に強誘電体コンデンサＣ１，Ｃ２の分極状態が変化してしまうことを防止することができる。すなわち、この実施形態においては、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４は、記憶部ゲートでもある。
【０１８６】
つぎに、図１９Ａに、この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの一例を表わす回路図を示す。図１９Ｂは、当該組合せ論理ブロックＣＢを論理ゲートを用いて表現したものである。
【０１８７】
図１９Ａに示す回路は、省電力型の論理ブロックＣＢの一つであり、電源制御部１１０を備えている。電源制御部１１０は、ＮチャネルＭＯＳＦＥＴを備えており、電源制御信号ＳＣに基づいて、組合せ論理ブロックＣＢへの電源の供給を制御する。
【０１８８】
このように、電源制御部１１０を設けることにより、たとえば、動作していない組合せ論理ブロックＣＢに与える電力を電源制御部１１０により遮断することで、電力消費を抑えることができる。
【０１８９】
つぎに、図２０に、この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの他の一例を表わす回路図を示す。
【０１９０】
図２０に示す回路は、省電力型の論理ブロックＣＢの一つであり、パスロジックと呼ばれる回路構成法を用いて構成された回路である。この回路構成法を用いれば、素子数をかなり低く抑えることができる。
【０１９１】
図２１Ａは、図２０に示す回路に対応する真理値表である。図２１Ｂは、当該真理値表を、論理ゲートを用いて表現したものである。図２２は、図２１Ａに示す真理値表に対応する回路を、従来のＣＭＯＳ構成法を用いて構成した場合の一例である。
【０１９２】
図２２に示す従来のＣＭＯＳ構成法を用いて構成した回路（２２素子）に比し、図２０に示す回路（１０素子）は、素子数がかなり少なくなっていることがわかる。これは、従来のＣＭＯＳ構成法においては、論理処理経路として、ＦＥＴの２端子（ドレインおよびゲート）のみを用いているのに対し、パスロジックと呼ばれる回路構成法においては、論理処理経路として、ＦＥＴの３端子（ソース、ドレインおよびゲート）を、フルに活用するからである。
【０１９３】
このように、論理ブロックＣＢを構成する素子数を低減することにより、消費電力を低減することができる。
【０１９４】
つぎに、図２５に、この発明の各実施形態による半導体装置を用いたＩＣカードの一例を表わすブロック図を示す。ＩＣカードは、クレジットカードや流通過程等で用いられる識別用タグ等として用いられる。ＩＣカードには、接触型のＩＣカードと非接触型のＩＣカードとがあるが、ここでは、非接触型のＩＣカード７０を例に説明する。
【０１９５】
ＩＣカード７０は、アンテナ部７２、アナログ処理部７４、ディジタル処理部７６および、メモリ部７８を備えている。ＩＣカード７０は、ホストコンピュータ１００に接続されたＩＤ番号リーダ１０２を介し、電波を用いて、電力の供給およびデータの授受を行なうよう構成されている。
【０１９６】
アナログ部７４は、整流部８０、電源供給部８２、低電圧検出部８４、検波部８６、波形整形部８８および変調部９０を備えている。ディジタル部７６は、エンコーダ９２、プロトコルコントローラ９４、デコーダ９６およびメモリインターフェース９８を備えている。
【０１９７】
メモリ部７８は、強誘電体トランジスタまたは強誘電体コンデンサを用いた強誘電体メモリ回路を用いて構成されている。このため、データ保持に電源が不要で、かつ、書き込み速度なども速く、高電圧を必要としないので、このような非接触のＩＣカード７０に用いるのに好適である。
【０１９８】
アンテナ部７２に入力された電波は、整流部８０で整流されたのち電源供給部８２に送られ、ＩＣカード７０の電力となる。低電圧検出部８４は、電源電圧の低下を検出する。低電圧検出部８４の出力に基づいて、上述のように、たとえば、トランスミッションゲートＧＴ３（図９参照）が継断される。
【０１９９】
アンテナ部７２に入力された電波は、また、検波部８６において検波されたのち、波形整形部８８において、波形が整えられる。
【０２００】
波形整形部８８の出力は、プロトコルコントローラ９４の指示に基づいてエンコーダ９２で解読され、解読された情報に基づいて、必要であれば、メモリインターフェース９８を介して、メモリ部７８に記憶されたデータに対する書き込みや読み出しを行なう。
【０２０１】
デコーダ９６は、プロトコルコントローラ９４の指示に基づいて、メモリ部７８から読み出したデータなどをデコードして変調部９０に送る。変調部９０は、このデータを変調したのち、アンテナ部７２から、電波として出力する。
【０２０２】
ホストコンピュータ１００は、ＩＤ番号リーダ１０２を介し、電波にのせられたデータを読取る。このようにして、ホストコンピュータ１００と、ＩＣカード７０との間で、データの授受が行なわれる。
【０２０３】
上述の各実施形態による半導体装置は、たとえば、ＩＣカード７０のディジタル部７６を構成するために用いられる。ディジタル部７６が、マイクロプロセッサにより構成されている場合には、マイクロプロセッサのシーケンス論理処理回路として、上述の各実施形態による半導体装置を用いることができる。
【０２０４】
また、ディジタル部７６が、ロジックＬＳＩにより構成されている場合には、ロジックＬＳＩのシーケンス論理処理回路として、上述の各実施形態による半導体装置を用いることができる。
【０２０５】
ロジックＬＳＩとして、専用のＬＳＩを用いることもできるが、汎用のゲートアレイを用いて構成することもできる。この場合、汎用のゲートアレイとして、ＦＥＴ等のトランジスタと、強誘電体により構成された素子、たとえば強誘電体トランジスタや強誘電体コンデンサ、を備えたゲートアレイを用いればよい。
【０２０６】
なお、この実施形態においては、半導体装置を用いたＩＣカードとして、非接触型のＩＣカードを例に説明したが、本発明の適用される半導体装置を用いたＩＣカードは、これに限定されるものではない。たとえば、本発明は、接触型のＩＣカードや、接触型・非接触型兼用のＩＣカード等にも適用することができる。
【０２０７】
また、本発明にかかる半導体装置は、ＩＣカードに適用されるものに限定されるものではない。ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＤＰＧＡ（ダイナミックプログラマブルゲートアレイ）など種々のゲートアレイや、専用ＬＳＩ、マイクロプロセッサなどコンピュータのハードウェア等、半導体装置一般に適用されるものである。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置に用いられる論理処理回路５０を示す回路図である。
【図２】論理処理回路５０のラッチブロックＬＴの動作を説明するためのタイミングチャートである。
【図３】図３Ａは、トランジスタＮＴの構造を示す断面図である。図３Ｂは、トランジスタＮＴを記号で表した図面である。
【図４】クロックパルスＣpの立ち上がり時におけるインバータ回路ＩＮＶ２の状態を示す図面である。
【図５】データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性の一例を示す図面である。
【図６】データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す図面である。
【図７】この発明の他の実施形態による半導体装置に用いられる論理処理回路５２を示す回路図である。
【図８】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５４を示す回路図である。
【図９】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５６を示す回路図である。
【図１０】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路５８を示す回路図である。
【図１１】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６０を示す回路図である。
【図１２】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６２を示す回路図である。
【図１３】図１３Ａは、トランジスタＮＴの他の構造の例を示す図面である。図１３Ｂは、図１３ＡのトランジスタＮＴを記号で表した図面である。
【図１４】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６４を示す回路図である。
【図１５】論理処理回路６４を構成するラッチブロックＬＴの動作を表わすタイミングチャートである。
【図１６】強誘電体コンデンサＣ１および負荷容量Ｃ３近傍の回路図である。
【図１７】強誘電体コンデンサＣ１に関する電圧と分極状態との関係を表わす履歴曲線である。
【図１８】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路６６を示す回路図である。
【図１９】図１９Ａは、この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの一例を表わす回路図である。図１９Ｂは、当該組合せ論理ブロックＣＢを論理ゲートを用いて表現した図面である。
【図２０】この発明の各実施形態による半導体装置に用いられる種々の論理処理回路を構成する組合せ論理ブロックＣＢの他の一例を表わす回路図である。
【図２１】図２１Ａは、図２０に示すパス論理回路に対応する真理値表である。図２１Ｂは、当該真理値表を、ＣＭＯＳ論理ゲートを用いて表現した図面である。
【図２２】図２１Ａに示す真理値表に対応する回路を、従来のＣＭＯＳ構成法を用いて構成した場合の一例を示す図面である。
【図２３】この発明のさらに他の実施形態による半導体装置に用いられる論理処理回路１１２を示す回路図である。
【図２４】図２３に示すフリップフロップ回路ＦＦの動作を表わすタイミングチャートである。
【図２５】この発明の各実施形態による半導体装置を用いたＩＣカードの一例を表わすブロック図である。
【図２６】従来の論理処理回路２を表わすブロック図である。
【図２７】省電力型のラッチブロックＬＴを備えた従来の論理処理回路２の具体的回路の一例を示す図面である。
【符号の説明】
５５・・・・・電源制御部
５６・・・・・論理処理回路
１０４・・・・ライン
１０６・・・・ライン
１０８・・・・ライン
ＣＢ・・・・・組合せ論理ブロック
ＩＮＶ２・・・インバータ回路
ＬＴ・・・・・ラッチブロック
Claims (20)
- 信号を伝送する信号路と、
信号路の一部に設けた、主信号路と帰還信号路とを有する環状信号路と、
当該信号路に結合され、動作時に信号路に現れた信号に対応した分極状態を動作停止後も保持するとともに、保持した分極状態に基づいて動作復帰時に信号路に信号を復元する強誘電体記憶部と、
を備えた、信号を所定期間保持する信号保持回路であって、
前記強誘電体記憶部を、主信号路に設けないで、帰還信号路に設けるよう構成したこと、
を特徴とする信号保持回路。 - 信号を伝送する信号路と、
信号路の一部に設けた、主信号路と帰還信号路とを有する環状信号路と、
当該信号路に結合され、動作時に信号路に現れた信号に対応した分極状態を動作停止後も保持するとともに、保持した分極状態に基づいて動作復帰時に信号路に信号を復元する強誘電体記憶部と、
を備え、主信号路および帰還信号路のうち少なくとも一方に、前記強誘電体記憶部を結合した、信号を所定期間保持する信号保持回路であって、
主信号路を介して信号を伝送するときには帰還信号路を遮断し、帰還信号路を介して信号を帰還させるときには帰還信号路を接続する帰還ゲートを設けたこと、
を特徴とする信号保持回路。 - 請求項１または請求項２の信号保持回路において、
前記強誘電体記憶部として、強誘電体トランジスタを用いたこと、
を特徴とするもの。 - 請求項３の信号保持回路において、
前記強誘電体トランジスタは、
Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、
Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル形成領域、
Ｃ）チャネル形成領域の上に配置された絶縁層、
Ｄ）前記絶縁層の上に配置された第１の導電体層、
Ｅ）前記第１の導電体層の上に形成された強誘電体層、
Ｆ）強誘電体層の上に形成された第２の導電体層、
を有すること、
を特徴とするもの。 - 請求項３ないし請求項４のいずれかの信号保持回路において、
前記主信号路および帰還信号路に、インバータ回路をそれぞれ挿入し、
当該インバータ回路のうち少なくとも一方を、前記強誘電体トランジスタを用いた強誘電体記憶部としたこと、
を特徴とするもの。 - 請求項２ないし請求項５のいずれかの信号保持回路において、
前記環状信号路より入力側において、前記信号路に、所定のゲート制御信号に基づいて継断動作を行なう入力側ゲートを設けたこと、を特徴とするもの。 - 請求項３ないし請求項４のいずれかの信号保持回路において、
前記主信号路にインバータ回路を挿入し、
当該インバータ回路の入力側と所定の基準電位とを、制御入力端子を備えたスイッチング回路を介して結合し、
当該インバータ回路の出力側と当該制御入力端子とを、前記帰還信号路により結合したこと、
を特徴とするもの。 - 請求項１または請求項２の信号保持回路において、
前記強誘電体記憶部として、強誘電体コンデンサを用いたこと、
を特徴とするもの。 - 請求項８の信号保持回路において、
所定のゲート制御信号に基づいて継断動作を行なう入力側ゲートと、当該ゲート制御信号に基づいて入力側ゲートと逆の継断動作を行なう出力側ゲートとを、前記信号路に直列に挿入し、
前記強誘電体コンデンサの一端を、入力側ゲートと出力側ゲートとの間において前記信号路に結合するとともに、当該強誘電体コンデンサの他端に、前記ゲート制御信号に同期した電圧を印加するよう構成したこと、
を特徴とするもの。 - 信号を伝送する信号路と、
信号路の一部に設けた、主信号路と帰還信号路とを有する環状信号路と、
当該信号路に結合され、動作時に信号路に現れた信号に対応した分極状態を動作停止後も保持するとともに、保持した分極状態に基づいて動作復帰時に信号路に信号を復元する強誘電体記憶部と、
を備え、主信号路および帰還信号路のうち少なくとも一方に、前記強誘電体記憶部を結合した、信号を所定期間保持する信号保持回路であって、
前記信号路と強誘電体記憶部とを継断する記憶部ゲートを設けたこと、
を特徴とする信号保持回路。 - 請求項１０の信号保持回路において、
前記記憶部ゲートは、電源電圧の変動に対応して、前記信号路と強誘電体記憶部とを継断すること、
を特徴とするもの。 - 請求項１ないし請求項１１のいずれかの信号保持回路において、
当該信号保持回路に与える電力を、継断または調整する電源制御部を設けたこと、
を特徴とするもの。 - 請求項１ないし請求項１２のいずれかの信号保持回路において、
当該信号保持回路は、前記信号路を介して組合せ回路に接続されていること、
を特徴とするもの。 - 請求項１３の信号保持回路において、
前記組合せ回路は、省電力型の回路であること、
を特徴とするもの。 - 請求項１３ないし請求項１４のいずれかの信号保持回路および当該保持回路に接続された前記組合せ回路を用いたこと、
を特徴とする半導体装置。 - 請求項１５の半導体装置において、
さらに強誘電体メモリ回路を備えたこと、
を特徴とするもの。 - 請求項１５ないし請求項１６のいずれかの半導体装置において、
当該半導体装置が、マイクロコンピュータであること、
を特徴とするもの。 - 請求項１５ないし請求項１６のいずれかの半導体装置において、
当該半導体装置が、ゲートアレイを用いて構成されたこと、
を特徴とするもの。 - 請求項１８の半導体装置に用いるためのゲートアレイであって、
トランジスタと、
強誘電体により構成された素子と、
を備えたこと、
を特徴とするゲートアレイ。 - 請求項１５ないし請求項１８のいずれかの半導体装置を用いたこと、
を特徴とするＩＣカード。
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