JP2006236443A - 強誘電体メモリ装置 - Google Patents
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Abstract
【解決手段】強誘電体ラッチ回路101は、電源の投入されている時には1ビットのデータを保持し、電源の切断時には残留分極の形態で前記データを記憶し、かつ、電源の再投入時には前記残留分極に基づいて前記データの保持状態に復帰し、これらを単独で行うことができる。制御機能付きインバータ回路102は、強誘電体ラッチ回路101にデータを書き込み、制御機能付きインバータ回路103は、強誘電体ラッチ回路101に保持されているデータを読み出す。ラッチ制御回路101は、制御機能付きインバータ回路102、103のデータの読み書きなどを制御する。
【選択図】 図1
Description
不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
図25は、図24に示す強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図25において、2501、2502、2503、2504、2505、2506の各点の特性点を通る曲線が、図24の強誘電体コンデンサの第1端子2441と第2端子2442の間に加えた電圧Vと内部分極電荷Qの特性を表している。
特性点2501の状態にあった強誘電体コンデンサの第1端子2441と第2端子2442の電位差を0として開放すると、内部の分極は残留分極として保存され、特性点2502に示す状態となる。また、特性点2504の状態にあった強誘電体コンデンサの第1端子2441と第2端子2442の電位差を0として開放すると、内部の分極は残留分極として保存されて、特性点2505に示す状態となる。
ここで、図25の特性点2501〜2506に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図26の(A)〜(F)に示すようになる。ただし、図25における印加電圧Vは、図26において上部のコンデンサの電極を基準として正負を定めている。
この回路は、図27に示すように、強誘電体コンデンサ2711と、N型の絶縁ゲート電界効果型トランジスタ(以下、MOSFETと略す)2712とからなり、ワード線(WL)2713、ビット線(BL)2714、およびプレート線(PL)2715を含んでいる。ここで、MOSFETとは、Meatal−Oxide−Semiconductor−Field−Effect−Transistorの略語である。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献1に示すものが知られている。
このようなMFSFET2800では、ゲート電極2801と基板間2805、もしくはソース電極2803、ドレイン電極2804に強誘電体薄膜の抗電圧以上の電圧を加え、強誘電体薄膜に分極を起こし、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶する。さらに、その残留分極によって、MFSFET2800は、そのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから書き込まれた分極の方向を知る、つまり1か0かの差違を検出することができる。
図28において、ワード線2815を通してゲート電極2801に0電位を与え、第1ビット線2813と第2ビット線2814を通して、ソース電極2803とドレイン電極2804に抗電圧以上の正のV電位を与え、強誘電体薄膜がゲート側に正極、基板2805側に負極の分極を起こしている。あるいはワード線2815を通してゲート電極2801に抗電圧以上の正のV電位を与え、第1ビット線2813と第2ビット線2814を通して、ソース電極2803とドレイン電極2804に0電位を与え、強誘電体薄膜がゲート側に負極、基板2805側に正極の分極を起こしている。そこで、これらの分極の相違によるスレッショルド電圧の差異による電流量の差異を検出する。
つまり、図29に示すように、MFSFET2901を行列状に配置し、ワード線2905、第1ビット線2913、および第2ビット線2914を共用化して、メモリセルアレイ2920を構成するようにしている。さらに、このように構成したメモリセルアレイ2920のワード線群とビット線群を制御する制御回路を、メモリセルアレイ2920の周辺に設け、それらを制御するようにしている。
このため、大規模メモリの場合には、従来の方式が総合的に適しているとも考えられる。しかし、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵し、一般的な論理回路を扱うような感覚で使用したい場合には、従来の方式では周辺回路の大きさ、制御の煩雑さ、およびデータの読み書きに要する長い時間が大きな課題となる。
そこで、本発明の目的は、上記の点に鑑み、データの読み書きの際に格別な制御や手順を必要とせず、通常のMOSFET回路と同じような取り扱いが可能で、かつデータの高速な読み出しが可能である強誘電体メモリ装置を提供することにある。
すなわち、第1の発明は、状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をそれぞれ停止させておくラッチ制御回路と、を備えている。
第6の発明は、第1乃至第4のうちの何れかの発明において、前記強誘電体ラッチ回路は、2個のインバータ回路と、強誘電体コンデンサとを組み合わせたものである。
また、本発明では、データの読み出し時には強誘電体ラッチ回路からデータを直接読み出すのではなく、既に安定状態で存在する電位信号を単に読み出すので、再書き込みの必要がなく、しかも、その時に複雑で時間を要する制御を必要としない効果がある。
また、本発明をメモリセルとして使用し、このメモリセルをアレイ状に配置したメモリセルアレイからなる不揮発性メモリ装置に拡張できる。
このような不揮発性メモリ装置では、各メモリセルは、その内部に個別の制御回路を持っているので、メモリセル外部からはブラックボックスのように扱える。このため、従来の不揮発性メモリ装置にありがちな昇圧や中間電位等を含む複雑な制御が不要となり、ロウデコーダ制御回路、カラムデコーダ制御回路、読み書き制御回路、データ制御回路等の周辺回路の構成が簡単になり、かつその周辺回路の占有面積が少なくてすむという効果がある。
〔本発明の強誘電体メモリ装置の第1実施形態〕
(第1実施形態の回路の概要)
図1は、本発明の強誘電体メモリ装置の第1実施形態の構成を示す回路図である。
この第1実施形態は、図1に示すように、強誘電体ラッチ回路101と、制御機能付きインバータ回路102と、制御機能付きインバータ回路103と、ラッチ制御回路117とを備え、1ビットのデータが読み書き可能な不揮発性の強誘電体メモリ回路として機能するようになっている。
すなわち、強誘電体ラッチ回路101は、電源が投入されている時には1ビットのデータを保持し、電源の切断時には残留分極の形態でそのデータを記憶し、かつ、電源の再投入時にはその残留分極に基づいてデータの保持状態に復帰し、これらを単独で行うことができるようになっている。
制御機能付きインバータ回路102は、強誘電体ラッチ回路101にデータを書き込むラッチ書き込み回路として機能し、ラッチ制御回路117によりその書き込み動作が制御されるものである。
制御機能付きインバータ回路103は、強誘電体ラッチ回路101の状態データを読み出すラッチ読み出し回路として機能し、ラッチ制御回路117によりその読み出し動作が制御されるものである。
また、ラッチ制御回路117は、後述のように、この第1実施形態をメモリセルとして使用する場合に(図6参照)、メモリセルのアドレスを指定するための信号X,Yを入力信号端子114、115で受け取るようになっている。
次に、この第1実施形態の回路の具体的な構成について、図1および図3を参照して説明する。
図1に示すように、制御機能付きインバータ回路102の入力信号端子は、データ入力信号端子111に接続されている。また、制御機能付きインバータ回路102の出力信号端子は、制御機能付きインバータ回路103の入力信号端子に接続されるとともに、強誘電体ラッチ回路101の一方の入出力端子に接続されている。さらに、制御機能付きインバータ回路103の出力信号端子は、データ出力信号端子112に接続されている。
ラッチ制御回路117は、図1に示すように、インバータ回路106、NAND回路(非論理積回路)107、およびNOR回路(非論理和回路)104、105から構成される。
ここで、図1に示すような構成からなる回路をシンボルで表したのが、図2に示す図記号である。
制御機能付きインバータ回路は、図3に示すように、N型MOSFET421、422と、P型MOSFET423、424と、インバータ回路425とからなる。
さらに詳述すると、N型MOSFET421のソース電極は負極の電源端子−VSSに接続され、P型MOSFET424のソース電極は正極の電源端子+VDDに接続されている。N型MOSFET422とP型MOSFET423のゲート電極は互いに接続されてその共通接続部が入力信号端子431に接続され、またドレイン電極は互いに接続されてその共通接続部が出力信号端子432に接続されている。
ここで、このような動作をする制御機能付きインバータ回路は、この明細書では図4に示すようなシンボルで表現するものとする。
次に、上記のような構成からなる第1実施形態の動作について、図1を参照して説明する。
まず、入力信号端子114、115のうち、いずれか一方が低電位(Low)の信号である場合について説明する。
この場合には、NOR回路104とNOR回路105の出力はいずれも低電位(Low)となって、制御機能付きインバータ回路102、103はともに出力信号がフローティング状態となる。
つまり、強誘電体ラッチ回路101は、不揮発性のラッチ回路となっており、この点の動作については後述する。
この場合には、NOR回路104の出力は高電位(High)となるので、制御機能付きインバータ回路102は活性化され、データ入力信号端子111上のデータが強誘電体ラッチ回路101に書き込まれる。
この場合には、NOR回路105の出力は高電位(High)となるので、制御機能付きインバータ回路103は活性化され、強誘電体ラッチ回路101のデータがデータ出力信号端子112に読み出される。
ところで、以上説明した第1実施形態では、図1に示す強誘電体ラッチ回路101が構成の中核をなすので、強誘電体ラッチ回路101の具体的な構成とその動作原理について、以下に詳述する。
上述の強誘電体ラッチ回路101は、各種のものが考えられるが、ゲート部に強誘電体薄膜を有する電界効果型トランジスタ(MFSFET)を用いたものと、インバータ回路2個によるラッチ回路と強誘電体コンデンサとを用いたものについて、順次説明する。
以下では、前者を強誘電体トランジスタラッチ回路、後者を強誘電体コンデンサラッチ回路と呼称する。
<回路の概要>
強誘電体トランジスタラッチ回路の第1の構成例の概要について、図9を参照して説明する。
この第1の構成例は、図9に示すように、インバータ回路907とインバータ回路908とを備え、インバータ回路907とインバータ回路908とは互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
インバータ回路907は、導電型がN型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ(以下、N型MFSFETという)901と、導電型がP型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ(以下、P型MFSFETという)902とを組み合わせた相補型の回路からなる。
このような構成により、図9に示す強誘電体トランジスタ回路は、電源が投入されている時には1ビットのデータを保持し、電源の切断時には残留分極の形態でそのデータを記憶し、かつ、電源の再投入時にはその残留分極に基づいてデータの保持状態に復帰し、これらを単独で行うことができるようになっている。
次に、図9に示す回路の詳細およびその動作の説明に先立って、インバータ回路907、908を構成するMFSFETの構造、およびその動作原理について、図10〜図16を参照して説明する。
図10は、N型の導電性を持つMFSFETのチャネル部のソース・ドレイン方向に切断した断面図である。図10において、1001は金属からなるゲート電極、1002はN+拡散からなるソースもしくはドレインとなる第1電極、1003はN+拡散からなるドレインもしくはソースとなる第2電極である。1009はシリコン基板である。
なお、図10において、強誘電体薄膜1000の構成材料は、PZTNが最も望ましいが、PZTやSBTを用いても良い。また、金属電極1001は、白金(Pt)が一般的に用いられる。
図25において、強誘電体薄膜に抗電界以上の負の電圧を加えると特性点2501の状態となり、そこで印加電圧を除き、開放すると特性点2502となり、かつ、縦軸の交差点に相当する量が残留分極として保持される。さらに、抗電圧以上の正の電圧を加えると特性点2504の状態に移る。そこで、印加電圧を除き、開放すると特性点2505となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
例えば、図13に示すように、ゲート電極端子1304を通してゲート電極1001が0電位でドレイン電極もしくはソース電極となる1002、1003が電極端子1305、1306を通して+V電位であると、強誘電体薄膜1300はゲート電極1001側が正、ドレイン電極もしくはソース電極となる1002、1003側が負の内部分極を起こす。この分極は、N型の電界効果型トランジスタとしてのチャネル部1309の電子が誘起するのを抑制する方向に働く。つまりN型MFSFETはスレッショルド電圧が高くなる。
さて、図25は強誘電体薄膜にかかる電圧Vと内部分極電荷Qの関係を示しているが、静電容量をCとしてQ=CVの一般的な関係により、MOS容量の変化を図25から読みとれる。また、MOSFETのスレッショルド電圧の変化は、MOS容量の変化に関連している。したがって、図25において、特性曲線が大きく変化する抗電圧付近でN型MFSFETはスレッショルド電圧が大きく変わる。
図25において、特性曲線が抗電圧付近で変わる際の電圧は、電界効果型トランジスタの動作電圧に比較しても充分に影響を与える変化量である。そして、特性点2502や2505における残留分極も充分に大きいので、電源を切断した際に残留分極が保存されたMFSFETはスレッショルド電圧も大きな差として保存されている。
P型MFSFETの場合には、図15のように、ゲート電極1501側が0電位の場合にチャネル部にホール(正孔)のキャリアが誘起され、等価的にスレッショルド電圧が絶対値で下がり、電流が流れやすくなる。これに対して、図16のように、ゲート電極1501が+V電位であると、等価的にスレッショルド電圧が絶対値で高くなり、導通しにくくなる。
次に、図9の回路の詳細について説明する。
N型MFSFET901のソース電極は−VSSの電位を持つ負極の電源端子に接続され、P型MFSFET902のソース電極は+VDDの電位を持つ正極の電源端子に接続され、N型MFSFET901のゲート電極とP型MFSFET902のゲート電極とは互いに接続され、その共通接続部が入出力端子905に接続されている。また、N型MFSFET901のドレイン電極とP型MFSFET902のドレイン電極とは互いに接続されている。そして、これらによりインバータ回路907が構成されている。
なお、以上の構成において、インバータ回路907とインバータ回路908はレイアウトパターンにおいて同一、もしくは対称形に構成され、かつP型とN型のそれぞれのMFSFETの特性は対応する素子において同一の特性とする。
次に、このような構成からなる強誘電体トランジスタラッチ回路の動作について、図9、図11、および図12を参照して説明する。
図9に示すように、インバータ回路907は、その構成要素がN型MFSFET901とP型MFSFET902とからなる。このため、入出力端子905に正の高電位が加わると、そのドレイン電極は負の低電位となり、N型MFSFET901はオンすると同時に、より導通しやすい低スレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このとき、P型MFSFET902はオフすると同時に、よりオフする高いスレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このときの分極状態は、図11の左側半分に示すようになる。
このため、入出力端子905が正の高電位+VDDになると、入出力端子906は負の低電位−VSSとなる(図11参照)。したがって、このとき、N型MFSFET901とP型MFSFET904は、オンしてより導通しやすいスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。また、N型MFSFET903とP型MFSFET902は、オフしてより非導通となり易いスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。
したがって、図9の回路では、ラッチ回路としては安定した状態が2形態あるものの、再び電源が投入された場合に、各MFSFETが前の状態を反映する残留分極とスレッショルド電圧の偏りがあるので、前の状態の安定状態に復帰することができる。
したがって、図9に示す回路によれば、データの読み出しと、書き込み動作が可能な不揮発性ラッチ回路が実現する。
図17は、強誘電体トランジスタラッチ回路の第2の構成例を示す回路図である。
この第2の構成例は、図17に示すように、インバータ回路1707とインバータ1708とを備え、インバータ回路1707とインバータ回路1708とは互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
インバータ回路1708は、導電型がN型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ1703と、導電型がP型の絶縁ゲート電界効果型トランジスタ1704とを組み合わせた相補型の回路からなる。
このように、第2の構成例では、図17に示すようにインバータ回路1707、1708にN型MFSFET1701、1703をそれぞれ用いているので、第1の構成例と同様の機能が実現できる。
すなわち、N型MFSFET1701、1703には、そのときの電位状態を反映した分極が書き込まれ、電源切断時には残留分極としてデータが記憶される。また、電源再投入時は、前の状態を反映する残留分極とスレッショルド電圧の偏りがあるために、電源切断前の安定状態に復帰する。
図18は、強誘電体トランジスタラッチ回路の第3の構成例を示す回路図である。
この第3の構成例は、図18に示すように、インバータ回路1807とインバータ回路1808とを備え、インバータ回路1807とインバータ回路1808とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
インバータ回路1807は、導電型がN型の絶縁ゲート電界効果型トランジスタ(N型MOSFET)1801と、導電型がP型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ(P型MFSFET)1802とを組み合わせた相補型の回路からなる。
このような構成からなる第3の構成例は、図9に示す第1の構成例のN型MFSFET901、903を、図18に示すようなN型MOSFET1801、1801に置き換えたものであり、それ以外の素子は図18と図9は同一の構成となっている。
すなわち、P型MFSFET1802、1804には、そのときの電位状態を反映した分極が書き込まれ、電源切断時には残留分極としてデータが記憶される。また、電源再投入時は、前の状態を反映する残留分極とスレッショルド電圧の偏りがあるために、電源切断前の安定状態に復帰する。
<回路の概要>
この強誘電体コンデンサラッチ回路の第1の構成例の回路構成の概要について、図19を参照して説明する。
この第1の構成例は、図19に示すように、ラッチ回路を構成するインバータ回路1935、1946と、強誘電体コンデンサ191、192と、コンデンサ1991、1992と、抵抗1993〜1996とを備え、これらにより不揮発性のラッチ回路を構成したものである。
同様に、インバータ回路1946は、導電型がN型の絶縁ゲート電界効果型トランジスタ(以下、N型MOSFETという)194と、導電型がP型の絶縁ゲート電界効果型トランジスタ(以下、P型MOSFETという)196とを組み合わせたCMOSインバータ回路からなる。
なお、インバータ回路1935、1946の具体例としてCMOSインバータ回路を挙げたが、これ以外にMOSトランジスタを用いたものであれば、各種のものを使用することができる。
次に、図19の回路の詳細について説明する。
N型MOSFET193のソース電極は−VSSの電位を持つ負極の電源端子に接続され、P型MOSFET195のソース電極は+VDDの電位を持つ正極の電源端子に接続され、N型MOSFET193とP型MFSFET195の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路1935を構成している。
インバータ回路1935の出力端子は、抵抗1993を介して入出力端子197に接続されている。強誘電体コンデンサ191は、一端側の端子が入出力端子197に接続され、他端側の端子がインバータ回路1935の入力端子に接続されている。コンデンサ1991は、一端側の端子が入出力端子197に接続され、他端側の端子が+VDDの電位を持つ正極の電源端子に接続されている。
次に、このような構成からなる強誘電体コンデンサラッチ回路の動作について、図19〜図21を参照して説明する。ここで、図20は、図19の回路を機能的に分かり易く表現した回路図である。
図19に示す回路では、インバータ回路1935とインバータ回路1946はラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。
すなわち、入出力端子197が低電位に相当する−VSSであり、入出力端子198が高電位に相当する+VDDである場合の第1状態と、入出力端子197が高電位に相当する+VDDであり、入出力端子18が低電位に相当する−VSSである場合の第2状態とがある。
図21(A)(C)によれば、上記の両状態の電位状況によって、強誘電体コンデンサ191、192は、その内部に異なる分極を起こすことがわかる。
一方、入出力端子197が+VDDで入出力端子198が−VSSの状況(第2状態)では、図21(C)に示すように、強誘電体コンデンサ191、192内の強誘電体薄膜は、入出力端子197側の電極側が負極性の分極を、入出力端子198側の電極側が正極性の分極を、それぞれ起こす。
電源を切った場合には、強誘電体コンデンサ191、192内の分極電荷量は減少するが、図25に示す特性点2502と2505における残留分極が残り、保存される。この電源のオフ時、すなわち、入出力端子197、198がともにグラウンド電位の0電位になった場合の強誘電体コンデンサ191、192の内部分極の状態を、図21の(B)(D)に示す。
なお、図19の回路図では、負極性電源である−VSSをグラウンド電位としている。
ここで、電源を切ってからしばらくすると、各回路の電位はグラウンド電位に落ち着くが、上記のように強誘電体コンデンサ191、192の各内部分極は残留分極として保存される。
図19におけるコンデンサ1991、1992は、電源の切断時にはそれぞれ電荷は0となっている。そして、コンデンサ1991、1992の一端は+VDDの電位を持つ正極性の電源端子にそれぞれ接続されているので、電源の再投入時には、入出力端子197、198はその正極性の電源端子側の電位+VDDに追従しようとする。すなわち、強誘電体コンデンサ191、192の電極のうち、入出力端子197、198側の電極は正極性の電源端子+VDD側の電位に追従しようとする。
したがって、強誘電体コンデンサ191、192は、電源投入時に、コンデンサ電極の両端にそれぞれ電源間の電圧+VDDが加わることになる。これは図25において、電極間の電圧が0である特性点2502もしくは特性点2505にあった強誘電体コンデンサに電圧Vが加わり、特性点2504の状態にされることに相当する。
したがって、例えば図21(B)のように残留分極がある状態で電源を再投入すると、コンデンサ1991の作用により、強誘電体コンデンサ191の入出力端子197側の電極には+VDDが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ191の入出力端子197側の電極は図21(B)の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態であるので、電位変動が大きい。したがって、強誘電体コンデンサ191の他端は0電位から正の電位側へ大きく変動し、インバータ回路1935の入力端子に大きな正の電位を加える。
なお、図19に示す強誘電体コンデンサラッチ回路では、以上の動作が目的通り、かつ、速やかに進行するために、抵抗1993〜1996を備えている。すなわち、抵抗1993〜1996は、電源再投入後、インバータ回路1935、1946からなるラッチ回路が電源切断前の状態に向かう過渡的な短い時間において、強誘電体コンデンサから読み出された電荷がインバータ回路の入力端子以外に散逸するのを避け、また、他の経路から余計な電荷や電位が入り込むことを防止している。
図22は、強誘電体コンデンサラッチ回路の第2の構成例を示す回路図である。
この第2の構成例は、図22に示すように、ラッチ回路を構成するインバータ回路2235、2246と、強誘電体コンデンサ221、222とを備え、これらにより不揮発性のラッチ回路を構成したものである。
インバータ回路2235、2246は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、1ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路2235は、図22に示すように、N型MOSFET223とP型MOSFET225とを組み合わせたCMOSインバータ回路からなる。同様に、インバータ回路2246は、N型MOSFET224とP型MOSFET226とを組み合わせたCMOSインバータ回路からなる。
N型MOSFET223のソース電極は−VSSの電位を持つ負極の電源端子に接続され、P型MOSFET225のソース電極は+VDDの電位を持つ正極の電源端子に接続され、N型MOSFET223とP型MFSFET225の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路2235を構成している。
インバータ回路2235の出力端子は入出力端子227に接続されている。強誘電体コンデンサ221は、一端側の端子が入出力端子227に接続され、他端側の端子がインバータ回路2235の入力端子に接続されている。
以上の構成において、強誘電体コンデンサ221と222、N型MOSFET223と224、P型MOSFET225と226はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
その第1の理由は、図19の抵抗1993〜1996はあえて形成しなくともコンタクト抵抗やポリシリコン抵抗で兼用でき、また、強誘電体コンデンサ221、222の片側の電極を正極側の電源と同電位の基板の上に形成すれば、これにより寄生静電容量が付加され、その寄生静電容量はコンデンサ1991、1992と同じ働きをする。したがって、図19の回路と実質的に等価な回路を図22の回路でも構成できるからである。
すなわち、図22の回路では、強誘電体コンデンサ221、222を有しており、電源切断前の安定状態では安定状態における各電位に対応した内部分極をしており、それが電源切断後においても残留分極として保持されている。
図23は、強誘電体コンデンサラッチ回路の第3の構成例を示す示す回路図である。
この第3の構成例は、図23に示すように、ラッチ回路を構成するインバータ回路2335、2346と、強誘電体コンデンサ230とを備え、これらにより不揮発性のラッチ回路を構成したものである。
インバータ回路2335、2346は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、1ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路2335の出力端子は、入出力端子237に接続されている。インバータ回路2346の出力端子は、入出力端子238に接続されている。
さらに、インバータ回路2335は、図23に示すように、N型MOSFET233とP型MOSFET235とを組み合わせたCMOSインバータ回路からなる。同様に、インバータ回路2346は、N型MOSFET234とP型MOSFET236とを組み合わせたCMOSインバータ回路からなる。
このような構成からなる図23に示す回路は、図22に示す回路の強誘電体コンデンサ221、222を1つにまとめ、1つの強誘電体コンデンサ230に置き換えるようにしたものであり、それ以外の構成は図22の回路と同一の構成である。
図23の回路は、対称性に注意を払いながら回路を形成すれば1個の強誘電体コンデンサ70で、図22の強誘電体コンデンサ221、222と同様の機能を実現できる。
(第2実施形態の構成)
図6は、本発明の強誘電体メモリ装置の第2実施形態の構成を示す図である。
この第2実施形態は、図6に示すように、複数のメモリセル620からなるメモリセル群と、複数のワード線651と、複数のビット線652と、複数の制御信号線653と、複数のデータ入力線654と、複数のデータ出力線655と、ロウデコーダ制御回路641と、カラムデコーダ制御回路642と、読み書き制御回路643と、データ入出力制御回路644と、を備えている。
ワード線651は、メモリセル620のアドレスを選択するためのものであり、そのメモリセル620の行方向に複数本配列されている。また、ビット652は、メモリセル620のアドレスを選択するためのものであり、そのメモリセル620の列方向に複数本配列されている。これらの複数のワード線651と複数のビット線652とによって、メモリセル群のうちの1つのメモリセル620が選択できるようになっている。
したがって、複数のワード線651のうちの1つのワード線と複数のビット線652のうちの1つのビット線がともに高電位(High)の場合に、その両線の交点に対応する番地のメモリセル620のみが活性化する。
データ入力線654は、メモリセル620の列毎に配置されており、複数本からなる。このデータ入力線654は、図1に示すデータ入力信号端子111とデータ入出力制御回路664に接続されている。
ロウデコーダ制御回路641は、複数本のワード線651とそれぞれ接続され、メモリセル620のアドレスを選択するための信号を各ワード線651に供給するようになっている。
読み書き制御回路643は、複数本の制御信号線653にそれぞれ接続されるとともに、その制御信号線653を介してメモリセル620に接続され、メモリセル620のデータの読み書き制御を行うようになっている。
すなわち、読み書き制御回路643は、メモリセル620からデータを読み出す場合と、メモリセル620に対してデータを書き込む場合等に、そのデータの読み書きが必要なメモリセル620に対して、制御信号線653を介してデータの読み書きの制御信号を出力するようになっている。
また、データ入出力制御回路644は、複数のデータ出力線655とそれぞれ接続されるとともに、そのデータ出力線655を介してメモリセル620と接続され、メモリセル620が読み出したデータをデータ出力線655を介して受け取るようになっている。
次に、このような構成からなる第2実施形態の動作について、図6を参照しながら説明する。
いま、図6に示す9個のメモリセル620のうちの1つである、一番右上のメモリセルを選択し、この選択するメモリセルにデータを書き込む場合について説明する。
この場合には、ロウデコーダ制御回路641は、その選択するメモリセル620に対応するワード線651上の信号X1を高電位にする。また、カラムデコーダ制御回路642は、その選択したメモリセル620に対応するビット線652上の信号Y1を高電位にする。これにより、その選択されたメモリセル620が活性化される。
さらに、データ入出力制御回路644は、その選択されたメモリセル620と接続するデータ入力線654上に入力データDIを出力するので、その入力データDIはメモリセル620に書き込まれる。
この場合には、ロウデコーダ制御回路641とカラムデコーダ制御回路642を用いて、上記と同様にメモリセル620を選択し、その選択されたメモリセル620を活性化させる。
その後、読み書き制御回路643は、その選択されたメモリセル620に対してデータを読み出すために、そのメモリセル620と接続される制御信号線653上の信号CRWを低電位にする。
これにより、その選択されたメモリセル620からデータが読み出されて、そのメモリセル620と接続するデータ出力線655上に出力データDOが出力されるので、データ入出力制御回路644は、その出力データDOを受け取る。
以上の構成からなる第2実施形態は、メモリセルとして図1に示すような強誘電体ラッチ回路を用いているので、不揮発性のメモリである。
また、この第2実施形態は、データの読み出しの際には、強誘電体にその都度、信号を与え、読み出すのではなく、既に安定状態にある強誘電体ラッチ回路の信号状態をMOSFETを介して見るだけである。このため、データの読み出しは、MOSFETだけの応答性で決まり、非常に高速な読み出しができ、読み出しの際に再書き込みの必要がないので、寿命が長い。
図6において、強誘電体メモリ回路からなるメモリセル620を複数個、行列状に配置した例を挙げたが、これはその一例である。
図6において、データ入力線654とデータ出力線655を別々に設けたが、データ入出力制御回路644に切り替え機能を持たすようにすれば、データ入力線654とデータ出力線655は兼用して1本で選択的に使用することが可能である。
また、ロウデコーダ制御回路641とカラムデコーダ制御回路642から供給されるワード線651とビット線652をすべて低電位(Low)にすれば、すべての強誘電体メモリ単位セル回路620は不活性となるので、ロウデコーダ制御回路641とカラムデコーダ制御回路642に事実上のチップセレクト機能も持たせることも可能である。
図7は、本発明の強誘電体メモリ装置の第3実施形態の構成を示す回路図である。
図1に示す第1実施形態は、図6に示すように、メモリセルとして複数個、行列状に配置して制御するのに都合の良い回路構成である。しかし、一般の集積回路では、不揮発性メモリを数ビット単位、あるいは1ビットでもその集積回路の中に随時、用いることもある。図7は、そのような目的に好適な回路である。
第3実施形態は、図7に示すように、強誘電体ラッチ回路701と、制御機能付きインバータ回路702と、制御機能付きインバータ回路703と、ラッチ制御回路717と、を備えている。
強誘電体ラッチ回路701は、状態データの保持、記憶、および復元をそれぞれ単独で行うことができる不揮発性のラッチ回路であり、図1の強誘電体ラッチ回路101と同様に構成される。
制御機能付きインバータ回路702は、強誘電体ラッチ回路701にデータを書き込むラッチ書き込み回路として機能し、ラッチ制御回路717によりその書き込み動作が制御されるものである。
ラッチ制御回路717は、強誘電体ラッチ回路701にデータを書き込むときには制御機能付きインバータ回路702に書き込み動作をさせ、強誘電体ラッチ回路701の状態データを読み出すときには制御機能付きインバータ回路703に読み出し動作をさせ、それ以外のデータの保持、復元の際には制御機能付きインバータ回路702、703はその動作をいずれも止めておく(動作不能とする)ものである。
次に、この第3実施形態の回路の具体的な構成について、図7を参照して説明する。
図7に示すように、制御機能付きインバータ回路702の入力信号端子は、データ入力信号端子711に接続されている。また、制御機能付きインバータ回路702の出力信号端子は、強誘電体ラッチ回路701の一方の入出力端子に接続されている。強誘電体ラッチ回路701の他方の入出力端子は、制御機能付きインバータ回路703の入力信号端子に接続されている。さらに、制御機能付きイバータ回路703の出力信号端子は、データ出力信号端子712に接続されている。
インバータ回路706は、入力端子がデータ制御信号端子713に接続され、出力端子がNOR回路704の第2入力ゲートに接続されている。インバータ回路707の入力端子は、入力信号端子714と接続されている。インバータ回路707の出力端子は、NOR回路704、705の第2入力ゲートにそれぞれ接続されている。NOR回路705の第1入力ゲートは、データ制御信号端子113に接続されている。NOR回路704の出力端子は、制御機能付きインバータ回路702の制御信号端子に接続されている。さらに、NOR回路705の出力端子は、制御機能付きインバータ回路703の制御信号端子に接続されている。
図1のNAND回路107が、図7ではインバータ回路707に置き換わっている。これに伴いない、図1の入力信号端子114、115は、行と列のアドレス信号の入力端子であったが、セルの選択信号端子として使うことになる。
また、図1では、強誘電体ラッチ回路101は、その一方の入出力端子のみが、制御機能付きインバータ回路102の出力端子と制御機能付きインバータ回路103の入力端子にそれぞれ接続するようにした。
この接続方法によれば、強誘電体ラッチ回路701の双方の入出力端子を使用するので、寄生静電容量のバランスがとりやすくなり、誤動作を防ぎやすくなる。
このような構成からなる第3実施形態によれば、不揮発性メモリとして、高速で、寿命が長く、あたかも通常のロジック回路と同じように簡便に取り扱え、集積回路の中に組み込み易い特徴をもっている。
図8は、本発明の強誘電体メモリ装置の第4実施形態の構成を示す回路図である。
この第4実施形態は、図7に示す第3実施形態の構成を基本とし、図8に示すように、その構成の差異は2個の強誘電体ラッチ回路を用いて1個の強誘電体ラッチ回路801とした点である。
図7の強誘電体ラッチ回路701の接続方法では、強誘電体ラッチ回路の立場からみるとそのままでは寄生静電容量にアンバランスが生じ、電源再投入時の偏りが残留分極のみならず寄生静電容量にも生じ、誤動作の原因になるおそれがある。
ここで、第4実施形態の構成のうち、上記以外の構成は図7に示す第3実施形態の構成と同じであるので、同一構成要素には同一符号を付してその構成の説明は省略する。
このような構成からなる第4実施形態によれば、不揮発性メモリとして、高速で、寿命が長く、あたかも通常のロジック回路と同じように簡便に取り扱え、集積回路の中に組み込み易い特徴をもっている。
Claims (11)
- 状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、
前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、
前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をそれぞれ停止させておくラッチ制御回路と、
を備えていることを特徴とする強誘電体メモリ装置。 - 電源の投入されている時には1ビットのデータを保持し、電源の切断時には残留分極の形態で前記データを記憶し、かつ、電源の再投入時には前記残留分極に基づいて前記データの保持状態に復帰し、これらを単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込む第1の制御機能付きインバータ回路と、
前記強誘電体ラッチ回路に保持されているデータを読み出す第2の制御機能付きインバータ回路と、
前記強誘電体ラッチ回路にデータを保持、復帰させるときには前記第1および第2の制御機能付きインバータ回路をそれぞれフローティング状態にさせ、前記第1の制御機能付きインバータ回路がデータの書き込みを行うときにはその第1の制御機能付きインバータ回路をアクティブ状態にさせ、前記第2の制御機能付きインバータ回路がデータの読み出しを行うときにはその第1の制御機能付きインバータ回路をアクティブ状態にさせるラッチ制御回路と、
を備えていることを特徴とする強誘電体メモリ装置。 - 強誘電体メモリ回路から構成されるメモリセルを複数個、行列状に配置させたメモリセル群と、
前記メモリセル群のうちの所望のメモリセルを選択するメモリセル選択手段と、
前記メモリセル選択手段で選択されたメモリセルからデータを読み出しまたはそのメモリセルへデータを書き込む読み書き制御手段と、
前記メモリセル選択手段で選択されたメモリセルへ書き込む書き込みデータをそのメモリセルに転送し、またはその選択されたメモリセルが読み出した読み出しデータを受け取るデータ入出力制御手段と、を備え、
前記メモリセルは、
状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、
前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、
前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体ラッチ回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をさせないようにするラッチ制御回路と、から構成され、
さらに、前記ラッチ書き込み回路は前記データ入出力制御手段から転送される前記書き込みデータを受け取り、前記ラッチ読み出し回路は読み出したデータを前記データ入出力制御手段に転送し、前記ラッチ制御回路は前記メモリセル選択手段および前記読み書き制御手段により制御されるように構成したことを特徴とする強誘電体メモリ装置。 - 強誘電体メモリセルから構成されるメモリセルを複数個、行列状に配置させたメモリセル群と、
前記各メモリセルの行方向のアドレスを選択するための複数のワード線群と、
前記各メモリセルの列方向のアドレスを選択するための複数のビット線群と、
前記各メモリセルに対するデータの読み出しと書き込みを制御する制御信号線群と、
前記各メモリセルに書き込むデータを転送し、および前記各メモリセルからの読み出しデータを転送するデータ線群と、
前記各メモリセルの行方向のアドレスを、前記ワード線群を介して選択的に指定するロウデコーダ制御回路と、
前記各メモリセルの列方向のアドレスを、前記ビット線群を介して選択的に指定するカラムデコーダ制御回路と、
前記各メモリセルへのデータの書き込みと、前記各メモリセルからのデータの読み出しとを前記制御信号線群を介してそれぞれ制御する読み書き制御回路と、
前記各メモリセルへ書き込むデータを前記データ線群に選択的に転送し、前記各メモリセルから前記データ線群に読み出されたデータを受け取るデータ入出力制御回路と、を備え、
前記メモリセルは、
状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、
前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、
前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体ラッチ回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をさせないようにするラッチ制御回路と、から構成し、
前記ラッチ書き込み回路は、前記データ線群のうちの書き込み用のものと接続され、
前記ラッチ読み出し回路は、前記データ線群のうちの読み出し用のものと接続され、
前記ラッチ制御回路は、前記複数のワード線群のうちの1つと接続され、前記複数のビット線群のうちの1つと接続され、かつ、前記複数の制御信号線群のうちの1つと接続されていることを特徴とする強誘電体メモリ装置。 - 請求項1乃至請求項4のうちの何れか1の請求項において、
前記強誘電体ラッチ回路は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタを少なくとも用いたものであることを特徴とする強誘電体メモリ装置。 - 請求項1乃至請求項4のうちの何れか1の請求項において、
前記強誘電体ラッチ回路は、2個のインバータ回路と、強誘電体コンデンサとを組み合わせたものであることを特徴とする強誘電体メモリ装置。 - 請求項1乃至請求項4のうちの何れか1の請求項において、
前記強誘電体ラッチ回路は、
第1の導電型であってゲート部に強誘電体薄膜を有する第1の電界効果型トランジスタと、第2の導電型であってゲート部に強誘電体薄膜を有する第2の電界効果型トランジスタとを組み合わせた相補型の第1のインバータ回路と、
第1の導電型であってゲート部に強誘電体薄膜を有する第3の電界効果型トランジスタと、第2の導電型であってゲート部に強誘電体薄膜を有する第4の電界効果型トランジスタとを組み合わせた相補型の第2のインバータ回路とを備え、
前記第1のインバータ回路と第2のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたことを特徴とする強誘電体メモリ装置。 - 請求項1乃至請求項4のうちの何れか1の請求項において、
前記強誘電体ラッチ回路は、
第1の導電型であってゲート部に強誘電体薄膜を有する第1の電界効果型トランジスタと、第2の導電型である第1の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第1のインバータ回路と、
第1の導電型であってゲート部に強誘電体薄膜を有する第2の電界効果型トランジスタと、第2の導電型である第2の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第2のインバータ回路とを備え、
前記第1のインバータ回路と第2のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたことを特徴とする強誘電体メモリ装置。 - 請求項1乃至請求項4のうちの何れか1の請求項において、
前記強誘電体ラッチ回路は、
第1電源端子と第2電源端子に接続される電源で動作する第1のインバータ回路および第2のインバータ回路と、
第1の強誘電体コンデンサおよび第2の強誘電体コンデンサと、
第1のコンデンサおよび第2のコンデンサと、を備え、
前記第1のインバータ回路の出力端子は前記第2のインバータ回路の入力端子に接続され、かつ、前記第2のインバータ回路の出力端子は前記第1のインバータ回路の入力端子に接続され、
前記第1の強誘電体コンデンサの第1端子と第2端子は、前記第1のインバータ回路の出力端子と入力端子にそれぞれ接続され、
前記第2の強誘電体コンデンサの第1端子と第2端子は、前記第2のインバータ回路の出力端子と入力端子にそれぞれ接続され、
前記第1のコンデンサの第1端子と第2端子は、前記第1のインバータ回路の出力端子と前記第2電源端子にそれぞれ接続され、
前記第2のコンデンサの第1端子と第2端子は、前記第2のインバータ回路の出力端子と前記第2電源端子にそれぞれ接続されていることを特徴とする強誘電体メモリ装置。 - 請求項1乃至請求項4のうちの何れか1の請求項において、
前記強誘電体ラッチ回路は、
第1電源端子および第2電源端子に接続される電源で動作する第1のインバータ回路および第2のインバータ回路と、
第1の強誘電体コンデンサおよび第2の強誘電体コンデンサと、を備え、
前記第1のインバータ回路の出力端子は前記第2のインバータ回路の入力端子に接続され、かつ、前記第2のインバータ回路の出力端子は前記第1のインバータ回路の入力端子に接続され、
前記第1の強誘電体コンデンサの第1端子と第2端子は、前記第1のインバータ回路の出力端子と入力端子にそれぞれ接続され、
前記第2の強誘電体コンデンサの第1端子と第2端子は、前記第2のインバータ回路の出力端子と入力端子にそれぞれ接続されていることを特徴とする強誘電体メモリ装置。 - 請求項1乃至請求項4のうちの何れか1の請求項において、
前記強誘電体ラッチ回路は、
第1電源端子および第2電源端子に接続される電源で動作する第1のインバータ回路および第2のインバータ回路と、
強誘電体コンデンサと、を備え、
前記第1のインバータ回路の出力端子は前記第2のインバータ回路の入力端子に接続され、かつ、前記第2のインバータ回路の出力端子は前記第1のインバータ回路の入力端子に接続され、
前記強誘電体コンデンサの第1端子と第2端子は、前記第1のインバータ回路の入力端子と第2のインバータ回路の入力端子にそれぞれ接続されていることを特徴とする強誘電体メモリ装置。
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