KR20040028738A - 강유전체 메모리 및 그 동작 방법 - Google Patents

강유전체 메모리 및 그 동작 방법 Download PDF

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KR20040028738A
KR20040028738A KR10-2003-7013578A KR20037013578A KR20040028738A KR 20040028738 A KR20040028738 A KR 20040028738A KR 20037013578 A KR20037013578 A KR 20037013578A KR 20040028738 A KR20040028738 A KR 20040028738A
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시게하루 마쯔시따
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산요덴키가부시키가이샤
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Abstract

비선택된 셀의 디스터브를 회피하는 것이 가능한 강유전체 메모리가 얻어진다. 이 강유전체 메모리는, 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 메모리 셀에 인가하기 위한 펄스 인가 수단을 포함하고 있다. 그리고, 강유전체 메모리는 데이터의 기입 시 및 판독 시 중 적어도 어느 한쪽의 때에, 선택된 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택된 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가한다. 이에 따라, 선택된 메모리 셀에 대해서는 기입 또는 판독이 행해짐과 함께, 비선택된 메모리 셀에 대해서는 거의 분극 반전이 생기지 않는다. 그 결과, 비선택된 메모리 셀에서의 디스터브를 회피하는 것이 가능해진다.

Description

강유전체 메모리 및 그 동작 방법{FERROELECTRIC MEMORY AND OPERATING METHOD THEREFOR}
최근, 강유전체 메모리는, 고속이고 저소비 전력인 불휘발성 메모리로서 주목받고 있다. 이 때문에, 강유전체 메모리에 관한 연구 개발이 활동적으로 행해지고 있다.
도 7은, 종래의 가장 일반적으로 이용되고 있는 강유전체 메모리의 대표적인 회로도이고, 도 8은, 도 7에 대응하는 단면도이다. 도 7 및 도 8을 참조하면, 이 종래의 구조에서는, 반도체 기판(101)의 표면 상의 소정 영역에 소자 분리 영역(102)이 형성되어 있다. 소자 분리 영역(102)에 의해서 둘러싸인 소자 형성 영역에는, 소정의 간격을 사이에 두고, 소스/드레인 영역(103 및 104)이 형성되어 있다. 소스/드레인 영역(103과 104)의 사이에 위치하는 채널 영역 상에는, 게이트 절연막(105)을 개재하여, 워드선(WL)을 구성하는 게이트 전극(106)이 형성되어 있다. 소스/드레인 영역(104)에는 비트선(BL)(113)이 전기적으로 접속되어 있다.
또한, 소스/드레인 영역(103)에는, 플러그 전극(108)을 개재하여 하부전극(109)이 형성되어 있다. 하부 전극(109) 상에는, 강유전체막(110)을 개재하여, 플레이트선(PL)을 구성하는 상부 전극(111)이 형성되어 있다. 이 하부 전극(109), 강유전체층(110) 및 상부 전극(111)으로 강유전체 캐패시터(112)가 구성되어 있다. 또한, 소스/드레인 영역(103 및 104)과, 게이트 절연막(105)과, 게이트 전극(106)으로 트랜지스터(107)가 구성되어 있다. 이 트랜지스터(107)는, 메모리 셀(100)의 선택을 행하는 스위치로서 기능한다. 또한, 도 7에 도시한 바와 같이, 각각의 메모리 셀(100)은, 1개의 트랜지스터(107)와 1개의 강유전체 캐패시터(112)로 구성되어 있다.
그러나, 도 7 및 도 8에 도시한 종래의 강유전체 메모리의 구조에서는, 각각의 메모리 셀(100)이, 1개의 트랜지스터(107)와 1개의 강유전체 캐패시터(112)로 구성되어 있기 때문에, 비교적 큰 메모리 셀 면적이 요구된다고 하는 문제점이 있었다.
그래서, 종래, 각각의 메모리 셀을 1개의 강유전체 캐패시터로만 구성하는 단순 매트릭스형의 강유전체 메모리나, 트랜지스터의 게이트부에 강유전체 캐패시터를 형성한 MFIS-FET(Metal Ferroelectric Insulator Semiconductor-Field Effect Transistor: 금속·강유전체·절연체·반도체-전계 효과 트랜지스터), 또는, MFMIS-FET(Metal Ferroelectric Metal Insulator Semiconductor-Field Effect Transistor: 금속·강유전체·금속·절연체·반도체-전계 효과 트랜지스터)형의 강유전체 메모리가 개발되어 있다.
도 9는, 종래의 단순 매트릭스형의 강유전체 메모리의 회로도이고, 도 10은도 9에 대응한 단면도이다. 도 9 및 도 10을 참조하면, 종래의 단순 매트릭스형의 강유전체 메모리에서는, 비트선(BL)(201) 상에, 강유전체층(202)이 형성되어 있다. 그리고, 그 강유전체층(202) 상에, 비트선(201)과 교차하는 방향으로, 워드선(WL)(203)이 형성되어 있다. 이 비트선(201)과 강유전체층(202)과 워드선(203)으로, 강유전체 캐패시터(210)가 구성되어 있다. 이 단순 매트릭스형의 강유전체 메모리에서는, 도 9에 도시한 바와 같이, 각각의 메모리 셀(200)이, 1개의 강유전체 캐패시터(210)만으로 구성되어 있다.
도 11은, 도 9 및 도 10에 도시한 종래의 단순 매트릭스형의 강유전체 메모리의 기입 동작 시의 전압의 인가 방법을 설명하기 위한 회로도이다. 도 11을 참조하면, 종래의 단순 매트릭스형의 강유전체 메모리인 경우, 선택 메모리 셀(본 명세서에서는 선택 셀로 칭함)(200)을 구동하기 위해서, 선택 셀이 연결되는 비트선 BL1과 워드선 WL1과의 사이에 Vcc의 전압을 가한다. 즉, 비트선 BL1에는 전원 전압 Vcc을 인가함과 함께, 워드선 WL1에는 0 V를 인가한다. 그리고, 비선택된 메모리 셀(본 명세서에서는 비선택 셀로 칭함)(200)이 연결되는 비트선 BL0및 BL2에는, 1/3 Vcc의 전압을 인가하고, 비선택 셀(200)이 연결되는 워드선 WL0및 WL2에는, 2/3 Vcc의 전압을 인가한다. 이에 따라, 선택 셀(200)에는 Vcc의 전압이 인가됨과 함께, 비선택 셀(200)에는 1/3 Vcc의 전압이 인가된다.
상기한 경우, 선택 셀(200)의 강유전체층(202)에 대해서는 분극 반전이 충분히 포화되고, 또한, 비선택 셀(200)의 강유전체층에 대해서는 분극 상태가 거의 변화하지 않는 것이 필요해진다.
그러나, 현상에서는, 강유전체 히스테리시스의 뿔형 형상이 충분하지 않기 때문에, 도 12에 도시한 바와 같이, 비선택 셀(200)에 1/3 Vcc의 전압이 동일한 방향으로 계속 인가되면, 그 정보(전하량)가 없어진다고 하는, 소위 디스터브(disturbance)가 발생한다. 이러한 디스터브가 발생되면, 비선택 셀(200)에 기입된 정보가 없어지기 때문에, 강유전체 메모리로서 사용하는 것이 곤란하다. 이 때문에, 현상에서는, 도 9 및 도 10에 도시한 단순 매트릭스 구조의 강유전체 메모리의 실용화는 곤란하다고 생각되고 있다.
또한, 도 13은, 종래의 MFMIS-FET를 메모리 셀로 한 1 트랜지스터형의 강유전체 메모리를 도시한 회로도이고, 도 14는, 도 13에 대응하는 단면도이다. 도 13 및 도 14를 참조하면, 이 1 트랜지스터형의 강유전체 메모리에서는, 반도체 기판(301)의 표면에, 웰 영역(302)이 형성되어 있다. 그리고, 이 웰 영역(302)의 표면에, 소정의 간격을 사이에 두고, 소스/드레인 영역(303 및 304)이 형성되어 있다. 소스/드레인 영역(303 및 304) 사이에 위치하는 채널 영역 상에는, 게이트 절연막(305)을 개재하여, 게이트 전극(306)이 형성되어 있다.
게이트 전극(306) 상에는 강유전체층(307)을 개재하여 워드선(WL)(308)이 형성되어 있다. 소스/드레인 영역(304)에는 비트선(BL)(310)이 접속되어 있다. 소스/드레인 영역(303)에는, 플레이트선(PL)(311)이 접속되어 있다. 웰 영역(302)에는 소스선(SL)(312)이 접속되어 있다. 게이트 전극(306), 강유전체층(307) 및 워드선(308)으로, 강유전체 캐패시터(315)가 구성되어 있다. 또한, 소스/드레인 영역(303 및 304)과, 게이트 절연막(305)과, 게이트 전극(306)으로, 트랜지스터(309)가 구성되어 있다. 이 경우, 각각의 메모리 셀(300)은, 1개의 트랜지스터(309)의 게이트부 상에 1개의 강유전체 캐패시터(315)가 형성된 구조를 갖는다.
도 13 및 도 14에 도시한 1 트랜지스터형의 강유전체 메모리에 있어서, 기입 시에는, 도 15에 도시한 바와 같은 등가 회로도가 된다. 이 때문에, 도 11에 도시한 단순 매트릭스형의 강유전체 메모리와 마찬가지의 기입 동작을 행한 경우, 비선택 셀(300)에 1/3 Vcc의 전압이 동일한 방향으로 계속 인가되면, 그 정보(전하량)가 없어져가는, 소위 디스터브가 마찬가지로 생긴다고 하는 문제점이 있었다.
본 발명은, 강유전체 메모리 및 그 동작 방법에 관한 것으로, 특히, 강유전체 캐패시터를 갖는 강유전체 메모리 및 그 동작 방법에 관한 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리의 전체 구성을 도시한 회로도.
도 2는 본 발명의 제1 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작 원리를 설명하기 위한 상관도.
도 3은 도 1에 도시한 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리에 있어서의 기입 동작 시의 전압 인가 상태의 일례를 도시한 회로도.
도 4는 도 1에 도시한 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리에 있어서의 기입 동작 시의 전압 인가 상태의 다른 예를 도시한 회로도.
도 5는 도 1에 도시한 제1 실시 형태의 강유전체 메모리의 동작 상태를 확인하기 위해서 행한 실험 결과를 도시한 상관도.
도 6은 본 발명의 제2 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리의 전체 구성을 도시한 회로도.
도 7은 종래의 가장 일반적인 강유전체 메모리의 메모리 셀 어레이의 회로 구성을 도시한 회로도.
도 8은 도 7에 도시한 회로도에 대응하는 단면도.
도 9는 종래의 단순 매트릭스형의 강유전체 메모리의 메모리 셀 어레이의 회로 구성을 도시한 회로도.
도 10은 도 9에 도시한 종래의 단순 매트릭스형의 강유전체 메모리의 단면도.
도 11은 도 9 및 도 10에 도시한 종래의 단순 매트릭스형의 강유전체 메모리의 기입 동작 시의 전압 인가 상태를 설명하기 위한 회로도.
도 12는 종래의 단순 매트릭스형의 강유전체 메모리의 문제점을 설명하기 위한 강유전체 히스테리시스 특성을 도시한 도면.
도 13은 종래의 MFMIS-FET를 이용한 1 트랜지스터형의 강유전체 메모리의 메모리 셀 어레이의 회로도.
도 14는 도 13에 도시한 MFMIS-FET를 이용한 1 트랜지스터형의 강유전체 메모리의 단면도.
도 15는 도 13에 도시한 MFMIS-FET를 이용한 1 트랜지스터형의 강유전체 메모리의 기입 동작 시의 등가 회로도.
본 발명의 하나의 목적은, 비선택 메모리 셀에서의 디스터브를 회피하는 것이 가능한 강유전체 메모리를 제공하는 것이다.
본 발명의 또 다른 하나의 목적은, 비선택 메모리 셀에서의 디스터브를 회피함으로써, 단순 매트릭스형의 강유전체 메모리를 실용화하는 것이다.
본 발명의 또 다른 하나의 목적은, 1 트랜지스터형의 강유전체 메모리에 있어서, 비선택 메모리 셀에서의 디스터브를 회피하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 제1 국면에서의 강유전체 메모리는, 강유전체 캐패시터를 갖는 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀어레이와, 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전이 발생되게 함과 함께, 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되게 하지 않는 소정의 펄스 폭을 갖는 펄스를 메모리 셀에 인가하기 위한 펄스 인가 수단을 구비하고 있다. 그리고, 데이터의 기입 시 및 판독 시 중 적어도 어느 한쪽의 때에, 선택 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가한다. 여기서, "강유전체막에 높은 전압을 인가한 경우에는 분극 반전이 발생되게 한다"란, 강유전체막에 축적되는 전하량이 마이너스의 상태가 되는 데이터가 강유전체막에 기억되어 있는 경우에, 강유전체막에 높은 전압을 인가한 경우에는 분극 반전이 발생되어, 데이터 기입 또는 판독을 행할 수 있다고 하는 의미이다.
이 제1 국면에 따른 강유전체 메모리에서는, 상기한 바와 같이, 강유전체 캐패시터에 높은 전압을 인가한 경우에는 분극 반전을 발생시킴과 함께, 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 실질적으로 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 메모리 셀에 인가하기 위한 펄스 인가 수단이 제공된다. 데이터의 기입 시 및 판독 시 중 적어도 어느 한쪽의 때에, 선택 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하도록 하면, 선택 메모리 셀에 대해서는, 기입 또는 판독을 행할 수 있음과 함께, 비선택 메모리 셀에 대해서는, 거의 분극 반전이 발생되지 않도록 할 수 있다. 그 결과, 비선택메모리 셀에서의 디스터브를 회피할 수 있다.
상기 제1 국면에 따른 강유전체 메모리에 있어서, 바람직하게는, 강유전체 캐패시터는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선과의 사이에 배치된 강유전체층으로 구성되어 있다. 이와 같이 구성함으로써, 단순 매트릭스형의 강유전체 메모리를 형성할 수 있다. 그리고, 이러한 단순 매트릭스형의 강유전체 메모리에 있어서, 비선택 메모리 셀에서의 디스터브를 회피할 수 있으므로, 단순 매트릭스형의 강유전체 메모리를 실용화할 수 있다. 이 경우, 강유전체 캐패시터에는, 기입 시 및 판독 시의 양방에 있어서, 선택 메모리 셀에 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하도록 하여도 된다. 이와 같이 구성함으로써, 단순 매트릭스형의 강유전체 메모리에 있어서, 기입 시 및 판독 시의 양방에 있어서의 비선택 메모리 셀의 디스터브를 회피할 수 있다.
상기 제1 국면에 따른 강유전체 메모리에 있어서, 바람직하게는, 강유전체 캐패시터에는 상유전체(paraelectric) 캐패시터가 직렬로 접속되어 있다. 이와 같이 구성함으로써, 강유전체 캐패시터에 인가되는 전압은, 상유전체 캐패시터를 접속한 만큼 작아지기 때문에, 강유전체 캐패시터에 인가하는 전압을 상유전체 캐패시터를 접속하지 않은 경우와 동일하게 하기 위해서는, 메모리 셀에 인가하는 전압을 크게 할 필요가 있다. 이와 같이 메모리 셀에 인가하는 전압을 크게 하면, 선택 셀에 인가되는 전압과, 비선택 셀에 인가되는 전압과의 전압 차가 커지기 때문에, 전압 차가 작은 경우와 비교하여, 전압 제어를 용이하게 행할 수 있다.
상기 제1 국면에 따른 강유전체 메모리에 있어서, 바람직하게는, 강유전체 캐패시터는, 제1 전계 효과 트랜지스터의 게이트부에 형성된 강유전체층을 포함한다. 이와 같이 구성함으로써, MFIS-FET 또는 MFMIS-FET을 형성할 수 있다. 그리고, 이러한 MFIS-FET 또는 MFMIS-FET 형의 강유전체 메모리에 있어서, 비선택 메모리 셀에서의 디스터브를 회피할 수 있다. 이 경우, 강유전체 메모리는, 기입 시에만, 선택 메모리 셀의 강유전체 캐패시터에는 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀의 강유전체 캐패시터에는 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가한다. 이와 같이 구성함으로써, MFIS-FET 또는 MFMIS-FET 형의 강유전체 메모리에 있어서, 데이터의 기입 시에 있어서의 비선택 메모리 셀의 디스터브를 회피할 수 있다.
상기 제1 국면에 따른 강유전체 메모리에 있어서, 바람직하게는, 선택 메모리 셀에는, 소정의 펄스 폭을 갖는 소정의 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에는, 소정의 펄스 폭을 갖는 소정의 전압의 1/3의 전압의 펄스를 인가한다. 이와 같이 구성함으로써, 선택 메모리 셀에 인가되는 전압과 비선택 메모리 셀에 인가되는 전압과의 전압 차를 가장 크게 할 수 있다. 그 결과, 상기한 디스터브 회피 효과와 더불어, 비선택 메모리 셀에서의 디스터브를 보다 효과적으로 회피할 수 있다.
상기 제1 국면에 따른 강유전체 메모리에 있어서, 바람직하게는, 강유전체 캐패시터는 강유전체층을 포함하고, 강유전체층은 SrBi2Ta2O9(SBT), SrBi2(Nb,Ta)2O9(SBNT), Pb(Zr, Ti)O3(PZT), (Pb, La)(Zr, Ti)O3(PLZT), (Bi, La)4Ti3O12(BLT), 및, Bi4Ti3O12(BIT)으로 이루어지는 그룹 중에서 선택되는 적어도 하나의 재료를 포함한다. 강유전체층으로서 이러한 재료를 이용함으로써, 강유전체 캐패시터를 용이하게 형성할 수 있다.
상기 제1 국면에 따른 강유전체 메모리에 있어서, 펄스 인가 수단은, 바람직하게, 로우 디코더에 포함되는 제1 펄스 인가 회로와, 컬럼 디코더에 포함되는 제2 펄스 인가 회로를 포함한다. 이와 같이 구성함으로써, 로우 디코더 및 컬럼 디코더를 이용하여, 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 용이하게 메모리 셀에 인가할 수 있다.
본 발명의 제2 국면에 따른 강유전체 메모리의 동작 방법은, 강유전체 캐패시터를 갖는 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 메모리 셀에 인가하기 위한 펄스 인가 수단을 구비한 강유전체 메모리의 동작 방법으로서, 데이터의 기입 시 및 판독 시 중 적어도 어느 한쪽의 때에, 선택 메모리 셀에는 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에는 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가한다.
이 제2 국면에 따른 강유전체 캐패시터의 동작 방법에서는, 상기한 바와 같이, 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 메모리 셀에 인가하기 위한 펄스 인가 수단이 제공된다. 데이터의 기입 시 및 판독 시 중 적어도 어느 한쪽의 때에, 선택 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하도록 하면, 선택 메모리 셀에 대해서는, 기입 또는 판독을 행할 수 있음과 함께, 비선택 메모리 셀에 대해서는, 거의 분극 반전이 발생되지 않도록 할 수 있다. 그 결과, 비선택 메모리 셀에서의 디스터브를 회피하는 것이 가능한 동작 방법을 제공할 수 있다.
이 경우, 선택 메모리 셀에는, 소정의 펄스 폭을 갖는 소정의 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에는, 소정의 펄스 폭을 갖는 소정의 전압의 1/3의 전압의 펄스를 인가하는 것이 바람직하다. 이와 같이 구성함으로써, 선택 메모리 셀에 인가되는 전압과 비선택 메모리 셀에 인가되는 전압과의 전압 차를 가장 크게 할 수 있다. 그 결과, 상기 디스터브 회피 효과와 더불어, 비선택 메모리 셀에서의 디스터브를 보다 유효하게 회피할 수 있다.
상기 제2 국면에 따른 강유전체 메모리의 동작 방법에 있어서, 바람직하게는, 강유전체 캐패시터는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선의 사이에 배치된 강유전체층으로 구성되어 있다. 이와 같이 구성함으로써, 단순 매트릭스형의 강유전체 메모리를 형성할 수 있다. 그리고, 이러한 단순 매트릭스형의 강유전체 메모리에 있어서, 비선택 메모리 셀에서의 디스터브를 회피할 수 있으므로, 단순 매트릭스형의 강유전체 메모리를 실용화할 수 있다. 이 경우, 강유전체 캐패시터에는, 기입 시 및 판독 시의 양방에 있어서, 선택 메모리 셀에 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀에 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하도록 하여도 된다. 이와 같이 구성함으로써, 단순 매트릭스형의 강유전체 메모리에 있어서, 기입 시 및 판독 시의 양방에 있어서의 비선택 메모리 셀의 디스터브를 회피할 수 있다.
상기 제2 국면에 따른 강유전체 캐패시터의 동작 방법에 있어서, 바람직하게는, 강유전체 캐패시터에는, 상유전체 캐패시터가 직렬로 접속되어 있다. 이와 같이 구성함으로써, 강유전체 캐패시터에 인가되는 전압은, 상유전체 캐패시터를 접속한 만큼 작아지기 때문에, 강유전체 캐패시터에 인가하는 전압을 상유전체 캐패시터를 접속하지 않은 경우와 동일하게 하기 위해서는, 메모리 셀에 인가하는 전압을 크게 할 필요가 있다. 이와 같이 메모리 셀에 인가하는 전압을 크게 하면, 선택 셀에 인가되는 전압과, 비선택 셀에 인가되는 전압과의 전압 차가 커지게 되기 때문에, 전압 차가 작은 경우에 비교하여, 전압 제어를 용이하게 행할 수 있다.
상기 제2 국면에 따른 강유전체 캐패시터의 동작 방법에 있어서, 바람직하게는, 강유전체 캐패시터는, 제1 전계 효과 트랜지스터의 게이트부에 형성된 강유전체층을 포함한다. 이와 같이 구성함으로써, MFIS-FET 또는 MFMIS-FET을 형성할 수있다. 그리고, 이러한 MFIS-FET 또는 MFMIS-FET 형의 강유전체 메모리에 있어서, 비선택 메모리 셀에서의 디스터브를 회피할 수 있다. 이 경우, 강유전체 메모리의 동작 방법에서는, 기입 시에만, 선택 메모리 셀의 강유전체 캐패시터에는, 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택 메모리 셀의 강유전체 캐패시터에는, 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하도록 하여도 된다. 이와 같이 구성함으로써, MFIS-FET 또는 MFMIS-FET 형의 강유전체 메모리에 있어서, 데이터의 기입 시에 있어서의 비선택 메모리 셀의 디스터브를 회피할 수 있다.
상기 제2 국면에 따른 강유전체 캐패시터의 동작 방법에 있어서, 바람직하게는, 강유전체 캐패시터는, 강유전체층을 포함하며, 강유전체층은, SBT, SBNT, PZT, PLZT, BLT 및 BIT으로 이루어지는 그룹 중에서 선택되는 적어도 하나의 재료를 포함한다. 강유전체층으로서 이러한 재료를 이용함으로써, 강유전체 캐패시터를 용이하게 형성할 수 있다.
상기 제2 국면에 따른 강유전체 메모리의 동작 방법에 있어서, 바람직하게는, 펄스 인가 수단은, 로우 디코더에 포함되는 제1 펄스 인가 회로와, 컬럼 디코더에 포함되는 제2 펄스 인가 회로를 포함한다. 이와 같이 구성함으로써, 로우 디코더 및 컬럼 디코더를 이용하여, 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 용이하게 메모리 셀에 인가할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
도 1은, 본 발명의 제1 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리의 전체 구성을 도시한 회로도이다. 이 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리에서, 메모리 셀 어레이(50)는, 복수의 메모리 셀(1)이 매트릭스 형상으로 배치되어 구성되어 있다(도 1에서는 설명의 편의상, 9개의 메모리 셀(1)만을 도시하고 있다). 각 메모리 셀(1)을 구성하는 강유전체 캐패시터(2)의 제1 단자는, 워드선 WL0∼WL2에 접속되고, 제2 단자는, 비트선 BL0∼BL2에 접속되어 있다.또, 이 단순 매트릭스형 강유전체 메모리의 메모리 셀(1)은, 도 10에 도시한 종래의 단순 매트릭스형의 강유전체 메모리의 단면 구조와 마찬가지의 단면 구조를 갖고 있고, 비트선 BL0∼BL2과, 그것에 교차하도록 배치된 워드선 WL0∼WL2과의 사이에 강유전체층이 형성된 구조를 갖고 있다.
각 워드선 WL0∼WL2은 로우 디코더(31)에 접속되어 있다. 또한, 각 비트선 BL0∼BL2은 컬럼 디코더(32)에 접속되어 있다.
외부로부터 지정된 로우 어드레스 및 컬럼 어드레스는, 어드레스 핀(33)에 입력된다. 그 로우 어드레스 및 컬럼 어드레스는, 어드레스 핀(33)으로부터 어드레스 래치(34)로 전송된다. 어드레스 래치(34)로 래치된 각 어드레스 중, 로우 어드레스는, 어드레스 버퍼(35)를 통하여 로우 디코더(31)로 전송되고, 컬럼 어드레스는 어드레스 버퍼(35)를 통하여 컬럼 디코더(32)로 전송된다.
로우 디코더(31)는, 각 워드선 WL0∼WL2중, 어드레스 래치(34)로 래치된 로우 어드레스에 대응한 워드선을 선택하고, 각 워드선의 전위를 동작 모드에 대응하여 제어한다.
컬럼 디코더(32)는, 각 비트선 BL0∼BL2중, 어드레스 래치(34)로 래치된 컬럼 어드레스에 대응하는 비트선을 선택하여, 각 비트선의 전위를 동작 모드에 대응하여 제어한다.
여기서, 제1 실시 형태에서는, 로우 디코더(31) 및 컬럼 디코더(32)가, 각각, 펄스 인가 회로(41 및 42)를 포함하고 있다. 이 펄스 인가 회로(41 및 42)는, 강유전체 캐패시터(2)에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 강유전체 캐패시터(2)에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 메모리 셀(1)에 인가하기 위한 것이다. 또, 이 펄스 인가 회로(41 및 42)는 본 발명의 "펄스 인가 수단"의 일례이다.
외부로부터 지정된 데이터는 데이터 핀(36)에 입력된다. 그 데이터는 데이터 핀(36)으로부터 입력 버퍼(37)를 통하여 컬럼 디코더(32)로 전송된다. 컬럼 디코더(32)는 각 비트선 BL0∼BL2의 전위를 그 데이터에 대응한 전위로 제어한다.
임의의 메모리 셀(1)로부터 판독된 데이터는, 각 비트선 BL0∼BL2으로부터 컬럼 디코더(32)를 통하여 감지 증폭기(38)로 전송된다. 감지 증폭기(38)는 전압 감지 증폭기이다. 감지 증폭기(38)로 판별된 데이터는, 출력 버퍼(39)로부터 데이터 핀(36)을 통하여 외부로 출력된다.
또, 상기한 각 회로(31∼39)의 동작은 제어 코어 회로(40)에 의해서 제어된다.
도 2는, 제1 실시 형태의 강유전체 메모리의 동작 원리를 설명하기 위한 상관도이다. 이 도 2에는, 강유전체층으로서 SBT 막을 이용한 강유전체 캐패시터(2)에 펄스를 인가한 경우에 있어서, 인가 전압을 파라미터로 하여, 펄스 폭과 분극 반전 전하량과의 관계가 도시되어 있다. 도 2로부터 분명한 바와 같이, 펄스 폭이70 ㎱ 이하에서는 전압이 높은 경우(예를 들면, 3 V인 경우), 분극 반전량은 약 9μC/㎠ 이상의 전하량으로 되어 있다. 이것에 대하여, 전압이 낮은 경우(예를 들면, 1 V인 경우), 거의 분극 반전이 생기지 않는 것을 알 수 있다.
이와 같이, 본원 발명자는, 펄스 폭이 비교적 짧은 경우에는, 고전압에서는 강유전체 물질의 쌍극자가 반전하는 데 대하여, 저전압에서는 쌍극자가 거의 움직이지 않는 것을 발견하였다. 그리고, 이것에 기초하여, 본원 발명자는, 선택 셀에 높은 전압 펄스를 짧은 펄스 폭으로 인가함과 함께, 비선택 셀에 낮은 전압 펄스를 짧은 펄스 폭으로 인가함으로써, 선택 셀의 강유전체층에는, 기입 및 판독에 필요한 전압을 인가할 수 있는 데 대하여, 비선택 셀의 강유전체층에는, 분자 구조상 아무런 변화를 일으키는 일이 없도록 할 수 있다고 하는 동작 원리를 고안하였다. 이러한 동작 원리를 이용하면, 단순 매트릭스형의 강유전체 메모리에 있어서 디스터브가 없는 메모리 동작이 가능해진다.
또, 선택 셀과 비선택 셀에, 각각 높은 전압과 낮은 전압을 거는 방법으로서는 도 3 및 도 4에 도시한 바와 같은 방법이 있다. 도 3은, 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리에 있어서의 기입 동작 시의 전압 인가 상태의 일례를 도시한 회로도이고, 도 4는, 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리에 있어서의 기입 동작 시의 전압 인가 상태의 다른 예를 도시한 회로도이다.
도 3에 도시한 전압 인가 방법(1/3 Vcc법)에서는, 기입 동작 시에, 선택 셀이 연결되는 비트선 BL1에는, 전압 Vcc의 전압 펄스를 인가함과 함께, 선택 셀(1)이연결되는 워드선 WL1에는 0 V를 인가한다. 그리고, 비선택 셀(1)이 연결되는 비트선 BL0및 BL2에는, 1/3 Vcc의 전압 펄스를 인가함과 함께, 비선택 셀(1)이 연결되는 워드선 WL0및 WL2에는, 2/3 Vcc의 전압 펄스를 인가한다. 이에 따라, 선택 셀(1)에는 Vcc의 전압이 인가되고, 비선택 셀(1)에는 1/3 Vcc의 전압이 인가된다. 도 1에 도시한 펄스 인가 회로(41 및 42)는, 비선택 셀(1)의 강유전체 캐패시터(2)에는 거의 분극 반전이 생기지 않음과 함께, 선택 셀(1)의 강유전체 캐패시터(2)에는 충분한 분극 반전이 생기는 펄스 폭의 전압 펄스를 인가한다. 이와 같이 구성하면, 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리에 있어서, 비선택 메모리 셀(1)에 있어서의 기입 동작 시의 디스터브를 회피할 수 있으므로, 단순 매트릭스형의 강유전체 메모리를 실용화할 수 있다.
도 4에 도시한 다른 예에 따른 전압 인가 방법(1/2 Vcc법)에서는, 기입 동작 시에, 선택 셀(1)이 연결되는 비트선 BL1에는, 전압 Vcc의 전압 펄스를 인가함과 함께, 선택 셀이 연결되는 워드선 WL1에는, 0 V를 인가한다. 또한, 비선택 셀(1)이 연결되는 비트선 BL0및 BL2에는, 0 V를 인가함과 함께, 비선택 셀(1)이 연결되는 워드선 WL0및 WL2에는, 1/2 Vcc의 전압 펄스를 인가한다. 이에 따라, 선택 셀(1)에는 Vcc의 전압 펄스가 인가되고, 비선택 셀(1)에는 1/2 Vcc의 전압 펄스가 인가된다. 이 경우에도, 도 1에 도시한 펄스 인가 회로(41 및 42)는, 선택 셀(1)에 인가하는전압 Vcc에 의해서 선택 셀의 강유전체 캐패시터(2)가 충분히 분극 반전함과 함께, 비선택 셀(1)에 인가되는 전압 1/2 Vcc에서는, 비선택 셀의 강유전체 캐패시터(2)가 거의 분극 반전이 생기지 않는 펄스 폭의 전압 펄스를 선택 셀 및 비선택 셀에 인가한다. 이와 같은 구성에 따라서, 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리의 기입 동작시에, 비선택 메모리 셀(1)에 있어서의 디스터브를 회피할 수 있으므로, 단순 매트릭스형의 강유전체 메모리를 실용화할 수 있다.
또, 도 3에 도시한 전압 인가 방법과, 도 4에 도시한 전압 인가 방법을 비교하면, 도 3에 도시한 전압 인가 방법 쪽이, 비선택 셀(1)에 인가되는 전압이 낮으므로(1/3 Vcc), 비선택 셀(1)이 보다 반전하기 어렵다. 이 때문에, 도 3에 도시한 전압 인가 방법이 도 4에 도시한 전압 인가 방법보다도 바람직하다.
또, 도 3에 도시한 전압 인가 방법(1/3 Vcc법)에 있어서, 판독 시에는, 우선, 워드선 WL0, WL1및 WL2에 1/3 Vcc의 전압 펄스를 인가함과 함께, 비트선 BL0, BL1및 BL2에 2/3 Vcc의 전압 펄스를 인가한다. 이 상태에서, 선택 셀(1)이 연결되는 비트선 BL1을 일단 0 V로 한 후, 부유 상태로 함과 함께, 선택 셀(1)이 연결되는 워드선 WL1을 전압 Vcc로 설정한다. 그리고, 비트선 BL1의 전위 변화의 레벨을 도 1에 도시한 감지 증폭기(38)에 의해 검출함으로써, 데이터가 "1"인가 "0"인가의 판별을 행한다. 이에 따라, 데이터의 판독을 행할 수 있다.
도 5는, 제1 실시 형태의 강유전체 메모리의 동작 상태를 확인하기 위해서행한 실험 결과를 도시한 상관도이다. 도 5를 참조하면, 이 실험에서는, 우선, 강유전체 캐패시터(2)에 처음에 -3 V를 인가함으로써 정보 "1"를 기입하였다. 도 5는 그 후, 3 V 및 1 V의 펄스를 인가했을 때의 강유전체 캐패시터(2)의 전하량의 변화를 나타낸다. 3 V 및 1 V의 펄스의 펄스 폭은 20 ㎱로 하였다.
도 5로부터 분명한 바와 같이, 20 ㎱의 펄스 폭을 갖는 3 V의 펄스를 인가했을 때에는, 충분히 분극 반전이 생기고 있는 데 대하여, 20 ㎱의 펄스 폭을 갖는 1 V의 펄스를 인가했을 때에는, 분극 반전이 거의 생기지 않는 것을 알 수 있다. 이와 같이, 높은 전압에서 충분한 분극 반전이 생기고, 낮은 전압에서는 거의 분극 반전이 생기지 않는 펄스 폭을 갖는 펄스를 이용하여, 선택 셀(1)에는 높은 전압의 펄스를 인가하고, 비선택 셀(1)에는 낮은 전압의 펄스를 인가함으로써, 선택 셀(1)의 강유전체층에는 기입 및 판독이 가능함과 함께, 비선택 셀(1)의 강유전체층에는 아무런 변화를 일으키지 않도록 할 수 있는 것을 알 수 있다.
(제2 실시 형태)
도 6은, 본 발명의 제2 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리의 전체 구성을 도시한 회로도이다. 이 제2 실시 형태에서는, 제1 실시 형태의 단순 매트릭스형의 강유전체 메모리와 유사한 구조에서, 각 메모리 셀의 강유전체 캐패시터에 상유전체 캐패시터를 직렬로 접속한 구성을 갖는다.
즉, 이 제2 실시 형태에서는, 메모리 셀 어레이(60)를 구성하는 각 메모리 셀(21)은, 1개의 강유전체 캐패시터(22)와, 그 강유전체 캐패시터(22)에 직렬로 접속되는 상유전체 캐패시터(23)로 구성되어 있다. 이 경우, 단순 매트릭스형의 강유전체 캐패시터(22)에 인가되는 전압은, 강유전체 캐패시터(22)와 상유전체 캐패시터(23)의 용량비에 역비례한다. 예를 들면, 강유전체 캐패시터(22)의 용량 : 상유전체 캐패시터(23)의 용량이 1 : 2인 경우, 인가 전압의 2/3가 강유전체 캐패시터(22)에 걸리게 된다. 이 경우, 전압 Vcc을 3/2 Vcc로 함으로써, 강유전체 캐패시터(22)에 인가되는 전압은, 도 3 및 도 4에 도시한 경우와 동일하게 된다.
즉, 도 3 및 도 4에 도시한 경우와 비교하여, 선택 셀 및 비선택 셀(21)에 인가하는 전압은 3/2배가 된다. 이와 같이 메모리 셀(21)에 인가하는 전압을 크게 함으로써, 선택 및 비선택 셀(21)에 인가되는 전압의 전압 차가 커지기 때문에, 전압 차가 작은 경우에 비교하여, 전압 제어를 보다 용이하게 행할 수 있다. 즉, Vcc의 값이 작고, 컨트롤이 곤란한 경우에도, 이 제2 실시 형태의 구성을 이용하면 전압의 제어가 용이하게 된다.
상기 제2 실시 형태는, 도 1에 도시한 제1 실시 형태의 단순 매트릭스형에 있어서, 강유전체 캐패시터(22)에 상유전체 캐패시터(23)를 직렬로 접속하는 예를 나타내었지만, 도 6에 도시한 제2 실시 형태의 강유전체 메모리의 메모리 셀(21)의 회로도는, 도 15에 도시한 MFMIS-FET를 이용한 1 트랜지스터형의 강유전체 메모리에 있어서의 기입 시의 등가 회로와 동일하다. 이 때문에, 이 제2 실시 형태의 강유전체 메모리의 회로 구성은, MFMIS-FET(또는 MFIS-FET)을 이용한 1 트랜지스터형의 강유전체 메모리에도 적용 가능하다.
따라서, MFIS-FET 또는 MFMIS-FET을 이용한 1 트랜지스터형의 강유전체 메모리에 있어서도, 선택 셀의 게이트부에 형성되는 강유전체 캐패시터에 소정의 펄스 폭을 갖는 높은 전압을 인가하고, 비선택 셀의 게이트부에 형성되는 강유전체 캐패시터에 소정의 펄스 폭을 갖는 낮은 전압을 인가함으로써, 선택 셀의 강유전체층에는 정보 기입을 행할 수 있음과 함께, 비선택 셀의 강유전체층에는 아무런 변화를 일으키지 않도록 할 수 있다. 그 결과, 1 트랜지스터형 강유전체 메모리의 기입 동작에 있어서의 디스터브를 회피할 수 있다.
또, 본 발명이 상세하게 개시되고 도시되었지만, 이는 예시적인 것으로 개시된 것일 뿐이고, 제한적인 것이 아니라고 이해되어야 하고, 본 발명의 사상 및 범위는 첨부된 특허 청구의 범위에 의해서만 제한되는 것이다.
예를 들면, 상기 제1 및 제2 실시 형태에서는, 강유전체층으로서 SBT 막을 이용한 예를 나타내었지만, 본 발명은 이것에 한하지 않고, SBNT, PZT, PLZT, BLT, BIT 또는 이것에 준하는 강유전체층을 이용하여도 된다. 즉, 강유전체층에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시키고, 낮은 전압을 인가한 경우에는 거의 분극 반전이 생기지 않는 펄스 폭이 존재하는 분극 반전 특성을 갖는 모든 강유전체층을 이용할 수 있다.
또한, 상기 실시 형태에서는, 단순 매트릭스형 강유전체 메모리 및 MFIS-FET 또는 MFMIS-FET을 이용한 1 트랜지스터형의 강유전체 메모리를 예를 들어 설명하였지만, 본 발명은 이것에 한하지 않고, 기입 동작 및 판독 동작 중 적어도 어느 한쪽의 때에, 선택 메모리 셀에 높은 전압을 인가함으로써 분극 반전이 발생되게 함과 함께, 비선택 메모리 셀에는 낮은 전압을 인가함으로써 분극 반전이 발생되지않도록 하는 강유전체 메모리 모두에 적용 가능하다.

Claims (18)

  1. 강유전체 캐패시터를 갖는 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,
    상기 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 상기 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 분극 반전이 거의 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 상기 메모리 셀에 인가하기 위한 펄스 인가 수단을 포함하며,
    데이터의 기입 시 또는 데이터의 판독 시 중 적어도 어느 한쪽의 때에, 선택된 상기 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택된 상기 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하는 강유전체 메모리.
  2. 제1항에 있어서,
    상기 강유전체 캐패시터는, 비트선과, 상기 비트선과 교차하도록 배치된 워드선과, 상기 비트선과 상기 워드선과의 사이에 배치된 강유전체층으로 구성되어 있는 강유전체 메모리.
  3. 제2항에 있어서,
    기입 시 및 판독 시의 양방에 있어서, 선택된 메모리 셀의 상기 강유전체 캐패시터에는, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 상기 비선택된 메모리 셀의 상기 강유전체 캐패시터에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 상기 펄스를 인가하는 강유전체 메모리.
  4. 제1항에 있어서,
    상기 강유전체 캐패시터에는 상유전체(paraelectric) 캐패시터가 직렬로 접속되어 있는 강유전체 메모리.
  5. 제1항에 있어서,
    상기 강유전체 캐패시터는, 제1 전계 효과 트랜지스터의 게이트부에 형성된 강유전체층을 포함하는 강유전체 메모리.
  6. 제5항에 있어서,
    상기 선택된 메모리 셀의 상기 강유전체 캐패시터에는, 기입 시에만, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 상기 비선택된 메모리 셀의 상기 강유전체 캐패시터에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하는 강유전체 메모리.
  7. 제1항에 있어서,
    상기 선택된 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 소정 전압의 펄스를 인가함과 함께, 상기 비선택된 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 상기 소정 전압의 1/3의 전압의 펄스를 인가하는 강유전체 메모리.
  8. 제1항에 있어서,
    상기 강유전체 캐패시터는 강유전체층을 포함하며,
    상기 강유전체층은, SBT, SBNT, PZT, PLZT, BLT 및 BIT으로 이루어지는 그룹 중에서 선택되는 적어도 하나의 재료를 포함하는 강유전체 메모리.
  9. 제1항에 있어서,
    상기 펄스 인가 수단은,
    로우 디코더에 포함되는 제1 펄스 인가 회로와,
    컬럼 디코더에 포함되는 제2 펄스 인가 회로를 포함하는 강유전체 메모리.
  10. 강유전체 캐패시터를 갖는 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 상기 강유전체 캐패시터에 높은 전압을 인가한 경우에는 충분한 분극 반전을 발생시킴과 함께, 상기 강유전체 캐패시터에 낮은 전압을 인가한 경우에는 거의 분극 반전이 발생되지 않는 소정의 펄스 폭을 갖는 펄스를 상기 메모리 셀에 인가하기 위한 펄스 인가 수단을 포함한 강유전체 메모리의 동작 방법에 있어서,
    데이터의 기입 시 및 데이터의 판독 시 중 적어도 어느 한쪽의 때에, 선택된 상기 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 높은 전압의 펄스를 인가함과 함께, 비선택된 상기 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 펄스를 인가하는 강유전체 메모리의 동작 방법.
  11. 제10항에 있어서,
    상기 선택된 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 소정 전압의 펄스를 인가함과 함께, 상기 비선택된 메모리 셀에는, 상기 소정의 펄스 폭을 갖는 상기 소정 전압의 1/3의 전압 펄스를 인가하는 강유전체 메모리의 동작 방법.
  12. 제10항에 있어서,
    상기 강유전체 캐패시터는, 비트선과, 상기 비트선과 교차하도록 배치된 워드선과, 상기 비트선과 상기 워드선과의 사이에 배치된 강유전체층으로 구성되어 있는 강유전체 메모리의 동작 방법.
  13. 제12항에 있어서,
    기입 시 및 판독 시의 양방에 있어서, 상기 선택된 메모리 셀의 에, 상기 소정의 상기 강유전체 캐패시터에는, 펄스 폭을 갖는 높은 전압의 상기 펄스를 인가함과 함께, 상기 비선택된 메모리 셀의 상기 강유전체 캐패시터에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 상기 펄스를 인가하는 강유전체 메모리의 동작 방법.
  14. 제10항에 있어서,
    상기 강유전체 캐패시터에는, 상유전체 캐패시터가 직렬로 접속되어 있는 강유전체 메모리의 동작 방법.
  15. 제10항에 있어서,
    상기 강유전체 캐패시터는, 제1 전계 효과 트랜지스터의 게이트부에 형성된 강유전체층을 포함하는 강유전체 메모리의 동작 방법.
  16. 제15항에 있어서,
    상기 선택된 메모리 셀의 상기 강유전체 캐패시터에는, 기입 시에만, 상기 소정의 펄스 폭을 갖는 높은 전압의 상기 펄스를 인가함과 함께, 상기 비선택된 메모리 셀의 상기 강유전체 캐패시터에는, 상기 소정의 펄스 폭을 갖는 낮은 전압의 상기 펄스를 인가하는 강유전체 메모리의 동작 방법.
  17. 제10항에 있어서,
    상기 강유전체 캐패시터는 강유전체층을 포함하며,
    상기 강유전체층은, SBT, SBNT, PZT, PLZT, BLT 및 BIT로 이루어지는 그룹 중에서 선택되는 적어도 하나의 재료를 포함하는 강유전체 메모리의 동작 방법.
  18. 제10항에 있어서,
    상기 펄스 인가 수단은,
    로우 디코더에 포함되는 제1 펄스 인가 회로와,
    컬럼 디코더에 포함되는 제2 펄스 인가 회로를 포함하는 강유전체 메모리의 동작 방법.
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