JP4024049B2

JP4024049B2 - 強誘電体メモリ

Info

Publication number: JP4024049B2
Application number: JP2002028082A
Authority: JP
Inventors: 重治松下
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-02-05
Filing date: 2002-02-05
Publication date: 2007-12-19
Anticipated expiration: 2022-02-05
Also published as: JP2003229545A

Description

【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリに関し、特に、強誘電体膜を有する強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、モバイル機器を始めとする電子機器の発展とともに、低消費電力で、高速に大容量のデータを処理する半導体デバイスが必要となっている。特に、半導体メモリでは、低消費電力で、高速に大容量のデータを扱える不揮発性メモリの実現が期待されている。このような要求を満たす不揮発性メモリとして、強誘電体薄膜をストレージ用キャパシタとして用いた強誘電体メモリの研究・開発が精力的に行われている。
【０００３】
強誘電体メモリでは、強誘電体薄膜の自発分極の反転速度が速いため、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）並の高速な書き込みや読み出しが可能である。
【０００４】
図９は、従来の最も一般的に用いられている１トランジスタ１キャパシタ型の強誘電体メモリの代表的な等価回路図であり、図１０は、図９に対応する断面構造図である。図９および図１０を参照して、この従来の構造では、半導体基板１０１の表面上の所定領域に素子分離領域１０２が形成されている。素子分離領域１０２によって囲まれた素子形成領域には、所定の間隔を隔てて、ソース／ドレイン領域１０３および１０４が形成されている。ソース／ドレイン領域１０３と１０４との間に位置するチャネル領域上には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）を構成するゲート電極１０６が形成されている。ソース／ドレイン領域１０４には、ビット線（ＢＬ）１１３が電気的に接続されている。
【０００５】
また、ソース／ドレイン領域１０３には、プラグ電極１０８を介して、下部電極１０９が形成されている。下部電極１０９上には、強誘電体層１１０を介して、プレート線（ＰＬ）を構成する上部電極１１１が形成されている。この下部電極１０９、強誘電体層１１０および上部電極１１１によって、強誘電体キャパシタ１１２が構成されている。また、ソース／ドレイン領域１０３および１０４と、ゲート絶縁膜１０５と、ゲート電極１０６とによって、トランジスタ１０７が構成されている。このトランジスタ１０７は、メモリセルの選択を行うスイッチとして機能する。また、図９に示すように、１つのメモリセル１００は、１つのトランジスタ１０７と、１つの強誘電体キャパシタ１１２とによって構成されている。
【０００６】
このように、従来の強誘電体メモリセルの構造は、ＤＲＡＭのメモリセルの構造と基本的に同様である。従来の強誘電体メモリセルとＤＲＡＭとのメモリセル構造の異なる点は、ＤＲＡＭではキャパシタ材料として自発分極を持たない誘電体（常誘電体）を用いるのに対して、強誘電体メモリでは、強誘電体性の誘電体を用いる点である。
【０００７】
また、従来の強誘電体メモリでは、セルアレイ構成もＤＲＡＭと同様である。具体的には、図１０に示した従来の強誘電体メモリは、図１１に示すような平面レイアウトを有する。この場合の最小セルサイズは、２Ｆ×４Ｆ＝８Ｆ²（Ｆは最小加工寸法）である。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０に示した従来の１トランジスタ１キャパシタ型の強誘電体メモリの構造では、８Ｆ²サイズより小さいサイズのメモリセルを実現することが困難であるという問題点があった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、従来の１トランジスタ１キャパシタ型の強誘電体メモリの構造に比べて、メモリセルの面積を小さくすることが可能な強誘電体メモリを提供することである。
【００１０】
この発明のもう１つの目的は、上記の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することである。
【００１１】
【課題を解決するための手段】
上記した目的を達成するために、請求項１による強誘電体メモリは、互いに交差するように配置された複数のワード線および複数のビット線と、ワード線とビット線とが交差する位置にそれぞれ配置された複数のメモリセルと、ビット線に所定のパルス幅を有するパルスを印加するためのパルス印加手段とを備え、各々のメモリセルは、ゲートおよびソース／ドレイン領域を有するトランジスタと、トランジスタのソース／ドレイン領域に接続された第１電極と、第１電極上に形成された強誘電体膜と、強誘電体膜上に形成された第２電極とを含み、各々のメモリセルのトランジスタのゲートには、ワード線が接続され、各々のメモリセルの第２電極には、ビット線が接続され、メモリセルは、同一のビット線で、かつ、異なるワード線に接続された、選択された第１セルと、非選択の第２セルとを含み、パルス印加手段は、第１セルを分極反転させるとともに、第２セルを実質的に分極反転させないような所定のパルス幅を有するパルスをビット線に印加するように構成されている。
【００１２】
請求項１では、上記のように構成することによって、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブを回避することができる。
【００１６】
なお、上記の強誘電体メモリにおいて、強誘電体膜は、ＳＢＴ、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＩＴおよびＢＬＴのいずれかを含んでいてもよい。
【００１７】
また、本発明の別の局面として、以下のような強誘電体メモリの動作方法も考えられる。すなわち、一対のソース／ドレイン領域を有するトランジスタと、トランジスタのソース／ドレイン領域に接続された電極と、電極上に形成された強誘電体膜と、強誘電体膜上に形成されたビット線とを含むメモリセルと、強誘電体膜に高い電圧を印加した場合には分極反転を生じるとともに、強誘電体膜に低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段とを備えた強誘電体メモリの動作方法であって、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する低い電圧のパルスを印加する。このように構成すれば、メモリセル面積を小さくすることができ、かつ、非選択のメモリセルにおけるディスターブを回避することが可能な強誘電体メモリの動作方法を提供することができる。
【００１８】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００１９】
（参考例）
図１は、本発明の参考例による強誘電体メモリの等価回路図であり、図２は、図１に対応する断面構造図である。また、図３は、図２に示した参考例による強誘電体メモリの平面レイアウト図である。
【００２０】
まず、図１および図２を参照して、この参考例による構造では、半導体基板１の表面上に、ウェル領域２が形成されている。ウェル領域２の表面には、ソース／ドレイン領域３および４が所定の間隔を隔てて形成されている。ソース／ドレイン領域３と４との間に位置するチャネル領域上には、ゲート絶縁膜５を介して、ゲート電極６が形成されている。ゲート電極６には、ワード線（ＷＬ）１３が接続されている。なお、ゲート電極６とワード線（ＷＬ）１３とを一体的に形成してもよい。また、各ソース／ドレイン領域３および４には、それぞれ、プラグ電極８を介して、下部電極９が形成されている。なお、下部電極９が本発明の「電極」の一例である。下部電極９上には、強誘電体層１０を介して、ビット線（ＢＬ）を構成する上部電極１１が形成されている。この下部電極９、強誘電体層１０および上部電極１１によって、強誘電体キャパシタ１２が構成されている。このように、参考例では、各ソース／ドレイン領域３および４の上に、強誘電体キャパシタ１２が形成される。
【００２１】
また、ソース／ドレイン領域３および４と、ゲート絶縁膜５と、ゲート電極６とによって、トランジスタ７が構成されている。このトランジスタ７は、メモリセルの選択を行うスイッチとして機能する。また、図１に示すように、１つのメモリセル５０（５１）は、１つのトランジスタ７と１つの強誘電体キャパシタ１２とによって構成されている。
【００２２】
また、この参考例では、直列に接続されたメモリセル構造の端部に、選択トランジスタ６１および６２が設けられている。なお、図１および図２に示した選択トランジスタ６１（６２）は、ＷＬと接続せずに独立に制御するようにしてもよい。そして、その選択トランジスタ６１（６２）を構成する一方のソース／ドレイン領域６１ａ（６２ａ）には、プレート線（ＰＬ）１４が接続されている。
【００２３】
参考例では、上記のように、各ソース／ドレイン領域３および４上に強誘電体キャパシタ１２を形成することができるので、各ソース／ドレイン領域３および４毎に１つのメモリセルを形成することができる。これにより、一対のソース／ドレイン領域毎に１つのメモリセルが形成される従来の１トランジスタ１キャパシタ型の強誘電体メモリの構造（図９〜図１１参照）に比べて、メモリセルの面積を小さくすることができる。具体的には、参考例では、図３に示すように、最小セルサイズを、２Ｆ×３Ｆ＝６Ｆ^２（Ｆは最小加工寸法）で形成することができる。
【００２４】
図４は、本発明の参考例による強誘電体メモリのメモリセルアレイ構造を説明するための等価回路図であり、図５は、図４の回路における読み込みシーケンスおよび再書き込みシーケンスの一例を示した図である。図４を参照して、このメモリセルアレイでは、図２に示した参考例による強誘電体メモリセル構造を直列に並べて形成するとともに、その一方の端部に選択トランジスタ６１および６２を接続することによって、メモリセル５０および５１のブロックを構成している。また、他方の端部は、ゲートを接地したトランジスタ６３および６４により終端している。
【００２５】
次に、図４および図５を参照して、参考例による強誘電体メモリの動作について説明する。まず、選択セルに接続しているワード線ＷＬ１をハイレベルにすることにより、選択トランジスタ６１およびＷＬ１に接続されるメモリセル５０のトランジスタ７をオン状態にする。これにより、メモリブロックを選択する。この時、全てのビット線ＢＬは、０Ｖにする。次に、選択セルに接続しているビット線ＢＬ１をフローティング状態にすると同時に、プレート線ＰＬ１と、ビット線ＢＬ１以外のビット線ＢＬとをハイレベルにする。この時、強誘電体キャパシタに情報「１」が書き込まれている場合には、分極反転し、情報「０」の場合に比べて大きな電圧がビット線ＢＬ１に現れる。次に、このビット線ＢＬ１に現れる電圧をセンシングする。これにより、情報「１」の場合はハイレベルに、情報「０」の場合は０Ｖとなる。このようにして、情報の判定が行われる。
【００２６】
その後、プレート線ＰＬ１と、ビット線ＢＬ１以外のビット線ＢＬとを０Ｖにすることにより、再書き込みを行う。そして、ビット線ＢＬ１を０Ｖにし、続いて、ワード線ＷＬ１を０Ｖにする。
【００２７】
参考例では、上記のように、図２に示した強誘電体メモリセル構造を直列に並べるとともに、その端部に選択トランジスタ６１および６２を接続することにより、メモリセル５０のブロックを構成することによって、容易に、メモリセル５０をアレイ化することができる。
【００２８】
（実施形態）
図６は、本発明の実施形態による強誘電体メモリのメモリセルアレイの一部を示した等価回路図であり、図７は、図６に示した実施形態による強誘電体メモリの書き込み時の電圧変化をシミュレーションした図である。図８は、印加電圧をパラメータとして、強誘電体キャパシタにパルスを印加した場合のパルス幅と分極反転電荷量との関係を示した図である。
【００２９】
この実施形態では、図６に示すように、ビット線ＢＬは、カラムデコーダ７１に接続されている。カラムデコーダ７１には、パルス印加回路７２が設けられている。なお、このパルス印加回路７２は、本発明の「パルス印加手段」の一例である。
【００３０】
図６に示した実施形態によるメモリセルアレイに対して、書き込み動作のシミュレーションを行った結果が図７に示される。この場合、強誘電体薄膜としては、ＳＢＴ膜を適用した。図７には、Ｖｃｃを３Ｖとし、第１セルを選択セルとした場合のノード１〜ノード４と、ビット線ＢＬ１およびＢＬ２との電位変化が示されている。ただし、図７に示す０〜５０ｎｓの時間内において、ＷＬ１はハイレベルであり、ＷＬ２とＰＬ１とＰＬ２とは０Ｖであるとする。
【００３１】
図７のシミュレーション結果から明らかなように、選択セルの強誘電体キャパシタには、ＢＬ１とノード１との電位差であるほぼＶｃｃの電圧が印加される。また、ノード３および４と、ＢＬ２とは電位差がないので、非選択の第３セルおよび第４セルの強誘電体キャパシタには、電圧が印加されない。
【００３２】
これに対して、非選択の第２セルの強誘電体キャパシタには、ノード２とビット線ＢＬ１との電位差である０．２Ｖ程度の電圧が印加されていることがわかる。このような小さな電圧印加でも、ディスターブの原因となる可能性がある。
【００３３】
そこで、この実施形態では、図８に示したパルス幅と分極反転電荷量との関係から導き出される現象を利用する。具体的には、図８に示すように、短いパルス幅（たとえば３０ｎｓ以下）のパルス電圧を印加すれば、電圧が小さい場合（たとえば、０．４Ｖ以下）には、ほとんど分極状態に影響を与えることがないことがわかる。これを利用して、ディスターブを回避する。
【００３４】
すなわち、図６に示したパルス印加回路７２を用いて、データの書き込み時に、選択された第１セルには、たとえば３０ｎｓ以下の短いパルス幅を有し、かつ、強誘電体キャパシタの分極反転を生じさせることが可能な高い電圧のパルスを印加する。このとき、非選択の第２セルの強誘電体キャパシタに印加されるパルスを０．４Ｖ以下になるように制御すれば、選択された第１セルに対しては、書き込みを行うことができるとともに、非選択の第２セルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブを回避することができる。
【００３５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３６】
たとえば、上記実施形態では、強誘電体層として、ＳＢＴ膜を用いた例を示したが、本発明はこれに限らず、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＩＴ、ＢＬＴまたはこれに準ずる強誘電体層を用いてもよい。
【００３７】
また、上記実施形態では、データの書き込み時に、短いパルス幅の電圧を印加することにより非選択セルのディスターブを回避する例を示したが、本発明はこれに限らず、データの読み出し（読み込み）時にも同様に適用可能である。
【００３８】
【発明の効果】
以上のように、本発明によれば、従来の１トランジスタ１キャパシタ型の強誘電体メモリの構造に比べて、メモリセルの面積を小さくすることが可能な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の参考例による強誘電体メモリのメモリセル構造を示した等価回路図である。
【図２】図１に示した参考例による強誘電体メモリの断面構造図である。
【図３】図２に示した参考例による強誘電体メモリのメモリセル構造に対応する平面レイアウト図である。
【図４】本発明の参考例による選択トランジスタを有するメモリセルアレイ構造を示した等価回路図である。
【図５】図４に示した参考例による強誘電体メモリの読み込みおよび再書き込みシーケンスを示す図である。
【図６】本発明の実施形態による強誘電体メモリの等価回路図である。
【図７】図６に示した強誘電体メモリの書き込み時のノード１〜４と、ビット線ＢＬ１、ＢＬ２の電圧変化をシミュレーションした図である。
【図８】印加電圧をパラメータとして強誘電体キャパシタにパルスを印加した場合のパルス幅と分極反転電荷量との関係を示した相関図である。
【図９】従来の強誘電体メモリの等価回路図である。
【図１０】図９に示した従来の強誘電体メモリの断面構造図である。
【図１１】図１０に示した従来の強誘電体メモリのメモリセル構造に対応する平面レイアウト図である。

Claims

互いに交差するように配置された複数のワード線および複数のビット線と、
前記ワード線と前記ビット線とが交差する位置にそれぞれ配置された複数のメモリセルと、
前記ビット線に所定のパルス幅を有するパルスを印加するためのパルス印加手段とを備え、
各々の前記メモリセルは、ゲートおよびソース／ドレイン領域を有するトランジスタと、前記トランジスタのソース／ドレイン領域に接続された第１電極と、前記第１電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第２電極とを含み、
各々の前記メモリセルのトランジスタのゲートには、前記ワード線が接続され、各々の前記メモリセルの第２電極には、前記ビット線が接続され、
前記メモリセルは、同一の前記ビット線で、かつ、異なる前記ワード線に接続された、選択された第１セルと、非選択の第２セルとを含み、
前記パルス印加手段は、前記第１セルを分極反転させるとともに、前記第２セルを実質的に分極反転させないような前記所定のパルス幅を有するパルスを前記ビット線に印加するように構成されている、強誘電体メモリ。