KR100428652B1 - 인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리 소자 - Google Patents

인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리 소자 Download PDF

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    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

본 발명은 인접 셀간에 셀 플레이트를 공유하는 FeRAM 소자에 있어서 인접셀 간의 데이터 교란을 효과적으로 방지할 수 있는 강유전체 메모리 소자에 관한 것으로, 특정 셀이 구동될 때 구동되는 셀과 셀 플레이트를 공유하는 인접 셀의 스토리지 노드의 전압을 셀 플레이트의 전압과 같게 하여 결과적으로 캐패시터의 양단에 전압차가 발생하지 않도록 하는데 그 특징이 있다.

Description

인접 셀간에 셀 플레이트를 공유하는 강유전체 메모리 소자{FeRAM FOR HAVING ADJACENT CELLS SHARING CELL PLATE}
본 발명은 강유전체 메모리 소자 제조 분야에 관한 것으로, 특히 인접 셀간에 셀 플레이트 라인을 공유하는 강유전체 메모리 소자에 관한 것이다.
FeRAM(ferroelectric random access memory)은 DRAM(dynamic random access memory)의 정보저장 기능, SRAM(static random access memory)의 빠른 정보처리 속도, 플래쉬 메모리(flash memory)의 정보 보존 기능을 결합한 비휘발성 반도체 메모리 소자로서 종래의 플래쉬 메모리나 EEPROM(electrically erasable programmable read only memory) 보다 동작 전압이 낮고 정보 처리 속도가 1000배 이상 빠른 미래형 반도체 메모리 소자이다.
SiO2또는 SiON 등과 같은 유전막을 구비하는 DRAM의 캐패시터는 전압을 인가한 후 전압공급을 중단하면 다시 원점으로 돌아오게 된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 DRAM의 캐패시터와 달리 FeRAM을 이루는 강유전체 캐패시터는 양의 전압을 인가한 후 전압공급을 중단할 경우에도 강유전체 고유의 잔류분극 특성으로 인하여 데이터를 잃어버리지 않고 보유하게 된다.
강유전체의 이력특성을 보이는 도 1을 참조하여 FeRAM 소자의 동작을 설명한다. 다음의 설명에서 양의 전압은 비트 라인의 전위가 셀 플레이트의 전위보다 높은 경우로 정하고, 잔류분극 "a" 점, "c"점의 상태를 각각 데이터 "1", "0"으로 정의한다.
데이터 "1"을 쓸 때 트랜지스터를 켜고 비트라인의 전위에 대하여 셀 플레이트에 양의 전압을 인가하면 강유전체 캐패시터에 인가되는 전압은 음이 되고 이력특성 곡선에서 "d" 점을 통과하게 된다. 이후 인가된 전압을 "0 V"로 돌리면 분극치가 잔류분극 "a"점으로 되고 데이터 "1"이 저장된다. 한편, 데이터 "0"을 써 넣을 때는 강유전체 캐패시터에 인가하는 전압을 양으로 하여 "b"점을 통과시킨 후인가전압을 "0 V"로 돌리면 분극량은 잔류분극 "C"점으로 기억되어 데이터 "0"이 기록된다.
데이터 읽어내기는 강유전체 캐패시터에 전압을 인가한 순간에 비트 라인 상으로 흘러나가는 전하량을 검출하는 것으로 이루어진다. 즉, 양의 전압을 캐패시터에 인가하면 데이터가 "0"인 때 전하량 ΔQ0가 흘러나간다.
강유전체 캐패시터로부터 비트라인으로 흘러나가는 전하는 비트라인의 전위를 변동시킨다. 비트라인에는 그 자체가 갖고 있는 캐패시터인 기생 비트라인 캐패시턴스 "CBL"가 존재한다. 트랜지스터가 켜져서 읽어낼 메모리가 선택되면 "ΔQ1"과 "ΔQ0" 만큼의 전하가 출력된다. 이 전하를 비트 라인 캐패시턴스(CBL)와 강유전체 캐패시터(C)의 캐패시턴스값 "Cs"의 합으로 나눈 값이 다음의 수학식1과 같이 비트선의 전위 VBL"1", VBL"0"가 된다.
VBL"1""1"BLs
VBL"0"= ΔQ"1"/ (CBL+Cs)
따라서 데이터 "1"과 "0"의 차이에 의하여 비트라인에 나타나는 전위가 다르다. 워드라인에 전압을 인가하여 트랜지스터가 켜지면 비트라인의 전위가 VBL"1"또는 VBL"0"로 변한다. 비트라인의 전위가 VBL"1"인가 또는 VBL"0"인가를 판정하기 위해서는 VBL"1"과 VBL"0"사이 값의 기준전위(Vref)와 VBL"1"또는 VBL"0"전위 각각의 크기 관계를 비교하면 된다.
FeRAM의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 결정이기 때문에 그 박막 성장에는 하부의 재료가 중요하다. 즉, 강유전체 캐패시터에서는 전극 재료의 선택이 강유전체의 특성에 크게 영향을 미치기 때문에 전기저항이 충분히 낮아야 하고, 강유전체 재료와 격자상수 부정합이 작아야 하고, 내열성이 높아야하며, 반응성이 낮고, 확산 완충성이 높으며 하부층 및 강유전체막 각각과의 접착성이 양호하여야 한다.
첨부된 도면 도 2a는 각기 분리된 셀 플레이트를 구비하는 종래 FeRAM 소자의 메모리 셀 구성을 보이는 회로도로서, 워드라인(WL0, WL1)과 연결되는 게이트 전극, 그 각각이 비트라인(BL0, BL1) 및 강유전체 캐패시터(C) 중 어느 하나와 연결되는 소오스 및 드레인으로 이루어지는 트랜지스터(Tr), 그 제1 전극이 셀 플레이트 (CP0, CP1)와 연결되고 강유전체막을 사이에 두고 상기 제1 전극과 중첩되는 제2 전극이 트랜지스터(Tr)와 연결되어 전하저장 전극으로서 역할하는 캐패시터(C)를 보이고 있다. 도 2b는 도 2a와 같은 회로 구성을 갖는 FeRAM 소자에서 인접셀의 워드라인, 셀 플레이트 등의 배치를 보이는 레이아웃이다.
FeRAM의 구동 방식에 있어서의 DRAM과의 가장 큰 차이점은 다음과 같다.
DRAM의 경우는 셀 플레이트의 전압이 구동전압의 반(Vcc/2)으로 고정된 상태에서 워드라인에 신호를 인가하면 동작되나, FeRAM의 경우는 각 메모리 셀을 구동시킬 때 워드라인에 신호를 인가한 후 셀 플레이트의 전압도 0 V에서 Vcc로 구동한다는 점이다. 또한 DRAM에서는 저장된 데이터 "1"과 "0"에 따라 비트라인의 전압이 Vcc/2에서 상승 또는 강하되고, 감지증폭기(sense amplifier)가 전압의 상승 또는 강하를 Vcc/2로 고정된 비트바라인(/BL)의 전압과 비교, 증폭함으로써 저장된 데이터 "1"과 "0"을 구분한다.
그러나 FeRAM에서는 셀 플레이트가 구동되면 저장된 데이터 "1"과 "0"의 구분없이 비트라인의 전압은 상승하게 된다. 다만, "1"이 저장되어 있을 때의 비트라인 전압상승(ΔVBL"1"∼Q"1"/CBL)이 "0"이 저장되어 있을 때의 비트라인의 전압상승(ΔVBL"0"∼Q"0"/CBL) 보다 크다. 따라서, "1"과 "0"을 구분하기 위해서는 "1"이 저장되어 있을 때의 비트라인 전압과 "0"이 저장되어 있을 때의 비트라인 전압의 중간값의 전압을 발생시키는 장치를 필요로 한다.
셀 플레이트를 구동하는데 걸리는 시간은 셀 플레이트가 갖는 캐패시턴스(capacitance)가 커질수록 커지는데, 셀 플레이트의 캐패시턴스를 줄이기 위하여 셀 플레이트를 라인(line) 형태로 형성하고, 메모리 셀이 구동될 때마다 연결된 셀 플레이트도 선택하여 구동시키는 방법을 취하고 있다.
도 3은 도 2a 및 도 2b와 같은 구성을 종래 기술에 따라 기판 상에 실제 구현했을 때 즉, 종래 각기 분리된 셀 플레이트를 구비하는 FeRAM 소자의 단면도로서, 소자분리막(11) 그리고 게이트 절연막(도시하지 않음), 워드라인(WL0, WL1) 및 소오스·드레인(12)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10)을 덮는 제1 층간절연막(13) 상에 셀 플레이트(CP0, CP1)와 연결되는 하부전극(14), 강유전체막(15) 및 스토리지 노드와 연결되는 상부전극(16)으로 이루어지는 캐패시터를 형성한 다음, 전체 구조 상에 제2 층간절연막(17)을 형성하고, 캐패시터의 상부전극(16)을 노출시키는 콘택홀과 반도체 기판(10)에 형성된 소오스·드레인(12)을 노출시키는 콘택홀을 형성한 후, 캐패시터 상부전극(16)과 접하는 금속확산방지막(18)을 형성하고, 캐패시터와 트랜지스터의 연결배선(interconnection line, 19A)과 비트라인 플러그(19B)를 형성하고, 전체 구조 상에 제3 층간절연막(20)을 형성한 다음, 비트라인 플러그(19B)를 노출시키는 콘택홀을 형성하고, 비트라인(21)을 형성한 상태를 보이고 있다.
DRAM 셀의 경우에는 캐패시터가 비트라인 상에 존재하는 COB(capacitor over bit line) 구조를 취하는데 반하여, FeRAM 셀의 경우에는 캐패시터가 비트라인 아래에 존재하는 CUB(capacitor under bit line) 구조를 갖는다. 물론, FeRAM의 경우에도 COB 구조의 셀 구현이 가능하지만 CUB 구조는 FeRAM 셀과 논리소자(logic device)를 함께 구현할 경우 공정이 보다 단순해진다는 장점이 있다.
일반적으로 DRAM의 셀 크기는 8F2이라는 설계규칙에 의해 결정된다. 상기 'F'는 최소 형상 크기(minimum feature size)로서 일반적으로 게이트 전극의 선폭을 말한다. 그러나, 특히 CUB 구조를 갖는 FeRAM의 경우에는 동일한 CUB 구조를 갖는 DRAM과 같은 설계규칙을 따르지 못하며 셀 크기는 주로 캐패시터의 크기에 의해 결정된다. 따라서, 셀에서 캐패시터가 차지하는 면적을 감소시켜야 셀 크기를 줄일수 있다.
스토리지 노드의 면적을 축소시키지 않으면서 캐패시터의 면적을 줄일 수 있는 종래 기술로서, 두개 셀의 플레이트(CP0_1)를 공유시키는 방법이 제시되었다.
도 4a는 인접 셀 간에 셀 플레이트를 공유하는 종래 FeRAM 소자의 메모리 셀 구성을 보이는 회로도로서, 워드라인(WL0, WL1)과 연결되는 게이트 전극, 그 각각이 비트라인(BL0, BL1) 및 강유전체 캐패시터(C) 중 어느 하나와 연결되는 소오스 및 드레인으로 이루어지는 트랜지스터(Tr), 그 제1 전극이 셀 플레이트(CP0_1)와 연결되고 강유전체막을 사이에 두고 상기 제1 전극과 중첩되는 제2 전극이 트랜지스터(Tr)와 연결되어 전하저장 전극으로서 역할하며 상기 제1 전극이 이웃 셀과 상기 셀 플레이트(CP0_1)를 공유하는 캐패시터(C)를 보이고 있다. 도 4b는 도 4a와 같은 회로 구성을 갖는 FeRAM 소자에서 인접 셀의 워드라인, 셀 플레이트 등의 배치를 보이는 레이아웃이다.
도 5는 도 4a 및 도4b와 같은 구성을 종래 기술에 따라 기판 상에 실제 구현했을 때 즉, 인접 셀간에 셀 플레이트를 공유하는 종래 FeRAM 소자의 단면도로서, 소자분리막(11) 그리고 게이트 절연막(도시하지 않음), 워드라인(WL0, WL1) 및 소오스·드레인(12)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10)을 덮는 제1 층간절연막(13) 상에 셀 플레이트(CP0_1)와 연결되는 하부전극(14), 강유전체막(15) 및 스토리지 노드와 연결되는 상부전극(16)으로 이루어지는 캐패시터를 형성한 다음, 전체 구조 상에 제2 층간절연막(17)을 형성하고, 캐패시터의 상부전극(16)을 노출시키는 콘택홀과 반도체 기판(10)에 형성된 소오스·드레인(12)을 노출시키는 콘택홀을 형성한 후, 캐패시터 상부전극(16)과 접하는 금속확산방지막(18)을 형성하고, 캐패시터와 트랜지스터의 연결배선(19A)과 비트라인 플러그(19B)를 형성하고, 전체 구조 상에 제3 층간절연막(20)을 형성한 다음, 비트라인 플러그(19B)를 노출시키는 콘택홀을 형성하고, 비트라인(BL0)을 형성한 상태를 보이고 있다.
도 4a, 도 4b 및 도 5에 보이는 종래 FeRAM 소자는 두 셀의 셀 플레이트를 공유시킬 경우 셀 플레이트 사이의 간격을 확보하지 않아도 되므로 캐패시터의 면적이 감소하고 결과적으로 셀 크기가 작아진다. 이 경우 캐패시터의 캐패시턴스가 커질 가능성이 있으나 캐패시터의 폭 또한 커지므로 저항이 작아져 FeRAM의 동작 속도에는 영향을 미치지 않는다.
그러나, 이와 같이 셀 크기를 줄이기 위하여 인접한 두개의 셀 플레이트를 붙일 경우 데이터 교란(disturbance)의 문제가 발생하게 된다. 즉, 도 4a와 같은 회로의 구성에서 워드라인 'WL0'을 구동시켜 그에 연결된 셀을 구동하고 셀 플레이트 'CP0_1'를 구동할 경우, 동일 셀 플레이트 'CP0_1'를 공유하며 다른 워드라인 'WL1'에 연결된 셀들의 강유전체 캐패시터들에는 전압이 인가되지 않아야 한다.
한편, 아주 작은 크기이지만 스토리지 노드에 연결된 접합 캐패시턴스(junction capacitance)가 존재하여 워드라인 'WL1'에 연결된 셀들이 강유전체 캐패시터와 직렬 연결을 이루게 된다. 이 경우 스토리지 노드 접합 캐패시턴스가 강유전체 캐패시터의 캐패시턴스에 비해 아주 작은 값이어서 셀 플레이트 'CP0_1'에 인가된 전압(Vcc) 대부분이 스토리지 노드 접합 캐패시터에 인가되므로강유전체 캐패시터에 인가되는 전압은 아주 작은 값이 된다. 그러나, 워드라인 'WL0'에 연결된 셀들만 반복적으로 구동할 경우 도 6에 보이는 바와 같이 워드라인 'WL1'에 연결된 셀들의 강유전체 캐패시터들에서 전하량 "Q1"이 감소하여 비트라인의 전압변화(ΔVBL"1")가 작아지게 되어 "1"을 구분하기 위한 마진(margin) 즉 VBL"1"과 기준전위(Vref)와의 차이가 감소하는 문제점이 발생할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은, 인접 셀간에 셀 플레이트를 공유하는 FeRAM 소자에 있어서 인접셀 간의 데이터 교란을 효과적으로 방지할 수 있는 강유전체 메모리 소자를 제공하는데 목적이 있다.
도 1은 강유전체의 이력특성을 보이는 그래프,
도 2a는 각기 분리된 셀 플레이트를 구비하는 종래 FeRAM 소자의 메모리 셀 구성을 보이는 회로도,
도 2b는 도 2a와 같은 회로 구성을 갖는 FeRAM 소자에서 인접셀의 워드라인, 셀 플레이트 등의 배치를 보이는 레이아웃,
도 3은 각기 분리된 셀 플레이트를 구비하는 종래 FeRAM 소자 단면도,
도 4a는 인접 셀 간에 셀 플레이트를 공유하는 종래 FeRAM 소자의 메모리 셀 구성을 보이는 회로도,
도 4b는 인접 셀 간에 셀 플레이트를 공유하는 종래 FeRAM 소자에서 인접셀의 워드라인, 셀 플레이트 등의 배치를 보이는 레이아웃,
도 5는 인접 셀간에 셀 플레이트를 공유하는 종래 FeRAM 소자 단면도,
도 6은 인접 셀 간에 셀 플레이트를 공유하는 종래 FeRAM 소자에서의 강유전체 이력특성 저하를 보이는 그래프,
도 7a는 본 발명의 실시예에 따라 인접 셀 간에 셀 플레이트를 공유하는 FeRAM 소자의 메모리 셀 구성을 보이는 회로도,
도 7b는 도 7a와 같은 회로 구성을 갖는 FeRAM 소자에서 인접 셀의 워드라인, 셀 플레이트 등의 배치를 보이는 레이아웃,
도 8은 본 발명의 실시예에 따라 인접 셀간에 셀 플레이트를 공유하는 FeRAM 소자 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
WL0, WL1: 워드라인 DWL0, DWL1: 더미 워드라인
BL0, BL1: 비트라인 C: 캐패시터
Tr1, Tr2, Tr3, Tr4: 트랜지스터 CP_1: 셀 플레이트 라인
상기와 같은 목적을 달성하기 위한 본 발명은, 제1 워드라인에 의해 구동되는 제1 셀 및 제2 워드라인에 의해 구동되는 제2 셀 간에 셀 플레이트를 공유하며, 상기 제1 셀 및 상기 제2 셀은 동일한 비트라인에 연결되는 강유전체 메모리 소자에 있어서, 상기 제1 셀은, 상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터; 게이트 전극이 상기 제1 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제1 트랜지스터; 및 게이트 전극이 상기 제2 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 각각 연결되는 제2 트랜지스터를 포함하는 강유전체 메모리 소자를 제공한다.
상기 제2 셀은, 상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터; 게이트 전극이 상기 제2 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제3 트랜지스터; 및 게이트 전극이 상기 제1 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 각각 연결되는 제4 트랜지스터를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명은, 제1 워드라인에 의해 구동되는 제1 셀 및 제2 워드라인에 의해 구동되는 제2 셀 간에 셀 플레이트를 공유하며, 상기 제1 셀 및 상기 제2 셀은 동일한 비트라인에 연결되는 강유전체 메모리 소자에 있어서, 상기 제1 워드라인으로부터 분기된 제1 더미 워드라인 및 상기 제2 워드라인으로부터 분기된 제2 더미 워드라인을 더 포함하고, 상기 제1 셀은, 상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터; 게이트 전극이 상기 제1 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제1 트랜지스터; 및 게이트 전극이 상기 제2 더미 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 각각 연결되는 제2 트랜지스터를 포함하는 강유전체 메모리 소자를 제공한다.
상기 제2 셀은, 상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터; 게이트 전극이 상기 제2 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제3 트랜지스터; 및 게이트 전극이 상기 제1 더미 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 각각 연결되는 제4 트랜지스터를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명은, 셀 플레이트에 연결되는 제1 전극, 강유전체막 및 전하저장전극으로서 역할하는 제2 전극으로 이루어지는 강유전체 캐패시터를 메모리 수단으로서 각 셀에 구비하고, 제1 워드라인에 의해 구동되는 제1 셀 및 제2 워드라인에 의해 구동되는 제2 셀 간에 셀 플레이트를 공유하며, 상기 제1 셀 및 상기 제2 셀은 동일한 비트라인에 연결되는 강유전체 메모리 소자에 있어서, 반도체 기판; 게이트 전극이 상기 반도체 기판 상에 형성된 제1 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 제2 전극에 각각 연결되는 상기 제1 셀의 제1 트랜지스터; 게이트 전극이 상기 제2 워드라인으로부터 분기된 제2 더미 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 제1 전극 및 상기 제2 전극에 각각 연결되는 상기 제1 셀의 제2 트랜지스터; 게이트 전극이 상기 반도체 기판 상에 형성된 제2 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 제2 전극에 각각 연결되는 상기 제2 셀의 제3 트랜지스터; 및 게이트 전극이 상기 제1 워드라인으로부터 분기된 제1 더미 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 제1 전극 및 상기 제2 전극에 각각 연결되는 상기 제2 셀의 제4 트랜지스터를 포함하고, 상기 강유전체 캐패시터는 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 상부에 형성되며, 상기 강유전체 캐패시터의 제1 전극은 그 일단부가 상기 제2 트랜지스터 게이트 전극의 적어도 일부와 중첩되고 그 타단부가 상기 제2 셀의 제4 트랜지스터 게이트 전극의 적어도 일부와 중첩되는 강유전체 메모리 소자를 제공한다.본 발명은 인접 셀 간에 셀 플레이트를 공유하는 FeRAM 소자에 있어서, 인접 셀 사이의 데이터 교란을 방지하기 위해서 특정 셀이 구동될 때 구동되는 셀과 셀 플레이트를 공유하는 인접 셀의 스토리지 노드의 전압을 셀 플레이트의 전압과 같게 하여 결과적으로 캐패시터의 양단에 전압차가 발생하지 않도록 하는데 그 특징이 있다.
도 7a는 본 발명의 실시예에 따라 인접 셀 간에 셀 플레이트를 공유하는 FeRAM 소자의 메모리 셀 구성을 보이는 회로도로서, 제1 워드라인(WL0)에 의해 구동되는 제1 셀(CELL0) 및 제2 워드라인(WL1)에 의해 구동되는 제2 셀(CELL1)간에 셀 플레이트(CP0_1)를 공유하며, 상기 제1 셀(CELL0) 및 상기 제2 셀(CELL1)은 동일한 비트라인(BL0)에 연결되는 강유전체 메모리 소자에 있어서, 상기 제1 워드라인(WL0)으로부터 분기된 제1 더미 워드라인(DWL0) 및 상기 제2 워드라인으로부터 분기된 제2 더미 워드라인(DWL1)을 더 포함하는 메모리 셀 구성을 보이고 있다.
상기 제1 셀(CELL0)은 상기 제1 셀(CELL0) 및 상기 제2 셀(CELL1)에 공유되는 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터(C), 상기 제1 워드라인(WL0)에 의해 구동되며 그 소오스 및 드레인이 각각 상기 비트라인(BL0)과 상기 강유전체 캐패시터의 전하저장전극에 연결되는 제1 트랜지스터(Tr1), 상기 제2 더미 워드라인(DWL1)에 의해 구동되며 그 소오스 및 드레인이 각각 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 연결되는 제2 트랜지스터(Tr2)를 포함한다.
상기 제2 셀(CELL1)은 상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터(C), 그 게이트 전극이 상기 제2 워드라인(WL1)에 의해 구동되며 그 소오스 및 드레인이 각각 상기 비트라인(BL0)과 상기 강유전체 캐패시터의 전하저장전극에 연결되는 제3 트랜지스터(Tr3), 그 게이트 전극이 상기 제1 더미 워드라인(DWL0)에 의해 구동되며 그 소오스 및 드레인이 각각 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트(CP0_1)에 연결되는 제4 트랜지스터(Tr4)를 포함한다.
도 7b는 도 7a와 같은 회로 구성을 갖는 FeRAM 소자에서 인접 셀의 워드라인, 셀 플레이트 등의 배치를 보이는 레이아웃이다.
도 7a 및 도 7b에 보이는 바와 같이 셀을 구성하면 제1 워드라인(WL0)에 연결된 셀들이 구동될 경우 제2 워드라인(WL1)에 연결된 셀들 내에 배치된 제1 더미워드라인(DWL0)이 동시에 구동되어 제2 워드라인(WL1)에 연결된 셀들의 강유전체 캐패시터는 셀 플레이트(하부전극)와 상부전극(전하저장전극)이 서로 연결된다. 따라서 인접한 메모리 셀들 사이에 셀 플레이트를 공유시켜도 데이터의 교란이 발생하지 않는다.
한편, 각 셀마다 트랜지스터를 한개씩 추가함에 따른 소자의 면적 증가를 방지하기 위하여 본 발명에서는 셀 플레이트가 추가된 트랜지스터와 중첩되도록 한다.도 8은 도 7a 및 도7b와 같은 구성을 본 발명의 실시예에 따라 기판 상에 실제 구현했을 때 즉, 인접 셀간에 셀 플레이트를 공유하는 FeRAM 소자 단면도로서, 소자분리막(도시하지 않음) 형성이 완료된 반도체 기판(80)에 제1, 제2, 제3 및 제4 트랜지스터(Tr1, Tr2, Tr3, Tr4)를 각각 이루는 게이트 절연막(도시하지 않음), 제1 및 제2 워드라인(WL0, WL1), 제1 및 제2 더미 워드라인(DWL0, DWL1), 소오스·드레인(81)을 형성하고, 제1 층간절연막(82)을 형성하고, 셀 플레이트(CP0_1)와 연결되는 하부전극(83), 강유전체막(84) 및 스토리지 노드와 연결되는 상부전극(85)으로 이루어지는 캐패시터를 형성한 다음, 전체 구조 상에 제2 층간절연막(86)을 형성하고, 캐패시터의 상부전극(85)을 노출시키는 콘택홀과 반도체 기판(80)에 형성된 소오스·드레인(81)을 노출시키는 콘택홀을 형성한 후, 캐패시터 상부전극(85)과 접하는 금속확산방지막(87)을 형성하고, 캐패시터와 트랜지스터의 연결배선(88A)과 비트라인 플러그(88B)를 형성하고, 전체 구조 상에 제3 층간절연막(90)을 형성한 다음, 비트라인 플러그(88B)를 노출시키는 콘택홀을 형성하고, 비트라인(BL0)을 형성한 상태를 보이고 있다.
도 8에 보이는 바와 같이 셀 플레이트와 연결되는 강유전체 캐패시터의 상기 하부전극(83)은 일단부가 상기 제2 트랜지스터 게이트 전극의 적어도 일부와 중첩되고 그 타단부가 상기 제2 셀의 제4 트랜지스터 게이트 전극의 적어도 일부와 중첩된다. 따라서, 트랜지스터 추가에 따른 소자의 면적 증가는 문제시되지 않는다.이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 인접 셀 간에 셀 플레이트를 공유하는 강유전체 메모리 소자에 있어서, 소자의 면적 증가없이 인접 셀 간의 데이터 교란을 효과적으로 방지할 수 있다.

Claims (6)

  1. 삭제
  2. 제1 워드라인에 의해 구동되는 제1 셀 및 제2 워드라인에 의해 구동되는 제2 셀 간에 셀 플레이트를 공유하며, 상기 제1 셀 및 상기 제2 셀은 동일한 비트라인에 연결되는 강유전체 메모리 소자에 있어서,
    상기 제1 셀은,
    상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터;
    게이트 전극이 상기 제1 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제1 트랜지스터; 및
    게이트 전극이 상기 제2 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 각각 연결되는 제2 트랜지스터
    를 포함하는 강유전체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제2 셀은,
    상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터;
    게이트 전극이 상기 제2 워드라인에 의해 구동되며 소오스와 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제3 트랜지스터; 및
    게이트 전극이 상기 제1 워드라인에 의해 구동되며 소오스 및 드레인이 각각 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 연결되는 제4 트랜지스터
    를 포함하는 강유전체 메모리 소자.
  4. 제1 워드라인에 의해 구동되는 제1 셀 및 제2 워드라인에 의해 구동되는 제2 셀 간에 셀 플레이트를 공유하며, 상기 제1 셀 및 상기 제2 셀은 동일한 비트라인에 연결되는 강유전체 메모리 소자에 있어서,
    상기 제1 워드라인으로부터 분기된 제1 더미 워드라인 및 상기 제2 워드라인으로부터 분기된 제2 더미 워드라인을 더 포함하고,
    상기 제1 셀은,
    상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터;
    게이트 전극이 상기 제1 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제1 트랜지스터; 및
    게이트 전극이 상기 제2 더미 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 각각 연결되는 제2 트랜지스터
    를 포함하는 강유전체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제2 셀은,
    상기 제1 셀 및 상기 제2 셀에 공유되는 셀 플레이트에 연결되는 제1 전극, 강유전체막, 상기 강유전체막을 사이에 두고 상기 제1 전극과 대향하며 전하저장전극으로서 역할하는 제2 전극을 포함하는 강유전체 캐패시터;
    게이트 전극이 상기 제2 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 전하저장전극에 각각 연결되는 제3 트랜지스터; 및
    게이트 전극이 상기 제1 더미 워드라인에 의해 구동되며, 소오스 및 드레인이 상기 강유전체 캐패시터의 전하저장전극 및 상기 셀 플레이트에 각각 연결되는 제4 트랜지스터
    를 포함하는 강유전체 메모리 소자.
  6. 셀 플레이트에 연결되는 제1 전극, 강유전체막 및 전하저장전극으로서 역할하는 제2 전극으로 이루어지는 강유전체 캐패시터를 메모리 수단으로서 각 셀에 구비하고, 제1 워드라인에 의해 구동되는 제1 셀 및 제2 워드라인에 의해 구동되는 제2 셀 간에 셀 플레이트를 공유하며, 상기 제1 셀 및 상기 제2 셀은 동일한 비트라인에 연결되는 강유전체 메모리 소자에 있어서,
    반도체 기판;
    게이트 전극이 상기 반도체 기판 상에 형성된 제1 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 제2 전극에 각각 연결되는 상기 제1 셀의 제1 트랜지스터;
    게이트 전극이 상기 제2 워드라인으로부터 분기된 제2 더미 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 제1 전극 및 상기 제2 전극에 각각 연결되는 상기 제1 셀의 제2 트랜지스터;
    게이트 전극이 상기 반도체 기판 상에 형성된 제2 워드라인에 의해 구동되며 소오스 및 드레인이 상기 비트라인과 상기 강유전체 캐패시터의 제2 전극에 각각 연결되는 상기 제2 셀의 제3 트랜지스터; 및
    게이트 전극이 상기 제1 워드라인으로부터 분기된 제1 더미 워드라인에 의해 구동되며 소오스 및 드레인이 상기 강유전체 캐패시터의 제1 전극 및 상기 제2 전극에 각각 연결되는 상기 제2 셀의 제4 트랜지스터
    를 포함하고,
    상기 강유전체 캐패시터는 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 상부에 형성되며, 상기 강유전체 캐패시터의 제1 전극은 그 일단부가 상기 제2 트랜지스터 게이트 전극의 적어도 일부와 중첩되고 그 타단부가 상기 제2 셀의 제4 트랜지스터 게이트 전극의 적어도 일부와 중첩되는 강유전체 메모리 소자.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
US7002835B2 (en) * 2003-07-14 2006-02-21 Seiko Epson Corporation Memory cell and semiconductor memory device
US7383388B2 (en) * 2004-06-17 2008-06-03 International Business Machines Corporation Method for storing data
JP2006165065A (ja) * 2004-12-02 2006-06-22 Matsushita Electric Ind Co Ltd 半導体集積回路及びそのレイアウト方法、並びにスタンダードセル
US9287260B1 (en) * 2014-09-05 2016-03-15 Micron Technology, Inc. Transistors having one or more dummy lines with different collective widths coupled thereto
KR20160074826A (ko) * 2014-12-18 2016-06-29 삼성전자주식회사 반도체 장치
CN108700613B (zh) * 2016-02-22 2021-02-09 株式会社村田制作所 压电器件
US9792973B2 (en) * 2016-03-18 2017-10-17 Micron Technology, Inc. Ferroelectric memory cell sensing
US10217794B2 (en) 2017-05-24 2019-02-26 Globalfoundries Singapore Pte. Ltd. Integrated circuits with vertical capacitors and methods for producing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010024021A (ko) * 1997-09-15 2001-03-26 개리 에프. 데벤위크 션티드강유전성커패시터를 가진 강유전성메모리셀 및 그제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539279A (en) 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
JP3732631B2 (ja) 1997-09-29 2006-01-05 株式会社日立製作所 強誘電体素子および半導体装置
KR100436056B1 (ko) 1997-12-30 2004-12-17 주식회사 하이닉스반도체 강유전체 커패시터의 확산장벽막 형성방법
JP3487753B2 (ja) * 1998-02-24 2004-01-19 シャープ株式会社 半導体記憶装置
US6028784A (en) 1998-05-01 2000-02-22 Texas Instruments Incorporated Ferroelectric memory device having compact memory cell array
JP3585374B2 (ja) 1998-07-22 2004-11-04 松下電器産業株式会社 半導体記憶装置
JP2000187989A (ja) 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd データ記憶装置
US6147895A (en) * 1999-06-04 2000-11-14 Celis Semiconductor Corporation Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
US6137711A (en) 1999-06-17 2000-10-24 Agilent Technologies Inc. Ferroelectric random access memory device including shared bit lines and fragmented plate lines

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010024021A (ko) * 1997-09-15 2001-03-26 개리 에프. 데벤위크 션티드강유전성커패시터를 가진 강유전성메모리셀 및 그제조방법

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