KR20010024021A - 션티드강유전성커패시터를 가진 강유전성메모리셀 및 그제조방법 - Google Patents

Abstract

강유전성메모리(436)는 메모리소자가 판독되거나 기록되지 않을 때 교란전압이 발생하는 것을 방지하기 위한 메모리소자(22)를 가로지르는 션트(26)를 포함한다. 대표적인 강유전성메모리는 소스/드레인(25)을 가진 트랜지스터(24), 제 1전극(27) 및 제 2전극(29)을 가진 강유전성커패시터(22), 및 제 2전극에 접속된 플레이트라인(32)을 포함한다. 제 1전극은, 상기 트랜지스터가 오프될 때 격리되는 노드(34)를 생성하기 위하여 이 트랜지스터의 소스/드레인에 접속되어 있다. 션트시스템은 소정시간 동안 커패시터의 제 1 및 제 2전극의 전압을 실질적으로 동등하게 하기 위하여 소정시간에 상기 격리된 노드와 상기 커패시터의 제 2전극을 직접 전기적으로 접속한다. 상기 션트는 쇼트키다이오드, 레지스터, 및 한쌍의 백투백다이오드(42,44), 또는 트랜지스터일 수 있다. 션트가 트랜지스터인 실시예에 있어서, 션트트랜지스터게이트(171)에 접속된 션트라인(102)은 승압되며, 메모리의 일부에서 각기 격리된 노드(34)를 인접하는 격리된 노드 (134) 및 8 내지 32의 격리된 노드마다 접속하는 션트트랜지스터(141)가 있으며, 다른 션트트랜지터(140)는 격리된 노드의 체인을 플레이트라인(32)에 접속한다.

Description

션티드강유전성커패시터를 가진 강유전성메모리셀 및 그 제조방법{FERROELECTRIC MEMORY CELL WITH SHUNTED FERROELECTRIC CAPACITOR AND METHOD OF MAKING SAME}

발명의 배경

1. 발명의 분야

본 발명은 강유전성메모리의 설계 및 제조에 관한 것이며, 더 상세하게는 강유전체의 바람직하지 않은 스위칭을 방지하는 메모리셀내의 강유전성커패시터를 가로지르는 션트(shunt)를 포함하는 메모리구조에 관한 것이다.

2. 문제점의 기술

강유전성메모리는 여러 해 동안 알려져 왔고, 다른 메모리이상으로 많은 이점을 제공한다. 예를 들면, 1996년 10월 1일자로 발행된 타카시 미하라 등의 미국특허 제 5,561,307호를 참조하라. 가장 일반적이고 상업적으로 성공한 강유전성메모리설계중의 하나는 강유전성커패시터를 구비한 메모리셀을 이용하며, 이 커패시터중의 한 전극은 트랜지스터에 연결되어 있으며, 그중의 다른 전극은, 종래 플레이트라인이라고 부르는 라인에 연결되어 있다. 이 형식의 메모리의 설계 및 도작은 DRAM과 유사하며, 따라서 이들 메모리는 통상 FeRAM이라고 불려진다. DARM과 FeRAM 사이에는 적어도 하나의 중요한 차이가 있으며: "판독전압"이 그것을 판독하기 위하여 강유전성메모리를 가로질러서 놓여져야만 한다는 것이다. 이 차이에 의해 종래의 DARM과 같은 신속하고, 고장이 적고, 치밀한 FeRAM을 설계함에 있어서 큰 어려움이 초래된다. 예를 들면, 1995년 4월 11일자로 발행된 타카시 미하라 등의 미국특허 제 5,406,510호를 참조하라.

FeRAM에 그것을 판독하기 위하여 전압을 인가할 필요성에 대한 하나의 해결수단은 플레이트라인을 보통 공급전압의 1/2이 되는 고정(일정)전압에 유지하는 것이었다. 위에서 인용된 미국특허 제 5,406,510호와 1991년 8월 6일자로 발행된 레오나드 J. 슈우의 미국특허 제 5,038,323호를 참조하라. 이들 설계에 있어서, 모든 메모리셀의 모두 또는 적어도 일부에는 동일한 플레이트라인이 접속되어 있으며, 따라서 이 플레이트라인은 공통 또는 셀플레이트라인이라고 불려진다. 이 플레이트라인은 공급전압, Vcc의 1/2인 일정한 전압에서 유지된다. 이 설계의 문제점은 커패시터와 트랜지스터 사이의 전기노드가, 회로의 나머지로부터 격리되어 있음에도 불구하고, 여러 가지 누설경로를 통해서 전하(charge)를 잃기 쉬워서 노드의 전압이 플레이트라인의 전압과는 다른 레벨에 도달하게 된다는 것이다. 이것은 본질적으로 역바이어스다이오드와 "오프" MOSFET가 강유전성커패시터 그 자체를 통한 누설에 비해서 현저한 누설을 가진다는 사실의 결과이다. 여기서 TC 노드라고 부르는 트랜지스터와 커패시터 사이의 노드의 제로전압과 플레이트라인의 Vcc전압의 1/2이 되는 일정한 전압은 때로는 그것이 기록되거나 판독되지 않을때 강유전성커패시터에 나타나는 전압 Vf를 초래하며, 이 전압은 강유전성커패시터를 스위칭시킬 수 있어, 메모리에 유지된 데이터를 파괴한다.

FeRAM에 그것을 판독하기 위하여 전압을 인가할 필요성에 대한 다른 해결수단은 판독/기록사이클의 일정 부분에서만 공통플레이트라인을 펄스화하는 것이다. 예를 들면, 1989년 10월 10일자로 발행된 S.세필드 이톤 및 타쯔미 수미 등의 미국특허 제 4,873,664호와 1994년 2월 발행된 테크니컬 페이퍼의 ISSCC 다이제스트의 제 268-269쪽의 "3V와 100ns에서의 256Kb비휘발성메모리"를 참조하라. 이들 양설계에 있어서, 공통플레이트라인은 비교적 큰 커패시턴스를 가지며, 따라서 비교적 큰 액세스시간과 비교적 느린 메모리를 가진다. 또한 이튼 인용문헌에 있어서, 메모리셀레이아웃은 인접한 열의 메모리셀은 독특한 플레이트라인을 가질 것이 요구되며, 즉 플레이트라인이 열들 사이에서 공유된다면, 선택되지 않은 열들은 인접한 열들의 판독 또는 기록사이클시에 충분히 교란되어, 공유되었지만 선택되지 않은 이들 열들의 정보는 파괴된다. 각 열에 대한 독특한 플레이트라인은 각 열의 메모리셀이 필요로하는 면적을 증가시킨다. 수미 인용문헌에 있어서, 플레이트라인은 두 인접한 열들사이에서 공유되지만, 단 하나의 열만이 선택된다. 선택되지 않은 열내의 각 강유전성커패시터의 하나의 전극은 플레이트펄스를 받는다. 셀구조내의 내부TC노드의 기생커패시턴스 때문에 내부 TC노드는 큰 강유전성커패시터와 직렬로 연결되는 작은 커패시터로서 작용한다. 일련의 커패시터내의 더 작은 커패시터에 더 높은 전압강하가 일어나기 때문에 TC노드에 현저한 전압이 나타나며, 이것은 선택되지 않은 셀내의 각 강유전성커패시터에 비교적 오랜시간동안 존재하는 작은 전압을 초래해서 그 데이터상태를 교란시킨다.

상기 문제점에 대한 해결수단은 노드의 전압이 판독 또는 기록되지 않는 동안 임계전압이하로 떨어지지 않기에 충분한 플레이트라인의 1/2Vcc전압으로 TC노드를 새로이 세트하는 것이며, 상기 임계전압은 메모리상태의 교란을 방지하기 위하여 플레이트전압에 충분히 접근해 있다. 1996년 2월 발행된 테크니컬페이퍼의 ISSCC 다이제스트의 제 368-369쪽의 히로키 코이케 등의 "비구동셀플레이트라인기록/판독체계를 가진 60-ns 1-Mb 비휘발성강유전성메모리"를 참조하라. 이것은 더 신속한 액세스시간을 초래하지만, 주변회로를 복잡하게 해서 칩면적을 소비하고 메모리의 밀도를 감소시킨다. 또한, 통상의 메모리동작시의 기간은 실행할 재세팅을 위해 제쳐두어야만 하며, 그에 의해 메모리접근이 제한되며, 대기상태가 도입되게 된다. 따라서, 종래의 DRAM과 같은 신속하고, 고장이 적고, 치밀한 FeRAM을 설계하고 제조해야 한다는 문제가 남게된다.

3. 문제점에 대한 해결수단

본 발명은 메모리소자가 기록 또는 판독되지 않을 때 때때로 메모리소자의 전압을 현저히 감소시키는 션트를 이용하는 메모리셀설계를 제공한다. "션트"는 단순한 스위치 또는 트랜지스터 또는 다이오드 등의 다른 직접적 전기접속을 의미한다. 여기서 "션트" 또는 "션트시스템"은 시스템공급전압 등의 전원을 포함하지 않는다.

강유전성메모리소자는 항상 메모리소자에 접속된 적어도 2개의 다른 전극을 포함하며, 션트는 일반적으로 2개의 전극을 접속한다. 션트는 또한 2개의 다른 메모리소자를 접속할 수도 있다.

메모리소자로서 강유전성커패시터를 이용하는 메모리셀설계에 있어서, 션트는 커패시터의 전극을 접속할 수도 있다.

복수의 서로 다른 커패시터에 공통인 플레이트라인을 이용하는 메모리셀설계에 있어서, 션트는 TC노드와 공통플레이트라인 사이에서 접속된다.

바람직한 실시예에 있어서, 같은 열의 인접한 TC노드는 함께 션트되며, 8개 내지 32개메모리셀마다 플레이트라인에 대해 단지 하나의 션트만 있다. 이에 의해 칩면적이 절약된다.

션트는 수동적 또는 능동적일 수 있다. 능동적 션트의 예는 쇼트키다이오드, 백투백다이오드, 및 판독 및 기록사이클 동안 인가되는 바람직한 보자전압을 허용하기에 충분히 높고 그리고 전류가 적어도 누설로 인해 TC노드로부터 누설되는 만큼 빠르게 플레이트라인으로부터 TC노드로 흐르도록 충분히 낮은 저항을 가진 레지스터를 포함한다. 능동적인 션트의 예는 트랜지스터이다.

션트가 트랜지스터이고, 플레이트라인이 최고공급전압까지 상승된다면, 션트트랜지스터게이트에 접속된 션트라인은 승압된다. 이에 의해 최고공급전압은 확실히 션트를 통과하게 된다.

션트시스템은 셀트랜지스터 및 셀커패시터와 같은 공정단계에서 형성된다. 따라서, 션트시스템을 제조하기 위하여 추가적인 공정단계는 필요치 않다.

션트시스템은 대부분 풍부한 칩의 영역내에 위치하거나, 층구조체내의 다른 레벨에서 비트라인 등의 다른 종래 셀구성요소를 포함한다. 따라서, 일반적으로, 션트시스템은 추가적인 칩영역을 거의 이용하지 않는다.

본 발명은 스위치; 제 1전극 및 제 2전극을 가진 강유전성메모리소자를 구비하고, 상기 제 1전극은 상기 스위치가 오프될 때 격리되는 노드를 생성하기 위하여 상기 스위치에 접속되는 강유전성메모리에 있어서, 소정시간동안에 상기 제 1및 제 2전극의 전압을 실질적으로 동등하게 하기 위하여 상기 격리된 노드를 상기 메모리의 다른 전기소자에 직접 전기적으로 접속하는 션트시스템을 포함하는 강유전성메모리를 제공한다. 바람직하게는, 상기 메모리의 상기 다른 전기소자는 상기 제 2전극을 포함하고, 이에 의해 상기 션트시스템은 상기 소정시간동안에 상기 격리된 노드와 상기 제 2전극을 직접 전기적으로 접속하는 디바이스를 포함한다. 바람직하게는, 상기 스위치는 소스/드레인을 가진 트랜지스터를 포함하고, 상기 메모리소자는 커패시터를 포함하며, 상기 제 1전극 및 제 2전극은 상기 커패시터의 전극이며, 상기 커패시터의 상기 제 1전극은 상기 트랜지스터가 오프될 때 상기 격리된 노드를 생성하기 위하여 상기 트랜지스터의 상기 소스/드레인에 접속되는 강유전성메모리에 있어서, 상기 션트시스템은 상기 제 1 및 제 2전극의 전압을 동등하게 하기 위하여 상기 소정시간 동안에 상기 격리된 노드와 상기 제 2전극을 직접 전기적으로 접속한다. 또한 상기 메모리는 격리된 노드의 2개를 포함하며, 션트시스템은 2개의 격리된 노드를 직접 전기적으로 접속하는 션트디바이스로 이루어진다.

또한, 본 발명은, 스위치와 제 1전극 및 제 2전극을 가진 강유전성메모리소자를 포함하고, 상기 제 1전극은 상기 스위치가 오프될 때 격리되는 노드를 생성하기 위하여 상기 스위치에 접속되는 메모리셀을 포함하는 강유전성메모리를 동작시키는 방법에 있어서, 소정시간 동안에 상기 제 1 및 제 2전극의 전압을 실질적으로 동등하게 하기 위하여 상기 격리된 노드를 상기 메모리의 다른 전기소자에 직접 전기적으로 접속하는 단계를 구비한 강유전성메모리의 동작방법을 제공한다. 바람직하게는, 상기 직접 전기접속의 단계에서는 상기 소정시간동안에 상기 격리된 노드를 상기 제 2전극에 접속한다. 또한, 메모리셀은 격리된 노드의 2개를 포함하며, 직접전기접속의 단계는 격리된 노드를 직접 전기적으로 접속하는 단계를 포함한다.

바람직한 실시예에 있어서, 본 발명은 소스/드레인을 가진 트랜지스터; 제 1전극 및 제 2전극을 가진 커패시터, 제 1전극은 트랜지스터가 오프될 때 격리되는 노드를 생성하기 위하여 트랜지스터의 소스/드레인에 접속되고; 소정 시간동안에 커패시터의 제 1 및 제 2전극의 전압을 실질적으로 동등하게 하기 위하여 소정시간에서 격리된 노드와 커패시터의 제 2전극을 직접 전기적으로 접속하는 션트시스템을 구비한 강유전성메모리를 제공한다. 바람직하게는, 션트시스템은 쇼트키다이오드, 레지스터, 한 쌍의 백투백다이오드, 및 션트트랜지스터로 구성되는 군으로부터 선택된 션트디바이스로 이루어진다. 바람직하게는, 상기 메모리는 출력전압을 가진 공급전압전원을 포함하고, 션트트랜지스터는 게이트를 포함하고, 그리고 션트시스템은: 션트트랜지스터의 게이트에 접속된 션트라인; 및 션트라인신호를 션트라인에 인가하는 신호발생기를 포함하고, 상기 신호는 적어도 소정시간의 일부에 대해 출력전압의 전압이상으로 승압된다. 바람직하게는, 상기 메모리는 복수의 메모리셀을 포함하고, 각 메모리셀은 격리된 노드의 하나를 포함하며, 션트시스템은: 소정시간동안에 각 셀내의 격리된 노드의 하나를 셀의 하나의 다른쪽에 있는 격리된 노드의 하나에 직접 전기적으로 접속하는 제 1션트디바이스; 및 소정시간 동안에 격리된 노드의 적어도 하나를 커패시터의 제 2전극에 직접 전기적으로 접속하는 제 2션트디바이스를 포함한다. 바람직하게는, 메모리셀의 2ⁿ[여기서, n은 0에서 10까지의 정수]마다 제 2션트디바이스의 하나가 있다. 또한, 메모리셀의 8개 내지 32개마다 제 2션트디바이스의 하나가 있다. 바람직하게는, 상기 메모리는 커패시터의 제 2전극에 전압신호를 제공하는 플레이트라인을 더 구비하며, 션트시스템은 격리된 노드와 플레이트라인을 직접 전기적으로 접속하는 션트디바이스로 이루어진다. 바람직하게는, 메모리는 트랜지스터의 2개, 커패서터의 2개 및 격리된 노드의 2개를 가진 메모리셀을 포함하며, 션트시스템은 2개의 격리된 노드를 직접 전기적으로 접속하는 션트디바이스로 이루어진다. 바람직하게는, 트랜지스터 및 커패시터는 상기 메모리내의 제 1메모리셀의 일부이며, 상기 메모리는 복수의 메모리셀과 메모리셀내의 트랜지스터의 게이트에 접속된 복수의 워드라인을 포함하며, 소정시간은 제 1메모리셀에 접속된 워드라인이 선택되지 않은 상기 메모리의 모든 사이클을 실질적으로 포함한다.

다른 국면에 있어서, 본 발명은, 제 1소스/드레인을 가진 제 1트랜지스터 및 제 2소스/드레인을 가진 제 2트랜지스터; 제 1쌍의 전극을 가진 제 1커패시터 및 제 2쌍의 전극을 가진 제 2커패시터, 상기 제 1쌍의 전극의 하나는 제 1트랜지스터가 오프될 때 격리되는 제 1노드를 생성하기 위하여 제 1트랜지스터의 제 1소스/드레인에 접속되고, 상기 제 2쌍의 전극의 하나는 제 2트랜지스터가 오프될 때 격리되는 제 2노드를 생성하기 위하여 제 2트랜지스터의 제 2소스/드레인에 접속되며; 노드의 전압을 실질적으로 동등하게 하기 위하여 제 1의 격리된 노드와 제 2의 격리된 노드를 직접 전기적으로 접속하는 션트디바이스를 구비하는 강유전성메모리셀을 제공한다.

또 다른 국면에 있어서, 본 발명은, 제 1소스/드레인과 제 1전극 및 제 2전극을 가진 커패시터를 구비하고, 상기 제 1전극은 트랜지스터가 오프될 때 격리되는 노드를 생성하기 위하여 트랜지스터의 소스/드레인에 접속되는 메모리셀을 포함하는 강유전성메모리의 동작방법을 제공하며, 상기 방법은 소정시간에 커패시터의 제 1 및 제 2전극의 전압을 실질적으로 동등하게 하기 위하여 소정시간에 격리된 노드와 커패시터의 제 2전극을 직접 전기적으로 접속하는 단계로 구성된다. 바람직하게는, 상기 메모리는 비트라인, 워드라인 및 플레이트라인을 포함하며, 트랜지스터는 제 2소스/드레인 및 게이트를 포함하며, 비트라인은 제 2소스/드레인에 접속되고, 워드라인은 게이트에 접속되며, 그리고 플레이트라인은 제 2전극에 접속되고, 상기 방법은: 워드라인의 전압을 상승시키는 단계를 포함하는, 메모리셀상에서 기록/재기록사이클을 실행하는 단계; 및 기록/기록사이클의 말기에 비트라인의 전압을 플레이트라인의 전압과 같은 전압으로 조정하는 단계를 더 포함한다. 바람직하게는, 상기 메모리는 출력전압을 가진 공급전압전원, 게이트를 포함하는 션트트랜지스터 및 션트트랜지스터의 게이트에 접속된 션트라인을 포함하며, 출력전압보다 높은 션트라인에 전압을 인가하는 단계를 더 포함한다. 바람직하게는, 메모리셀은 트랜지스터의 2개, 커패시터의 2개 및 격리된 노드의 2개를 포함하며, 직접 전기접속의 단계는 격리된 노드를 직접 전기접속하는 단계를 포함한다.

또 다른 국면에 있어서, 본 발명은, 제 1소스/드레인을 가진 제 1트랜지스터 및 제 2소스/드레인을 가진 제 2트랜지스터, 제 1쌍의 전극을 가진 제 1커패시터 및 제 2쌍의 전극을 가진 제 2커패시터를 구비하고, 상기 제 1쌍의 전극의 하나는 제 1트랜지스터가 오프될 때 격리되는 제 1노드를 생성하기 위하여 제 1트랜지스터의 제 1소스/드레인에 접속되고, 상기 제 2쌍의 전극의 하나는 제 2트랜지스터가 오프될때 격리되는 제 2노드를 생성하기 위하여 제 2트랜지스터의 제 2소스/드레인에 접속되는 강유전성메모리셀을 동작시키는 방법을 제공하며, 상기 방법은 노드의 전압은 실질적으로 동등하게 하기 위하여 제 1의 격리된 노드와 제 2의 격리된 노드를 직접 전기적으로 접속하는 단계로 구성된다.

본 발명은 또한, 게이트 및 소스/드레인을 가진 트랜지스터, 게이트에 접속된 워드라인, 제 1전극 및 제 2전극을 가진 커패시터, 상기 제 1전극은 트랜지스터가 오프될 때 격리되는 노드를 생성하기 위하여 트랜지스터의 소스/드레인에 접속되고, 그리고 제 2전극과 격리된 노드를 직접 전기적으로 접속하는 션트를 구비하는 강유전성메모리를 제조하는 방법을 제공하고, 상기 방법은: 전도층을 형성하고 이 전도층을 패터닝해서 워드라인을 제조하는 단계; 동시에 그리고 워드라인을 제조하는 단계와 같은 공정단계에서 션트라인을 제조하는 단계로 구성된다. 바람직하게는, 상기 방법은: 제 1전극과 소스/드레인 사이의 접속자를 제조하는 단계; 및 동시에 그리고 접속자를 제조하는 단계와 같은 공정단계에서 노드와 제 2전극사이의 접속자를 제조하는 단계를 더 포함한다.

본 발명에 의한 션트회로는, 유리하게는 상기한 종래기술의 각회로를 조합해서 사용해도 되고, 격리된 노드를 포함하는 다른 메모리셀회로와 조합해서 사용해도 된다. 코이케 등의 인용문헌에 기재된 것과 같은 리프레시스킴을 이용하는 회로와 조합하면, 보다 단순한 주변회로, 보다 작은 전체칩영역, 및 보다 짧은 전체 사이클시간을 얻게된다. 수미 등의 인용문헌 및 미국특허 제 4,873,664호에 기재된 것과 같은 구동된 플레이트라인을 이용하는 회로와 조합하면, 보다 빠른 액세스시간을 얻게되고 메모리셀의 교란을 방지하게 된다. 상기한 미국특허 제 5,038,323호에서와 같은 고정된 플레이트전압스킴과 조합하면, TC노드로부터의 누설에 의한 교란을 방지하게 된다. 또한, 이 해결수단은 비교적 간단하고 제조에 대해 경제적이다. 본 발명의 수많은 다른 특징, 목적 및 이점은 첨부도면과 관련된 다음 상세한 설명으로부터 명백해질 것이다.

도 1은 본 발명에 의한 개괄적인 메모리셀의 전기회로도;

도 2는 본 발명에 의한 메모리셀의 바람직한 일실시예의 전기회로도;

도 3은 본 발명에 의한 메모리셀어레이의 바람직한 다른 실시예의 전기회로도;

도 4는 도 3의 회로의 전기라인 및 어느소자에 나타난 전압을 시간의 함수로서 표시한 타이밍도;

도 5는 도 3의 회로의 메모리셀의 레이아웃의 설명도;

도 6은 단일션트라인이 많은 메모리셀에 작용하는 본 발명에 의한 메모리셀어레이의 바람직한 실시예의 전기회로도;

도 7은 본 발명에 의한 4T2C메모리셀어레이의 바람직한 실시예의 전기회로도;

도 8은 도 6 및 7의 회로의 메모리셀어레이의 레이아웃의 설명도;

도 9는 고정된 플레이트전압이 사용될 때 도 6의 회로의 전기라인 및 어느소자에 나타난 전압을 시간의 함수로서 표시한 타이밍도;

도 10은 플레이트전압이 공급전압의 1/2에서 펄스화될 때 도 6의 회로의 전기라인 및 어느소자에 나타난 전압을 시간의 함수로서 표시한 타이밍도;

도 11은 플레이트전압이 전공급전압에서 펄스화될 때 도 6의 회로의 전기라인 및 어느 소자에 나타난 전압을 시간의 함수로서 표시한 타이밍도;

도 12는 공유된 션트라인을 이용하는 집적회로메모리어레이의 레이아웃의 설명도;

도 13은 도 12의 메모리어레이의 전기회로도;

도 14는 본 발명에 의한 메모리어레이 (50, 100, 700, 1200)가 사용될 수 있는 대표적인 집적회로메모리의 전기블록도

1. 개관

도 1에 의하면, 본 발명에 의한 메모리셀(20)의 개괄적인 전기회로도가 표시되어 있다. 메모리셀(20)은 강유전성메모리(22), 스위치(24) 및 션트(26)를 구비하고 있다. 이 기술분야에서 알려진 바와 같이, 메모리셀(20)은 메모리셀의 어레이내의 많은 셀중의 하나인 것이 바람직하다. 강유전성메모리소자는 제 1단자(27)와 제 2단자(29)를 포함한다. 메모리셀(20)은 메모리소자(22)의 전압을 라인(30) 및 (32)로부터 얻도록 프로그램되어 있다. 강유전성메모리소자(22)가, 라인(30)에 접속된 다른 셀이 애드레스되었을때에 교란되는 것을 방지하기 위하여 라인(30)과 강유전성메모리소자(22)사이에 스위치(24)가 삽입되어, 스위치(24)가 개방되었을때 격리되는 노드(35)를 생성한다. 스위치(24)는 라인(28)의 신호에 의해 제어되는 것이 바람직하다. 어떤 실제의 메모리에 있어서도 노드(34)는 여러 누설경로를 통해 전하를 픽업할 수 있으며, 이 전하는 강유성메모리소자(22)를 교란할 수 있다. 본 밤령에 의하면, 션트(26)는 노드(34)와, 단자(29) 또는 라인(32)등의, 이 메모리의 다른 소자 사이에 접속되어 있어, 메모리사이클의 소정시간에 단자(27) 및 (29)의 전압을 실질적으로 동등하게 해서, 노드(34)의 전하 또는 전압이 강유전성메모리소자(22)를 교란하는 것을 방지하도록 되어 있다. 강유전성메모리소자는 커패시터, FET, 또는 다른 적합한 강유전성소자일 수 있다. 션트(26)는 수동적 또는 능동적일 수 있다. 수동적 션트의 예는 쇼트키다이오드, 백투백다이오드 및 판독 및 기록사이클동안 인가되는 바람직한 보자전압을 허용하기에 충분히 높고 그리고 전류가 적어도 누설로 인해 TC노드로부터 누설되는 만큼 빠르게 플레이트라인으로부터 TC노드로 흐르도록 충분히 낮은 저항을 가진 레지스터를 포함한다. 능동적인 션트의 예는 트랜지스터이다. 스위치(24)는 다이오드, 트랜지스터, 또는 다른 전자스위치일 수 있다. 라인(30) 및 라인(32)는, 이들 라인이 다른 메모리라인인 구조임을 고려하더라도, 각각 비트라인 및 플레이트라인일 수 있다.

도 2는 본 발명의 하나의 바람직한 일실시예를 표시한다. 도 2에 있어서, 후속하는 도면과 마찬가지로, 전도면에서 이미 도입된 요소와 동일한 요소는 전도면에서 사용된 동일한 번호를 부여한다. 본 실시예에 있어서, 강유전성메모리소자(22)는 커패시터이며, 단자(27) 및 (29)는 커패시터의 전극이다. 스위치(24)는 게이트(21), 제 1소스/드레인(25) 및 제 2소스/드레인(23)을 가진 트랜지스터이다. 트랜지스터(24)의 게이트(21)는 워드라인(28)에 접속되어 있고, 한 소스/드레인(23)은 비트라인(30)에 접속되어 있고, 그리고 다른 소스/드레인(25)은 커패시터(22)의 한 전극(27)에 접속되어 있다. 일반적으로 플레이트전극(29)이라고 부르는, 커패시터(22)의 다른 전극(29)은 플레이트라인(32)에 접속되어 있다. 션트(26)는 백투백다이오드쌍(42) 및 (44)로 표시되어 있다. 션트(26)는 TC노드(34)와 플레이트라인(32)사이에 접속되어 있다. 바람직하게는, 트랜지스터(21)는 MOSFET이다. 강유전성커패시터(22)는 한쌍의 전극(27) 및 (29)사이에 스트론튬 비스무트 탄탈레이트 등의 층형상초격자화합물, PZT 또는 집적회로에 유용한 다른 강유전체로 만들어 질 수 있다. 이 기술분야에서 알려진 바와 같이, 메모리셀(40)은 보통 이러한 셀로 구성된 어레이내의 많은 셀중의 하나 또는 이러한 셀의 열 및 컬럼 내의 많은 셀중의 하나이며, 완전한 집적회로메모리는 (28) 등의 복수의 워드라인 및 (30) 등의 복수의 비트라인을 포함한다. 이 기술분야에 있어서, 션트(26)없는 이와 같은 메모리는 "1T/1C" 메모리라고 호칭되며, 그 이유는 이것이 메모리셀(20)내에서 하나의 트랜지스터와 하나의 커패시터를 이용하기 때문이다. 플레이트라인(32)은 모든 메모리셀에 공통일 수 있으며, 메모리셀의 여러 열 또는 컬럼에 공통일 수 있으며, 메모리셀의 각 열에 대해 독립적일 수 있으며, 메모리셀의 각 컬럼에 대해 독립적일 수 있으며, 또는 다른 형상을 가질 수 있다. 또한 이 기술분야에서 알려진 바와 같이, 이 회로(40)는 완전한 메모리셀일 수 있으며, 또는 2T2C (2개의 트랜지스터, 2개의 커패시터)셀을 가진 메모리의 경우에는 메모리셀의 반일 수 있으며, 이 경우에는 상보상태의 유사한 쌍의 셀이 셀(40)에 대한 기준으로서 작용한다. 특정의 층형상초격자화합물의 상세한 설명 및 대표적인 집적회로메모리내에서의 그들의 사용에 대해서는 미국특허 제 5,519,234호를 참조하라.

노드(34)는 위에서 TC노드라고 호칭되었던 노드이다. 상기한 바와 같이, 또한 이 기술분야에서 알려진 바와 같이, 이 노드로부터 전하를 누설시키는, 노드(34)로부터의 다양한 누설통로가 있으며, 이 누설을 여기서 노드(34)의 기생누설이라고 호칭한다. 이 누설과 관련된 기생저항이 있으며, 이것을 여기서 노드(34)의 기생누설저항이라고 호칭한다. 후술하는 바와 같이, 션트(26)는 메모리사이클의 어느 부분에선 노드(34)와 플레이트라인(32)사이의 전압을 똑같게 하거나, 또는 적어도, 노드(34)와 플레이트라인(32)사이의 전압차를, 강유전성커패시터(22)의 전압, Vf, 이 메모리셀(40)의 상태를 교란시키는 최소전압보다 적도록 충분히 낮게 유지한다.

션트(26)는 노드(34)와 단자(29)사이를 직접 전기접속해서 강유전성메모리소자(22)의 전자상태에 대한 교란을 방지하는 시간내에서 노드(34)와 단자(29)의 전압을 실질적으로 동등하게 하는 장치일 수 있다. 직접 전기접속은 전류가 이 접속을 통해서 흐르도록 하기 위한 것이다. 따라서 통전되는 트랜지스터의 소스 및 드레인사이의 접속은 직접 전기접속이지만, 커패시터를 통한 접속은 직접 전기접속이 아니다. "실질적으로 동등"이란, 작아서 교란을 일으킬 수 없는 전압차내에서 노드(34)와 단자(29)의 전압이 같다는 것을 의미한다. 실제적인 전자장치에 있어서, 2개의 전압은 정확하게 같을 수는 없다. 예를 들면, 통전된 트랜지스터는 그 트랜지스터채널이 약간의 저항을 갖기 때문에 그 소스와 드레인사이에 작은 전압차를 가진다. 사실상 초전도체가 아닌 도체는 전류가 그것을 통과할 때 또는 그것에 전압이 인가될 때 그것에 작은 전압차를 나타낼 것이다. 실질적으로 100밀리볼트(mV)미만의 전압은 기존 기술의 강유전성커패시터에 대해 교란을 발생하지 않으며, 따라서 이 값미만 또는 이 값과 같은 양만큼 다른 전압은 여기서 "실질적으로 같은" 것으로 고려할 수 있다. 바람직하게는, 션트는 커패시터의 전압차를 10mV이하로 유지하며; 즉 노드(34)와 단자(29)의 전압은 10mV이내와 같다. 이 기술분야에서 알려진 바와 같이, 강유전체가 스위칭전압에 응답하는데 걸리는 시간은 이 재료의 온도, 이 커패시터의 두께, 및 인가된 전계(전압)에 의존한다. 약 1850Å의 막두께 및 실온에서 5볼트의 인가된 전압에 대해서는 기존기술의 강유전체가 스위칭하는데는 약 1 또는 2 나노초(ns)가 걸린다. 2400Å두께의 샘플, 3볼트의 인가전압, -25℃의 온도에 대해서는 등재료가 스위칭하는 데는 약 100ns가 걸린다. 약 3볼트의 인가전압과 2400Å두께의 강유전성박막을 사용하는 대표적인 기존기술의 메모리는 실온에서 약 10ns 내지 20ns에서 스위칭한다. 따라서, 기존기술의 강유전성디바이스에 대해서, 약 3볼트의 교란에 대해서, 전압은 10ns이하, 바람직하게는 약 1ns이하에서 같아져야 한다.

션트로서 사용할 수 있는 대표적인 전자디바이스는 트랜지스터, 다이오드, 특히 쇼트키다이오드, 백투백다이오드, 및 판독 및 기록사이클시에 인가되는 바람직한 보자전압을 허용하기에 충분히 높고 그리고 전류가 적어도 누설로 인해 TC노드로부터 누설되는 만큼 빠르게 플레이트라인으로부터 TC노드로 흐르도록 충분히 낮은 저항을 가진 레지스터를 포함한다.

2. 상세한 설명

도 2에 표시한 본 발명의 실시예에 있어서, 션트(26)는 한 쌍의 백투백다이오드(42) 및 (44)이다. 다이오드(42) 및 (44)의 음극들은 접속되어 있고, 다이오드(42)의 양극은 소스/드레인(25)에 접속되어 있고, 다이오드(44)의 양극은 플레이트라인(32)에 접속되어 있다. 전자기술분야에서 알려진 바와 같이, 다이오드(42) 및 (44)의 각각은 전류가 양극으로부터 음극방향으로만 흐르도록 작용하며, 따라서 백투백쌍은 전류가 노드(34)로부터 플레이트라인(32)으로 흐르는 것을 방지하도록 동작한다. 그러나, 이 다이오드들은 역바이어스되었을때 누설되도록 선택됨으로써, 실제로 그들은 플레이트라인(32)과 노드(34)사이에 충분한 전류를 흐르게 해서, 커패시터(22)의 전압, Vf,는 판독되거나 기록되지 않을 때, 커패시터의 보자전압, Vc, 즉 이것을 스위칭시키는 전압 밑에 있게 된다. 그러나, 누설은 충분히 적으므로 판독 및 기록사이클에서 커패시터(22)에 인가된 전압은 판독 및 기록사이클에서 커패시터가 스위칭하는데 걸리는 짧은 시간동안에 보자전압을 유지한다. 바람직하게는, 다이오드쌍(42),(44)의 누설은 TC노드(34)의 기생누설의 총합계보다 100배이상많다. 기존의 대표적 강유전성메모리에 대해서, TC노드의 누설은 약 평방센티미터(㎝)당 1마이크로앰프정도이다. 바람직하게는, 다이오드쌍(42),(44)의 누설은 평방㎝당 1마이크로앰프와 평방㎝당 1000마이크로앰프사이, 가장 바람직하게는, 약 평방㎝당 50마이크로앰프내지 평방㎝당 150마이크로앰프이다. 바람직한 실시예에 있어서, 다이오드의 누설은 약 평방㎝당 100마이크로앰프이다.

바람직하게는, 다이오드(42) 및 (44)는 쇼트키배리어다이오드이다. 이들은 다이오드의 음극으로서, 바람직하게는 플래티넘으로 형성되는 커패시터전극(27) 및 (28)를 사용해서, 전극들을 각 다이오드의 음극으로서 작용하는, 가볍게 도프처리된 n-형폴리실리콘의 층과 접속해서 형성하는 것이 바람직하다.

도 3은 메모리셀(52)을 포함하는 메모리어레이(50)를 구비한 본 발명의 다른 바람직한 실시예의 전기회로도를 표시한다. 메모리셀(50)은 션트디바이스(26)가 한쌍의 소스/드레인(57) 및 (58)을 가진 트랜지스터(56)를 구비한 것을 제외하고는 상기한 메모리셀(20) 및 (40)과 동일하다. 바람직하게는, 트랜지스터(56)는 MOSFET이다. 소스/드레인(57)은 노드(34)에 접속되어 있으며, 소스/드레인(58)은 플레이트라인(32)에 접속되어 있다. 트랜지스터(56)의 게이트는 셔트라인(60)에 접속되어 있다. 트랜지스터(56)의 게이트는 션트라인(60)에 접속되어 있다. 제 2메모리셀(62)은, 트랜지스터(24)의 게이트(61)가 다른 워드라인(58)에 접속되고, 션트트랜지스터(66)의 게이트(69)가 다른 션트라인(70)에 접속된 것을 제외하고는 메모리셀(52)과 동일하며, 그의 다른 접속들은 공통 플레이트라인(32)에서 반사된 메모리셀(52)의 그것의 경상(鏡像)이다. 이 기술분야에서 알려진 바와 같이, 비트라인(30)과 접속하는, 메모리셀(52) 및 (62)를 포함하는 메모리셀의 컬럼은 여러번 반복되며, 각 컬럼은 점선(74) 및 (76)으로 표시된 바와 같이 독립된 비트라인을 가지며, 메모리셀(52)을 포함하는 열 등의 메모리셀의 열은 여러번 반복되며, 각 열은 메모리어레이(50)를 형성하기 위하여, 점선(78)으로 표시한 바와 같이 독립적인 워드 및 션트라인을 가지며, 각 쌍의 열은 공통의 플레이트라인을 공유한다. 이 기술분야에서 알려진 바와 같이, 메모리(50)를 동작시키기 위하여 n번째 워드라인(28) 및 공통플레이트라인(32)에 각각 IC칩상의 회로(도시생략)에 의해 신호 WLn및 CP가 인가되며, 신호 BLm은 기록 및 판독사이클시에 각각 m번째 라인(30)에 인가되거나 나타난다. VL_n+1등의 유사한 신호는 메모리어레이(50)의 다른 워드, 비트, 및 플레이트라인에 인가되거나 나타난다. 도 3에 표시한 본 발명의 실시예에 의하면, 본 발명에 의한 집적회로메모리(50)를 동작시키기 위하여 n번째 션트라인(60)에 IC칩상의 회로(도시생략)에 의해 부가적인 신호 SLn이 인가된다. 메모리어레이(50)의 다른 열(78)에 대응하는 (70)등의 다른 션트라인에 유사한 신호가 인가된다. 방금 설명한 신호를 발생하는 회로는, 이 기술분야에서 잘 알려져 있기 때문에 여기서 상세히 설명하지 않는다. 또한, TC노드(34)상에는 다른 TC노드와 마찬가지로 본 발명의 동작 중에 신호 dn이 나타난다. n번째 커패시터(22)에 나타난 신호 Vfn은 이미 언급했다.

도 3에 표시한 본 발명의 실시예의 동작은 대표적인 판독/기록사이클시에 회로(50)의 여러가지 소자에 인가되고 나타난 신호를 고려함으로써 이해할 수 있다. 시간의 함수로서 도 3의 여러가지 회로소자에 인가되고 나타난 신호 BLm, WLn, SLn, CP, dn, 및 Vfn(볼트)를 표시하는 타이밍차트가 도 4에 표시되어 있다. 본 실시예에 있어서, 플레이트라인(32)은 상기 어레이(40)의 모든 메모리셀에 공통이며, 1/2Vcc의 일정한 전압으로 유지되어 있다. 사이클의 개시전에, SLn은 높아서, 션트레지스터(56)를 통전시켜서, 노드(34)를 플레이트라인(32)에 접속시킨다. 따라서, 노드(34)상의 신호 dn은 1/2Vcc보다 약간 낮은 전압에 있으며, 이 Vcc로부터의 매우 낮은 편차는 노드(34)의 기생누설저항과 직렬로 연결되는 내부저항으로 구성되는 전압분할기에 의한 전압분할로 인한 트랜지스터(56)의 적은 전압강하때문이다. 사이클의 초기에 SLn은 제로볼트로 떨어져서 트랜지스터(56)를 단전시키며, WLn은 높아져서, 트랜지스터(24)를 통전시키며, 또한 노드(34)를 비트라인(30)에 접속시키며, 이것은, 이 기술분야에서 알려진 바와 같이 제로볼트로 "프리차지(precharged)"된 후 플로팅하게 된다. 이 기술분야에서 알려진 바와 같이, 워드라인은 승압되며, 즉, WLn은 1.5Vcc가 된다. 전압 Vfn은 커패시터(22)의 보자전압보다 높아질때까지, 플레이트라인이 1/2Vcc에 머무르고 있는 동안 비트라인전압을 향하여 강하하는 노드(34)때문에 네거티브가 되기 시작하다. 즉, 회로는 전압"판독전압", 즉 메모리셀을 판독하는 데 필요한, 본 발명의 배경에서 설명한 전압을 나타낸다. 이 점에서, 커패시터(22)가 전압차에 의해 나타난 전계의 방향에 대향하는 분극방향을 가진 상태, 즉 판독전압에 대해 반대상태조건에 있다면, 그것은 스위칭한다. 그것이 전계와 같은 방향을 가진 상태, 즉 판독전압과 동일한 상태조건에 있다면, 그것은 스위칭하지 않는다. 이 점 후의 신호 BLm, dn 및 Vfn은 사이클의 개시전의 강유전성커패시터(22)의 상태에 따라서 2개의 서로 다른 값중의 하나를 취한다. 이전상태가 판독전압의 방향에 대해 반대일 때의 값은 실선으로 주어지며, 한편 이전상태가 판독전압상태와 동일할 때 점선으로 주어진다. 동일상태조건에 있어서, dn 및 BLm은 거의 제로가 되고…이들은 강유전성커패시터(22)의 선형커패시턴스의 결과로서 비트라인에 항상 약간의 전하전달이 있다는 사실로 인해 완전히 제로가 되지는 않으며…따라서 Vfn은 거의 -1/2Vcc가 된다. 반대상태조건에서, 스위칭강유전성커패시터는 비트라인전압(BLm)을 약간 더 상승시키는 스위칭전하를 제공하며, 따라서 노드(34)의 전압(dn)이 더 이상 떨어지는 것을 방지하며, 또한 커패시터(22)에 나타난 네거티브전압 Vfn을 감소시킨다. 이 기술분야에서 알려진 바와 같이, 비트라인(30)과 기준전압사이에 접속된 감지증폭기(도시생략)는, 보다 높은 반대상태전압(406)을 검출한다면, 비트라인을 Vcc가 되게 한다. 이것은 dn을 Vcc로 구동하며, 또한 Vfn을 실질적으로 +1/2Vcc로 구동한다. 이 감지증폭기가 비트라인(30)의 동일상태전압(408)을 감지한다면, 그것은 비트라인, 즉 dn을 실질적으로 제로볼트가 되게하며, 또한 Vfn을 실질적으로 -1/2Vcc로 구동한다. 어느경우에도, 이것은 이 메모리를 원래 있었던 것과 동일한 상태로 재기록하고, 동시에 이 셀의 원래의 상태를 비트라인(30)을 거쳐서 외부저장위치로 출력한다. 일단 판독되면 메모리셀에, 실질적으로 도 4의 BLm곡선상의 "OW"로 표시된 점에서 선택적으로 기록을 행할 수 있다. 이 경우에 있어서, 비트라인은 셀에 기록되는 데이터에 따라 높거나 낮게 구동되어, dn과 Vfn에 대응하는 효과를 가져온다. 선택적 기록사이클은 완전한 메모리사이클을 더 콤팩트하게 한다. 셀의 상태가 판독되고, 또 선택적으로 기록된 후, 워드라인신호WLn은 제로로 강하해서 트랜지스터(24)를 단전시킨다. 다음, BLm신호는, 이 기술분야에서 알려진 바와 같이 다시 제로로 구동된다. 본 발명의 배경에서 설명된 여러가지 누설모드를 거쳐 노드(34)로부터 전압을 제거할 수 있기 전에 션트라인신호SLn을 높게해서, 트랜지스터(56)를 통전시키고, dn을 실질적으로 1/2Vcc가 되게하고, 또한 Vfn을 실질적으로 제로로 떨어뜨린다. 이에 의해 다음 판독/기록사이클까지 메모리셀(52)의 상태의 교란을 방지한다.

본 발명에 의한 집적회로메모리어레이(50)(도 3)의 예시적인 레이아웃(500)을 도 5에 표시된다. 이 기술분야에서 알려진 바와 같이, 이 레이아웃(500)은 상기 어레이(50)의 제조시에 사용되는 마스크를 표시하며, 또한 가볍게 도프처리된 실리콘 기판상에 퇴적된 회로의 여러 부분을 표시하기 위하여 고려될 수 있다. 레이아웃(500)은 이 어레이의 2개의 컬럼, 즉 단일 열, 및 다른 열의 일부를 표시하며; 이 어레이의 나머지는 도시된 요소의 단순한 반복이다. 비트라인의 표시되어 있지 않아, 다른 부분은 한층더 명료하다. 수평의 그늘진 영역(28),(70) 등은 각각 워드 및 션트라인인 폴리실리콘라인이다. 수직구조체(504), (505) 및 이 수직구조체를 연결하는 (518) 등의 부분은 짙게 도프처리된 능동영역이다. 라인(28),(70)등이 (21) 및 (59) 등의 능동영역을 가로 지르는 곳에 트랜지스터의 게이트가 형성되어 있다. 이 기술분야에서 알려진 바와 같이, 능동영역을 생성하는 이온주입은 폴리실리콘이 놓여져서 패터닝된 후에 행해지고, 이 폴리실리콘은 이온주입이 폴리실리콘을 커버하는 능동영역(504) 및 (505)의 영역에 도달하는 것을 방지한다. 전극(27) 및 (29) 및 강유전체층(510)을 가진 커패시터(22), 능동영역(23) 및 (25)와 게이트(21)를 가진 트랜지스터(24), 능동영역(57) 및 (58)과 게이트(21)를 션트트랜지스터(56) 및 플레이트라인(32) 등의 회로의 여러 부분은 도 3에서 사용된 것과 동일한 번호로 표시되어 있다. 트랜지스터(24)의 능동영역(25) 및 트랜지스터(56)의 능동영역(57)은 커패시터(22)의 바닥전극(27) 밑에 놓여 있는 것과 실질적으로 동일한 영역이며, TC노드(34)를 포함하고 있다. 능동영역(23)에 대한 비트라인접점(506)은 알루미늄, 텅스텐, 티타늄, 폴리실리콘, 이들의 조합 등의 도체, 또는 이 기술분야에서 알려진 다른 적당한 재료로 채워진, 다른 층에 형성된 구멍이다. 능동영역(58)에 대한 플레이트라인접촉영역(522)은 또한 플레이트라인(32)과 접촉하는, 바람직하게는 티타늄으로 이루어진 유사한 도체로 채워진 다른 층을 관통하는 구멍이다. 톱전극(29)은, 강유전체층(510)과 접촉하고 이 강유전체층(510)위의 에칭된 영역을 채우는 플레이트라인(32)의 일부에 의해 형성된다. 플레이트라인(32)은 플래티넘으로 형성하는 것이 바람직하지만, 이 기술분야에서 알려진 다른 도체들로 이루어질 수도 있다. 영역(516)은 이 기술분야에서 알려진 두꺼운 필드산화물영역이다. 션트라인(70)은 필드산화물영역(516)과 (515)에서 중첩하므로, 마스크들이 약간 어긋난다면 바람직하지 않은 도체영역은 능동영역주입에 의해 형성되지 않는다. 이 설계는, 션트라인(70)이 온(ON)되어 TC노드(34)를 다음셀의 TC노드와 접속하는 동안 전도하고 있는 작은 바람직하지 못한 채널영역(530)을 생성할 수 있다. 이것은 양셀이 선택되지 않는다면, 문제는 없으며, 그 이유는 이때 양자가 항상 같은 전압을 가지기 때문이다. 그러나, 한쪽의 셀이 선택되고, 다른쪽의 셀이 선택되지 않는다면, 비선택셀의 노드는 1/2Vcc가 되고, 선택셀의 노드는 제로와 1/2Vcc사이에서 변화할 것이다. 이것은 비선택셀에 교란을 일으킨다. 이 영역(530)은 "투 스케일(to scale)" 도면에서 명확히 표시할 수 없기 때문에 실제로 도면에 표시된 것보다 작으며, 플레이트라인(32)에 대한 접점(522)이 저저항접점이라면, 채널영역(530)을 통한 누설은 교란을 일으키지 않아서, 회로에 악영향을 끼치지 않는다.

도 5의 레이아웃에서 션트시스템(11)에 의해 점유된 영역은 열들을 격리하기 위하여 어레이의 제 2열마다 통상 분리하는 영역이다. 션트시스템은, 션트라인(60)이 Vcc에 있는 한, 영역(25),(59),(518) 및 (530)을 소정의 전압, 상기 실시예에서는 1/2Vcc로 유지한다. 따라서, 이 영역은 션트시스템이 적당한 위치에 있을때에도 한 세트의 열을 다음으로부터 격리하는 작용을 한다. 실제로, 이 영역은 션트트랜지스터를 수용하기 위하여, 또한, 필요하다면 채널(530)을 폐쇄하도록 부가적인 필드산화물(516)을 부가하기 위하여 약간 크게할 수 있지만, 마스크얼라인먼트의 주의 깊은 조정으로 특별한 영역은 필요치 않다. 따라서, 본 설계의 션트시스템(11)은, 칩위에 추가공간이 있다면, 매우 적게 사용하게 된다. 또한, 바람직하게는, 션트라인(60)과 션트트랜지스터(56)는 동시에 그리고 워드라인(28)과 트랜지스터(24)가 만들어지는 동일한 공정단계에서 만들어지며, 구멍(522), 이 구멍을 채우는 플러그 및 플레이트라인(32)에의 접속부의 나머지는 동시에 그리고 구멍(506)과 능동영역(23)에의 금속화접속부가 만들어지는 동일한 공정단계에서 만들어지며, 이 경우에 션트시스템(11)의 제조는 추가적인 제조공정단계를 피요로 하지 않는다.

플레이트라인(32)에 대한 단일 션트접속부(137)가 많은 메모리셀(104),(105)에 작용하는 본 발명에 의한 메모리어레이(100)가 도 6에 표시되어 있다. 본 실시예에 있어서도, 도 2 및 3의 실시예에서와 같이, 기본 메모리셀(104)은 도 1의 설명에 기재된 바와 같이 접속된 강유전성커패시터(22)와 트랜지스터(24)를 구비한다. 각 메모리셀(104)은 또한 (140)등의 션트트랜지스터를 포함한다. 기본 메모리셀(104)은 3점으로 표시된 (105)와 (123)사이의 메모리셀의 열(170)을 형성하는 복수의 셀(104),(105) 내지 (123)중의 하나이며, 또한 셀의 컬럼(172)내의 복수의 셀(104),(184)중의 하나이다. 이 기술분야에서 알려진 바와 같이, 복수의 이러한 셀의 열과 컬럼은 메모리어레이(100)를 만든다. 션트트랜지스터(140)의 소스/드레인(161)은 플레이트라인(32)에 접속되어 있고, 또한 앞의 메모리셀(도시생략)의 우측션트트랜지스터(도시생략)의 소스/드레인에 접속되어 있으며, 한편 소스/드레인(162)은 노드(34)에 접속되어 있다. 션트트랜지스터(141)의 소스/드레인(163)은 노드(34)에 접속되어 있고, 한편 소스/드레인(164)은 노드(134)에 접속되어 있다. 마찬가지로, 열(170)내의 션트트랜지스터(142) 내지 (159)는 셀(105) 내지 (123)의 노드(134) 내지 (154) 사이에 직렬로 접속되어 있다. 션트트랜지스터(159)의 소스/드레인(168)은 플레이트라인(32)에 접속되어 있고, 또한 다음 메모리셀(도시생략)내의 좌측 션트트랜지스터(도시생략)에 접속되어 있다. 이와 같이 하여, 열(170)내의 모든 션트트랜지스터(140),(141) 등은 격리된 노드(34),(134) 등의 사이에 직렬로 접속되어 있고, 때때로 1개나 2개의 트랜지스터의 (161) 및 (168) 등의 소스/드레인에 접속된 (136) 및 (137) 등의 라인이 있으며, 이들 라인(136),(137)은 플레이트라인(32)에 접속되어 있다. 바람직한 실시예에 있어서, 본 발명이, 아래에 기술하는 숫자가, 션트시스템(101)에 사용되는 재료, 셀에 사용되는 영역과 메모리의 신뢰성 사이의 각종 교환, 메모리가 적용되어야 할 적용물, 및 다른 설계기준을 포함하는 많은 요인에 의존하는 것이 바람직하다고 고려하고 있더라도, 모든 2ⁿ메모리셀, 즉 모든 (2ⁿ+1)션트트랜지스터(141),(142) 등 (여기서, n은 0에서 10까지의 정수), 소스/드레인은 플레이트라인에 접속되어 있다. 가장바람직하게는 n=3, 따라서 소스/드레인은 9개의 션트트랜지스터(141),(142)마다 플레이트라인에 접속되어 있다. 열(170)내의 모든 션트트랜지스터(140), (141),(142),(159) 등의 게이트(171),(172),(173) 내지 (189) 등은 션트라인(102)에 접속되어 있다. 따라서, 션트라인(102)이 높을 때, 모든 션트트랜지스터(140),(141),(142),(159)등은 통전되고, 모든 노드(34),(134) 내지 (158)등은, 열(170)내에 노드가 있는 장소에 따라 많아야(2ⁿ)/2개의 트랜지스터를 통해서 플레이트라인(32)에 접속되어 있다. 마찬가지로, (n+1)번째열(190)은 션트트랜지스터의 일련의 (181),(182),(183) 내지 (199) 등을 포함하며, 션트트랜지스터의 게이트는 모두 어레이(100)내의 각 열의 메모셀에 대해 션트라인(103)등에 접속되어 있다.

내부 TC노드와 플레이트라인 사이의 션트가 가끔 열내에만 놓이는 도 6의 실시예에 있어서, 이따금의 메모리 저장상황이 교란을 초래할 수 있다. 이러한 상황은 한 형식의 단일 신호, 즉 저신호가 다른 형식의 다수의 신호, 즉 고신호사이에 기억된 곳에 있을 것이다. 다음, 션트라인(102)이 통전되면, 낮은 상태로 스위칭된 노드상에 놓인 1/2Vcc보다 높은 임시적인 신호가 있을 수 있으며, 이는 셀을 교란시킬 수 있으며, 셀을 높은 상태로 다시 스위칭할 수도 있을 것이다. 마찬가지로, 높은 신호를 가진 셀은 낮은 신호를 가진 많은 셀에 인접될 것이다. 인접하는 셀이 같은 신호를 가진다면, 셀의 일시적인 전압이 셀에 기억된 상태와 같은 방향에 있기 때문에 교란은 없다. 단 하나의 인접하는 셀이 반대신호를 가진다면, 순신호가 꼭 1/2Vcc가 되기 때문에 이것 또한 교란을 발생시키지 않는다.

상기 절에 기술된 교란은 사이클의 재기록위상 후 및 워드라인 강하전에 비트라인을 다시 플레이트라인전압이 되게 함으로써 극복할 수 있다. 예를 들면, 아래의 도 11의 실시예를 참조하라. 이에 의해 강유전성커패시터가 높거나 낮은 상태를 유지하더라도 어느 강유전성커패시터에도 전압이 없다는 것이 확실하게 된다.

상기한 교란을 주목하는 다른 방법은 본 발명의 관련된 바람직한 실시예, 즉 도 7에 표시한 메모리어레이(700)를 사용하는 것이다. 이 어레이(700)의 기본 메모리셀(704)은 4T2C디자인이며, 즉 이것은 4개의 트랜지스터(724),(754),(741) 및 (742)와 2개의 커패시터(722) 및 (752)를 포함한다. 도 7의 회로와 도 6의 회로와의 비교는 도 7의 트랜지스터(724), (754),(741) 및 (742), 커패시터(722) 및 (752), 비트라인(730) 및 (731), 워드라인(728), 션트라인(702) 및 플레이트라인(732)사이의 접속이 도 6의 트랜지스터(24),(124),(141),(142), 커패시터(22) 및 (122), 비트라인(30) 및 (130), 워드라인(28), 션트라인(102) 및 플레이트라인(32)사이의 접속과 같다는 것을 표시한다. 도 7의 션트시스템(701)소자와 접속부는 또한 도 6과 같다. 특히, (734) 등의 각 TC노드가 이것과 플레이트라인(732)사이에 (740) 등의 트랜지스터를 가진다는 것을 확실히 하기 위하여 접속부에는 가끔 플레이트라인(732)에 접속하는 라인(736),(737)과 여분의 트랜지스터(740)가 있다. 도 7의 회로에 있어서의 차이는 라인(730),(731),(702),(728) 및(732) 각각에 인가된 신호BLTm, BLCm, SLTn, WLTn 및 CPTn에 있다. 션트시스템(701)이 없이, 도 7의 회로는, 커패시터(722) 및 트랜지스터(724)를 구비한 1/2셀(705)이 커패시터(752) 및 트랜지스터(754)를 구비한 1/2셀(706)에 대해 더미셀 또는 상보셀로서 작용하는 DRAM 및 FeRAM에 사용된 공지된 2T2C디자인이다. 따라서, 셀(704)은 전술한 2T2C메모리셀디자인의 개량물이고, 이 개량물의 주요부는 션트시스템(701)을 구비한다는 것이다. 공지된 2T2C디자인에서와 같이, 개량된 4T2C디자인에 있어서, 커패시터(752)는 항상 커패시터(722)에 대해 반대상태에 있으며, 따라서 판독 및 기록사이클의 끝에서 노드(734) 및 (735) 중의 한쪽은 높은 전압이나 Vcc전압에 있게 될 것이며, 다른 한쪽은 낮은 전압이나 제조전압에 있게될 것이다. 따라서, 션트라인(702)이 높게되어, 트랜지스터(741)가 통전되면, 노드(734) 및 (735)의 전압은 신속히 1/2Vcc가 될 것이다. 이것은 각 4T2C셀에 대해 사실이며, 따라서 모든 격리된 노드는 1/2Vcc가 될 것이다. 따라서, 이와 같은 디자인에 있어서, 플레이트라인(732)에 대해 매우 적은 접속부(736),(737)등이 필요로 하게 될 것이다. 그 이유는, 플레이트전압이 고정되어 펄스화되지 않으면, 그 유일한 기능은 판독 또는 기록 후에 그들은 1/2Vcc로 되게하기 보다는 격리된 노드(734) 및 (735)를 1/2Vcc에 유지해야 하기 때문이다.

메모리어레이(100) 및 (700)의 예시적인 셀 레이아웃을 도 8에 표시한다. 당업자에게 명백한 바와 같이, 그것은 또한 도 6의 회로(100)에 의해 설명할 수 있지만, 설명의 용이를 위해서 그위에 직접 놓여있는, 도 7의 회로(700)에 의해 그것을 설명한다. 도 5에서와 같이, 폴리실리콘워드라인(728) 및 션트라인(702)은 주로 수평의 그늘진 영역이며, 주로 수직으로 배향된 영역(803),(804) 및 (805)는 짙게 도프처리된 능동영역이다. 다시, 폴리실리콘 밑의 영역은 도프처리되거나 주입되지 않으며, 폴리실리콘이 능동영역을 횡단하는 곳에는 (724) 및 (741) 등의 트랜지스터의 (721) 및 (771) 등의 게이트가 각각 형성된다. 비트라인(730),(731)은 이 레이아웃에 표시되어 있다. 비트라인(730)은 접점(806)내의 금속화전도플러그를 거쳐 능동영역(723)과 접촉한다. 이 실시예에 있어서, 강유전성커패시터(722)는 트랜지스터(724)로부터 약간 떨어진 두꺼운 산하물층(803)위에서 세트오프된다. 이러한 커패시터구조의 상세한 설명에 대해서는 1995년 11월 21일자로 발행된 미국특허 제 5,468,684호를 참조하라. 능도영역(725)과의 접촉은 접촉구멍(808)내의 전도플러그, 및 바닥전극(727)에 접속하는 금속화층(809)을 통해 행해진다. 강유전체층(801)은 바닥전극(727)을 덮으며, 톱전극(729)은 강유전체층(810)위에 놓인다. 톱전극과 플레이트라인(732)과의 접촉은 접촉구멍(822)과, 이 구멍을 관통해서 강유전체층(510)과 접촉하는 플레이트라인금속화층의 일부를 거쳐 행해진다. 션트라인(702)은 (815)에서 필드산화물영역(816)과 중첩하므로, 마스크들이 약간 어긋나면, 능동영역주입에 의해 바람직하지 못한 전도영역이 형성되지 않는다. 트랜지스터(740)의 션트능동영역(770)사이의 접촉은 션트트랜지스터능동영역(770), 접속부(736)를 형성하는 금속화층(841), 및 전도플러그가 플레이트라인(732)에 접속하는 접촉구멍(842)에 접촉구멍(840)을 거쳐 (2),(4),(8),(16), 또는 (32)셀마다 행해진다.

도 6 및 7의 디자인은 메모리셀에 대한 교란을 방지하는, 비교할만한 종래기술의 메모리디자인보다 실질적으로 적은 칩영역을 사용한다. 특별한 MOSFET, 즉 션트트랜지스터(140)등은 매우 적은 칩영역을 사용하며; 그들은 비트라인(730) 및 (731) 밑에 놓이며; 그들은 이미 셀디자인에 포함되거나 용이하게 결합될 수 있는 폴리실리콘라인을 사용하며; 그들은 이미 존재하는 도프처리된 능동영역을 이용하며; 그리고 그들은 어떤 특별한 접점도 필요로 하지 않는다. 셀영역의 주요한 용도는 특별한 영역을 필요로하지 않는, 플레이트라인에의 접속부(136),(137),(736),(737) 등에 의한 것이다. 그러나, 이들은 약 8 내지 32셀마다만 일어나므로, 플레이트라인에의 접속부에 의해 사용된 특별한 셀영역은 최소로 유지되어 있고, 문제점에 대한 종래기술의 해결수단에 의해 소비된 영역보다 훨씬적다. 또한, 션트라인(702), 및 (741) 등의 션트트랜지스터의 제조는 동시에 그리고 워드라인(728) 및 트랜지스터(724) 및 전 션트접속부(850), 즉 접속자(736), 접촉구멍(840) 및 이 구멍을 채우는 플러그의 제조와 같은 공정단계에서 행해지며, 접촉구멍(842)과 이 구멍을 채우는 금속화층은 동시에 그리고 커패시터(722)와 활성영역(725)사이의 접속부를 만들기 위하여 사용된 것과 같은 공정단계에서 형성되며, 따라서 션트시스템(701)을 제조하는 데는 추가적인 공정단계가 필요치 않다.

도 9는 타이밍도, 즉 플레이트전압CPn이 고정된 도 6의 실시예의 신호 BLm, WLn, SLn, CPn, SL(n+1), dnm, d(n+1)m, Vf 및 Vcc를 나타내는, 종좌표에는 전압, 횡좌표에는 시간이 표시된 그래프이다. 이 타이밍도를 설명함에 있어서, 셀(104) 및(184)를 참조하는데, 그 이유는 다른 셀은 그 워드 및 비트라인이 선택될 때 마찬가지로 동작하기 때문이다. 도 9의 타이밍도는 2T1C메모리셀(104)의 판독되고 있거나 기록되고 있고, 이것이 선택된 셀이고, 셀(184)이 선택되지 않았다고 가정한다. Vcc는 통상 메모리파우어가 온되는 한 사이클사이에 머무르고 있지만, 사이클타이밍과 함께 설명되는 파우어업 및 파우어다운 타이밍을 가능하게 하기 위하여 사이클의 개시시에는 들어오고 사이클의 종료시에는 나가도록 표시되어 있다. 어레이(100)내의 션트라인신호, SLn 및 SL(n+1), 및 션트라인의 나머지는 공급전압, Vcc와 함께 파우어업에서 Vcc가 된다. 이것은 션트트랜지스터(140),(141) 등 및 (191),(192)등을 통전시킨다. 잠시후에 플레이트라인전압, CPn,은 1/2Vcc가되고, dnm 및 d(n+1)내은 1/2Vcc로 상승하는데, 그 이유는 션트트랜지스터(24) 및 (191)이 온됨으로써 Vf가 제로에 머무른다. 셀(104)의 판독/기록 사이클의 개시바로전에 SLn은 낮아져서 트랜지스터(140) 및 (141)등을 단전시키고, 잠시후에 WLn은 높아져서 트랜지스터(24)를 통전시킨다. BLm은 이 기술분야에서 알려진 프리차지로 인해 낮아지며, 따라서 dnm은 거의 제로전압까지 강하한다. 신호 BLm, dnm, 및 Vf는 이때 도 4의 대응하는 신호에 대해 설명한 바와 같이 응답하고, 하나의 차이에 의해 선택적 기록이 다시 점OW에서 행해진다. 이 경우에 워드라인신호 WLn은 처음에 Vcc까지 상승된 후, 메모리셀(108)의 상태에 따라 BLm 및 dnm을 전 Vcc전압까지 상승시킬 수 있거나, 전 제조전압까지 강하시킬 수 있는 부스트회로(도시생략)에 의해 1.5Vcc까지 승압되며, 따라서 Vf는 전 1/2Vcc전압까지 상승하게 되거나, 전 제로전압까지 강하하게 된다. WLn신호는 판독/기록사이클을 종료시키기 위하여 제로까지 강하해서, 트랜지스터(24) 및 격리된 노드(34)를 단전시키며, 이때 BLm은 이 기술분야에서 알려진 프리차지회로를 거쳐 다시 제로로 강하해서, 다음 사이클에 대비한다. 다음, SLn은 다시 Vcc까지 상승해서, 트랜지스터(140) 및 (141)을 통전시키고, dnm을 다시 1/2Vcc 가 되게한다. 사이클전체를 통해서 비선택셀의 션트라인전압, 즉 SL(n+1)은 여전히 높아서 d(n+1)m을 1/2Vcc로 유지한다. 파우어다운에서 Vcc는 SLn 및 SL(n+1)과 같이 강하하기 시작할 것이다. Vcc의 강하가 검출되자마다 CPn은, Vcc가 제로로 강하할 수 있기 전에 신속히 제로로 당겨지며, 이는 dnm 및 d(n+1)m을 제로로 당긴다. 다음, Vcc, SLn, 및 SL(n+1)은 제로전압까지의 그들의 전압강하를 계속한다.

도 10은 타이밍도, 즉 플레이트전압 CPn이 디코드되고 1/2Vcc로 펄스화되는 도 6의 실시예의 신호BLm, WLn, SLn, CPn, SL(n+1), dnm, d(n+1)m, Vf 및 Vcc를 표시하는 횡좌표를 따른 시간 대 증좌표를 따른 전압의 그래프이다. 이 타이밍도를 설명함에 있어서, 다시 셀(104) 및 (184)를 참조하는데, 그 이유는, 다른 셀은 그 워드 및 비트라인이 선택되고, 셀(104)이 선택되는 한편, 셀(184)이 선택되지 않을 때 마찬가지로 동작하기 때문이다. 상기 설명에서와 같이, 파우어업 및 파우어다운 사이클은 이 도에 포함된다. 이 실시예의 타이밍에 있어서의 주요차이는, 플레이트라인신호CPn이 셀(104)이 선택되는 사이클을 제외하고 낮게 유지되고, 그 경우에 션트라인신호SLn이 제로까지 강하한 후에만, 대략 WLn이 상승함과 동시에 1/2Vcc까지 상승한다. 이에 의해, SL(n+1)이 아직 높기 때문에 d(n+1)m이 CPn과 일치해서 1/2Vcc까지 상승할때, 트랜지스터(24)가 통전될 때까지 d(n+1)m과 dnm은 제로볼트로 유지되게 되며, 또한 dnm은, 전과 같이 메모리셀(104)의 상태에 의존하는 비트라인전압BLm까지 상승하게 된다. BLm, dnm 및 Vf의 응답은 CPn이 WLn의 강하와 SLn의 상승에 뒤이어 제로로 강하할 때까지 도 9의 타이밍도와 같다. 이때, dnm과 d(n+1)m은 CPn과 일치해서 제로까지 강하함으로써 응답한다. 파우어다운은 Vcc와 함께 제로까지 강하하는 SLn과 SL(n+1)에 의해 똑바로 직진한다.

도 11은, 타이밍도, 즉 플레이트전압CPn이 디코드되고 Vcc로 펄스화되는 도 6의 실시예의 신호BLm, WLn, SLn, CPn, SL(n+1), dnm, d(n+1)m, Vf 및 Vcc를 표시하는, 종좌표를 따른 전압 대 횡좌표를 따른 시간의 그래프이다. 타이밍도를 설명함에 있어서, 다시 셀(104) 및 (184)를 참조하는데, 그 이유는 다른 셀은 그 워드 및 비트라인이 선택되고, 또한 셀(104)이 선택되고 셀(184)이 선택되지 않을 때 마찬가지로 동작하기 때문이다. 상기 설명에서와 같이, 파우어업 및 파우어다운 사이클은 이 도에 포함된다. CPn신호는 도 9 및 10의 실시예와 비교할 때 이 실시예에 대해서 그 크기와 타이밍에서 다르다. 플레이트라인신호CPn은, 션트라인신호SLn이 강하한 후 및 WLn이 아직도 1.5Vcc에 있는 동안 재기록/기록위상시에 WLn이 상승해서 제로까지 다시 강하함과 동시에, 전 공급전압까지 구동된다. 전 공급전압, Vcc,가 되는 CPn의 결과로서, BLm 및 dnm은 (1102) 및 (1104) 각각에서 그 초기상승에 있어서 약간 더 올라가게 되며, Vf는 판독펄스(1105)에서 거의 -Vcc가 되며, d(n+1)m은 전 공급전압Vcc가 된다. 재기록/기록위상시, 즉 영역(1106),(1108)에서 제로까지 강하하는 CPn의 결과로서 그리고 BLm및 dnm신호의 결과로서, Vf는 재기록 또는 기록풀(1110)에서 Vcc까지 상승되고, 동시에 d(n+1)m은 제로까지 하강한다. 재기록/기록위상시에 전 공급전압까지되고 다시 제로까지 내려가는 CPn의 다른 결과는, 메모리셀(108)이 동일 상태에 있을 때의 경우 및 그것이 반대상태에 있을때의 경우에 대해 재기록/기록이 사이클의 다른 부분에서 일어나며: 즉 동일 상태에 대해서는 재기록/기록은 시간영역(1111)에서 행해지며, 한편 반대상태에 대해서는 재기록/기록은 시간영역(1112)에서 행해진다는 것이다. 반대상태의 경우에는, CPn이 강하할 때 전 Vcc전압까지 올라가기 전에, 플레이트라인(32)과 노드(34)가 전 Vcc전압에 있다는 사실때문에, Vf신호는 일순간 점(1113)에서 제로전압으로 되돌아 가고, 동일상태의 경우에는 노드(34) 및 플레이트라인(32)이 제로전압에 있기 때문에 영역(1114)에서 다시 제로로 되돌아간다. 본 실시예에 있어서의 다른 차이는 SL(n+1)신호가 CPn이 전공급전압Vcc에 있는 일부의 타이밍사이클동안 승압된다. 이 승압에 의해 비선택셀의 노드가 전공급전압, Vcc로 상승하는 것이 확실하게 된다. 즉 게이트가 Vcc에 있는 트랜지스터는 통상 Vcc전압이 한쪽의 소스/드레인으로부터 다른 쪽으로 전달되는 것을 방지하는 내부전압임계치를 가진다. 그러나, 션트라인을 승압함으로써 전 전압을 전달할 수 있다. 이에 의해 선택열(170)에 대한 동반열(190)의 비선택셀내의 션트트랜지스터(191) 등은 최고의 상태에 있으며, 플레이트라인(32)의 보다 높은 전압에 의해 열(190)내의 비선택셀(186) 등에서 교란을 방지하도록 플레이트라인(32)상의 여분의 전압을 다른 곳으로 돌릴 수 있다. 도 11의 실시예에 있어서의 다른 차이는, WLn이 영역(1116)에서 높은 상태를 유지하는 한편, 비트라인은 프리차지회로를 거쳐 제조롤 되돌아간다는 것이다. 이에 의해 dnm은 선행실시예에서와 같이 1/2Vcc가 되기 보다는 점(1118)에서 즉시 제로가 된다. 파우어다운은 도 10에서와 같다.

도 12는 공유된 션트라인을 채용하는 메모리셀어레이(1200)의 레이아웃이고, 도 13은 이 어레이의 회로도이다. 트랜지스터(24) 및 커패시터(22)는 도 5의 것과 동일하며, 각종 구성요소는 그에 따라서 번호가 부여된다. 분산된 MOSFET채널(121)은 션트라인(1260)이 (1261)등의 능도영역위에 놓이는 곳, 특히 션트라인(1260)이 (1232),(1230),(1231),(1233),(1235) 등의 능동영역부분과 교차하는 곳에 형성된다. 전처럼 접점(1222)은 플레이트라인(32)을 소스/드레인(1218)과 접속한다. 션트라인(1260)이 Vcc에 있으면, 분산된 MOSFET(1211)는 통전되어, 노드(34) 및 모든 다른 대응하는 TC노드를 소스/드레인(1218)에 접속하고, 또한 접점(1222)을 개재해서 플레이트라인(32)에 접속한다. 이 션트시스템은 도 5의 레이아웃과 관련해서 설명된 것과 마찬가지로 매우 콤팩트한 레이아웃을 제공한다. 도 13은 도 12의 레이아웃과 동등한 회로를 표시하며, 대응하는 구성요소는 대응하는 번호로 표시된다.

도 14는 본 발명에 의한 (50),(100),(700) 및 (1200)등의 메모리어레이가 이용되는 예시적인 집적회로메모리(436)를 표시하는 블록도이다. 단순화를 위해서, 표시된 실시예는 16KX1FeRAM에 대한 것이며; 그러나 이 재료는 각종 크기 및 형식의 메모리에 광범위하게 이용할 수 있다. 표시된 16K실시예에 있어서, 로우어드레스레지스터(439) 및 컬럼어드레스레지스터(440)에 접속하는 7개의 어드레스입력라인(438)이 있다. 로우어드레스레지스터(439)는 7개의 라인(442)을 거쳐 로우디코더(441)에 접속되어 있으며, 컬럼어드레스레지스터(440)는 7개의 라인(444)을 거쳐 컬럼디코더/데이터입력출력멀티플렉서(443)에 접속되어 있다. 로우디코더(441)는 128라인(446)을 거쳐 128×128메모리셀어레이(445)에 접속되어 있고, 컬럼디코더/데이터입력출력멀티플렉서(443)는 128라인(447)을 거쳐 감지증폭기(479) 및 메모리셀어레이(445)에 접속되어 있다. 신호발생기(480)는, 256라인(484)까지는 거쳐 상기 어레이(445)에 접속되어 있다. 이들 라인은 상기한 션트 및 플레이트라인이므로 라인의 수는 상기한 본 발명의 어느 실시예가 이용되는 지에 의존한다. 예를 들면 모든 셀에 대해 공통의 플레이트라인이 사용되고, 각 열에 대해 독립된 션트라인이 사용된다면, 129라인 (484)만이 필요로 할 것이다. RAS^*신호라인(448)은 로우어드레스레지스터(439), 로우 디코더(441), 컬럼디코더/데이터 입력/출력 멀티플렉서(443) 및 신호발생기(480)에 접속되어 있고, CAS^*신호라인(449)은 컬럼어드레스레지스터(440), 컬럼디코더/데이터입력출력멀티플렉서(443) 및 신호발생기(480)에 접속되어 있다. (상기 설명에 있어서, *는 신호의 역을 표시한다.) 입력/출력 데이터라인(435)은 컬럼디코더/데이터입력출력 멀티플렉서(443)에 접속되어 있다. 상기 메모리(436)는 또한 공칭출력전압 Vcc 및 다른 동력을 신호발생기(480) 및 필요로 하는 이 시스템의 나머지에 공급하는 동력원(499)을 포함한다.

메모리셀어레이(445)는 128×128=16,384메모리셀을 포함하며, 이는 통상 16K로서 표시된다. 이들 셀은 (52),(104) 또는 (704) 등의 강유전성스위칭커패시터베이스셀이다. 라인(446)은 (28)등의 워드라인이다. 라인(447)은 (30) 등의 비트라인이다.

도 14의 메모리의 동작은 다음과 같다. 라인(438)위에 놓인 로우어드레스신호A₀내지 A₆및 컬럼어드레스신호A₇내지 A₁₃은 RAS^*및 CAS^*신호를 이용하는 어드레스레지스터(439),(440)에 의해 다중송신되어, 각각 로우디코더(441) 및 컬럼디코더/데이터 입력/출력멀티플렉서(443)를 통과한다. 로우디코더(441)는 워드라인(446)중의 하나에 상기한 WLn신호 등의 워드라인신호를 배치하며, 일반적으로 신호는 어드레스된 셀의 워드라인에 배치된다. 컬럼디코더/데이터입력출력멀티플렉서(443)는 컬럼어드레스에 대응하는 비트라인(447)중의 하나에 있는 라인(435)에 입력되는 데이터신호를 배치하거나, 기능이 기록 또는 판독기능인지에 따라 컬럼어드레스에 대응하는 비트라인(447)중의 하나에 있는 신호를 데이터라인(435)에 출력한다. 이것은 상기한 BLm신호 등의 비트라인신호이다. 이 기술분야에서 알려진 바와 같이, 판독기능은 RAS^*신호가 CAS^*신호의 앞에 올때 유발하며, 기록기능은 CAS^*신호가 RAS^*신호의 앞에 올때 유발된다. 이 기술분야에서 잘 알려진 바와 같이, 감지증폭기(79)는 라인상의 신호를 증폭하기 위하여 라인(47)을 따라서 위치한다. 상기한 SLn 및 CPn신호 등의 션트라인 및 플레이트라인 신호는 CAS^*및 RAS^*신호와 내부칩클록에 의거해서 신호발생기(480)에 의해 발생된다. 따라서, 신호발생기(480)는 션트시스템(11),(101) 및 (701)의 일부를 형성한다. 일부 메모리에 있어서, 신호발생기(480) 및 로우디코더(441)는 단일 신호발생유닛으로 결합될 수 있다. 로우디코더(441) 및 신호발생기(480)의 회로는 승압된 신호를 포함하는 상기한 워드라인, 션트라인 및 플레이트라인 신호를 발생하는 데 필요한 모든 회로를 포함한다. 이 회로는 집적회로메모리디자인의 기술분야에서 알려져 있으며, 여기서 더 설명하지 않는다. 상기한 기능을 실행하는데 필요하거나 유용한 다른 로직 및 다른 공지된 메모리기능은 또한 메모리(436)내에 포함되지만, 본 발명에 직접 적용할 수 없기 때문에 표시하거나 설명하지 않는다.

신규한 집적회로메모리, 메모리어레이, 메모리셀 및 신규한 메모리동작의 방법을 설명해 왔다. 도면에 표시되고, 이 명세서내에 설명된 특정 실시예는 예를 들기 위한 것이고 아래의 청구범위에 기재되는 본 발명을 제한하는 것으로 해석되어서는 안된다는 것을 알아야 한다. 또한, 당업자는 본 발명의 개념으로부터 벗어나는 일이 없이, 설명된 구체적 실시예를 수많이 사용할 수 있고 변경할 수 있음은 명백하다. 예를 들면, 션트라인과 션트프로세스를 사용하는 메모리는 비교적 단순하고 경제적인 방법으로 강유전성메모리셀의 판독과 관련된 문제를 해결한다는 것이 표시되어 있고, 많은 다른 이점을 가지고 있기 때문에 션트시스템의 다른 실시예를 이용하는 다른 메모리를 설계할 수 있다. 예를 들면, 강유전성메모리내의 트랜지스터이외의 스위치를 사용하는 것은 알려져 있다. 예를 들면, 스위치로서 트랜지스터 대신에 다이오드를 사용하고 있는 것을 제외하고는, 션트(26)없이 도 1의 "1T/1C"와 같은 메모리를 기술하고 있는 미국특허 제 2, 876,436호를 참조하라. 션트(26)는 이러한 메모리내에서 동일한 기능을 수행한다. 또한, 메모리내에서 강유전성소자로서 커패시터이외의 메모리소자를 사용하는 것도 공지되어 있다. 예를 들면, 1996년 6월 4일 발행된 라리 D. 맥밀란 등의 미국특허 제 5,523,964호 및 1996년 7월 30일 발행된 타카시 미하라 등의 미국특허 제 5,541,870호를 참조하라. 이들 양 특허는 강유전성메모리내의 메모리소자로서 강유전성FET의 사용을 표시하고 있다. 이들 양 특허에 있어서, FET의 게이트나 FET의 소스 및 드레인을 어드레스하기 위하여 하나 이상의 트랜지스터가 사용되며, 이들 트랜지스터는 여기에 기재된 션트시스템이 교란문제를 방지하는 격리된 노드를 생성한다. 마찬가지로, 다른 특징이 추가될 수 있으며, 동등한 구성요소들이 여기에 기재된 것들과 치환될 수 있다.

Claims (21)

1. 스위치(24); 제 1전극(27) 및 제 2전극(29)을 가진 강유전성메모리소자(22)를 구비하고, 상기 제 1전극은 상기 스위치가 오프될 때 격리되는 노드(34)를 생성하기 위하여 상기 스위치에 접속되는 강유전성메모리(436)에 있어서, 소정시간 동안에 상기 제 1 및 제 2전극의 전압을 실질적으로 동등하게 하기 위하여 상기 격리된 노드(34)를 다른 전기소자(29, 32, 141)에 직접 전기적으로 접속하는 션트시스템(26)을 포함하는 것을 특징으로 하는 강유전성메모리
2. 제 1항에 있어서, 상기 메모리의 상기 다른 전기소자는 상기 제 2전극(29)을 포함하고, 이에 의해 상기 션트시스템은 상기 소정시간 동안에 상기 격리된 노드(34)와 상기 제 2전극을 직접 전기적으로 접속하는 디바이스(26)를 포함하는 것을 특징으로 하는 강유전성메모리.
3. 제 2항에 있어서, 상기 스위치는 소스/드레인(25)을 가진 트랜지스터(24)를 포함하고, 상기 메모리소자는 커패시터(22)를 포함하며, 상기 제 1전극(27) 및 제 2전극(29)은 상기 커패시터의 전극이며, 상기 커패시터의 상기 제 1전극은 상기 트랜지스터가 오프될 때 상기 격리된 노드(34)를 생성하기 위하여 상기 트랜지스터의 상기 소스/드레인에 접속되는 강유전성메모리에 있어서, 상기 션트시스템(11)은 상기 제 1 및 제 2전극의 전압을 동등하게 하기 위하여 상기 소정시간 동안에 상기 격리된 노드와 상기 제 2전극을 직접 전기적으로 접속하는 것을 특징으로 하는 강유전성메모리.
4. 제 1항, 제 2항 또는 제 3항에 있어서, 상기 션트시스템은 쇼트키다이오드, 레지스터 및 한쌍의 백투백다이오드(42, 44)로 구성되는 군에서 선택된 션트디바이스(26)로 이루어진 것을 특징으로 하는 강유전성메모리.
5. 제 1항, 제 2항 또는 제 3항에 있어서, 상기 션트시스템은 션트트랜지스터(191)를 포함하는 것을 특징으로 하는 강유전성메모리.
6. 제 5항에 있어서, 상기 메모리는 출력전압(Vcc)을 가진 공급전압전원(499)을 포함하고, 상기 션트트랜지스터는 게이트(171)를 포함하고, 상기 션트시스템은:

   상기 션트트랜지스터(191)의 게이트(194)에 접속된 션트라인(103); 및

   션트라인신호(SL(n+1))를 상기 션트라인에 인가하는 신호발생기(480)를 포함하고, 상기 신호는 적어도 상기 소정시간의 일부에 대해 상기 출력전압의 전압이상으로 승압되는 것을 특징으로 하는 강유전성메모리.
7. 제 3항에 있어서, 전압신호를 상기 커패시터의 상기 제 2전극에 공급하는 플레이트라인(32)을 더 포함하고, 상기 션트시스템(101)은 상기 격리된 노드(34)와 플레이트라인을 직접 전기적으로 접속하는 션트디바이스(140)로 이루어진 것을 특징으로 하는 강유전성메모리.
8. 제 1항, 제 2항 또는 제 3항에 있어서, 상기 메모리는 상기 격리된 노드(34, 134)의 2개를 포함하고, 상기 션트시스템은 상기 2개의 격리된 노드를 직접 전기적으로 접속하는 션트디바이스(141)로 이루어진 것을 특징으로 하는 강유전성메모리.
9. 제 3항에 있어서, 상기 트랜지스터(24) 및 커패시터(22)는 상기 메모리내의 제 1메모리셀(104)의 일부이고, 상기 메모리는 복수의 상기 메모리셀(104,(106)과 상기 메모리셀내의 트랜지스터(24, 126)의 게이트(21, 121)에 접속된 복수의 워드라인(28, 128)을 포함하고, 상기 소정시간은 상기 제 1메모리셀(104)에 접속된 워드라인(28)이 선택되지 않은 상기 메모리의 모든 사이클을 실질적으로 포함하는 것을 특징으로 하는 강유전성메모리.
10. 제 1항에 있어서, 제 1소스/드레인(25)을 가진 제 1트랜지스터(24)와 제 2소스/드레인(25)을 가진 제 2트랜지스터(124); 제 1쌍의 전극(27, 29)을 가진 제 1커패시터(22)와 제 2쌍의 전극(127,129)을 가진 제 2커패시터(122)를 구비하고, 상기 제 1쌍의 전극의 하나는 상기 제 1트랜지스터가 오프될 때 격리되는 제 1의 상기 격리된 노드(34)를 생성하기 위하여 상기 제 1트랜지스터의 상기 소스/드레인에 접속되고, 상기 제 2쌍의 전극의 하나는 상기 제 2트랜지스터가 오프될 때 격리되는 제 2의 상기 격리된 노드(134)를 생성하기 위하여 상기 제 2트랜지스터의 상기 제 2소스/드레인에 접속된 강유전성메모리에 있어서, 상기 션트시스템(101)은 상기 노드의 전압을 실질적으로 동등하게 하기 위하여 상기 제 1의 격리된 노드와 상기 제 2의 격리된 노드를 직접 전기적으로 접속하는 디바이스(141)로 이루어진 것을 특징으로 하는 강유전성메모리.
11. 제 1항에 있어서, 상기 메모리는 복수의 메모리셀(104,105)을 포함하고, 상기 각 메모리셀은 상기 격리된 노드(34,134)의 하나를 포함하고, 상기 션트시스템(101)은:

    상기 소정시간동안에 상기 각 셀내의 상기 격리된 노드의 상기 하나를 상기 셀의 하나의 다른쪽에 있는 상기 격리된 노드의 하나에 직접 전기적으로 접속하는 제 1션트디바이스(141); 그리고

    상기 소정시간동안에 적어도 상기 격리된 노드의 하나를 상기 메모리소자(22)의 상기 제 2전극(29)에 직접 전기적으로 접속하는 제 2션트디바이스를 포함하는 것을 특징으로 하는 강유전성메모리.
12. 제 11항에 있어서, 상기 메모리셀의 2ⁿ[여기서, n은 1에서 10까지의 정수]마다 상기 제 1션트디바이스(171)의 하나가 있는 것을 특징으로 하는 강유전성메모리.
13. 제 11항에 있어서, 상기 메모리셀의 8개 내지 32개마다 상기 제 2션트디바이스(171)의 하나가 있는 것을 특징으로 하는 강유전성메모리.
14. 스위치(24)와 제 1전극(27) 및 제 2전극(29)을 가진 강유전성메모리소자(22)를 포함하고, 상기 제 1전극은 상기 스위치가 오프될 때 격리되는 노드(34)를 생성하기 위하여 상기 스위치에 접속되는 강유전성메모리(436)를 동작시키는 방법에 있어서, 소정시간 동안에 상기 제 1 및 제 2전극의 전압을 실질적으로 동등하게 하기 위하여 상기 격리된 노드(34)를 상기 메모리의 다른 전기소자(32, 39, 134)에 직접 전기적으로 접속하는 단계를 구비한 것을 특징으로 하는 강유전성메모리의 동작방법.
15. 제 14항에 있어서, 상기 직접 전기접속의 단계에서는 상기 소정시간동안에 상기 격리된 노드(34)를 상기 제 2전극(29)에 접속하는 것을 특징으로 하는 강유전성메모리의 동작방법.
16. 제 14항 또는 제 15항에 있어서, 상기 스위치는 제 1소스/드레인(25), 제 2소스드레인(23) 및 게이트(21)를 가진 트랜지스터(24)를 구비하고, 상기 강유전성메모리소자는 제 1전극(27) 및 제 2전극(29)을 가진 강유전성커패시터(22)를 구비하고, 상기 제 1전극은 상기 트랜지스터가 오프될 때 격리되는 상기 노드(34)를 생성하기 위하여 상기 트랜지스터의 상기 제 1소스/드레인(25)에 접속되고, 상기 메모리는 비트라인(30), 워드라인(28) 및 플레이트라인(32)을 더 포함하고, 상기 비트라인은 상기 제 2소스/드레인(23)에 접속되고, 상기 워드라인은 상기 게이트에 접속되며, 상기 플레이트라인은 상기 제 2전극에 접속되고, 상기 방법은:

    상기 워드라인의 전압을 상승시키는 단계를 포함하는, 상기 메모리셀상에 기록/재기록사이클을 실행하는 단계; 그리고 상기 기록/재기록사이클의 말기에 상기 비트라인의 전압을 상기 플레이트라인의 전압과 같은 전압으로 조정하는 단계를 더 포함하는 것을 특징으로 하는 강유전성메모리의 동작방법.
17. 제 14항, 제 15항 또는 제 16항에 있어서, 상기 메모리는 출력전압(Vcc)을 가진 공급전압전원(499), 게이트(194)를 포함하는 션트트랜지스터(191) 및 상기 션트트랜지스터의 게이트에 접속된 션트라인(103)을 포함하고, 상기 방법은 상기 출력전압보다 높은 상기 션트라인에 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 강유전성메모리의 동작방법.
18. 제 14항, 제 15항, 제 16항 또는 제 17항에 있어서, 상기 메모리셀은 상기 격리된 노드(34, 134)의 2개를 포함하고, 상기 직접 전기접속의 단계는 상기 격리된 노드를 직접 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 강유전성메모리의 동작방법.
19. 제 14항에 있어서, 상기 메모리셀은 제 1소스/드레인(25)을 가진 제 1트랜지스터(24) 및 제 2소스/드레인(125)을 가진 제 2트랜지스터(124), 제 1쌍의 전극(27, 29)을 가진 제 1커패시터(22) 및 제 2쌍의 전극(127, 129)을 가진 제 2커패시터(122)를 구비하고, 상기 제 1쌍의 전극의 하나는 상기 제 1트랜지스터가 오프될 때 격리되는 제 1노드(34)를 생성하기 위하여 상기 제 1트랜지스터의 상기 제 1소스/드레인에 접속되고, 상기 제 2쌍의 전극의 하나는 상기 제 2트랜지스터가 오프될 때 격리되는 제 2노드(134)를 생성하기 위하여 상기 제 2트랜지스터의 상기 제 2소스/드레인에 접속되고, 직접 전기접속의 단계에서는 상기 노드의 전압을 실질적으로 동등하게 하기 위하여 상기 소정시간동안에 상기 제 1의 격리된 노드(34)와 상기 제 2의 격리된 노드(134)를 접속하는 것을 특징으로 하는 강유전성메모리의 동작방법.
20. 게이트(21) 및 소스/드레인(25)을 가진 트랜지스터(24), 상기 게이트에 접속된 워드라인(28), 제 1전극(27) 및 제 2전극(29)을 가진 커패시터(22)를 구비하고, 상기 제 1전극은 상기 트랜지스터가 오프될 때 격리되는 노트(34)를 생성하기 위하여 상기 트랜지스터의 상기 소스/드레인에 접속되는 강유전성메모리(436)를 제조하는 방법에 있어서, 상기 메모리는 상기 제 2전극과 상기 격리된 노드를 직접 전기적으로 접속하는 션트(26)와 상기 션트에 신호를 인가하는 션트라인(102)을 포함하는 것을 특징으로 하고, 상기 방법은:

    전도층을 형성하고 상기 전도층을 패터닝해서 상기 워드라인(28)을 제조하는 단계; 그리고

    동시에 그리고 상기 워드라인을 제조하는 상기 단계와 같은 공정단계에서, 상기 션트라인(102)을 제조하는 단계를 구비한 것을 특징으로 하는 강유전성메모리의 제조방법.
21. 제 20항에 있어서, 상기 제 1전극과 상기 소스/드레인사이의 접속자를 제조하는 단계; 그리고

    동시에 그리고 접속자를 제조하는 상기 단계와 같은 공정단계에서, 상기 노드와 상기 제 2전극사이의 접속자를 제조하는 단계를 더 구비한 것을 특징으로 하는 강유전성메모리의 제조방법.