KR20200027573A - 메모리 셀 - Google Patents

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두라이 비샤크 니르말 라마스와미
하이타오 리우
커크 디. 프럴
아쇼니타 에이. 차반
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Abstract

메모리 셀은 선택 장치 및 상기 선택 장치와 전기적으로 직렬 연결된 커패시터를 포함한다. 커패시터는 그 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 가진다. 커패시터는 커패시터 전극들 중 하나에서부터 강유전성 물질을 통해 다른 하나의 커패시터 전극까지의 내생적 전류 누설 경로를 가진다. 하나의 커패시터 전극에서 다른 한 커패시터 전극까지의 병렬 전류 누설 경로가 존재한다. 병렬 전류 누설 경로는 내생 경로에 회로-병렬이고 내생 경로보다 낮은 총 전항을 가진다. 그 밖의 다른 양태가 개시된다.

Description

메모리 셀{MEMORY CELLS}
본 명세서에 개시된 실시예는 메모리 셀과 관련된다.
메모리는 집적 회로의 하나의 유형이며, 데이터를 저장하기 위해 컴퓨터 시스템에서 사용된다. 메모리는 개별 메모리 셀의 하나 이상의 어레이로 제조될 수 있다. 메모리 셀에, 디지트 라인(비트 라인, 데이터 라인, 감지 라인, 또는 데이터/감지 라인이라고도 지칭될 수 있음) 및 액세스 라인(워드 라인이라고도 지칭될 수 있음)을 이용해, 써지거나 읽힐 수 있다. 디지트 라인은 어레이의 컬럼을 따르는 메모리 셀들을 전도성 인터커넥트할 수 있고, 액세스 라인은 어레이의 로우를 따라 메모리 셀을 전도성 인터커넥트할 수 있다. 각각의 메모리 셀은 디지트 라인과 액세스 라인의 조합을 통해 고유하게 주소 지정될 수 있다.
메모리 셀은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 컴퓨터가 꺼졌을 때를 포함해 긴 시간 동안 데이터를 저장할 수 있다. 휘발성 메모리는 소멸되며 따라서 많은 경우 초당 수회 재생/다시써질 필요가 있다. 그럼에도, 메모리 셀이 적어도 2개의 서로 다른 선택 가능 상태로 메모리를 보유 또는 저장하도록 구성된다. 2진(binary) 시스템에서, 상태가 "0" 또는 "1"로 간주된다. 또 다른 시스템에서, 적어도 일부 개별 메모리 셀은 정보의 셋 이상의 레벨 또는 상태를 저장하도록 구성될 수 있다.
커패시터가 메모리 셀에서 사용될 수 있는 한 가지 유형의 전자 구성요소이다. 커패시터는 전기적으로 절연되는 물질에 의해 분리되는 2개의 전기 전도체를 가진다. 전기장으로서 에너지가 이러한 물질 내에 정전 방식으로 저장될 수 있다. 한 가지 유형의 커패시터가 절연 물질의 적어도 일부로서 강유전성 물질을 갖는 강유전성 커패시터이다. 강유전성 물질은 2개의 안정한 분극 상태(polarized state)를 가짐으로써 특징화된다. 강유전성 물질의 분극 상태는 적절한 프로그래밍 전압에 의해 변경될 수 있으며, 프로그래밍 전압의 제거 후에 (적어도 일정 시간 동안) 유지된다. 각각의 분극 상태는 타 분극 상태와 다른 전하-저장된 커패시턴스를 가지며, 이는 반전될 것이 바람직한 때까지 분극 상태를 반전시키지 않고 메모리 상태를 쓰고(즉, 저장) 읽는 데 사용될 수 있는 것이 이상적이다. 덜 바람직할 수 있지만, 강유전성 커패시터를 갖는 일부 메모리에서, 메모리 상태를 읽는 동작이 분극을 반전시킬 수 있다. 따라서 분극 상태를 결정하면, 메모리 셀의 다시 쓰기(re-write)가 실시되어 메모리 셀을 이의 결정 직후 사전-읽기 상태로 둘 수 있다. 이와 무관하게, 강유전성 커패시터를 포함하는 메모리 셀은 커패시터의 일부를 형성하는 강유전성 물질의 쌍안정 특성(bi-stable characteristics) 때문에 비휘발성이다.
한 가지 유형의 메모리 셀이 강유전성 커패시터와 직렬로 전기적으로 연결된 선택 장치를 가진다. 선택 장치가 유휴 상태(즉, 비활성 또는 "오프")일 때에도 전류가 선택 장치를 통해 인접 기판 물질로 누설되는 것이 일반적이다. 이는 강유전성 커패시터의 인접 전극에서의 전압 강하를 야기하고, 따라서 2개의 커패시터 전극들 간 전압 차이를 만들 수 있다. 이로 인해, 메모리 셀이 유휴 상태일 때 전기장이 강유전성 물질에 걸쳐 인가된다. 작을지라도, 이러한 전기장은 강유전성 물질에서의 개별 쌍극자를 뒤집기 시작하고 모두 뒤집어질 때까지 계속하여, 메모리 셀의 프로그램된 상태를 소거할 수 있다. 이는 짧은 시간 동안 발생할 수 있으며, 이는 메모리 셀에서의 비휘발성 상태를 파괴 또는 억제할 수 있다.
도 1은 본 발명의 실시예에 따르는 메모리 셀의 개략도이다.
도 2는 본 발명의 실시예에 따르는 메모리 셀의 일부분의 개략도이다.
도 3는 본 발명의 실시예에 따르는 메모리 셀의 일부분의 개략도이다.
도 4는 본 발명의 실시예에 따르는 메모리 셀의 일부분의 개략도이다.
도 5는 본 발명의 실시예에 따르는 메모리 셀의 일부분의 개략도이다.
도 6은 도 5의 구조의 메모리 셀의 평면도이다.
도 7은 본 발명의 실시예에 따르는 메모리 셀의 일부분의 개략도이다.
도 8은 본 발명의 실시예에 따르는 메모리 셀의 일부분의 개략도이다.
도 9는 본 발명의 실시예에 따르는 메모리 셀의 일부분의 개략도이다.
도 10은 도 9의 구조의 메모리 셀의 평면도이다.
본 발명의 하나의 실시예에 따르는 메모리 셀(10)이 도식적 도 1을 참조하여 나타나고 먼저 기재된다. 메모리 셀(10)을 갖는 집적 회로(도시되지 않음)가 수천 또는 수백만 개의 메모리 어레이 또는 서브-어레이에 대해 제조되는 이러한 메모리 셀을 가질 수 있을 것이며, 본 명세서에 특정 물질이 개시되지는 않는다. 이러한 어레이 또는 서브-어레이는 복수의 액세스 라인과 선택 라인을 가지며, 이들 사이에서 교차하는 곳에 개별 메모리 셀(10)이 있을 수 있을 것이다. 개별 메모리 셀은 개별 액세스 라인 및 교차 개별 선택 라인의 일부분을 포함하는 것으로 여겨질 수 있다.
메모리 셀(10)은 선택 장치(12) 및 예를 들어 도시된 바와 같이 전도성(즉, 전기적) 경로(16)에 의해 상기 선택 장치(12)와 전기적으로 직렬로 연결된(즉, 회로) 커패시터(14)를 포함한다. 도시된 다이어그램 내 커패시터(14)는 이들 사이에 강유전성 물질(19)을 갖는 2개의 전도성 커패시터 전극(18 및 20)(이하에서는 단순히 '커패시터 전극'이 '전도성 커패시터 전극'을 지칭하는 것으로 사용될 수도 있음)을 포함하는 것으로 여겨질 수 있다. 물리적으로, 경로(16)는 단순히 커패시터(14)와 선택 장치(12)에 의해 공유되는 단일 전극일 수 있다. 커패시터(14)는 커패시터 전극(18 또는 20) 중 하나로부터 강유전성 물질(19)를 통과하여 다른 하나의 커패시터 전극으로의 내성 전류(즉, 전기) 누설 경로를 포함한다. 이러한 내성 경로는 도 1에서 명확성을 위해 강유전성 물질(19) 주위에 있는 경로(22)로 점선으로서 도시된다. 그러나 실제로, 경로(22)는 강유전성 물질(19)을 통해 각각의 커패시터 전극(18 및 20)으로 그리고 이들 사이에 내성적으로/본질적으로 존재할 것이다. 내성 경로(22)는 동작 중인 장치(14)가 커패시터로서 기능할 때 저항기(24)로 도시되는 일부 비교적 다소 높은 전체/총 저항(즉, 전기 저항)을 가질 것이다. 저항기(24)의 총 저항은 강유전성 물질(19)의 조성, 강유전성 물질(19)의 두께, 및 강유전성 물질(19) 내 쌍극자 배향에 따라 달라질 것이다. 저항기(24)는 본질적으로 저항이 전압 종속적이 되게 하는 비선형/가변 저항기일 수 있다.
메모리 셀(10)은 하나의 커패시터 전극(18 또는 20)에서 다른 커패시터 전극으로의 병렬(즉, 회로-병렬) 전류 누설 경로(26)를 포함한다. 하나의 실시예에서, 병렬 경로(26)는 0.4 eV 내지 5.0 eV의 우세 밴드 갭을 갖고, 하나의 실시예에서, 이는 강유전성 물질(19)의 것보다 낮다. 병렬 경로(26)가 경로(22)보다 충분히 짧은 길이를 가질 경우, 이는 강유전성 물질(19)의 우세 밴드 갭보다 클 수 있다. 이와 무관하게, 하나의 실시예에서 병렬 경로(26)는 내성 경로(22)의 총 저항보다 낮은 일부 총 전항(가령, 저항기(28)로서 도시됨)을 가진다. 단지 예시로서, 내성 누설 경로(22)를 통한 총 저항이 1 x 1011 - 1 x 1018 옴(ohm)일 수 있으며 병렬 누설 경로(26)를 통한 총 저항이 1 x 109 - 1 x 1017 옴(ohm)일 수 있다.
선택 장치(12)는 복수의 장치를 포함해, 임의의 기존의 또는 장차 개발될 선택 장치일 수 있다. 예시로는 다이오드, 전계 효과 트랜지스터, 및 바이폴라 트랜지스터가 있다. 동작 중에, 선택 장치(12)는 메모리 셀이 유휴 상태일 때(즉, 메모리 셀(10)과 연관된 집적 회로가 동작상 "온(on)"이지만, 메모리 셀(10)의 어떠한 "읽기" 또는 "쓰기" 동작도 발생 중이 아닌 때) 전류 누설을 보일 것이다. 선택 장치 전류 누설 경로(30)가 존재하고, 선택 장치(12) 주위의 점선으로 도시되지만, 이는 선택 장치(12)를 통한 또는 (가령, 접지 또는 그 밖의 다른 전위로 유지되는) 기저 기판까지 내생적/본질적으로 존재할 것이다. 누설 경로(30)는 일부 총 전항(32)을 갖는 것으로 나타난다. 하나의 실시예에서, 병렬 경로(26)는 메모리 셀(10)이 유휴 상태일 때 이를 통과하는 전류가 메모리 셀(10)이 유효 상태일 때 경로(30)를 통과하는 전류 누설보다 크거나 같도록 구성된다. 이는 선택 장치(12), 커패시터(14), 병렬 경로(26)의 구성 및 물질, 및 정상 동작 중인 메모리 셀(10) 내 다양한 포인트에서의 전압에 따라 달라질 것이다. 이와 무관하게 이상적으로, 이로 인해 유휴 상태일 때 전극(18 및 20)에서의 전압이 서로 동일하거나 적어도 매우 유사할 수 있어서(가령, 50밀리볼트 내), 메모리 셀(10)이 유휴 상태일 때 강유전성 물질(19) 내에 전기장이 전혀 생성되지 않거나 무시할만한 정도로 생성된다. 더 예를 들면, 유휴 상태일 때 커패시터 양단의 임의의 전압 차이가 강유전성 물질(19) 내 임의의 전기장이 강유전성 물질(19)의 내생적 보자력 장보다 적어도 20배 낮도록 정해진다. 이는 강유전성 물질(19) 내 의도하지 않은 쌍극자 방향 변화를 배제시킬 수 있다. 또는 예를 들어, 이는 강유전성 물질(19) 내 의도하지 않은 쌍극자 변화의 위험을 적어도 감소시키거나 의도하지 않은 쌍극자 변화까지의 시간을 증가시킬 수 있다.
하나의 실시예에서, 병렬 경로(26) 내 저항기(28)가 낮은 전압(가령, 250밀리볼트 미만)에서보다 높은 전압(가령, 1 내지 5볼트)에서일수록 높은 전체 저항을 보이는 커패시터 전극(18 및 20) 간 비선형 저항기이다. 이상적으로는, 이러한 비선형 저항기는 낮은 전압에서 유휴 상태일 때에 비교하면 높은 전압 "읽기" 및 "쓰기" 동작 동안 병렬 경로(26) 내 전류 누설의 더 큰 감소 크기를 제공하는 쪽으로 형성된다.
액세스 라인 및 선택 라인(어느 것도 도시되지 않음)이 메모리 셀(10)과 연관될 수 있을 것이다. 예를 들어 선택 장치(12)는 단순한 2 단자 다이오드 또는 그 밖의 다른 2 단자 장치일 수 있다. 그 후 교차점형 어레이 구성이 사용되어, 전도성 경로(11)가 커패시터 전극(18)의 일부로서 액세스 또는 선택 라인(도시되지 않음)과 연결되거나 이들의 일부가 되고 전도성 경로(13)가 선택 장치(12)의 일부로서 액세스 또는 선택 라인(도시되지 않음) 중 다른 하나와 연결되거나 이의 일부가 된다. 대안예를 들면, 선택 장치(12)는 전계 효과 트랜지스터일 수 있다. 그 후 예를 들어, 전도성 경로(11)가 메모리 어레이 또는 서브-어레이 내 복수의 커패시터(14)(도시되지 않음)에 공통적인 커패시터 셀 전극(18)의 일부일 수 있고, 구성요소(16)는 트랜지스터의 하나의 소스/드레인 영역일 수 있고, 구성요소(13)는 나머지일 수 있다. 트랜지스터의 게이트(도시되지 않음)가 액세스 라인(도시되지 않음)의 일부일 수 있고, 소스/드레인 구성요소(13)가 감지 라인(도시되지 않음)과 연결되거나 이의 일부가 될 수 있다. 그 밖의 다른 아키텍처 및 구조가 물론 대안으로 사용될 수 있다.
도 2는 커패시터(14) 및 병렬 전류 누설 경로(26)를 포함하는 메모리 셀(10)의 일부분의 예시적 물리 구성을 도시한다. 상기 기재된 실시예에서의 유사한 번호가 경우에 따라 사용되었으며, 일부 상이한 부분은 상이한 번호로 지시된다. 선택 장치(12)(도시되지 않음)가 커패시터 전극(18 또는 20) 중 하나에 전기적으로 연결될 수 있다. 물질은, 메모리 셀 구조(10)에 별도로, 높이 방향으로 내측으로(elevationally inward), 및 높이 방향으로 외측으로(elevationally outward) 위치할 것이다. 예를 들어, 집적 회로의 그 밖의 다른 부분 또는 완전 제조된 구성요소가 구조(10) 부근의 어딘가에 제공될 수 있고, (도 1에 도시된 바와 같은 임의의 적합한 선택 장치(12)의 포함을 제외하고는) 본 명세서에 개시된 발명과 특히 밀접하게 관련되지는 않는다.
커패시터 전극(18 및 20)에 대한 예시적 전도성 물질은 원소 금속, 둘 이상의 원소 금속의 합금, 전도성 금속 화합물, 및 전도성 도핑된 반도체 물질 중 하나 이상을 포함한다. 예시적 강유전성 물질(19)이 전이 금속 옥사이드, 지르코늄, 지르코늄 옥사이드, 하프늄, 하프늄 옥사이드, 납 지르코늄 티타네이트, 및 바륨 스트론튬 티타네이트 중 하나 이상을 갖는 강유전체를 포함하고, 여기에 실리콘, 알루미늄, 란탄, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 가질 수 있다. 두 가지 특정 예시로는 HfxSiyOz 및 HfxZryOz가 있다. 달리 지시되지 않는 한, 본 명세서에 기재되는 물질 및/또는 구조 중 임의의 것이 균질 또는 불균질할 수 있으며, 이와 무관하게, 임의의 아래 놓이는 물질 위에서 연속이거나 불연속일 수 있다. 또한, 달리 지시되지 않는 한, 각각의 물질은 임의의 적합한 기존 또는 미래에 개발될 기법을 이용해 형성될 수 있고, 원자층 증착, 화학 기상 증착, 물리 기상 증착, 에피택시 성장, 확산 도핑, 및 이온 주입이 예시가 될 수 있다. 커패시터 전극(18 및 20) 각각에 대한 예시적 두께는 25 내지 300 옹스트롬이며, 강유전성 물질(19)에 대한 예시적 두께는 15 내지 200 옹스트롬이다. 본 문서에서, 홀로 사용되는(어떠한 선행하는 방향 형용사 없는) "두께"는 상이한 조성의 바로 인접한 물질 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 특정 물질 또는 영역을 관통하는 평균 직선 거리라고 정의된다. 덧붙여, 본 명세서에 기재되는 다양한 물질이 실질적으로 일정한 두께 또는 가변 두께를 가질 수 있다. 가변 두께를 가진 경우, 두께는 달리 지시되지 않는 한 평균 두께를 지칭한다.
평행 경로(26)가 물질(34)에 의해 둘러 싸이는 것 또는 물질 내에 있는 것으로 도시된다. 예시적 물질(34)이 비정질 실리콘, 다결정 실리콘, 게르마늄, 칼코게나이드(가령, 금속 디칼코게나이드), 실리콘-풍부 실리콘 니트라이드, 실리콘-풍부 실리콘 옥사이드, 및 전도성 증가 도펀트로 적절하게 도핑된 내생적 유전체 물질(가령, SiO2 및/또는 및 Ti, Ta, Nb, Mo, Sr, Y, Cr, Hf, Zr 및 란탄 계열 이온 중 하나 이상으로 도핑된 Si3N4) 중 하나 이상을 포함한다. 물질(34), 및 이에 따른 병렬 경로(26)가 이러한 물질(들)을 우세하게(즉, 50원자%를 초과하여) 포함할 수 있다. 이들 물질 중 임의의 것은 메모리 셀(10)이 유휴 상태일 때 이를 통과하는 전류 누설 흐름에 대해 원하는 총 저항을 제공하기 위해 도핑되거나 도핑되지 않을 수 있다. 하나의 실시예에서, 물질(34)은 균질하고, 이에 따라 커패시터 전극(18 및 20) 사이의 병렬 경로(26)가 균질하다. 하나의 실시예에서, 물질(34)은 불균질하고, 이에 따라 커패시터 전극(18 및 20) 사이의 병렬 경로(26)가 불균질하다. 물질(34) 및 이에 따른 병렬 경로(26)가 불균질한 실시예에서, 병렬 경로(26)는 서로 다른 밴드 갭을 갖는 서로 다른 조성 물질로 인해 복수의 밴드 갭을 가질 수 있다. 그러나, 병렬 경로(26)는 병렬 경로(26) 내 개별 서로 다른 물질의 각자의 부피에 따라 달라질 수 있는 0.4 eV 내지 5.0 eV의 우세한(제어를 의미) 밴드 갭을 가질 것이다. 따라서 그리고 이와 무관하게, "우세한(dominant)"이 특정 경로/물질의 균질성과 무관하게 본 명세서에서 사용되고 적용된다. 하나의 실시예에서, 강유전성 물질(19)의 우세한 밴드 갭은 병렬 경로(26)의 우세한 밴드 갭보다 낮을 수 있다. 하나의 실시예에서, 병렬 경로(26)의 최소 길이가 강유전성 물질(19)의 최소 두께보다 길게 만들어진다. 한 가지 예를 들면, 강유전성 물질의 우세 대역 갭과 병렬 경로가 거의 동일할 때 병렬 경로 내 상태의 밀도가 강유전성 물질과 동일하거나 클 때 이러한 길이 관계가 사용될 수 있다. 또 다른 예를 들면, 강유전성 물질의 우세 밴드 갭이 병렬 경로의 우세 밴드 갭보다 작을 때 병렬 경로 내 상태의 밀도가 강유전성 물질과 동일하거나 클 때 이러한 길이 관계가 사용될 수 있다.
하나의 실시예에서 그리고 도 2에 도시된 바와 같이, 물질(34) 및 이에 따른 병렬 경로(26)는 강유전성 물질(19)에 직접 맞대고 있다. 이 명세서에서, 언급된 물질 또는 구조가 서로에 대해 적어도 일부 물리적으로 닿아 접촉하는 경우 물질 및 구조가 다른 것과 "직접 맞대고 있다(directly against)". 이와 달리, "직접"이 선행하지 않는 "위에", "상에", 및 "맞대는"이 "직접 맞대는" 뿐 아니라 중간 물질(들) 또는 구조(들)가 언급된 물질 또는 구조가 서로에 대해 어떠한 물리적으로 닿는 접촉을 하지 않는 구조까지 포함한다. 두 개의 언급된 물질이 서로에 대해 직접 맞대지 않는 경우, 다른 조성의 물질이 이들 사이에 존재한다. 본 명세서에서 사용될 때, "상이한 조성"은 예를 들어, 물질들이 균질하지 않는 경우 두 가지 언급되는 물질의 서로 직접 맞대는 부분이 화학적 및/또는 물리적으로 상이할 것만 필요로 한다. 두 가지 언급되는 물질이 서로 직접 맞대지 않는 경우, "상이한 조성"은 물질들이 균질하지 않는 경우 상기 두 가지 언급된 물질의 서로 가장 가까운 부분이 화학적 및/또는 물리적으로 상이할 것만 필요로 한다. 도 3은 병렬 경로(26)가 강유전성 물질(19a)에 직접 맞대지 않는 대안적 실시예의 메모리 셀(10a)을 도시한다. 앞서 기재된 실시예에서의 유사한 번호가 경우에 따라 사용되었으며, 일부 구성 차이는 접미사 "a" 또는 상이한 번호로 지시된다. 커패시터(14a)는 물질(34 및 19a) 사이에서 이격된 일부 물질(21)(예컨대, 유전체 물질, 가령, 실리콘 디옥사이드 및/또는 실리콘 니트라이드)을 포함하며, 따라서 병렬 경로(26)가 강유전성 물질(19a)에 직접 맞대지 않는 것으로 도시된다. 그 밖의 다른 임의의 속성(들) 또는 구조(들)이 앞서 기재된 바와 같이 사용될 수 있다.
도 4는 또 다른 예시적 실시예 메모리 셀(10b)을 보여준다. 앞서 기재된 실시예에서의 유사한 번호가 경우에 따라 사용되었으며, 일부 구성 차이는 접미사 "b" 또는 상이한 번호로 지시된다. 메모리 셀(10b) 내 물질(34b) (및 이에 따른 병렬 경로(26b))이 강유전성 물질(19b)을 본질적으로 통과하며, 따라서 커패시터 구조(14b)의 내부 부분을 구성하고 (즉, 적어도 하나의 직선 횡단면에서) 각각 강유전성 물질(19b)에 직접 맞대는 2개의 측방 측부(35)를 갖는 것으로 나타난다. 그 밖의 다른 임의의 속성(들) 또는 구조(들)이 앞서 기재된 바와 같이 사용될 수 있다.
병렬 전류 누설 경로가 2개의 커패시터 전극 사이의 강유전성 물질의 최소 두께와 동일하거나, 이보다 크거나, 이보다 작은 최소 길이를 가질 수 있다. 하나의 실시예에서, 병렬 경로는 2개의 커패시터 전극들 간 강유전성 물질의 최소 두께의 95%에서 105% 내에 최소 길이를 가진다. 도 2-4는 강유전성 물질(19/19a/19b)의 최소 두께와 실질적으로 동일한 최소 길이를 갖는 병렬 경로(26)를 보여준다. 예를 들어 도 2 및 3의 실시예에서조차, 물질(34)을 통과하는 가장 짧은 경로(가령, 최소 길이)는 커패시터 전극(18)의 물질의 최하부 우측 코너에서부터 전극(20)의 물질의 최상부 우측 코너까지이나, 도 2 및 3에서 명료성을 위해 병렬 경로(26)가 물질(34)을 통과하는 넓은 아치형 경로로서 도시된다. 일부 실시예에서, 병렬 경로의 최소 길이는 2개의 커패시터 전극들 사이의 강유전성 물질의 최소 두께보다 클 수 있으며, 하나의 실시예에서 30% 내이고, 하나의 실시예에서 적어도 2배일 수 있다.
또 다른 예시적 실시예의 메모리 셀(10c)이 도 5 및 6에 도시된다. 앞서 기재된 실시예에서의 유사한 번호가 경우에 따라 사용되었으며, 일부 구성 차이는 접미사 "c" 또는 상이한 번호로 지시된다. 커패시터(14c)는 베이스(40) 및 (즉, 적어도 하나의 직선 횡단면에서) 이로부터 뻗어 있는 측방으로 이격된 벽(42)을 갖는 제1 전도성 커패시터 전극(20c)을 포함한다. 측방으로 이격된 벽(42)은 대면 측부 표면(43)을 가진다. 제2 전도성 커패시터 전극(18c)은 제1 커패시터 전극(20c)의 벽(42)들 사이에 측방으로 위치한다. 강유전성 물질(19c)은 제1 커패시터 전극(20c)의 벽(42)들 사이에 측방으로 위치하고 제2 커패시터 전극(18c)과 제1 커패시터 전극(20c) 사이에 횡방향으로 위치한다. 하나의 실시예에서, 강유전성 물질(19c)은 측부 표면(44)을 갖는 측방으로 이격된 벽들(45)(도 5)을 포함한다. 커패시터(14c)는 제1 및 제2 커패시터 전극(20c 및 18c) 중 하나에서부터 강유전성 물질(19c)을 통해 다른 하나까지의 내생적 전류 누설 경로(22)를 포함한다.
병렬 전류 누설 경로(26c)는 제2 커패시터 전극(18c)과 제1 커패시터 전극(20c)의 베이스(40)의 표면(41) 사이에 있다. 병렬 경로(26)는 회로-병렬 내생 경로(22)이고 내생 경로(22)보다 낮은 총 전항을 가진다. 하나의 실시예에서, 병렬 경로(26c)는 0.4 eV 내지 5.0 eV의, 그리고 하나의 실시예에서 강유전성 물질(19c)의 밴드 갭보다 낮은 우세 밴드 갭을 갖는 물질(34c) 내에 그리고 물질을 통과한다. 도 5는 병렬 경로(26c)의 최소 길이가 강유전성 물질(19c)의 최소 두께의 2배를 초과하는 예시적 실시예를 도시한다. 하나의 실시예에서, 물질(34c)은 제1 커패시터 전극(42)의 베이스(40)의 표면(41)에 직접 맞댄다. 하나의 실시예에서, 물질(34c)은 강유전성 물질(19c)의 측방으로 이격된 벽(45)의 측부 표면(44)에 직접 맞대고 있다. 선택 장치(12)(도시되지 않음)가 커패시터(14c)와 전기적으로 직렬 연결될 것이며, 특히 제1 커패시터 전극(20c) 또는 제2 커패시터 전극(18c) 중 하나와 전기적으로 직렬 연결된다. 하나의 실시예에서 그리고 도시된 바와 같이, 물질(34c)은 제1 커패시터 전극(20c)의 측방으로 이격된 벽(42)들의 측부 표면(43)에 직접 맞대고 있지 않다. 하나의 실시예에서 그리고 도시된 바와 같이, 제1 커패시터 전극(20c)은 환형부(48)를 포함하고, 하나의 실시예에서 강유전성 물질(19c)은 환형부(50)를 포함한다. 그 밖의 다른 임의의 속성(들) 또는 구조(들)이 앞서 기재된 바와 같이 사용될 수 있다.
임의의 적합한 기법은 도 5 및 6 구조를 만들기 위해 사용될 수 있다. 예를 들어, 제1 커패시터 전극(20c) 및 강유전성 물질(19c)이 유전체 물질 내 개구부 내 각자의 라이닝(lining)으로서 형성될 수 있다(도시되지 않음). 그 후, 강유전성 물질(19c)이 이의 베이스를 통해 이방성으로 에칭되어, 도 5에 도시된 바와 같이 물질(19c) 구성을 생성할 수 있다. 그 후 물질(34c)은 증착 및 에칭 백(etch back)되어, 도 5에 도시된 바와 같은 구조를 생성할 수 있고, 그 후 물질(18c)의 증착 및 폴리시 백(polish-back) 또는 에칭 백이 뒤 따른다.
도 7은 도 5 및 6에 도시된 것의 대안 실시예 메모리 셀(10d)을 도시한다. 앞서 기재된 실시예에서의 유사한 번호가 경우에 따라 사용되었으며, 일부 구성 차이는 접미사 "d" 또는 상이한 번호로 지시된다. 강유전성 물질(19d)은 베이스(54)를 가지며, 상기 베이스로부터 측방으로 이격된 벽(45)들이 뻗어 있다. 물질(34d)은 강유전성 물질(19d)의 베이스(54)를 통해 뻗어 있다. 하나의 실시예에서 그리고 도시된 바와 같이, 물질(34d)은 강유전성 물질(19d)의 측방으로 이격된 벽(45)들의 측부 표면(44)에 직접 맞대지 않는다. 선택 장치(12)(도시되지 않음)가 커패시터(14d)와 전기적으로 직렬 연결될 것이며, 특히 커패시터 전극(18d 또는 20c) 중 하나에 전기적으로 직렬 연결될 것이다. 임의의 적합한 기법이 물론 도 7의 구조를 만들기 위해 사용될 수 있다. 예를 들어, 제1 커패시터 전극(20c) 및 강유전성 물질(19d)이 유전체 물질 내 개구부 내 각자의 라이닝(lining)으로서 형성될 수 있다(도시되지 않음). 그 후, 물질(18d)은, 물질(34d)의 측방 폭과 동일한 측방 폭을 갖는 빈 공간을 남겨두면서, 강유전성 물질(19d)을 갖는 나머지 개구부 내에 라이닝으로서 이의 측벽으로서 형성될 수 있다. 그 후 물질(18d) 라이닝은 이의 베이스를 통해 이방성으로 에칭될 수 있다. 그 후 강유전성 물질(19d)의 베이스를 통해 물질(20c)까지 에칭하여 도 7에 도시된 물질(19d)의 최종 구조를 생성하는 것이 뒤 따른다. 그 후 물질(34d)은 증착 및 에칭 백되어, 이의 최종 구조를 생성할 수 있고, 그 후 물질(18d)의 증착 및 폴리시 백(polish-back) 또는 에칭 백이 뒤 따른다. 그 밖의 다른 임의의 속성(들) 또는 구조(들)이 앞서 기재된 바와 같이 사용될 수 있다.
또 다른 실시예의 메모리 셀(10e)이 도 8에 도시된다. 앞서 기재된 실시예에서의 유사한 번호가 경우에 따라 사용되었으며, 일부 구성 차이는 접미사 "e" 또는 상이한 번호로 지시된다. 제1 커패시터 전극(20c)은 베이스(40)를 갖는지 여부에 무관하게, 측방으로 이격된 벽(42)을 가진다. 병렬 전류 누설 경로(26e)는 제2 커패시터 전극(18c)과 제1 커패시터 전극(20c)의 측방으로 이격된 벽(42)의 표면(60) 사이에 있다. 하나의 실시예에서 그리고 도시된 바와 같이, 표면(60)은 제1 커패시터 전극(20c)의 측방으로 이격된 벽(42)들의 측부 표면을 포함한다. 이와 무관하게, 하나의 실시예에서 그리고 도시된 바와 같이, 물질(34e)이 제1 커패시터 전극(20c)의 벽(42)의 표면(60)에 직접 맞대고 있다. 제1 커패시터 전극(20c)이 베이스(40)를 갖고 상기 베이스로부터 측방으로 이격된 벽(42)이 뻗어 있는 하나의 실시예에서, 물질(34e)은 제1 커패시터 전극(20c)의 베이스(40)의 표면(61)에 직접 맞댄다. 선택 장치(12)(도시되지 않음)가 커패시터(14e)와 전기적으로 직렬 연결될 것이며, 특히 커패시터 전극(18c 또는 20c) 중 하나에 전기적으로 직렬 연결될 것이다. 임의의 적합한 기법이 물론 도 8의 구조를 만들기 위해 사용될 수 있다. 예를 들어, 제1 커패시터 전극(20c)이 유전체 물질 내 개구부 내 라이닝으로서 형성될 수 있다(도시되지 않음). 그 후 물질(34e)이 증착 및 에칭 백되어 도 8에 도시된 바와 같은 이의 구조를 생성할 수 있다. 그 후 강유전성 물질(19e)을 나머지 개구부 내 라이닝으로서 증착하고, 뒤이어 물질(19e)의 베이스를 통해 이를 이방성으로 에칭하는 것이 뒤 따른다. 그 후 물질(18c)이 증착 및 폴리시 또는 에칭 백되어 이의 도시된 최종 구조가 도출될 수 있다. 그 밖의 다른 임의의 속성(들) 또는 구조(들)이 앞서 기재된 바와 같이 사용될 수 있다.
또 다른 실시예의 메모리 셀(10f)이 도 9 및 10에 도시된다. 앞서 기재된 실시예에서의 유사한 번호가 경우에 따라 사용되었으며, 일부 구성 차이는 접미사 "f" 또는 상이한 번호로 지시된다. 병렬 전류 누설 경로(26f)가 제2 커패시터 전극(18f)과 제1 커패시터 전극(20c)의 측방으로 이격된 벽(42)의 표면 사이에 있다는 점에서 메모리 셀(10f)이 메모리 셀(10e)과 다소 유사하다. 그러나 메모리 셀(10f)에서, 이러한 표면은 제1 커패시터 전극(20c)의 측방으로 이격된 벽(42)의 높이 방향으로 최외부 표면(65)을 포함한다. 또한 하나의 실시예에서 그리고 도시된 바와 같이, 물질(34f)이 강유전성 물질(19f)의 높이 방향으로 최외부인 표면(66)에 직접 맞대고 있다. 또한 하나의 실시예에서 그리고 도시된 바와 같이, 물질(34f)은 환형부(70)를 포함한다. 물론 임의의 적합한 기법은 도 9 및 도 10 구조를 만들기 위해 사용될 수 있다. 예를 들어, 제1 커패시터 전극(20c) 및 강유전성 물질(19f)이 유전체 물질 내 개구부 내 각자의 라이닝(lining)으로서 형성될 수 있다(도시되지 않음). 그 후 물질(18f)은 증착되어 강유전성 물질(19f)을 갖는 나머지 개구부를 측벽으로서 채울 수 있다. 그 후 물질(20c, 19f, 및 18f)이 표면(65 및 66)의 높이까지 집합적으로 에칭 또는 폴리시 백될 수 있다. 그 후 물질(34f)은 나머지 개구부 내 라이닝으로서 증착될 수 있고 에칭 물질(34f)을 이의 베이스를 통해 이방성 에칭하여 도 9 및 10에 도시된 바와 같은 이의 최종 구조를 생성할 수 있다. 그 후 나머지 물질(18f)이 증착 및 폴리시 또는 에칭 백되어 이의 도시된 최종 구조가 도출될 수 있다. 그 밖의 다른 임의의 속성(들) 또는 구조(들)이 앞서 기재된 바와 같이 사용될 수 있다.
하나의 실시예에서, 메모리 셀(가령, 10e 또는 10f)은 환형부(48)를 포함하는 제1 커패시터 전극(20c)을 가진다. 제2 커패시터 전극(18c/18f)은 제1 커패시터 전극(20c)의 환형부(48) 내에 방사형으로 위치한다. 강유전성 물질(19e/19f)은 제1 커패시터 전극(20c)의 환형부(48) 내에 방사형으로 위치한다. 커패시터(14e/14f)가 제1 커패시터 전극 및 제2 커패시터 전극 중 하나에서부터 강유전성 물질(19e/19f)을 통해 다른 하나의 커패시터 전극까지의 내생적 전류 누설 경로(22)를 포함한다. 병렬 전류 누설 경로(26e/26f)는 제2 커패시터 전극(18c/18f)과 제1 커패시터 전극(20c)의 환형부(48)의 표면 사이에 있다. 병렬 경로(26e/26f)는 회로-병렬 내생 경로(22)이고 내생 경로(22)보다 낮은 총 전항을 가진다.
하나의 실시예에서, 물질(34f)은 환형부(70)를 포함한다. 하나의 실시예에서, 물질(34f)이 환형부(48)의 높이 방향으로 최외부 표면(65)에 직접 맞대고 있다. 하나의 실시예에서, 강유전성 물질(19f)은 환형부(50f)를 포함하고 물질(34f)은 환형부(50f)의 높이 방향으로 최외부 표면(66)에 직접 맞대고 있다. 그 밖의 다른 임의의 속성(들) 또는 구조(들)이 앞서 기재된 바와 같이 사용될 수 있다.
결론
일부 실시예에서, 메모리 셀은 선택 장치 및 전기적으로 선택 장치와 직렬 연결된 커패시터를 포함한다. 커패시터는 그 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 가진다. 커패시터는 커패시터 전극들 중 하나에서부터 강유전성 물질을 통해 다른 하나의 커패시터 전극까지의 내생적 전류 누설 경로를 포함한다. 하나의 커패시터 전극에서 다른 커패시터 전극까지의 병렬 전류 누설 경로가 존재한다. 병렬 전류 누설 경로는 내생 경로에 회로-병렬이고 내생 경로보다 낮은 총 전항을 가진다.
일부 실시예에서, 메모리 셀은 선택 장치 및 전기적으로 선택 장치와 직렬 연결된 커패시터를 포함한다. 커패시터는 그 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 가진다. 커패시터는 커패시터 전극들 중 하나에서부터 강유전성 물질을 통해 다른 하나의 커패시터 전극까지의 내생적 전류 누설 경로를 포함한다. 하나의 커패시터 전극에서 다른 한 커패시터 전극까지의 병렬 전류 누설 경로가 존재한다. 병렬 전류 누설 경로는 내생 경로에 회로-병렬이고 0.4　eV 내지 5.0 eV의 우세 밴드 갭을 가진다.
일부 실시예에서, 메모리 셀은 선택 장치 및 전기적으로 선택 장치와 직렬 연결된 커패시터를 포함한다. 커패시터는 베이스 및 상기 베이스로부터 뻗어 있는 측방으로 이격된 벽을 갖는 제1 전도성 커패시터 전극을 포함한다. 제2 전도성 커패시터 전극은 제1 커패시터 전극의 벽들 사이에 측방으로 위치한다. 강유전성 물질은 측방으로 제1 커패시터 전극의 벽들 사이에 위치하고 측방으로 제2 커패시터 전극과 제1 커패시터 전극 사이에 위치한다. 커패시터는 제1 및 제2 커패시터 전극 중 하나에서부터 강유전성 물질을 통해 다른 하나의 커패시터 전극까지의 내생적 전류 누설 경로를 포함한다. 제2 커패시터 전극과 제1 커패시터 전극의 베이스의 표면 사이에 병렬 전류 누설 경로가 존재한다. 병렬 전류 누설 경로는 내생 경로에 회로-병렬이고 내생 경로보다 낮은 총 전항을 가진다.
일부 실시예에서, 메모리 셀은 선택 장치 및 전기적으로 선택 장치와 직렬 연결된 커패시터를 포함한다. 커패시터는 측방으로 이격된 벽들을 갖는 제1 전도성 커패시터 전극을 포함한다. 제2 전도성 커패시터 전극은 제1 커패시터 전극의 벽들 사이에 측방으로 위치한다. 강유전성 물질은 측방으로 제1 커패시터 전극의 벽들 사이에 위치하고 측방으로 제2 커패시터 전극과 제1 커패시터 전극 사이에 위치한다. 커패시터는 제1 및 제2 커패시터 전극 중 하나에서부터 강유전성 물질을 통해 다른 하나의 커패시터 전극까지의 내생적 전류 누설 경로를 포함한다. 제2 커패시터 전극과 제1 커패시터 전극의 측방으로 이격된 벽들의 표면 사이에 병렬 전류 누설 경로가 존재한다. 병렬 전류 누설 경로는 내생 경로에 회로-병렬이고 내생 경로보다 낮은 총 전항을 가진다.
일부 실시예에서, 메모리 셀은 선택 장치 및 전기적으로 선택 장치와 직렬 연결된 커패시터를 포함한다. 커패시터는 환형부를 포함하는 제1 전도성 커패시터 전극을 포함한다. 제2 전도성 커패시터 전극은 제1 커패시터 전극의 벽들 내에 방사형으로 위치한다. 강유전성 물질은 제2 커패시터 전극과 제1 커패시터 전극 사이의 제1 커패시터 전극의 환형부 내에 방사형으로 위치한다. 커패시터는 제1 및 제2 커패시터 전극 중 하나에서부터 강유전성 물질을 통해 다른 하나의 커패시터 전극까지의 내생적 전류 누설 경로를 포함한다. 제2 커패시터 전극과 제1 커패시터 전극의 환형부의 표면 사이에 병렬 전류 누설 경로가 존재한다. 병렬 전류 누설 경로는 내생 경로에 회로-병렬이고 내생 경로보다 낮은 총 전항을 가진다.
적법하게, 본 명세서에 개시된 주제 사항은 구조 및 방법의 특징에 더 특정적이거나 덜 특정적인 언어로 기재되었다. 그러나 본 명세서에 개시된 수단이 예시적 실시예를 포함하기 때문에 특허청구범위는 도시되고 기재된 특정 특징부에 한정되지 않음이 이해될 것이다. 따라서 특허청구범위는 문자로 쓰여진 바와 같은 전체 범위를 가지며, 균등론에 따라 적절하게 해석될 것이다.

Claims (21)

  1. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고 상기 내생 전류 누설 경로보다 낮은 총 저항을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 병렬 전류 누설 경로는 저 전압보다 고 전압에서 고 저항을 보이는 2개의 커패시터 전극 사이의 비선형 저항기를 포함함 - 를 포함하는, 메모리 셀.
  2. 청구항 1에 있어서,
    상기 메모리 셀은 선택 장치를 포함하고, 동작 중에 선택 장치는 메모리 셀이 유휴 상태인 때 전류 누설을 보이고, 병렬 전류 누설 경로는 메모리 셀이 유휴 상태인 때 통과하는 전류가 메모리 셀이 유휴 상태인 때의 선택 장치의 전류 누설보다 크거나 동일하도록 구성되는, 메모리 셀.
  3. 청구항 2에 있어서,
    병렬 전류 누설 경로는 메모리 셀이 유휴 상태인 때 통과하는 전류가 최대 1 나노암페어이도록 구성되는, 메모리 셀.
  4. 청구항 1에 있어서,
    병렬 전류 누설 경로는 0.4 eV 내지 5.0 eV의 우세 밴드 갭을 가지며 강유전성 물질의 우세 밴드 갭보다 낮은, 메모리 셀.
  5. 청구항 1에 있어서,
    동작 중에 유휴 상태일 때의 커패시터 양단의 전압 차이가 강유전성 물질 내 전기장이 강유전성 물질의 내생적 보자력 장보다 적어도 20배 낮도록 정해지는, 메모리 셀.
  6. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고 상기 내생 전류 누설 경로보다 낮은 총 저항을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 병렬 전류 누설 경로는 2개의 커패시터 전극 사이의 강유전성 물질의 최소 두께보다 큰 최소 길이를 가짐 - 를 포함하는, 메모리 셀.
  7. 청구항 6에 있어서,
    병렬 전류 누설 경로의 최소 길이는 2개의 커패시터 전극들 사이의 강유전성 물질의 최소 두께의 적어도 2배인, 메모리 셀.
  8. 청구항 6에 있어서,
    병렬 전류 누설 경로의 최소 길이는 강유전성 물질의 최소 두께의 130% 이내인, 메모리 셀.
  9. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고 상기 내생 전류 누설 경로보다 낮은 총 저항을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 강유전성 물질의 우세 밴드 갭은 상기 병렬 전류 누설 경로의 우세 밴드 갭 이하임 - 를 포함하는, 메모리 셀.
  10. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고 상기 내생 전류 누설 경로보다 낮은 총 저항을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 병렬 전류 누설 경로는 2개의 커패시터 전극들 사이의 강유전성 물질의 최소 두께의 95%에서 105% 내인 최소 길이를 가짐 - 를 포함하는, 메모리 셀.
  11. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고, 상기 병렬 전류 누설 경로는 0.4　eV 내지 5.0 eV의 우세 밴드 갭을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 병렬 전류 누설 경로는 비정질 실리콘 및 게르마늄 중 하나 이상을 우세하게 포함함 - 를 포함하는, 메모리 셀.
  12. 청구항 11에 있어서,
    병렬 전류 누설 경로의 우세 밴드 갭은 강유전성 물질의 우세 밴드 갭 미만인, 메모리 셀.
  13. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고, 상기 병렬 전류 누설 경로는 0.4　eV 내지 5.0 eV의 우세 밴드 갭을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 병렬 전류 누설 경로는 하나 이상의 칼코게나이드를 우세하게 포함함 - 를 포함하는, 메모리 셀.
  14. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고, 상기 병렬 전류 누설 경로는 0.4　eV 내지 5.0 eV의 우세 밴드 갭을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 병렬 전류 누설 경로는 실리콘-풍부 실리콘 니트라이드, 실리콘-풍부 실리콘 옥사이드, 및 전도성 증가 도펀트로 도핑된 내생적 유전체 물질 중 하나 이상을 우세하게 포함함 - 를 포함하는, 메모리 셀.
  15. 청구항 14에 있어서,
    병렬 전류 누설 경로는 2개의 커패시터 전극 사이에서 균질한, 메모리 셀.
  16. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - ; 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 내생 전류 누설 경로에 회로-병렬이고, 상기 병렬 전류 누설 경로는 0.4　eV 내지 5.0 eV의 우세 밴드 갭을 가지며, 상기 병렬 전류 누설 경로는 상기 강유전성 물질에 직접 맞대지 않고, 상기 병렬 전류 누설 경로는 2개의 커패시터 전극 사이에서 불균질함 - 를 포함하는, 메모리 셀.
  17. 청구항 16에 있어서,
    상기 메모리 셀은 선택 장치를 포함하고, 동작 중에 선택 장치는 메모리 셀이 유휴 상태인 때 전류 누설을 보이고, 병렬 전류 누설 경로는 메모리 셀이 유휴 상태인 때 통과하는 전류가 메모리 셀이 유휴 상태인 때의 선택 장치의 전류 누설보다 크거나 동일하도록 구성되는, 메모리 셀.
  18. 사이에 강유전성 물질을 갖는 2개의 전도성 커패시터 전극을 포함하는 커패시터 - 상기 커패시터는 커패시터 전극들 중 하나에서부터 상기 강유전성 물질을 통해 다른 한 커패시터 전극까지의 내생 전류 누설 경로를 포함함 - , 및
    하나의 커패시터 전극에서부터 다른 한 커패시터 전극으로의 병렬 전류 누설 경로 - 상기 병렬 전류 누설 경로는 상기 내생 전류 누설 경로에 회로-병렬이고, 상기 내생 전류 누설 경로보다 낮은 총 저항을 가지며, 상기 병렬 전류 누설 경로는 비정질 실리콘, 게르마늄, 금속 디칼코게나이드, 실리콘-풍부 실리콘 니트라이드, 실리콘-풍부 실리콘 옥사이드, 및 내생적 유전체 물질 중 하나 이상을 포함하며, 상기 내생적 유전체 물질은 Ti, Ta, Nb, Mo, Sr, Y, Cr, Hf, Zr 및 란탄 계열 이온 중 하나 이상으로 도핑된 Si3N4 및 SiO2 중 적어도 하나를 포함함 - 를 포함하는, 메모리 셀.
  19. 청구항 18에 있어서,
    상기 병렬 전류 누설 경로는 실리콘-풍부 실리콘 니트라이드를 포함하는, 메모리 셀.
  20. 청구항 18에 있어서,
    상기 병렬 전류 누설 경로는 실리콘-풍부 실리콘 옥사이드를 포함하는, 메모리 셀.
  21. 청구항 18에 있어서,
    상기 병렬 전류 누설 경로는 전도성 증가 도펀트로 도핑된 내생적 유전체 물질을 포함하는, 메모리 셀.
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