JP2010044844A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリチップの縮小化およびデータの高密度化を可能とする半導体記憶装置を提供する。
【解決手段】ワード線と、第１のビット線と、第２のビット線と、プレート線と、第１の強誘電体キャパシタと、第１の強誘電体キャパシタのそれぞれに対応して設けられ、ワード線をゲートとするセルトランジスタと、第２の強誘電体キャパシタと、第１のビット線または第２のビット線を介して第１の強誘電体キャパシタに記憶されたデータまたは第２の強誘電体キャパシタに記憶されたデータを検出し、あるいは、第１の強誘電体キャパシタまたは第２の強誘電体キャパシタにデータを書き込むセンスアンプとを備え、第１の強誘電体キャパシタおよびセルトランジスタは、第１のビット線とプレート線との間に直列に接続され、第２の強誘電体キャパシタは、第２のビット線とワード線との間に接続されている。
【選択図】図２

Description

本発明は、半導体記憶装置に係わり、例えば、強誘電体メモリに関する。
従来の強誘電体メモリは、強誘電体キャパシタと選択トランジスタとからなる複数のメモリセルから構成されている。各メモリセルは、ワード線とビット線との各交点に対して１つずつ設けられている。各メモリセルは、１つの強誘電体キャパシタを有し、この強誘電体キャパシタが論理データを記憶する。
近年、メモリチップの縮小化およびデータの高密度化が益々望まれている。しかし、従来の強誘電体メモリでは、各メモリセルは、強誘電体キャパシタが多値データを記憶しない限り、１ビットデータしか記憶することができなかった。
特開平１１−２０４７４７号公報
メモリチップの縮小化およびデータの高密度化を可能とする半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、複数の第１のビット線と、前記ワード線に対応して設けられた複数のプレート線と、前記第１のビット線に対応して設けられた複数の第２のビット線と、２つの電極との間に強誘電体膜を有する複数の第１の強誘電体キャパシタと、前記第１の強誘電体キャパシタのそれぞれに対応して設けられ、前記ワード線をゲートとする複数のセルトランジスタと、２つの電極との間に強誘電体膜を有する複数の第２の強誘電体キャパシタと、前記第１のビット線または前記第２のビット線を介して前記第１の強誘電体キャパシタに記憶されたデータまたは前記第２の強誘電体キャパシタに記憶されたデータを検出し、あるいは、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタにデータを書き込むセンスアンプとを備え、
前記第１の強誘電体キャパシタおよび前記セルトランジスタは、前記第１のビット線と前記プレート線との間に直列に接続され、前記第２の強誘電体キャパシタは、前記第２のビット線と前記ワード線との間に接続されていることを特徴とする。
本発明による半導体記憶装置は、メモリチップの縮小化およびデータの高密度化を可能とする。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図である。本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬと、ロウ方向に対して直交するカラム方向へ延伸する複数の第１のビット線ＢＬ１ｊ（ｊは整数）と、カラム方向へ延伸し第１のビット線ＢＬ１ｊに対応して設けられた複数の第２のビット線ＢＬ２ｊと、ロウ方向へ延伸しワード線ＷＬに対応して設けられた複数のプレート線ＰＬとを備える。尚、図１では、プレート線ＰＬは、ワード線ＷＬと区別するために破線で示されている。
図１では、複数のメモリセルＭＣを含むセルブロックＣＢが、１６×４のマトリクスに二次元配置されている。しかし、メモリセルＭＣの個数は１６×４に限定しない。１つのメモリセルＭＣは、後述するように、２つの強誘電体キャパシタを備え、各々の強誘電体キャパシタがバイナリデータあるいはマルチビットデータを記憶する。
メモリセルＭＣは半導体基板上に形成されている。メモリセルＭＣは、ワード線ＷＬと第１または第２のビット線ＢＬｉｊ（ｉ＝１または２）との交点に対応して設けられている。ワード線ＷＬは、ロウ方向に配列するメモリセルＭＣに対応して設けられている。ビット線ＢＬｉｊは、カラム方向に配列するメモリセルＭＣに対応して設けられている。プレート線ＰＬは、ロウ方向に配列するメモリセルＭＣに対応して設けられている。
ワード線駆動回路ＷＬＤがワード線ＷＬに接続されている。ワード線駆動回路ＷＬＤは、ロウデコーダＲＤから受けたアドレスに従って、ワード線ＷＬを選択し、選択ワード線ＷＬを活性化する。
ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
センスアンプＳＡが第１および第２のビット線ＢＬ１ｊおよびＢＬ２ｊに接続されている。センスアンプＳＡは、データ読出し時に、第１または第２のビット線ＢＬ１ｊまたはＢＬ２ｊに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時に第１および第２のビット線ＢＬ１ｊおよびＢＬ２ｊに電圧を印加する。これによって、センスアンプＳＡは、選択ワード線に接続された選択メモリセルＭＣからデータを読み出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。
プレート線駆動回路ＰＬＤがプレート線ＰＬに接続されている。プレート線駆動回路ＰＬＤは、ロウデコーダＲＤから受けたアドレスに従って、選択ワード線に対応したプレート線ＰＬを駆動する。尚、ロウデコーダＲＤは、ワード線駆動回路ＷＬＤおよびプレート線駆動回路ＰＬＤに対して共通に設けられていてよい。
ビット選択線駆動回路ＢＳＤは、データ検出動作またはデータ書込み動作において、第１のビット線ＢＬ１ｊまたは第２のビット線ＢＬ２ｊのいずれかをセンスアンプＳＡに接続するために、ビット選択線ＢＳ１またはＢＳ２の一方を駆動する。
図２は、本実施形態に従ったメモリセルＭＣの構成およびデータ読出し動作を示す図である。図２は、図１に示すメモリセルＭＣのうち、２×２のメモリセルＭＣ１１〜ＭＣ２２を示している。
メモリセルＭＣ１１〜ＭＣ２２は、それぞれ第１のビット線ＢＬ１１、ＢＬ１２とワード線ＷＬ１、ＷＬ２との交点に対応して設けられている。第２のビット線ＢＬ２１およびＢＬ２２は、第１のビット線ＢＬ１１およびＢＬ１２にそれぞれ対応しており、カラム方向に延伸している。第１のビット線ＢＬ１１と第２のビット線ＢＬ２１とが１つのビット線対をなし、第１のビット線ＢＬ１２と第２のビット線ＢＬ２２とが１つのビット線対をなす。
センスアンプＳＡ１はビット線対ＢＬ１１、ＢＬ２１に対応して設けられており、センスアンプＳＡ２はビット線対ＢＬ１２、ＢＬ２２に対応して設けられている。センスアンプＳＡ１は、ビット選択トランジスタＴＢＳ１１およびＴＢＳ２１を介してビット線ＢＬ１１およびＢＬ２１に接続されている。センスアンプＳＡ２は、ビット選択トランジスタＴＢＳ１２およびＴＢＳ２２を介してビット線ＢＬ１２およびＢＬ２２に接続されている。
メモリセルＭＣ１１およびＭＣ２１は、ビット線対ＢＬ１１、ＢＬ２１に接続されている。メモリセルＭＣ１２およびＭＣ２２は、ビット線対ＢＬ１２、ＢＬ２２に接続されている。
各メモリセルＭＣ１１〜ＭＣ２２は、第１の強誘電体キャパシタＦＣ１１１、ＦＣ１２１、ＦＣ１１２、ＦＣ１２２と、第２の強誘電体キャパシタＦＣ２１１、ＦＣ２２１、ＦＣ２１２、ＦＣ２２２と、セルトランジスタＴＣとを含む。
第１の強誘電体キャパシタＦＣ１ｉｊは、それぞれ２つの電極との間に強誘電体膜を有し、強誘電体膜の分極特性によって論理データを記憶することができる。第２の強誘電体キャパシタＦＣ２ｉｊは、それぞれ第１の強誘電体キャパシタＦＣ１と同様に２つの電極との間に強誘電体膜を有し、強誘電体膜の分極特性によって論理データを記憶する。第１の強誘電体キャパシタＦＣ１ｉｊと、第２の強誘電体キャパシタＦＣ２ｉｊとは、製造を容易化するために同一の構成でもよい。しかし、第１の強誘電体キャパシタＦＣ１ｉｊと、第２の強誘電体キャパシタＦＣ２ｉｊとは、異なる構成を有していてもよい。
セルトランジスタＴＣが第１および第２の強誘電体キャパシタＦＣ１１１〜ＦＣ２２２のそれぞれに対応して設けられている。セルトランジスタＴＣのゲートは、ワード線ＷＬ１またはＷＬ２として用いられている。
第１の強誘電体キャパシタＦＣ１ｉｊおよびセルトランジスタＴＣは、第１のビット線ＢＬ１ｊとプレート線ＰＬ１またはＰＬ２との間に直列に接続されている。より詳細には、セルトランジスタＴＣの一端が第１のビット線ＢＬ１１に接続されている。第１の強誘電体キャパシタＦＣ１ｉｊは、セルトランジスタＴＣの他端とプレート線ＰＬ１またはＰＬ２との間に接続されている。
第２の強誘電体キャパシタＦＣ２ｉｊは、ワード線ＷＬ１またはＷＬ２と第２のビット線ＢＬ２ｊとの間に接続されている。
センスアンプＳＡ１は、第１のビット線ＢＬ１１およびビット選択トランジスタＴＢＳ１１を介して、第１の強誘電体キャパシタＦＣ１１１またはＦＣ１２１内に記憶されたデータを検出し、あるいは、第１の強誘電体キャパシタＦＣ１１１またはＦＣ１２１にデータを書き込む。センスアンプＳＡ１は、第２のビット線ＢＬ２１およびビット選択トランジスタＴＢＳ２１を介して、第２の強誘電体キャパシタＦＣ２１１またはＦＣ２２１に記憶されたデータを検出し、あるいは、第２の強誘電体キャパシタＦＣ２１１またはＦＣ２２１にデータを書き込む。
センスアンプＳＡ２は、第１のビット線ＢＬ１２およびビット選択トランジスタＴＢＳ１２を介して、第１の強誘電体キャパシタＦＣ１１２またはＦＣ１２２に記憶されたデータを検出し、あるいは、第１の強誘電体キャパシタＦＣ１１２またはＦＣ１２２にデータを書き込む。センスアンプＳＡ２は、第２のビット線ＢＬ２２およびビット選択トランジスタＴＢＳ２２を介して、第２の強誘電体キャパシタＦＣ２１２またはＦＣ２２２に記憶されたデータを検出し、あるいは、第２の強誘電体キャパシタＦＣ２１２またはＦＣ２２２にデータを書き込む。
データ検出動作は、センスアンプＳＡがメモリセル内に格納されたデータを検出する動作である。センスアンプＳＡで検出されたデータは、バッファおよびＩ／Ｏ回路（いずれも図示せず）を介してメモリチップの外部へ読み出される場合がある。センスアンプＳＡからメモリ外部への読出し動作は、従来と同様でよいので、ここではセンスアンプによる検出動作のみを説明する。以下、センスアンプによる検出動作を“読出し動作”ともいう。
図２に示す検出動作では、ＷＬ１が選択ワード線であり、メモリセルＭＣ１１およびＭＣ１２のデータが検出されるものと仮定する。メモリセルＭＣ２１およびＭＣ２２のデータの検出動作は、メモリセルＭＣ１１およびＭＣ１２のデータの検出動作から容易に推測できるので、その説明を省略する。
［第１の強誘電体キャパシタのデータ検出動作］
図２は、第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２のデータ検出動作を示す。第１のビット線ＢＬ１ｊは信号の検出前に予め０V、若しくは、データ“０”とデータ“１”との中間電位（例えば、０．９Ｖ）にプリチャージされている。
第１の強誘電体キャパシタのデータ検出動作では、選択ワード線ＷＬ１の電位を高レベル電位ＶＷＬＨ（例えば、１．８Ｖ）に立ち上げ、非選択ワード線ＷＬ２の電位を低レベル電位ＶＷＬＬ（例えば、０．９Ｖ）に設定する。
ここで、電位ＶＷＬＨは、セルトランジスタＴＣの閾値電圧よりも高く、セルトランジスタＴＣを導通状態にする電位である。電位ＶＷＬＬは、セルトランジスタＴＣの閾値電圧よりも低く、セルトランジスタＴＣを非導通状態にする電位である。これにより、選択メモリセルＭＣ１１およびＭＣ１２内の第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２が第１のビット線ＢＬ１１およびＢＬ１２にそれぞれ接続される。
ビット選択線ＢＳ１が活性化され、ビット選択トランジスタＴＢＳ１１およびＴＢＳ１２が導通状態になる。ビット選択線ＢＳ２は不活性状態のままであり、ビット選択トランジスタＴＢＳ２１およびＴＢＳ２２は非導通状態のままである。
プレート線ＰＬ１の電位は、高レベル電位（例えば、１．８Ｖ）に立ち上げられる。これにより、第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２のデータがそれぞれ第１のビット線ＢＬ１１およびＢＬ１２に伝達される。センスアンプＳＡ１およびＳＡ２は、それぞれ第１のビット線ＢＬ１１およびＢＬ１２を介してそれらのデータを受け、該データと基準データとを比較して該データを検出する。
このとき、第２の強誘電体キャパシタＦＣ２ｉｊに格納されたデータがディスターブを受けないように、第２のビット線ＢＬ２１およびＢＬ２２の電位は、選択ワード線ＷＬ１の電位ＶＷＬＨと非選択ワード線ＷＬ２の電位ＶＷＬＬとのほぼ中間電位（例えば、１．３５Ｖ）であることが好ましい。その理由は次の通りである。
メモリセルＭＣ１１およびＭＣ２１内の２つの第２の強誘電体キャパシタＦＣ２１１およびＦＣ２２１は、選択ワード線ＷＬ１と非選択ワード線ＷＬ２との間に第２のビット線ＢＬ２１を介して直列に接続されている。従って、第２のビット線ＢＬ２１の電位を、電位ＶＷＬＨと電位ＶＷＬＬとのほぼ中間電位とすることによって、第２の強誘電体キャパシタＦＣ２１１およびＦＣ２２１のそれぞれに印加される電圧が電位ＶＷＬＨと電位ＶＷＬＬとの電位差のほぼ半分（１／２（ＶＷＬＨ＋ＶＷＬＬ））となる。これにより、第２の強誘電体キャパシタＦＣ２１１およびＦＣ２２１に記憶されたデータへのディスターブを抑制している。メモリセルＭＣ１２およびＭＣ２２内の第２の強誘電体キャパシタＦＣ２１２およびＦＣ２２２についても同様のことが言える。
ここで、電位１／２（ＶＷＬＨ＋ＶＷＬＬ）は、第２の強誘電体キャパシタＦＣ２ｉｊに格納されたデータにディスターブを与えない程に小さいことが必要である。ＶＷＬＨとＶＷＬＬとの電位差が大きすぎると、第２の強誘電体キャパシタＦＣ２ｉｊのデータに対してディスターブが生じる虞があるからである。つまり、第２の強誘電体キャパシタＦＣ２ｉｊのデータに対するディスターブの観点では、ＶＷＬＨとＶＷＬＬとの電位差は小さい方が好ましい。これにより、非選択メモリセルＭＣ２１およびＭＣ２２のセルトランジスタＴＣをオフ状態にしたまま、第２の強誘電体キャパシタＦＣ２ｉｊのデータに対するディスターブをも抑制することができる。
プレート線ＰＬ２の電位は、フローティングであってもよく、あるいは、任意の電位に設定されてよい。メモリセルＭＣ２１およびＭＣ２２は第１のビット線ＢＬ１１、ＢＬ１２から切断されているからである。プレート電位の制御を容易にするために、プレート線ＰＬ２の電位は、プレート線ＰＬ１の電位（例えば、１．８Ｖ）と同じであってもよい。
［第２の強誘電体キャパシタのデータ検出動作］
図３は、第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２のデータ検出動作を示す図である。第２の強誘電体キャパシタのデータ検出動作では、選択ワード線ＷＬ１の電位を高レベル電位ＶＷＬＨ（例えば、１．８Ｖ）に立ち上げ、非選択ワード線ＷＬ２の電位を低レベル電位ＶＷＬＬ（例えば、０．９Ｖ）に設定する。第２ビット線ＢＬ２ｊは、信号の検出前に予め０V、若しくは、データ“０”とデータ“１”との中間電位（例えば０．９Ｖ）にプリチャージされている。
非選択ワード線ＷＬ２に接続された第２の強誘電体キャパシタＦＣ２２１およびＦＣ２２２がディスターブを受けないように、非選択ワード線ＷＬ２の電位は、データ“１”を伝達する第２のビット線の電位とデータ“０”を伝達する第２のビット線の電位とのほぼ中間電位が好ましい。その理由は以下の通りである。
第２の強誘電体キャパシタＦＣ２２１およびＦＣ２２２は、第２のビット線ＢＬ２１とＢＬ２２との間に非選択ワード線ＷＬ２を介して直列に接続されている。従って、非選択ワード線ＷＬ２の電位を、データ“１”とデータ“０”とのほぼ中間電位とすることによって、第２の強誘電体キャパシタＦＣ２２１およびＦＣ２２２のそれぞれに印加される電圧がデータ“１”を伝達するビット線とデータ“０”を伝達するビット線の電位差のほぼ半分となる。これにより、第２の強誘電体キャパシタＦＣ２２１およびＦＣ２２２に記憶されたデータへのディスターブを抑制している。
これにより、ワード線ＷＬ２を非選択状態にしてメモリセルＭＣ２１およびＭＣ２２のセルトランジスタＴＣをオフ状態にしたまま、第２の強誘電体キャパシタＦＣ２２１およびＦＣ２２２のデータに対するディスターブをも抑制することができる。
ビット選択線ＢＳ２が活性化され、ビット選択トランジスタＴＢＳ２１およびＴＢＳ２２が導通状態になる。これにより、センスアンプＳＡ１およびＳＡ２は、それぞれ第２のビット線ＢＬ２１およびＢＬ２２に接続される。ビット選択線ＢＳ１は不活性状態のままであり、ビット選択トランジスタＴＢＳ１１およびＴＢＳ１２は非導通状態のままである。
選択メモリセルＭＣ１１およびＭＣ１２内の第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２のデータは、それぞれ第２のビット線ＢＬ２１およびＢＬ２２を介してセンスアンプＳＡ１およびＳＡ２へ伝達される。センスアンプＳＡ１およびＳＡ２は、それぞれ第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２からのデータと基準データとを比較して該データを検出する。
選択ワード線ＷＬ１に対応するプレート線ＰＬ１の電位は、高レベル電位（例えば、１．８Ｖ）に立ち上げられる。しかし、ビット選択トランジスタＴＢＳ１１が非導通状態であるので、第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２のデータは第１のビット線ＢＬ１１およびＢＬ１２に伝達しない。
このとき、第１の強誘電体キャパシタＦＣ１ｉｊに格納されたデータがディスターブを受けないように、第１のビット線ＢＬ１１およびＢＬ１２の電位は、プレート線ＰＬ１の電位とプレート線ＰＬ２の電位とのほぼ中間電位であることが好ましい。例えば、プレート線ＰＬ２の電位が、プレート線ＰＬ１と同じ１．８Ｖである場合、第１のビット線ＢＬ１１およびＢＬ１２の電位は、１．８Ｖである。プレート線ＰＬ２の電位が、０．９Ｖである場合、第１のビット線ＢＬ１１およびＢＬ１２の電位は、１．３５Ｖである。尚、非選択のプレート線ＰＬ２は、フローティングであってもよい。この場合、ビット線ＢＬ１１の電位は、プレート線ＰＬ１の電位と等しくてよい。
メモリセルＭＣ１１およびＭＣ２１内の２つの第１の強誘電体キャパシタＦＣ１１１およびＦＣ１２１は、メモリセルＭＣ２１のセルトランジスタＴＣによって第１のビット線ＢＬ１１から切断されている。しかし、第１のビット線ＢＬ１１と第１の強誘電体キャパシタＦＣ１１１またはＦＣ１２１との容量カップリングを考慮し、第１のビット線ＢＬ１１の電位を、プレート線ＰＬ１の電位とプレート線ＰＬ２の電位とのほぼ中間電位とすることがより好ましい。これによって、第１の強誘電体キャパシタＦＣ１１１およびＦＣ１２１のそれぞれに印加される電圧が軽減され、第１の強誘電体キャパシタＦＣ１１１およびＦＣ１２１に記憶されたデータへのディスターブが抑制される。同様の理由により、第１のビット線ＢＬ２１の電位も、プレート線ＰＬ１の電位とプレート線ＰＬ２の電位とのほぼ中間電位とすることがより好ましい。
センスアンプＳＡ１、ＳＡ２は、検出されたデータを一時的にラッチする。このデータをメモリチップの外部へ読み出す場合、データは、バッファおよびＩ／Ｏ回路を介してメモリチップの外部へ読み出される。それとともに、センスアンプＳＡ１、ＳＡ２は、データを元のメモリセルへリストアする。
次に、データ書込み動作を説明する。
［第１の強誘電体キャパシタへのデータ書込み動作］
図４は、第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２へのデータ書込み動作を示す図である。ここでは、ＷＬ１が選択ワード線であり、メモリセルＭＣ１１およびＭＣ１２にデータが同時に書き込まれるものと仮定する。
選択ワード線ＷＬ１の電位を高レベル電位ＶＷＬＨ（例えば、１．８Ｖ）に立ち上げ、非選択ワード線ＷＬ２の電位を低レベル電位ＶＷＬＬ（例えば、０．９Ｖ）に設定する。これにより、選択メモリセルＭＣ１１およびＭＣ１２内の第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２が第１のビット線ＢＬ１１およびＢＬ１２にそれぞれ接続される。一方、非選択メモリセルＭＣ２１およびＭＣ２２は第１のビット線ＢＬ１１およびＢＬ１２から切断されている。
ビット選択線ＢＳ１が活性化され、ビット選択トランジスタＴＢＳ１１およびＴＢＳ１２が導通状態になる。ビット選択線ＢＳ２は不活性状態のままであり、ビット選択トランジスタＴＢＳ２１およびＴＢＳ２２は非導通状態のままである。
プレート線ＰＬ１の電位は、低レベル電位（例えば、０Ｖ）に設定される。
第１のビット線ＢＬ１１およびＢＬ１２の電位は、書込みデータに応じて高レベル電位ＶＢＬＨ（例えば、１．８Ｖ）または低レベル電位ＶＢＬＬ（例えば、−１．８Ｖ）に設定される。
例えば、第１の強誘電体キャパシタＦＣ１１１にデータ“１”を書き込む場合には、第１のビット線ＢＬ１１の電位をＶＢＬＨに設定する。これにより、第１のビット線ＢＬ１１とプレート線ＰＬ１との電位差（例えば、＋１．８Ｖ）が第１の強誘電体キャパシタＦＣ１１１に印加される。その結果、データ“１”が第１の強誘電体キャパシタＦＣ１１１に書き込まれる。
例えば、第１の強誘電体キャパシタＦＣ１１１にデータ“０”を書き込む場合には、第１のビット線ＢＬ１１の電位をＶＢＬＬに設定する。これにより、第１のビット線ＢＬ１１とプレート線ＰＬ１との電位差（例えば、−１．８Ｖ）が第１の強誘電体キャパシタＦＣ１１１に印加される。その結果、データ“０”が第１の強誘電体キャパシタＦＣ１１１に書き込まれる。データ“１”が書き込まれた第１の強誘電体キャパシタＦＣ１１１の分極特性は、データ“０”が書き込まれた第１の強誘電体キャパシタＦＣ１１１のそれと逆特性になる。
このとき、第２の強誘電体キャパシタＦＣ２ｉｊに格納されたデータがディスターブを受けないように、第２のビット線ＢＬ２１およびＢＬ２２の電位は、選択ワード線ＷＬ１の電位ＶＷＬＨと非選択ワード線ＷＬ２の電位ＶＷＬＬとのほぼ中間電位（例えば、１．３５Ｖ）であることが好ましい。
プレート線ＰＬ２の電位は、フローティングであってもよく、あるいは、任意の電位に設定されてよい。しかし、メモリセルＭＣ２１およびＭＣ２２のセルトランジスタＴＣは非導通状態であるものの、第１のビット線ＢＬ１１、ＢＬ１２と第１の強誘電体キャパシタＦＣ１２１、ＦＣ１２２との容量カップリングによって、第１の強誘電体キャパシタＦＣ１２１、ＦＣ１２２のデータがディスターブを受ける可能性がある。従って、プレート線ＰＬ２の電位は、第１のビット線ＢＬ１１またはＢＬ１２の電位のほぼ中間電位であることがより好ましい。
［第２の強誘電体キャパシタへのデータ書込み動作］
図５および図６は、第２の強誘電体キャパシタへのデータ書込みを示す図である。第２の強誘電体キャパシタへのデータ書込みは、各カラムごと（各ビット線ごと）に順番に実行される。例えば、センスアンプＳＡ１およびＳＡ２は、それぞれ第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２へ互いに異なるタイミングで順番にデータを書き込む。
第２の強誘電体キャパシタＦＣ２１１へのデータ書込み動作を説明する。第２の強誘電体キャパシタＦＣ２１１へデータを書き込むためには、ビット線ＢＬ２１が選択される。
選択ワード線ＷＬ１の電位は、データ“１”書き時の選択ビット線ＢＬ２１の電位ＶＢＬＨとデータ“０”書き時の選択ビット線ＢＬ２１の電位ＶＢＬＬとのほぼ中間電位に設定される。例えば、電位ＶＢＬＨを１．８Ｖとし、電位ＶＢＬＬを−１．８Ｖとした場合、選択ワード線ＷＬ１の電位は、０Ｖに設定される。
非選択ワード線ＷＬ２の電位は、非選択の第２の強誘電体キャパシタＦＣ２２１およびＦＣ２２２にディスターブを与えることなく、かつ、非選択のメモリセルＭＣ２１およびＭＣ２２のセルトランジスタＴＣをオンさせない電位に設定される。例えば、非選択ワード線ＷＬ２の電位は、選択ビット線ＢＬ２１の電位と選択ワード線ＷＬ１の電位とのほぼ中間電位である。より詳細には、データ“１”を書き込む場合、第２のビット線ＢＬ２１の電位がＶＢＬＨ（例えば、１．８Ｖ）に設定され、従って、非選択ワード線ＷＬ２の電位は、低レベル電位ＶＷＬＬ（例えば、０．９Ｖ）に設定される。データ“０”を書き込む場合、第２のビット線ＢＬ２１の電位がＶＢＬＨ（例えば、−１．８Ｖ）に設定され、非選択ワード線ＷＬ２の電位は、低レベル電位ＶＷＬＬ（例えば、−０．９Ｖ）に設定される。
このように、非選択ワード線ＷＬ２の電位は、書込みデータの論理に応じて変化させる。このため、第２の強誘電体キャパシタへの書込みは、複数カラム（複数のビット線）に対して同時に実行することができず、カラムごと（ビット線ごと）に実行する必要がある。
また、非選択ビット線ＢＬ２２は、選択ワード線ＷＬ１の電位と非選択ワード線ＷＬ２の電位とのほぼ中間電位に設定される。これにより、非選択ビット線ＢＬ２２に接続された第２の強誘電体キャパシタＦＣ２１２およびＦＣ２２２のデータに対するディスターブを抑制することができる。例えば、選択ワード線ＷＬ１の電位が０Ｖであり、非選択ワード線ＷＬ２の電位が０．９Ｖまたは−０．９Ｖの場合、非選択ビット線ＢＬ２２の電位は、０．４５Ｖまたは−０．４５Ｖのいずれかに駆動される。
第２の強誘電体キャパシタＦＣ２１２およびＦＣ２２２は、選択ワード線ＷＬ１と非選択ワード線ＷＬ２との間に第２のビット線ＢＬ２２を介して直列に接続されている。従って、第２のビット線ＢＬ２２の電位を、選択ワード線ＷＬ１の電位と非選択ワード線ＷＬ２の電位とのほぼ中間電位とすることによって、第２の強誘電体キャパシタＦＣ２１２およびＦＣ２２２のそれぞれに印加される電圧が選択ワード線ＷＬ１と非選択ワード線ＷＬ２との電位差のほぼ半分となる。これにより、第２の強誘電体キャパシタＦＣ２１２およびＦＣ２２２に記憶されたデータへのディスターブが抑制される。
メモリセルＭＣ１１〜ＭＣ２２のセルトランジスタＴＣは、いずれもオフ状態である。従って、第１の強誘電体キャパシタＦＣ１ｉｊは、いずれも第１のビット線ＢＬ１１またはＢＬ１２から切断されている。
ビット選択線ＢＳ２が活性化され、ビット選択トランジスタＴＢＳ２１およびＴＢＳ２２が導通状態になる。ビット選択線ＢＳ１は不活性状態のままであり、ビット選択トランジスタＴＢＳ１１およびＴＢＳ１２は非導通状態のままである。
本実施形態では、第２の強誘電体キャパシタへのデータ書込みは、各カラムごと（各ビット線ごと）に順番に実行される。例えば、センスアンプＳＡ１およびＳＡ２は、それぞれ第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２へ互いに異なるタイミングで順番にデータを書き込む。
まず、図５に示すように、第２の強誘電体キャパシタＦＣ２１１にデータ“１”を書き込む場合、センスアンプＳＡ１は、選択ビット線ＢＬ２１をＶＢＬＨ（例えば、１．８Ｖ）に立ち上げる。このとき、例えば、選択ワード線ＷＬ１が０Ｖであり、非選択ワード線ＷＬ２が０．９Ｖである。よって、非選択ビット線ＢＬ２２は、０．４５Ｖ（＝０．９／２）である。
選択された第２の強誘電体キャパシタＦＣ２１１に印加される電位差は１．８Ｖである。非選択の第２の強誘電体キャパシタＦＣ２２１に印加される電位差は０．９Ｖである。非選択の第２の強誘電体キャパシタＦＣ２１２およびＦＣ２２２に印加される電位差は、０．４５Ｖである。従って、第２の強誘電体キャパシタＦＣ２１１の分極状態を “１”へ反転させる電位が０．９〜１．８Ｖの範囲に設定されていれば、第２の強誘電体キャパシタＦＣ２１１にデータ“１”が書き込まれ、他の非選択の第２の強誘電体キャパシタＦＣ２２１、ＦＣ２１２およびＦＣ２２２にはデータは書き込まれない。
図６に示すように、第２の強誘電体キャパシタＦＣ２１２にデータ“０”を書き込む場合、センスアンプＳＡ２は、選択ビット線ＢＬ２２をＶＢＬＬ（例えば、−１．８Ｖ）に立ち下げる。このとき、例えば、選択ワード線ＷＬ１が０Ｖであり、非選択ワード線ＷＬ２が−０．９Ｖである。よって、非選択ビット線ＢＬ２１は、−０．４５Ｖ（＝−０．９Ｖ／２）である。
選択された第２の強誘電体キャパシタＦＣ２１２に印加される電位差は−１．８Ｖである。非選択の第２の強誘電体キャパシタＦＣ２２２に印加される電位差は−０．９Ｖであり、非選択の第２の強誘電体キャパシタＦＣ２１１およびＦＣ２２１に印加される電位差は、−０．４５Ｖである。従って、第２の強誘電体キャパシタＦＣ２１２の分極状態を “０”へ反転させる電位が−０．９〜−１．８Ｖの範囲に設定されていれば、第２の強誘電体キャパシタＦＣ２１２にデータ“０”が書き込まれ、他の非選択の第２の強誘電体キャパシタＦＣ２１１、ＦＣ２２１およびＦＣ２２２にはデータは書き込まれない。
選択ワード線ＷＬ１に接続された全メモリセルＭＣに対してデータが書き込まれた後、選択ワード線を変更し、データ書込み動作を繰り返す。
本実施形態によれば、各メモリセルＭＣが２つの強誘電体キャパシタＦＣ１ｉｊおよびＦＣ２ｉｊを備えている。これにより、従来よりもデータを高密度に格納することができ、メモリチップの縮小化に資する。つまり、大容量かつチップサイズの小さい強誘電体メモリを実現することができる。また、第２の強誘電体キャパシタＦＣ２ｉｊの制御のために、第２のビット線ＢＬ２ｊが追加されているだけである。よって、データの高密度化およびメモリチップの縮小化を妨げない。
本実施形態では、第１の強誘電体キャパシタＦＣ１ｉｊに対する書込みは、複数カラムに対して一括で実行することができるが、第２の強誘電体キャパシタＦＣ２ｉｊに対する書込みはカラムごと（ビット線ごと）で実行される。つまり、第２の強誘電体キャパシタＦＣ２ｉｊへの書込みは、第１の強誘電体キャパシタＦＣ１ｉｊへの書込みよりも遅い。従って、まず、第１の強誘電体キャパシタＦＣ１ｉｊへデータを書き込み、第１の強誘電体キャパシタＦＣ１ｉｊだけではメモリ容量が足りない場合に、第２の強誘電体キャパシタＦＣ２ｉｊへデータを書き込む記憶方式が好ましい。
（第２の実施形態）
図７は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す図である。第２の実施形態では、センスアンプＳＡが第１のビット線ＢＬ１ｊおよび第２のビット線ＢＬ２ｊのそれぞれに対応して設けられている。従って、ビット選択線、ビット選択トランジスタおよびビット選択線駆動回路が不要となる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
第２のビット線ＢＬ２ｊに対応するセンスアンプＳＡは、メモリセルアレイに関して第１のビット線ＢＬ１ｊに対応するセンスアンプＳＡとは反対側に設けられている。これにより、センスアンプＳＡの設計上のレイアウトが容易になる。
図８は、第２の実施形態による強誘電体メモリの検出動作を示す図である。図８は、図７に示すメモリセルＭＣのうち、２×２のメモリセルＭＣ１１〜ＭＣ２２を示している。第２の実施形態では、センスアンプＳＡ１１〜ＳＡ２２が、選択ワード線ＷＬ１に接続された第１の強誘電体メモリＦＣ２１１および第２の強誘電体メモリＦＣ２１２から同時にデータを検出する。
まず、第１のビット線ＢＬ１ｊおよび第２のビット線ＢＬ２ｊは信号の検出前に予め０V、若しくは、データ“０”とデータ“１”との中間電位（例えば、０．９Ｖ）にプリチャージされている。データ検出動作では、選択ワード線ＷＬ１の電位を高レベル電位ＶＷＬＨ（例えば、１．８Ｖ）に立ち上げ、非選択ワード線ＷＬ２の電位を低レベル電位ＶＷＬＬ（例えば、０．９Ｖ）に設定する。これにより、選択メモリセルＭＣ１１およびＭＣ１２内の第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２が第１のビット線ＢＬ１１およびＢＬ１２にそれぞれ接続される。これにより、センスアンプＳＡ２１およびＳＡ２２は、それぞれ第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２に記憶されたデータを受け取り、このデータを検出する。
選択ワード線ＷＬ１の駆動と同時に、プレート線ＰＬ１の電位は、高レベル電位（例えば、１．８Ｖ）に立ち上げられる。これにより、第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２のデータがそれぞれ第１のビット線ＢＬ１１およびＢＬ１２に伝達される。センスアンプＳＡ１１およびＳＡ１２は、それぞれ第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２に記憶されたデータを受け取り、このデータを検出する。
非選択のプレート線ＰＬ２の電位は、フローティングであってもよく、あるいは、任意の電位に設定されてよい。メモリセルＭＣ２１およびＭＣ２２は第１のビット線ＢＬ１１、ＢＬ１２から切断されているからである。プレート電位の制御を容易にするために、プレート線ＰＬ２の電位は、プレート線ＰＬ１の電位（例えば、１．８Ｖ）と同じであってもよい。
メモリセルＭＣへのデータ書込み動作は、第１の実施形態のそれと同様でよい。
第２の実施形態によれば、センスアンプＳＡ１１〜ＳＡ２２が選択ワード線ＷＬ１に接続された全メモリセルＭＣ１１〜ＭＣ２２内の第１の強誘電体メモリＦＣ１１１、ＦＣ１２１および第２の強誘電体メモリＦＣ２１１、ＦＣ２１２から同時にデータを検出する。これにより、第２の実施形態による強誘電体メモリは、読出し動作を従来よりも２倍速くすることができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
図９は、第１および第２の実施形態による強誘電体メモリの概略的なレイアウトを示す平面図である。カラム方向に延びる第１のビット線ＢＬ１ｊと第２のビット線ＢＬ２ｊとが交互にストライプ状に設けられている。ロウ方向に延びるワード線ＷＬおよびプレート線ＰＬが交互にストライプ状に設けられている。第１の強誘電体キャパシタＦＣ１ｉｊは、プレート線ＰＬと第１のビット線ＢＬ１ｊとの交点に設けられている。第２の強誘電体キャパシタＦＣ２ｉｊは、ワード線ＷＬと第１のビット線ＢＬ１ｊとの交点に設けられている。
セルトランジスタのドレインは、ビット線コンタクトＢＣを介して第１のビット線ＢＬ１ｊに接続されている。
図１０は、図９の１０−１０線に沿った断面図である。図１０には、１つのメモリセルＭＣの断面が示されている。第１の強誘電体キャパシタＦＣ１１１は、トレンチキャパシタであり、第２の強誘電体キャパシタＦＣ２１１は、スクタックトキャパシタである。プレート線ＰＬは、シリコン基板１０内に埋め込まれている。プレート線ＰＬ上にトレンチキャパシタとして第１の強誘電体キャパシタＦＣ１１１が形成されている。
第１の強誘電体キャパシタＦＣ１１１は、下部電極４１と、強誘電体層５１と、上部電極６１とからなる。下部電極４１は、プレート線ＰＬに接続されている。第１の強誘電体キャパシタＦＣ１１１は、トレンチの側面に設けられたサイドウォール３０によってシリコン基板１０から絶縁されている。強誘電体層５１は、下部電極４１と上部電極６１との間に挟まれている。上部電極６１は、セルトランジスタＴＣのソース層Ｓに接続されている。
セルトランジスタＴＣは、シリコン基板１０の表面上に形成されている。セルトランジスタＴＣは、ソース層Ｓとドレイン層Ｄとの間のチャネル形成領域上にゲート絶縁膜ＧＤを介して設けられたワード線ＷＬを備えている。ワード線ＷＬは、セルトランジスタＴＣのゲート電極として機能する。
ワード線ＷＬは、ゲートコンタクトＧＣを介して第２の強誘電体キャパシタＦＣ２１１の下部電極４２に接続している。第２の強誘電体キャパシタＦＣ２１１はゲートコンタクトＧＣ上に形成されている。第２の強誘電体キャパシタＦＣ２１１は、下部電極４２と、強誘電体層５２と、上部電極６２とからなる。下部電極４２は、ゲートコンタクトＧＣを介してワード線ＷＬに接続されている。強誘電体層５２は、下部電極４２と上部電極６２との間に挟まれている。上部電極６２は、ビット線コンタクトＢＣ２を介して第２のビット線ＢＬ２１に接続されている。
セルトランジスタＴＣのドレイン層Ｄは、ビット線コンタクトＢＣ１を介して第１のビット線ＢＬ１１に接続されている。ビット線ＢＬ１１は、図１０の破線および図９で示すように、第１のビット線ＢＬ１１とビット線コンタクトＢＣ１との間を接続する凸部を有する。
ワード線ＷＬとビット線コンタクトＢＣ１との間、第２の強誘電体キャパシタＦＣ２１１とビット線コンタクトＢＣ１（第１のビット線ＢＬ１１）との間は、層間絶縁膜ＩＬＤによって絶縁されている。
第１の強誘電体キャパシタＦＣ１１１は、トレンチキャパシタであり、第２の強誘電体キャパシタＦＣ２１１は、クタックトキャパシタである。これにより、各メモリセルＭＣが占める単位面積が小さくなるので、本実施形態は、メモリチップの微細化に適している。よって、本実施形態は、小さなメモリチップに大容量のデータを格納することができる。
図１１から図１４は、図９および図１０に示す強誘電体メモリの製造方法を示す平面図である。
まず、プレート線ＰＬを埋め込んだシリコン基板１０を形成する。ダマシン法を用いてシリコンバルク基板にプレート線ＰＬを形成する。プレート線ＰＬの材料は、例えば、ドープトポリシリコン、モリブデン、タングステン、アルミニウム、銅等の高融点金属である。これにより、図１１に示す平面パターンが形成される。
次に、プレート線ＰＬの上面を絶縁膜で被覆した後、バルク基板上にシリコンをエピタキシャル成長させる。これにより、プレート線ＰＬが埋め込まれたシリコン基板１０が形成される。通常、プレート線ＰＬの幅は狭いため、プレート線ＰＬの上方にもエピタキシャルシリコン層が成長する。これにより、図１０に示すシリコン基板１０およびプレート線ＰＬが形成される。
次に、第１の強誘電体キャパシタＦＣ１１１を形成する。図１０に示すシリコン基板１０の表面１２からプレート線ＰＬに達するトレンチＴＲを形成する。トレンチＴＲの内壁にサイドウォール３０を形成する。サイドウォール３０は、例えば、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜（Ａｌ２Ｏ３）、または、ハフニウム酸化膜（ＨｆＯ２）等である。
レジストをトレンチＴＲ内に充填する。該レジストの上部を除去する。このとき、レジストの上面は、ソース層Ｓの拡散層の深さよりも高い位置（浅い位置）にある。このレジストをマスクとしてサイドウォール３０の上部を除去する。トレンチ５２内のレジストを除去した後、異方性エッチングにより、トレンチ５２底部にある絶縁膜を除去する。これにより、トレンチＴＲの底部においてプレート線ＰＬが露出される。
次に、下部電極４１の材料をトレンチＴＲ内に堆積する。下部電極４１の材料は、例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）または白金（Ｐｔ）を含む材料である。サイドウォール３０の上部を除去した方法と同様の方法を用いて、下部電極４１の上部をエッチバックする。下部電極５６のエッチバックは、サイドウォール３０の上部が露出するまで行う。トレンチＴＲの底部においてプレート線ＰＬが露出されているので、下部電極４１は、プレート線ＰＬと接触する。
次に、下部電極４１上に強誘電体膜５１を堆積する。強誘電体膜５１の材料は、ペロブスカイト構造の金属酸化物、例えば、チタン酸ジルコニウム鉛（ＰＺＴ）、または、タンタル酸ストロンチウムビスマス（ＳＢＴ）である。強誘電体膜５１の上部も、下部電極４１と同様にエッチバックされる。ただし、強誘電体膜５１は、下部電極４１を被覆しており、下部電極４１は露出されていない。
次に、上部電極６１の材料がトレンチＲＴの残りの内部空間を充填するように堆積される。上部電極６１は、トレンチＴＲの上部において、ソース層Ｓが形成される予定のシリコン基板１０に接触する。上部電極６１の材料は、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２またはＰｔ等である。このようにトレンチ型の第１の強誘電体キャパシタＦＣ１１１が形成される。このときの平面パターンは図１２に示されている。
次に、セルトランジスタＴＣが形成される。図１０に示すゲート絶縁膜ＧＤがセルトランジスタＴＣのチャネル領域上に形成される。ゲート絶縁膜ＧＤの材料は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、若しくは、シリコン酸化膜より高い誘電率を有する高誘電率絶縁膜（ハフニウム酸化膜、タンタル酸化膜等）である。
ゲート絶縁膜ＧＤ上にワード線ＷＬの材料、例えば、ドープトポリシリコンを堆積する。リソグラフィおよびＲＩＥ法を用いて、ワード線ＷＬの材料をワード線ＷＬのパターンに加工する。ワード線ＷＬの側面にサイドウォール３１を形成する。
ワード線ＷＬをマスクとして用いて、ソース層Ｓおよびドレイン層Ｄの形成領域に不純物をイオン注入する。その後、熱処理することによって、ソース層Ｓおよびドレイン層Ｄが形成される。ソース層Ｓは、第１の強誘電体キャパシタＦＣ１１１の上部電極６１に接続されている。
次に、ワード線ＷＬの上部をシリサイド化している。シリサイド材料は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉまたはＷＳｉ等である。
次に、第１の層間絶縁膜ＩＬＤ１を堆積した後、リソグラフィおよびＲＩＥ法を用いて、ビット線コンタクトＢＣ１およびゲートコンタクトＧＣのためのコンタクトホールが形成される。このコンタクトホールに導電材料を充填することによって、ビット線コンタクトＢＣ１およびゲートコンタクトＧＣが形成される。ビット線コンタクトＢＣ１およびゲートコンタクトＧＣの材料は、タングステン、アルミニウム、銅、チタン、チタン窒化膜、タンタル、タンタル窒化膜、ニオブ、ニオブ窒化膜、または、酸化アルミニウム等である。このときの平面パターンが図１３に示されている。
次に、スタック型の第２の強誘電体キャパシタＦＣ２１１をゲートコンタクトＧＣ上に形成する。リソグラフィおよびＲＩＥ法を用いて、下部電極４２を形成する。下部電極４２の材料は、上記した下部電極４１の材料のいずれかでよい。強誘電体膜５２および上部電極６２を下部電極４２上に堆積する。強誘電体膜５２および上部電極６２の材料は、それぞれ上記した強誘電体膜５１および上部電極６１の材料のいずれかでよい。リソグラフィおよびＲＩＥ法を用いて、下部電極４１の上面および側面上の強誘電体膜５２および上部電極６２を残し、それ以外の強誘電体膜５２および上部電極６２を除去する。これにより、第２の強誘電体キャパシタＦＣ２１１が完成する。
次に、第２の層間絶縁膜ＩＬＤ２を第２の強誘電体キャパシタＦＣ２１１上に堆積する。ＣＭＰを用いて第２の層間絶縁膜ＩＬＤ２を、上部電極６２が露出するまで研磨する。第２の層間絶縁膜ＩＬＤにビット線コンタクトＢＣ１を形成する。ビット線コンタクトＢＣ１の材料および形成方法は、上述したものと同様であるので、ここではその説明を省略する。
次に、第１のビット線ＢＬ１１を形成するために第１メタル層を堆積する。リソグラフィおよびエッチングを用いて第１メタル層をパターニングし、第１のビット線ＢＬ１１を形成する。このときの平面パターンが図１４に示されている。第１のビット線ＢＬ１１は、ビット線コンタクトＢＣ１に接続するように凸部を有する。
次に、第３の層間絶縁膜ＩＬＤ３を第１のビット線ＢＬ１１および第２のビット線ＢＬ２上に堆積する。第３の層間絶縁膜ＩＬＤ３内に上部電極６２に達するビット線コンタクトＢＣ２を形成する。ビット線コンタクトＢＣ２の材料および形成方法は、ビット線コンタクトＢＣ１のそれらと同様であるので、ここでは、その説明を省略する。
さらに、図１０に示す第２のビット線ＢＬ２１を形成するために、第２メタル層を堆積する。リソグラフィおよびエッチングを用いて第２メタル層をパターニングし、第２のビット線ＢＬ２１を形成する。
このように、本実施形態による強誘電体メモリが完成される。
（第３の実施形態）
図１５から図２１に、第３の実施形態による強誘電体メモリの製造方法を示す。第３の実施形態は、第１の実施形態とレイアウトが異なる。しかし、第３の実施形態による強誘電体メモリの製造方法は、基本的に第１の実施形態と同様である。第３の実施形態では、第１の強誘電体キャパシタＦＣ１および第２の強誘電体キャパシタＦＣ２がロウ方向およびカラム方向に交互に直線状に配列される（図１９）。
まず、図１５に示すように、プレート線ＰＬが形成される。プレート線ＰＬは、シリコン基板１０に埋め込まれるように形成される。次に、図１６に示すように、プレート線ＰＬ上に第１の強誘電体キャパシタＦＣ１１１を形成する。第１の強誘電体キャパシタＦＣ１１１は、トレンチキャパシタであり、第１の製造方法と同様のプロセスで形成される。次に、図１７に示すように、ワード線ＷＬ（ゲート電極）が形成される。ビット線コンタクトＢＣ１および第２の強誘電体キャパシタＦＣ２の短絡を防止するために、ワード線ＷＬは、ジグザク状に形成されている。
次に、ワード線ＷＬをマスクとして用いて、ソース層Ｓおよびドレイン層Ｄが形成される。図１８に示すように、ドレイン層Ｄ上にビット線コンタクトＢＣ１が形成される。
次に、図１９に示すように、基板１０の上方から見た場合に、カラム方向において、第２の強誘電体キャパシタＦＣ２１１が、ビット線コンタクトＢＣ１と第２の強誘電体キャパシタＦＣ１１１との間に配置され、ロウ方向において、第２の強誘電体キャパシタＦＣ２１１が、隣接する第２の強誘電体キャパシタＦＣ１１１間に配置されるように形成される。第２の強誘電体キャパシタＦＣ２１１は、第１の製造方法と同様にスタック型キャパシタとして形成される。
次に、図２０に示すように、第２のビット線ＢＬ２１が形成される。第２のビット線ＢＬ２１は、ロウ方向に隣接する２つのカラムに配置された第２の強誘電体キャパシタＦＣ２１１を接続している。尚、第１の実施形態と同様に、第２のビット線ＢＬ２１は、層間絶縁膜によって、第１の強誘電体キャパシタＦＣ１１１、第２の強誘電体キャパシタＦＣ２１１、および、ワード線ＷＬから絶縁されている。
次に、図２１に示すように、第１のビット線ＢＬ１１が形成される。第１のビット線ＢＬ１１は、ビット線コンタクトＢＣ１と接続される。尚、第１の実施形態と同様に、第１のビット線ＢＬ１１は、層間絶縁膜によって、第１の強誘電体キャパシタＦＣ１１１、第２の強誘電体キャパシタＦＣ２１１、ワード線ＷＬおよび第２のビット線ＢＬ２１から絶縁されている。
このようなレイアウトであっても、第１の実施形態の効果を得ることができる。
本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図。 本実施形態に従ったメモリセルＭＣの構成およびデータ読出し動作を示す図。 第２の強誘電体キャパシタＦＣ２１１およびＦＣ２１２のデータ検出動作を示す図。 第１の強誘電体キャパシタＦＣ１１１およびＦＣ１１２へのデータ書込み動作を示す図。 第２の強誘電体キャパシタへのデータ書込みを示す図。 第２の強誘電体キャパシタへのデータ書込みを示す図。 本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す図。 第２の実施形態による強誘電体メモリの検出動作を示す図。 第１および第２の実施形態による強誘電体メモリの概略的なレイアウトを示す平面図。 図９の１０−１０線に沿った断面図。 第１の実施形態による強誘電体メモリの製造方法を示す平面図。 図１１に続く強誘電体メモリの製造方法を示す平面図。 図１２に続く強誘電体メモリの製造方法を示す平面図。 図１３に続く強誘電体メモリの製造方法を示す平面図。 第３の実施形態による強誘電体メモリの製造方法を示す図。 図１５に続く強誘電体メモリの製造方法を示す平面図。 図１６に続く強誘電体メモリの製造方法を示す平面図。 図１７に続く強誘電体メモリの製造方法を示す平面図。 図１８に続く強誘電体メモリの製造方法を示す平面図。 図１９に続く強誘電体メモリの製造方法を示す平面図。 図２０に続く強誘電体メモリの製造方法を示す平面図。
符号の説明
ＭＣ…メモリセル、ＢＬ１ｊ…第１のビット線、ＢＬ２ｊ…第２のビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＳＡ…センスアンプ、ＦＣ１ｉｊ…第１の強誘電体キャパシタ、ＦＣ２ｉｊ…第２の強誘電体キャパシタ、ＴＣ…セルトランジスタ、ＴＢＳｉｊ…ビット選択トランジスタ、ＢＳｉｊ…ビット選択線

Claims (5)

  1. 複数のワード線と、
    複数の第１のビット線と、
    前記ワード線に対応して設けられた複数のプレート線と、
    前記第１のビット線に対応して設けられた複数の第２のビット線と、
    ２つの電極との間に強誘電体膜を有する複数の第１の強誘電体キャパシタと、
    前記第１の強誘電体キャパシタのそれぞれに対応して設けられ、前記ワード線をゲートとする複数のセルトランジスタと、
    ２つの電極との間に強誘電体膜を有する複数の第２の強誘電体キャパシタと、
    前記第１のビット線または前記第２のビット線を介して前記第１の強誘電体キャパシタに記憶されたデータまたは前記第２の強誘電体キャパシタに記憶されたデータを検出し、あるいは、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタにデータを書き込むセンスアンプとを備え、
    前記第１の強誘電体キャパシタおよび前記セルトランジスタは、前記第１のビット線と前記プレート線との間に直列に接続され、
    前記第２の強誘電体キャパシタは、前記第２のビット線と前記ワード線との間に接続されていることを特徴とする半導体記憶装置。
  2. 前記第１の強誘電体キャパシタに記憶されたデータを読み出すとき、あるいは、前記第１の強誘電体キャパシタにデータを書き込むときに、前記第２のビット線の電位は、前記ワード線のうち選択ワード線の電位と非選択ワード線の電位とのほぼ中間電位であり、
    前記第２の強誘電体キャパシタに記憶されたデータを読み出すとき、あるいは、前記第２の強誘電体キャパシタにデータを書き込むときに、前記ワード線のうち非選択ワード線の電位は、第１の論理データを伝達する前記第２のビット線の電位と第２の論理データを伝達する前記第２のビット線の電位とのほぼ中間電位であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１および前記第２の強誘電体キャパシタに記憶されたデータは同時に読み出されることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記第１の強誘電体キャパシタにデータを書き込むときには、前記センスアンプは、前記ワード線のうち選択ワード線に接続された複数の前記第１の強誘電体キャパシタにデータを同時に書き込み、
    前記第２の強誘電体キャパシタにデータを書き込むときには、前記センスアンプは、前記ワード線のうち選択ワード線に接続された複数の前記第２の強誘電体キャパシタに順番にデータを書き込むことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
  5. 前記第１の強誘電体キャパシタは、半導体基板内のトレンチ内に形成されたトレンチ型キャパシタであり、
    前記第２の強誘電体キャパシタは、前記半導体基板上にスタック構造で形成されたスタック型キャパシタであることを特徴とする請求項１に記載の半導体記憶装置。
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