KR0175988B1 - 커패시터를 가지는 반도체 장치 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 163
- 239000004065 semiconductor Substances 0.000 title claims description 58
- 239000010410 layer Substances 0.000 claims description 130
- 239000011229 interlayer Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 22
- 229910052697 platinum Inorganic materials 0.000 claims description 22
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 10
- 229910002367 SrTiO Inorganic materials 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- 229910052788 barium Inorganic materials 0.000 claims description 8
- 229910052712 strontium Inorganic materials 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims 1
- 239000002356 single layer Substances 0.000 claims 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 27
- 238000000034 method Methods 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 239000013078 crystal Substances 0.000 description 9
- 239000005380 borophosphosilicate glass Substances 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000010970 precious metal Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- RMZNXRYIFGTWPF-UHFFFAOYSA-N 2-nitrosoacetic acid Chemical group OC(=O)CN=O RMZNXRYIFGTWPF-UHFFFAOYSA-N 0.000 description 1
- 241000238631 Hexapoda Species 0.000 description 1
- 208000003028 Stuttering Diseases 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
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Abstract
커패시터는 제 1의 커패시터 전극과 커패시터 유전막과 제 2의 커패시터 전극을 구비한다.
제 2 의 커패시터 전극은 커패시터 유전막을 개재하여 제 1 의 커패시터 전극에 대향하여 형성되어 있다.
제 1 의 커패시터 전극은 제 1 층 전극과 제 2 층 전극을 포함한다.
제 1 층 전극은 상면과 하면과 주측단면을 가진다.
제 2 층 전극은 제 1 층 전극의 하면측으로 제 1 층 전극에 전기적으로 접속되어 형성되어 있다.
제 2 층 전극은 제 1 층 전극의 주측단면보다도 내측으로 형성되는 주측단면을 가진다.
커패시터 유전막은 제 1 층 전극의 상면과 주측단면에 접하고 또, 제 2 층 전극의 주측단면에 격리하여 대향하도록 형성되어 있다.
이것에 의해 제 2 층 전극의 주측단면의 부분에서의 리이크전류의 발생을 억제하는 것이 된다.
Description
제 1 도는 본 발명의 하나의 실시예에 따른 DRAM을 표시하는 블록도.
제 2 도는 본 발명의 하나의 실시예에 따른 DRAM의 메모리셀 어레이의 일부를 표시하는 회로도.
제 3 도는 본 발명의 일실시예에 따른 DRAM의 메모리셀이 형성된 반도체 기판을 표시하는 단면도이며, 제 2 도의 III - III 선에 따른 단면에 대응하는 단면도.
제 4a도~제 4g도는 본 발명의 하나의 실시예에 따른 DRAM의 제조 공정2를 제 3 도에 표시된 단면에 대응하여 순으로 표시하는 단면도.
제 5 도는 종래의 DRAM의 메모리셀이 형성된 반도체 기판을 표시하는 단면도.
제 6 도는 제 5 도에 표시된 종래의 것에서 개량된 DRAM의 메모리셀이 형성된 반도체 기판을 표시하는 단면도.
본 발명은 일반적으로 반도체 장치에 관하여 보다 특정적으로는 높은 유전율의 유전막을 가지는 커패시터를 구비한 반도체 장치에 관한 것이다.
현재 워크스테이션이나 퍼스널 컴퓨터등으로 메인 메모리로서 DRAM(Dynamic Random Access Memory)이 사용되어 왔다.
이 DRAM은 1비트의 0이나 1과의 데이터를 기억하는 메모리셀을 복수개(예컨대 64M개의 셀)구비하고 있다.
하나의 메모리셀은 하나의 MOS(Metal Oxide Semiconductor)트랜지스터와 하나의 커패시터에서 구성된다.
이 메모리셀에는 커패시터에 전하를 저장되든지 아닌지에 의하여 1비트의 데이터가 기억되어 있다.
MOS 트랜지스터를 통하여 커패시터와 프리차지 전위에 프리차지한 후에 플로팅으로된 비트선과의 사이로 전하의 수수를 행하는 것에 의해 이 비트선의 전위를 변화시킨다.
기억된 데이터의 판독은 이 비트선의 전위와 프리차지 전위와의 사이의 전위차를 비트선에 접속된 센스앰프에 의하여 검지증폭하는 것에 의하여 행하게 된다.
메모리셀에서의 데이터의 판독할 때에 비트선에 생기는 전위차에는 비트선의 노이즈의 크기나 센스앰프의 감도들을 고려하면, 어느 정도의 크기가 요구된다.
바꾸어 말하면, 메모리셀을 구성으로 커패시터는 어느정도의 용량이 요구된다고 하는 것으로 된다.
그러나, DRAM의 고집적화와 대용량화에 따라 커패시터 전극의 면적은 작게 되는 경향으로 있다.
이것을 보충하기 위하여 반도체 기관에 대하여 높이 방향으로 커패시터의 면적을 확보한 스택형이나 트렌치형 등의 메모리셀을 구비한 DRAM이 양산되어 있다.
한편 작은 면적에도 커패시터의 용량을 확보하기 위하여 커패시터의 유전막을 높은 유전율의 막으로 하기 위한 연구나 개발이 행하여져 있다.
제 5 도는 종래의 높은 유전율의 유전막을 가지는 커패시터를 구비한 DRAM을 표시하고 있다.
제 5 도에 표시함과 같이 P형의 반도체 기관(1)의 일주면에 n형 MOS트랜지스터(2)가 형성되어 있다.
이 MOS 트랜지스터(2)는 한편의 소스/드레인(2a)과 다른편의 소스/드레인(2b)과 게이트전극(2e)를 가진다.
게이트전극(2e)는 한편의 소스/드레인(2a)과 다른편의 소스/드레인(2b)에 의하여 끼워진 채널영역(2c)에 게이트 절연막(2d)을 개재하여 대항하도록 형성되어 있다.
게이트전극(2e)는 평행하여 배치되는 워드선의 일부를 구성한다.
소자분의 영역(3)은 산화막에서 형성되어 있다.
워드선(4)의 일부는 게이트전극(2e)와 같이 다른 도시되어 있지 않는 MOS 트랜지스터의 게이트전극으로 된다.
산화막(5)은 인접한 게이트전극(2e)과 워드선(4)를 덮도록 형성되어 있다.
다른편의 소스/드레인(2d)상에는 산화막(5)에 콘택트홀(6)이 개구되어 있다.
메립비트선(7)은 산화막(5)의 위에 형성되어 콘택트홀(6)을 통하여 다른 편의 소스/드레인(2b)에 접속되어 다결정실리콘으로 된다.
절연충(8)은 매립비트선(7)을 덮도록 형성되어 있다.
층간절연막(9)의 반도체 기판(1)의 전면상에 형성되어 있다.
층간절연막(9)의 상면은 평탄화되어 있다.
콘택트홀(10)이 한편의 소스/드레인(2a)의 표면에 달하도록 층간절연막(9)에 개구되어 있다.
층간절연막(9)은 BPSG(Boro-Phospho Silicate Glass)막에서 형성된다.
플러그(11)은 콘택트홀(10)의 내부에 충전되도록 형성되어 한편의 소스/드레인(2a)에 접속되어 다결정 실리콘(Poly - Si)으로 된다.
한편의 커패시터용 전극(12)은 층간절연막(9)의 위에 형성되어 콘택트홀(10)내의 플러그(11)을 통하여 한편의 소스/드레인(2a)에 접속되어 백금(Pt)으로 된다.
커패시터용 유전막(13)은 한편의 커패시터용 전극(12)의 상면과 측면에 접하여 형성되어 고유전체 재료의 SrTiO3으로 된다.
다른편의 커패시터용 전극(14)은 커패시터용 유전막(13)을 개재하여 한편의 커패시터용 전극(12)에 대항하여 형성되어 백금(Pt)으로 된다.
커패시터는 한편의 커패시터용 전극(12)과 커패시터용 유전막(13)과 다른편의 커패시터용 전극(14)과에 의하여 구성되어 있다.
커패시터용 유전막(13)이 정상으로 고유전체 재료의 SrTiO3의 결정구조를 조성하도록 한편의 커패시터용 전극(12)은 백금으로 되어 있다.
층간절연막(15)은 다른편의 커패시터용 전극(14)의 전면상에 형성되어 그의 상면이 평탄화되어 있다.
알루미늄(Al)으로 되는 배선층(16)이 층간절연막(15)의 위에 형성된다.
층간절연막(17)는 배선층(16)을 덮도록 전면에 형성되어 있다.
알루미늄으로 되는 배선층(18)은 충간절연막(17)의 위에서 배선층(16)과 교차하는 연장하도록 형성되어 있다.
이상과 같이 구성된 종래의 고유전체막을 가지는 커패시터를 구비한 DRAM에서는 백금으로 되는 한편의 커패시터용 전극(12)이 BPSG로 되는 중간절연층(9)과 한편의 소스/드레인(2a)에 접속시키기 위한 플러그에 집적 접촉하고 있다.
그 때문에 층간절연막(9)이나 플러그(11)에서 백금이외의 원자(예컨데 플러그(11)의 길리콘 원자)가 백금으로 되는 한편의 커패시터용 전극(12)으로 확산하여 버린다.
그 결과 커패시터용 유전막(13)이 정상인 결정구조를 조성 할 수 없다고 하는 문제점이 있다.
그래서 이 문제점을 해결하기 위하여 제 6 도에 표시되는 것과 같은 DRAM이 제한되어 있다.
이 제 6 도에 표시된 DRAM이 제 5 도에 표시된 DRAM과 다른 점은 한편의 커패시터용 전극(12)이 백금으로 되는 상층전극(12a)과 이 상층전극(12a)과 층간절연막(9) 및 플러그(11)과의 사이에 형성되어 배리어로해서 기능하는 하층전극(12b)으로 구성되어 있는 점이다.
그렇지만, 제 6 도에 표시된 개량된 DRAM에는 하층전극(12b)의 측면에 접한 커패시터용 유전막(13)의 부분에서 결정구조의 조성이 변화하여 이 부분의 절연 특성이 열화한다.
이것에 의해, 하층전극(12b)의 측면과 다른편의 커패시터용 전극(14)과의 사이에서 리이크전류가 생긴다.
그 결과 메모리셀의 데이터 유지 특성이 나쁘게 된다고 하는 문제가 생긴다.
본 발명의 하나의 목적은 커패시터를 가지는 반도체 장치에 있어서 한편의 커패시터용 전극을 구성하는 하층전극의 측면에 대향한 커패시터용 유전막의 부분의 결정구조가 변화하여도 이 부분으로 생기는 리이크전류를 억제하는 것이다.
또 본 발명의 또 하나의 목적은 높은 유전율의 유전막을 가지는 커패시터를 구비한 반도체 장치에서 커패시터의 리이크전류를 억제하는 것이다.
또한, 본 발명의 다른 목적은 데이터의 유지 특성의 좋은 메모리셀을 구비한 반도체 장치를 제공하는 것이다.
본 발명의 하나의 국면에 따른 커패시터를 2가지는 반도체 장치는 제1 의 커패시터 전극과 커패시터 유전막을 개재하여 제 1 의 커패시터 전극에 대향하여 형성되는 제 2 의 커패시터 전극을 구비한다.
제 1 의 커패시터 전극은 제 1 층 전극과 제 2 층 전극을 포함한다.
제 1 층 전극은 상면과 하면과 주측단면을 가진다.
제 2 층 전극은 제 1 층 전극의 하면측으로 제 1 층 전극에 전기적으로 접속되어 형성되어 있다.
또 제 2 층 전극은 제 1 층 전극의 주측단면 보다도 내측으로 형성되는 주측단면을 가진다.
커패시터 유전막은 제 2 층 전극의 상면과 주측단면에 접하도록 형성되어 있다.
또 커패시터 유전막은 제 2 층 전극의 주측단면에 격리하여 대향하도록 형성되어 있다.
바람직한 실시예에 의하면 커패시터 유전막은 제 1 층 전극에 접하여 형성되면 다결정 구조를 이루고 제 2 층 전극에 접하여 형성되면 다결정 구조와 다른 구조를 이루는 재료를 포함한다.
또 커패시터 유전막은 절연체를 개재하여 제 2 층 전극의 주측 단면에 대향하여 형성된다.
또, 바람직한 실시예에 의하면 커패시터 유전막은 SrTiO3, BaTiO2, (Ba,Sr) TiO3, PZT 및 PLZT로 되는 군에서 선택된 적어도 1 종의 재료를 포함한다.
제 1 층 전극은 Pt, Ta, Ru 및 이들의 금속의 화합물으로 되는 군에서 선택된 적어도 1 종의 재료를 포함한다.
제 2 층 전극은 TiN, Ta 및 RuO2로 되는 군에서 선택된 적어도 1 종의 재료를 포함한다.
제 2 의 커패시터 전극은 Pt, Ta,Ru 및 이들의 금속의 화합물으로 되는 군에서 선택된 적어도 1 종의 재료를 포함한다.
본 발명의 더 하나의 국면에 따른 커패시터를 가지는 반도체 장치는 제 1 의 커패시터 전극과 SrTiO3, BaTiO3, (Ba, Sr)TiO3, PZT 및 PLZT으로 되는 군에서 선발된 적어도 1 종의 재료를 포함하는 커패시터 유전막과 커패시터 유전막을 개재하여 제 1 의 커패시터 전극에 대향하여 형성되는 제 2 의 커패시터 전극을 구비한다.
제 1 의 커패시터 전극은 제 1 층 전극과 제 2 층 전극을 포함한다.
제 1 층 전극은 상면과 하면과 주측단면을 가지고, Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1 종의 재료를 포함한다.
제 2 층 전극은 제 1 층 전극의 하면측으로 제 1 층 전극에 전기적으로 접속되어서 형성되어 제 1 층 전극의 주측단면 보다도 내측으로 형성되는 주측단면을 가지고 TiN, Ta, Ti 및 RuO2로 되는 군에서 선택된 적어도 1 종의 재료를 포함한다.
커패시터 유전막은 제 1 층 전극의 상면과 주측단면에 접하고 또한 제 2 층 전극의 주측단면에 격리하여 대향하도록 형성되어 있다.
바람직한 실시예에 의하면 제 2 의 커패시터 전극은 Pt, Ta, Ru, 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1 종의 재료를 포함한다.
또 커패시터 유전막은 절연체를 개재하여 제 2 층 전극의 주측단면에 대향하여 형성된다.
또한, 본 발명의 다른 국면에 따른 반도체 장치는 반도체 기판과, 전계효과 트랜지스터와 층간절연막과 커패시터를 구비한다.
반도체 기판은 주표면을 가지고 제 1 도전형의 영역을 포함한다.
전계효과 트랜지스터는 반도체 기판의 주표면에 형성되어 있다.
전계효과 트랜지스터는 제 2 도전형의 제 1 불순물영역과 제 2 도전형의 제 2 의 불순물 영역과 게이트 전극을 포함한다.
제 1 의 불순물 영역은 반도체 기판의 주표면에 형성되어 있다.
제 2 의 불순물 영역은 반도체 기판의 주표면에서 제 1 의 불순물 영역으로부터 격리하여 형성되어 있다.
게이트 전극은 제 1 과 제 2 의 불순물 영역에 의하여 끼워진 반도체 기판의 주표면에서 영역에 게이트 절연막을 개재 대향하여 형성되어 있다.
층간절연막은 반도체 기판의 주표면상에 형성되어 제 1 의 불순물 영역의 표면에 달하는 콘택트홀을 가진다.
커패시터는 층간절연막의 위에 형성되어 있다.
전계효과 트랜지스터와 커패시터에 의하여 메모리셀이 구성되어 있다.
커패시터는 제 1 의 커패시터 전극과 커패시터 유전막과 제 2 의 커패시터 전극을 구비한다.
제 2의 커패시터 전극은 커패시터 유전막을 개재하여 제 1 의 커패시터 전극에 대향하여 형성되어 있다.
제 1 의 커패시터 전극은 제 1 층 전극과 제 2 층 전극을 포한한다.
제 1 층 전극은 상면과 하면과 주측단면을 가진다.
제 2 층 전극은 제 1 층 전극의 하면측에서 제 1 층 전극에 전기적으로 접속되어 형성되어 제 1 층 전극의 주측단면보다도 내측에 형성되는 주측단면을 가진다.
커패시터 유전막은 제 1 층 전극의 상면과 주측단면에 접하고 또한 제 2 층 전극의 주측단면으로 격리하여 대향하도록 형성되어 있다.
본 발명에 있어서는 제 1 의 커패시터 전극을 구성하는 제 2 층 전극의 주측단면이 동일한 제 1 의 커패시터 전극을 구성하는 제 1 층 전극의 주측단면 보다도 내측에 형성되어 있다.
제 2 층 전극의 주측단면에 대향하는 커패시터 유전막의 부분은 제 2 층 전극의 주측단면로 부터 격리하도록 형성되어 있다.
이것에 의해 제 2 층 전극의 주측단면에 대향하는 커패시터 유전막의 부분의 결정구조가 변화하고 절연 특성이 열화하였다고 하여도 제 2 층 전극의 주측단면과 이것에 대항하는 제 2 의 커패시터 전극과의 사이에서 제 2 층 전극의 주측단면으로 대향하는 커패시터 유전막의 부분을 통하여 리이크전류가 생기는 것이 억제될 수 있다.
본 발명의 다른 국면에 있어서는 상기와 같이 커패시터의 리이크전류가 억제됨으로 제 1 의 커패시터 전극에 저장된 전하를 장시간 유지하는 것이 된다.
따라서, 데이터의 유지 특성의 양호한 메모리셀을 구비한 반도체 장치를 얻을 수 있다.
[실시예]
이하, 본 발명의 하나의 실시예에 따른 DRAM의 구성에 관하여 제 1 도~제 3 도에 의거하여 설명한다.
제 1 도는 본 발명의 하나의 실시예에 따른 DRAM 의 전체구성을 표시하는 블록도이다.
제 1 도에 나타나는 것과 같이 승압전위 발생회로(100)는 전원전위 Vcc(예컨대 3.3V)를 받아서, 이 전원전위 Vcc보다도 높은 승압전위 Vpp를 출력한다.
/RAS 버퍼(110)는 외부에서의 로우 어드레스 스트로브 신호 ext/RAS를 받아 내부로우 어드레스 스트로브 신호 /RAS를 출력한다.
행 어드레스 버퍼(120)는 이 /RAS 버퍼(110)에서의 내부로우 어드레스 스트로브 신호 /RAS와 외부에서의 어드레스 신호 Ai를 받아 /RAS가 L레벨로 강하하면 어드레스 신호 Ai를 로우 어드레스로서 취하고 RAi, /RAi를 출력한다.
행 프리디코다(130)는 행 어드레스 버퍼(120)에서의 로우 어드레스 RAi, /RAi를 받아 이 로우 어드레스 RAi, /RAi에 응한 행 프리디코드 신호 Xi를 출력한다.
행 서브디코더(140)는 승압전위 발생회로(100)로부터 승압전위 VPP를 받아서 동작하고, 행 어드레스 버퍼(120)로부터 로우 어드레스 RAi, /RAi의 일부를 받아 이것에 응한 워드선 구동신호 RXm를 출력한다.
블록선택회로(150)는 행 어드레스 버퍼(120)에서의 로우 어드레스 RAi, /RAi의 일부를 받아 이것에 응한 블록선택신호 BSn을 출력한다.
행 디코더(160)는 행 프리디코더(130)에서의 행 프리디코드 신호 Xi와 행 서브디코더(140)에서의 워드선 구동신호 RXm와 블록선택회로(150)에서의 블록선택신호 BSn을 받아 복수의 워드선중 이들의 신호에 응한 워드선의 전위 WL를 선택적으로 승압전위 Vpp로 상승한다.
/CAS버퍼(170)는 외부에서의 칼럼어드레스 스트로브신호 ext/CAS를 받아 내부 칼럼어드레스 스트로브 신호 /CAS를 출력한다.
열어드레스버퍼(180)는 이 /CAS버퍼(170)에서의 내부칼럼 어드레스 스트로브 신호 /CAS와 외부에서의 어드레스 신호 Ai를 받아 /CAS가 L레벨로 강하하면 어드레스 신호 Ai를 칼럼 어드레스로서 취하여 CAi, /CAi 를 열 프리디코더(190)는 열 어드레스버퍼(180)에서의 칼럼어드레스 CAi/CAi를 받어 이 칼럼 어드레스 CAi, CAi에 응한 열 프리디코드신호 Yi를 출력한다.
열 디코더(200)는 이 열 프리디코더(190)에서의 열 프리디코드 신호 Yi를 받아 복수의 칼럼 선택 중 이 열 프리디코드 신호 Yi에 응한 칼럼 선택선의 전위 CSL를 선택적으로 H레벨(Vcc)로 상승한다.
메모리셀 어레이(210)는 복수의 메모리셀과 복수의 워드선과 복수의 비트선쌍을 가진다.
복수의 메모리셀은 복수 행 및 복수 열로 설치되어 있다.
복수의 워드선은 각 행에 대응하여 설치되어 대응한 행에 설치된 메모리셀에 접속된다.
복수의 비트선쌍은 각열에 대응하여 설치되어 대응한 열에 설치된 메모리셀에 접속된다.
센스앰프와 I/O게이트 회로는 220으로 표시된다.
센스앰프는 각 비트선에 접속되어 접속된 비트선쌍에 있어서 비트선간의 판독전위차를 검지 증폭한다.
I/O게이트 회로는 열 디코더(200)에 의해 선택된 칼럼 선택선에 대응한 열의 비트선쌍을 I/O선쌍에 접속한다.
입출력버퍼(230)는 라이트 인에이블 신호 /WE를 받아 이 라이트 인에이블 신호 /WE가 L레벨이면 외부에서 입력된 데이터 Din를 I/O선쌍을 통하여 어드레스 신호에 응한 어드레스에 위치하는 메모리셀에 기록하고 라이트 인에이블 /WE가 H레벨이면 I/O선에 판독된 데이터를 외부에 Dout로서 출력한다.
제 2 도는 제 1 도에 표시된 메모리셀 어레이(210)와, 그의 주변 회로의 일부를 표시하는 블록도이다.
제 2 도에는 메모리셀 어레이(210)의 4개의 메모리 매트중의 하나의 메모리 매트를 구성하는 16개의 블록 중 1 블록이 표시되어 있다.
제 2 도에 표시함과 같이 메모리셀 MCxy은 각각이 n채널 MOS 트랜지스터(211)와 커패시터(211)를 가진다.
각 메모리셀 MCxy은 워드선(213)과 비트선(214a, 214b)에서 되는 비트선쌍(214)와의 교점에 대응하여 설치되어 있다.
이 메모리셀 MCxy을 구성하는 n 채널 MOS 트랜지스터(211)는 워드선(213)의 일부를 게이트로 해서 가지고 커패시터(212)의 한편의 전극과 비트선(214a) 또는 비트선(214b)과의 사이에 접속되어 있다.
커패시터(212)의 다른 편의 전극에는 전원전위 Vcc의 중간의 전위(1/2) Vcc인 셀 플레이트 전위 Vcp가 제공된다.
각 블록 대응의 행 디코더(161)는 각각이 각 블록에 대응하는 16개의 블록선택신호 BS0~BS15중 하나의 블록선택신호 BS0를 받는다.
그리고, 행디코더(161)는 3조의 로우 프리디코드 신호 X0~X3, X4~X7, X8~X11와 워드선 구동신호 RX0~RX3에 응한 1개의 워드선(213)을 256개의 워드선(213)중에서 선택적으로 승압전위 Vpp로 상승한다.
3조의 로우 프리디코더 신호 X0~X3, X4~X7, X8~X11는 블록선택신호BS0가 H레벨(활성)로 되면 로우 어드레스 신호 RAi에 의거하여 4개중 하나가 H레벨(활성)로 된다.
워드선 구동신호 RX0~RX3는 로우 어드레스 신호 RAi에 의거하여 4개 중의 하나의 승압전위 Vpp(활성)된다.
열디코더(200)는 칼럼 프리디코드 신호 Y0~Y3, Y4~Y7, Y8~Y11, Y12~Y15, Y16~Y19에 응하여 1024개의 칼럼 선택설(201)중 하나를 H레벨(활성)로 하므로서, 16개의 블록으로 공유되어 있다.
센스앰프(221)는 비트선쌍(214)에 있어서 비트선(214a, 214b)과의 사이에 접속되어 비트선(214a, 214b)의 사이의 전위차를 검지 증폭한다.
I/O게이트(222)는 각각이 비트선쌍(214)과 I/O선쌍(223)과의 사이에 접속되어 대응하는 열의 칼럼 선택선(201)에서의 칼럼선택신호 CSLi를 받아 이 칼럼선택신호 CSLi가 H레벨이면 대응하는 비트선쌍(214)과 I/O선쌍(223)을 도통시킨다.
각 I/O케이트(222)는 n 채널 MOS 트랜지스터(222a)와 n 채널 MOS 트랜지스터(222b)를 가진다.
n 채널 MOS 트랜지스터(222a)는 비트선(214a)와 I/O선(223a)과의 사이에 접속되어 게이트가 칼럼선택선 (201)에 접속된다.
n 채널 MOS 트랜지스터(222b)는 비트선(214b)과 I/O선(223b)과의 사이에 접속되어 게이트가 칼럼선택선(201)애 접속된다.
제 3 도는 제 2 도에 표시된 메모리셀 MCxy를 포함하는 회호로 반도체 기판에 형성하였을때의 III-III선에 따른 단면도이다.
제 3 도에 도시하는 바와 같이 P형의 실리콘으로 되는 반도체 기판(301)의 일주면에 반도체 기판(301)보다도 불순물 농도가 높은 P형의 웰(302)이 형성되어 있다.
n 채널 MOS 트랜지스터(303)가 웰(302)로 형성되어 있다.
제 3 도의 좌측에 표시되는 n 채널 MOS 트랜지스터(303)가 제 2 도의 메모리셀 MC0에서 n 채널 MOS 트랜지스터(211)에 상당한다.
제 3 도의 우측에 표시되는 n 채널 MOS 트랜지스터(303)가 제 2 도의 메모리셀 MC10에서 n 채널 MOS 트랜지스터(211)에 상당한다.
n 채널 MOS 트랜지스터(303)는 n+형의 한편의 소스/드레인(303a)이 n+형의 다른편의 소스/드레인(303b)과 게이트 전극(303e)를 가진다.
한편의 소스/드레인(303a)는 웰(302)로 형성되어 있다.
다른편의 소스/드레인(303b)는 웰(302)로 한편의 소스/드레인(303a)로부터 격리되어 형성되어 있다.
게이트전극(303e)는 한편과 다른편의 소스/드레인(303a)와 (303b)에 의하여 끼워진 채널영역(303c)에 게이트절연막(303d)를 개재 대향하여 형성되어 있다.
게이트전극(303e)는 병행하여 배치된 워드선 전위 WL0, WL1에 대응하는 워드선(213)의 일부로 되어 있다.
소자분리영역(304)은 실리콘 산화막으로부터 된다.
워드선(305)는 그의 일부가 게이트전극(303e)과 같이 제 3 도에 표시되어 있지 않은 메모리셀 MC20, MC30(제 2 도)에서 n채널 MOS 트랜지스터(211)의 게이트 전극이고, 워드선 전위 WL2, WL3에 대응하는 워드선(213)에 상당한다.
산화막(306)은 게이트전극(303e)과 워드선(305)을 덮도록 형성되어 있다.
층간절연층(307)은 BPSG(Boro-Phapho Silicate Glass)막으로 되고 반도체 기판(301)의 전면상에 형성되어 있다.
층간절연막(307)의 상면은 평탄화 되어 있다.
콘택트홀(308)은 다른편의 소스/드레인(303b)의 표면에 달하도록 층간절연막(307)에 형성되어 있다.
비트선(309)는 층간절연막(307)의 위에 형성되어 콘택트홀(308)을 통하여 n 채널 MOS 트랜지스터(303)의 다른편의 소스/드레인(303b)에 접속되어 있다.
비트선(309)는 접속부분(309a)과 저지항부분(309b)를 가진다.
접속부분(309a)은 다른편의 소스/드레인(303b)에 접속된 n 형의 다결정 실리콘으로 된다.
저지항부분(309b)는 비트선(309)의 전기저항을 내리기 위하여 알루미늄(Al)으로 된다.
층간절연막(310)은 층간절연막(307)의 전면상에 형성되어 BSPG막으로 된다.
콘택트홀(311)은 층간절연막(310)의 상면에서 층간절연막(307)의 하면에 걸쳐서 n 채널 MOS 트랜지스터(303)에 있어서 한편의 소스/드레드(303a)에 달하도록 층간절연막(310)과 (307)에 개구되어 있다.
플러그(312)는 콘택트홀(311)의 내부에 형성되어 한편의 소스/드레인(303a)에 접속되는 n 형의 다결정 실리콘으로 된다.
한편의 커패시터용 전극(13)은 층간절연막(310)의 위에 형성되어 플러그(312)를 통하여 n 채널 MOS 트랜지스터(303)에서 한편의 소스/드레인(303a)에 접속된다.
커패시터용 전극(313)은 상층전극(313a)과 하층전극(313b)을 가진다.
상층 전극(313a)는, 백금(Pt), 탄탈(Ta), 루미듐(Ru) 또는 이들의 금속산화물로 된다.
하층전극(313b)은 상층전극(313a)의 하면에 접하여 형성되어 상층전극(313a)의 주측단면보다도 내측에 형성된 주측단면을 가진다.
또, 하층전극(313b)는 배리어로서의 기능을 가지는 TiN, Ta, Ti, RuO2, 2층의 Ti/TiN/Ti로 된다.
절연체(314)는 상층전극(313a)의 아래에서 하층전극(313b)의 주측단면에 접하여 형성되어 실리콘 산화물 또는 실리콘 질화물로 된다.
커패시터용 유전막(315)은 상층전극(313a)의 상면과 측면에 접하고 하층전극(313b)의 측면에 절연체(314)를 개재하여 대향하도록 형성되어 있다.
커패시터용 유전막(315)은 티탄산스트론튬(SrTiO3), 티탄산 바륨(BaTiO3), 티탄산바륨스트론튬((Ba, Sr)TiO3), 티탄산 지르콘산연(PZT) 또는 티탄산 지르콘산란탄연(PLZT)로 된다.
다른편의 커패시터용 전극(316)은 커패시터용 유전막(315)을 통하여 한편의 커패시터용 전극(313)에 대향하여 형성되어 있다.
다른편의 커패시터용 전극(316)은 Pt, Ta, Ru 또는 이들의 금속산화물로 된다.
커패시터는 한편의 커패시터용 전극(313)과 커패시터용 유전막(315)과 다른편의 커패시터용 전극(316)에 의하여 구성된다.
한편의 커패시터용 전극(313)의 상층전극(313a)은 커패시터용 유전막(315)이 정상으로 고유전체 재료의 결정구조를 조상하도록 Pt, Ta, Ru 또는 이들의 금속산화물로 된다.
층간절연막(317)은 다른편의 커패시터용 전극(316)의 전면상에 형성되어 그의 상면이 평탄화되어 BPSG로 된다.
배선층(318)은 층간절연막(317)의 위에 형성되어 일부가 게이트전극(303e)으로 되는 워드선에 병행하여 배치되어 있다.
배선층(318)은 128쌍의 비트선쌍마다에 하층의 워드선과 션트영역으로 접속되어 알루미늄(Al)로 이루어진다.
층간절연막(319)는 배선층(318)을 덮도록 전면에 형성되어 실리콘 산화물로 된다.
배선층(320)은 층간절연막(319)의 위로 배선층(318)가 교차하는 방향으로 연장하도록 형성되어 있다.
배선층(320)은 알루미늄으로 되고 예컨대 전원전위 Vcc나 접지전위를 전달하는 전원선등을 구성한다.
다음에 이상과 같이 구성된 일실시예의 DRAM 의 동작에 관하여 설명한다.
우선 어드레스 신호 Ai를 제공하여 외부 로우어드레스 스트로브 신호 ext/RAS가 H 레벨에서 L 레벨로 하강하게 되면(활성화 되면) /RAS버퍼(110)에서 출력되는 내부 로우 어드레스 스트로브 신호 /RAS도 L 레벨로 된다.
이것을 받아, 행 어드레스 버퍼(120)가 제공된 어드레스 신호 Ai를 로우 어드레스로 취한다.
그리고, 행 어드레스 버퍼(120)가 어드레스 신호 Ai와 동논리 및 역논리의 로우 어드레스 신호 Ai, /RAi를 출력한다.
그리고, 행 프리디코더(130)가 로우 어드레스 신호 RAi, /RAi의 2개씩에 응하여 3조의 프리디코드 신호 X0~X3, X4~X7, X8~X11, 의 각각의 조로 4개중 하나를 H 레벨로 한다.
또, 행 서브디코더(140)가 2개의 로우 어드레스 신호 RA0, /RA0., RA1, /RA1에 응하여 워드선 구동신호 RX0~RX3중 하나를 승압전위 Vpp로 한다.
블록선택회로(150)가 4개의 로우 어드레스 신호 RAi, /RAi에 응하여 16개의 블록선택신호 BS0~BS15중 하나를 H 레벨로 한다.
그리고, 행 디코더(161)중의 H 레벨로 된 블록선택신호 BSj에 대응한 블록 대응의 행디코더(161)가 1개의 워드선(213)의 전위 WLK를 승압전위 Vpp로 상승한다.
이 승압된 워드선(213)에 접속된 메모리셀 MCky에서 n 채널 MOS 트랜지스터(211)가 도통한다.
커패시터(212)의 한편의 전극과 사전에 중간전위(1/2)Vcc에 프리차지 되어 있는 비트선(214a)또는 (214b)과의 사이로 전하의 수수가 행해지게 된다.
이 때, 커패시터(212)가 한편 전극에 전원전위 Vcc 가 유지되어 있으면 커패시터(212)의 한편 전극에서 비트선(214a) 또는 (214b)의 전위 BL, 또는 /BL가 중간전위(1/2)Vcc에서 약간 내려간다.
또, 커패시터(212)의 한편 전극에 접지전위가 유지되어 있으면 비트선(214a)또는 (214b)에서 커패시터(212)의 한편 전극에 전하가 흘러서 비트선(214a)또는 (214b)의 전위 BLY, 또는 /BLY가 중간(1/2)Vcc에서 약간 올라간다.
그리고, 이와 같이 하여 생긴 비트선간의 약간 전위차를 센스앰프(221)가 검지 증폭하고, 전위의 높은 편의 비트선의 전위를 전원전위 Vcc에 낮은편의 비트선의 전위를 접지전위로 한다.
그후, 열 어드레스에 상당하는 어드레스 신호 Ai가 제공되어 외부 칼럼어드레스 스트로브 신호 ext/CAS가 H 레벨에서 L 레벨로 강하되면(활성화 되면), /CAS버퍼(170)에서 출력되는 내부 칼럼어드레스 스트로브 신호 /CAS도 L 레벨로 된다.
이것을 받아, 열어드레스 버퍼(180)가 제공된 어드레스 신호 Ai를 칼럼어드레스로해서 취해서 어드레스 신호 Ai와 동논리 및 역논리의 칼럼어드레스 신호 CAi, /CAi를 출력한다.
그리고, 열 프리디코더(190)가 칼럼어드레스 신호 CAi, /CAi의 2개씩에 응하여 5조의 열프리디코드 신호 Y0~Y3, Y4~Y7, Y8~Y11, Y12~Y15, Y16~Y19의 각각의 조로 4개중의 하나를 H레벨로 한다.
그리고, 열디코드(200)가 열 프리 디코드 신호Y0~Y3, Y4~Y7, Y8~Y11, Y12~Y15, Y16~Y19에 응하여 1개의 칼럼 선택선(201)의 전위 CSLp를 H레벨로 상승한다.
이 H 레벨에 상승된 칼럼 선택선(201)에 접속된 I/O게이트(222)에서 n 채널 MOS 트랜지스터(222a)와 (222b)가 도통하고 이 칼럼선택선(201)에 대응한 비트선쌍(214)과 I/O선쌍(223)을 도통시킨다.
이것에 의해 선택의 메모리셀 MCkp에 기억되어 있는 데이터에 대응한 상보의 데이터 IOn, /IOn가 입출력 버퍼(230)로 출력된다.
입출력버퍼(230)는 이 데이터에 응한 출력데이터 Dout를 출력하고 판독동작이 완료한다.
기록시는 외부 칼럼 어드레스 스트로브 신호 /WE를 L레벨에 강하하여 입력데이터 Din를 제공하여 둔다.
이것에 의해 I/O선(223a) 및 (223b)중 한편이 L 레벨, 다른편이 H 레벨로 된다.
이 I/O선쌍(223)과, 판독동작과 동일하게 열 디코더(200)과에 의해 어드레스 신호 CAi, /CAi에 응하여 I/O선쌍(223)에 접속된 비트선쌍(214)를 통하여 선택된 메모리셀 MCkp에서 커패시터의 한편 전극에 L레벨 또는 H레벨의 전위가 전달된다.
그리고, 외부 칼럼어드레스 스트로브 신호 ext/CAS와 외부 로우 어드레스 스트로브 신호 ext/RAS를 H레벨로 상승하는 것에 의해 전체의 I/O게이터(222)가 도통하지 않게 된다.
이것에 의해, 전체의 워드선(213)이 L레벨로 되어 판독 또는 기록의 동작이 종료한다.
다음에 제 3 도에 표시됨과 같이 구성된 하나의 실시예의 DRAM의 제조방법에 관하여 제 4a도 ~ 제 4g 도에 의거하여 설명한다.
제 4a도에 표시함과 같이 p 형의 반도체 기판(301)에 일주면에 보롬이온등의 P형의 이온을 주입하는 것에 의하여 반도체 기판(301)보다도 불순물 농도가 높은 P 형 웰(302)를 형성한다.
반도체 기판(301)의 일주면에 LOCAS(Local Oxidation of Silicon)법에 의해 선택적으로 소자분리영역(304)를 형성한다.
다음에, 제 4b도에 나타난 바와 같이 MOS 트랜지스터(303)가 형성되는 영역에 게이트 절연막으로 되는 산화막을 열 산화에 의해 형성한다.
이 산화막의 위에 MOS 트랜지스터(303)의 게이트 전극으로 되는 전극층을 CVD(Chemical Vapor Deposition)법에 의해 퇴적한다.
이 전극층은 n 형 불순물 이온이 도프된 다결정 실리콘등의 도전 재료로 이루어진다.
포토리소그래피 기술과 에칭기술을 사용하여 이 전극층에서 게이트 전극(303e)과 워드선(305)을 형성된다.
그리고, 게이트 전극(303e)을 마스크로서 사용하여 이 아래의 산화막의 에칭을 행하고 게이트 절연막(303d)를 형성한다.
게이트 전극(303e)을 마스크로 해서 사용하여 상방에서 비소이온 등의 n형의 이온을 주입, 확산하는 것에 의해 한편과 다른편의 소스/드레인(303a)와 (303b)를 형성한다.
CVD법 등을 사용하여 게이트 전극(303e)과 워드선(305)을 덮도록 실리콘 산화막(306)을 형성한다.
다음에, 제 4C 도에 나타낸바와 같이 CVD 법에 의해 전면상에 BPSG로 이루어지는 층간절연막(307)를 형성한다.
프트리소그래피 기술과 에칭기술을 사용하여 다른편의 소스/드레인(303b)의 표면상에 달하도록 콘택트홀(308)을 층간절연막(307)에 개구한다.
그리고, n 형의 다결정 실리콘 층을 CVD법에 의해 층간절연막(307)의 위와 콘택트홀(308)의 내부로 형성한다.
그의 다결정 실리콘층의 위에 알루미늄층을 CVD법 또는 스태터링법에 의해 형성하고 포토리스그래피 기술과 에칭기술을 사용하여 패터닝하는 것에 의하여 비트선(309)에서 저저항부(309b)와 접속부(309a)를 형성한다.
제 4d 도에 나타내는 바와 같이 CVD법에 의해 BPSG로 되는 층간절연막(310)를 전면상에 형성하고 그의 상면에 평탄화 처리를 행한다.
포토리소그래피 기술과 에칭기술을 사용하여 한편의 소스/드레인(303a)의 표면상에 달하도록 콘택트홀(311)를 층간절연막(310)과 (307)애 개구한다.
층간절연막(310)의 위와 콘택트홀(311)의 내부에 n 형의 다결정 실리콘층(331)을 CVD법에 의해 형성한다.
그리고, 제 4e 도에 나타난바와 같이 다결정 실리콘층(331)을 층간절연막(310)의 상면까지 에칭백하는 것에 의해 플러그(312)를 형성한다.
층간절연막(310)의 위와 콘택트홀(311)의 내부에 n 형의 다결정 실리콘층(331)을 CVD법에 의해 형성한다.
층간절연막(310)의 전면상에 하층전극(312b)으로 되어 TiN, Ta, Ti, RuO2, 2층의 Ti/TiO2또는 3층의 Ti/Tin/Ti으로 이루어지는 배리어층(332)을 CVD법 또는 스패터링법에 의해 형성한다.
그리고, 제 4e 도에 나타난바와 같이 다결정 실리콘층(331)을 층간절연막(310)의 상면까지 에치백하는 것에 의해 플러그(312)를 형성한다.
층간절연막(310)의 전면상에 하층전극(313b)으로 되는 TiN, Ta, Ti, RuO2, 2층의 Ti/TiO2또는 3층의 Ti/TiN/Ti으로 되는 배리어층(332)을 CVD법 또는 스패터링법에 의해 형성한다.
이 배리어층(332)의 전면상에 상층전극(313a)으로 되는 Pt, Ta, Ru 또는 이들의 금속산화물로 이루어진 고융점 귀금속층(333)를 스패터링법등에 의해 형성된다.
이 고융점 귀금속층(333)의 위에 포토리스그래피 기술에 의해 선택적으로 레지스트(334)를 형성한다.
또, 제 4f 도에 나타난바와 같이 레지스트(334)를 마스크로서 사용하여 고융점 귀금속(333)과 배리어 층(332)를 에칭 제거한다.
이것에 의해 상층전극(313a)와 하층전극(313b)을 형성한다.
레지스트(334)를 제거한다.
그후 선택선 에칭에 의해 하층전극(313b)의 주측단부를 상층전극(313a)의 주측단부보다 내측으로 후퇴하도록 제거한다.
그리고, CVD법에 의해 실리콘 산화막 또는 실리콘 질화막을 전면상으로 형성하고 에치백하는 것에 의해 절연체(314)를 상층전극(313a)의 아래에서 하층전극(313b)의 측면으로 접하도록 형성한다.
제 4g 도에 나타난바와 같이 CVD법에 의해 전면상에 SrTiO3, BaTiO3, (Ba, Sr)TiO3, PZT 또는 PLZT에서 되는 커패시터용 유전막(315)을 형성한다.
그의 커패시터용 유전막(315)의 위에 스패터링법등에 의해 Pt, Ta, Ru 또는 이들의 금속산화물로 되는 고융점 귀금속층을 형성한다.
포트리소그래피 기술과 에칭기술을 사용하여 이 고융점 귀금속층의 패터닝을 행하는 것에 의하여 다른편의 커패시터용전극(316)을 형성한다.
그리고, CVD법에 의해 BPSG막을 전면상에 형성하고 그의 상면에 평탄화처리를 행하는 것에 의해 층간절연막(317)을 형성한다.
이 층간절연막(317)의 위에 스패터링법등에 의해 알루미늄으로 되는 층을 형성한다.
포토리소그래피 기술과 에칭기술을 사용하여 알루미늄 층의 패터닝을 행하는 것에 의해 배선층(318)을 형성한다.
그후 제 3 도에 나타난바와 같이 CVD법에 의해 실리콘 산화물으로 되는 층간절연막(319)을 전면상에 형성한다.
이 층간절연막(319)의 위에 스패터링법등에 의해 알루미늄으로 되는 층을 형성한다.
포토리소그래프기술과 에칭기술을 사용하여 알루미늄 층의 패터닝을 행하는 것에 의해여 배선층(320)을 형성한다.
이상과 같이 상기의 실시예에 따른 DRAM에 있어서는 커패시터용 유전막(315)에 다결정 구조의 고유전체막을 사용하고 있음으로 작은 면적의 커패시터 전극으로도 큰 용량을 얻는 것이 된다.
그 결과 메모리셀의 데이터 유지시간이 길게 된다.
또, 커패시터용 유전막(315)이 정상인 결정구조를 조성하는 것이 되도록 설치된 상충전극(313a)과 층간절연막(310) 및 플러그(312)와의 사이에 베리어로서 기능하는 하증전극(313a)이 제공되어 있다.
그 때문에 층간절연막(310) 또는 플러그(312)에서 실리콘 원자등이 상층전극(313a)으로 확산하는 것에 의해 커패시터용의 유전막(315)이 정상으로 결정구조를 조성할 수 없게 되어 유전율의 저하나 절연성의 열화등이 발생한다는 현상을 억제하는 것이 된다.
또한, 하층전극(313a)의 주측단부를 상층전극(313a)의 주측단부보다도 내측으로 후퇴시켜 이 하층전극(313a) 주측단면이 절연체(314)를 개재하여 커패시터용 유전막(315)에서 격리하고 있다.
그 때문에, 하층전극(318b)의 측면에 대향한 커패시터용 유전막(315)의 부분의 결정구조가 변화하여 절연특성이 열화하여도 이 부분을 통하여 하층전극(318b)의 주측단면과 다른편의 커패시터용 전극(316)과의 사이에 생기는 리이크전류를 억제하는 것이 된다.
이상과 같이 본 발명에 의하면 상기와 같이 커패시터의 리이크전류를 억제할 수 있으므로서, 데이터의 유지특성이 양호한 메모리셀을 구비한 반도체 장치를 얻을 수 있다.
Claims (18)
- 제 1의 커패시터 전극과, 커패시터 유전막과, 상기 커패시터 유전막을 개재하여 상기 제 1의 커패시터 전극에 대향하여 형성되는 제 2의 커패시터 전극을 구비하고, 상기 제 1의 커패시터 전극은 상면과 하면과 주측단면을 가지는 제 1 층 전극과, 상기 제 1 층 전극의 하면측에서 상기 제 1 층 전극에 전기적으로 접속 형성되어 상기 제 1 층의 전극의 주측단면보다도 내측에 형성되는 주측단면을 가지는 제 2 층 전극을 포함하고, 상기 커패시터 유전막은 상기 제 1 층의 전극의 상면과 주측단면에 접하고 또, 상기 제 2 층의 전극의 주측단면에 격리하여 대향하도록 형성되어 있는 커패시터를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 커패시터 유전막은 상기 제 1 층 전극에 접하여 형성되면 다결정 구조를 이루고, 상기 제 2 층 전극에 접하여 형성되면 상기 다결정 구조와 다른 구조로되는 재료를 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 커패시터 유전막은 절연체를 개재해서, 상기 제 2 층 전극의 주측단면에 대향하여 형성되는 반도체 장치.
- 제 1 항에 있어서, 상기 커패시터 유전막은 SrTiO3, BaTiO3, (Ba, Sr)TiO3., PZT 및 PLZT로 이루어진 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 층 전극은 Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 층 전극은 TiN, Ta, Ti 및 RuO2로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 의 커패시터전극은 Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 1의 커패시터 전극과, SrTiO3, BaTiO3, (Ba, Sr)TiO3, PZT 및 PLZT로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 커패시터 유전막과 상기 커패시터 유전막을 개재하여 상기 제 1 의 커패시터 전극에 대향하여 형성되는 제 2 의 커패시터 전극을 구비하고, 상기 제 1 의 커패시터 전극은, 상면과 하면과 주측단면을 가지고 Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 제 1 층 전극과, 상기 제 1 층 전극의 하면측에서 상기 제 1 층 전극에 전기적으로 접속 형성되어 상기 제 1 층 전극의 주측단면보다도 내측으로 형성되는 주측단면을 가지고, TiN, Ta, Ti 및 RuO2로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 제 2 층 전극을 포함하고, 상기 커패시터 유전막은 상기 제 1 층 전극의 상면과 주측단면에 접하고, 또, 상기 제 2 층 전극의 주측단면으로 격리하여 대향하도록 형성되어 있는 커패시터를 가지는 반도체 장치.
- 제 8 항에 있어서, 상기 제 2 의 커패시터 전극은 Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택한 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 8 항에 있어서, 상기 커패시터 유전막은 절연체를 재개하여, 상기 제 2 층 전극의 주측단면에 대향하여 형성되는 반도체 장치.
- 주표면을 가지고 제 1 도전형 영역을 포함하는 반도체 기판과, 상기 반도에 기판의 주표면에 형성된 전계효과 트랜지스터를 구비하고, 상기 전계효과 트랜지스터는, 상기 반도체 기판의 주표면에 형성된 제 2 도전형의 제 1의 불순물 영역과, 상기 반도체 기판의 주표면에서 상기 제 1의 불순물 영역에서 격리하여 형성된 제 2 도전형의 제 2 의 불순물 영역과, 상기 제 1과 제 2의 불순물 영역에 의하여 끼워진 상기 반도체 기판의 주표면에서의 영역에 게이트 절연막을 개재하여 대향하여 형성되는 게이트 전극을 포함하고, 상기 반도체 기판의 주표면 상에 형성되어 상기 제 1의 불순물 영역의 표면에 달하는 콘택트홀을 가지는 층간절연막과, 상기 층간절연막의 위에 형성된 커패시터를 구비하고 상기 전계효과 트랜지스터와 상기 커패시터에 의하여 메모리셀이 더 구성되며, 상기 커패시터는 제 1의 커패시터 전극과, 커패시터 유전막과, 상기 커패시터 유전막을 개재하여 상기 제 1의 커패시터 전극에 대향하여 형성되는 제 2의 커패시터 전극을 구비하고, 상기 제 1의 커패시터 전극은, 상면과 하면과 주측단면을 가지는 제 1 층 전극과, 상기 제 1 층 전극의 하면측에서 상기 제 1 층 전극에 전기적으로 접속 형성되어 상기 제 1 층 전극의 주측단면보다도 내측으로 형성되는 주측단면을 가지는 제 2 층 전극을 포함하고, 상기 커패시터 유전막은 상기 제 1 층 전극의 상면과 주측단면에 접하여 또, 상기 제 2 층 전극의 주측단면으로 격리하여 대향하도록 형성되어 있는 반도체 장치.
- 제 11 항에 있어서, 상기 커패시터 유전막은 상기 제 1 층 전극에 접하여 형성되면 다결정 구조를 이루고 상기 제 2 층 전극에 접하여 형성되면, 상기 다결정 구조와 다른 구조로 되는 재료를 포함하는 반도체 장치.
- 제 11 항에 있어서, 상기 커패시터 유전막은 절연체를 개재하여 상기 제 2 층 전극의 주측단면에 대향하여 형성되는 반도체 장치.
- 제 11 항에 있어서, 상기 커패시터 유전막은 SrTiO3, BaTiO3, (Ba, Sr)TiO3, PZT 및 PLZT로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 11 항에 있어서, 상기 제 1 층 전극은 Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 11 항에 있어서, 상기 제 2 층 전극은 TiN, Ta, Ti 및 RuO로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 제 11 항에 있어서, 제 2의 커패시터 전극은 Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 반도체 장치.
- 주표면을 가지고 제 1 도전형 트랜지스터의 영역을 포함하는 반도체 기판과, 상기 반도체 기판의 주표면에 형성된 전계효과 트랜지스터를 구비하고, 상기 전계효과 트랜지스터는, 상기 반도체 기판의 주표면에 형성된 제 2 도전형의 제 1의 불순물 영역과, 상기 반도체 기판의 주표면에서 상기 제 1 의 불순물 영역으로부터 격리하여 형성된 제 2 도전형의 제 2 의 불순물 영역과, 상기 제 1 과 제 2 의 불순물 영역에 의하여 끼워진 상기 반도체 기판의 주표면에서 영역에 게이트 절연막을 개재하여 대향하여 형성되는 게이트 전극을 포함하고, 상기 반도체 기판의 주표면상에 형성되어 상기 제 1 의 불순물 영역의 표면에 달하는 콘택트홀을 가지는 층간절연막과, 상기 층간절연막의 위에 형성된 커패시터를 구비하고, 상기 전계효과 트랜지스터와 상기 커패시터에 의하여 메모리셀이 더 구성되며, 상기 커패시터는, 제 1의 커패시터 전극과, SrTiO3, BaTiO3, (Ba, Sr) TiO3, PZT 및 PLZT로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 커패시터 유전막과, 상기 커패시터 유전막을 개재하여 상기 제 1 의 커패시터 전극에 대향하여 형성되는 제 2 의 커패시터 전극을 구비하고, 상기 제 1의 커패시터 전극은, 상면과 하면과 주측단면을 가지고 Pt, Ta, Ru 및 이들의 금속의 화합물로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 제 1 층 전극과, 상기 제 1 층 전극의 하면측에서 상기 제 1 층 전극에 전기적으로 접속되어 형성되고 상기 제 1 층 전극의 주측단면보다도 내측으로 형성되는 주측단면을 가지고 TiN, Ta, Ti 및 RuO2로 되는 군에서 선택된 적어도 1종의 재료를 포함하는 제 2 층 전극을 포함하고, 상기 커패시터 유전막은 상기 제 1 층 전극의 상면과 주측단면에 접하고 또, 상기 제 2 층 전극의 주측단면에 격리하여 대향하도록 형성되어 있는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94-245616 | 1994-10-11 | ||
| JP24561694A JP3322031B2 (ja) | 1994-10-11 | 1994-10-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960015908A KR960015908A (ko) | 1996-05-22 |
| KR0175988B1 true KR0175988B1 (ko) | 1999-03-20 |
Family
ID=17136355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950034521A KR0175988B1 (ko) | 1994-10-11 | 1995-10-09 | 커패시터를 가지는 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5923062A (ko) |
| JP (1) | JP3322031B2 (ko) |
| KR (1) | KR0175988B1 (ko) |
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-
1994
- 1994-10-11 JP JP24561694A patent/JP3322031B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-06 US US08/467,650 patent/US5923062A/en not_active Expired - Lifetime
- 1995-10-09 KR KR1019950034521A patent/KR0175988B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08111510A (ja) | 1996-04-30 |
| KR960015908A (ko) | 1996-05-22 |
| JP3322031B2 (ja) | 2002-09-09 |
| US5923062A (en) | 1999-07-13 |
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