KR102354801B1 - 모스 캐패시터 및 이를 구비하는 이미지 센서 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 72
- 239000012535 impurity Substances 0.000 claims abstract description 63
- 238000002955 isolation Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000010410 layer Substances 0.000 claims description 97
- 239000011229 interlayer Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 abstract description 3
- 238000003860 storage Methods 0.000 description 20
- 238000005070 sampling Methods 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 7
- 238000007667 floating Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 230000002596 correlated effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
- H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
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Abstract
본 기술은 모스 캐패시터에 관한 것으로, 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트를 포함하는 제2전극을 포함할 수 있다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 모스 캐패시터 및 이를 구비하는 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 성능이 향상된 모스 캐패시터 및 이를 구비하는 이미지 센서를 제공한다.
본 발명의 실시예에 따른 모스 캐패시터는 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트를 포함하는 제2전극을 포함할 수 있다. 또한, 상기 제1전극은 상기 게이트 양측 불순물영역의 표면에 형성된 오믹콘택막을 더 포함할 수 있고, 상기 불순물영역의 가장자리에 위치하는 오믹콘택막은 상기 불순물영역의 끝단으로부터 이격될 수 있다.
상기 게이트의 평면형상은 메쉬형상(mesh shape)일 수 있다. 상기 게이트는 제1방향으로 연장된 복수의 제1게이트패턴들 및 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2게이트패턴들을 포함할 수 있고, 상기 제2방향으로 복수의 제1게이트패턴들 사이의 간격과 상기 제1방향으로 복수의 제2게이트패턴들 사이의 간격은 서로 동일할 수 있다.
본 발명의 실시예에 따른 모스 캐패시터는 기판에 형성되어 활성영역을 정의하는 소자분리막, 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역, 상기 기판상에 형성된 층간절연막을 관통하여 상기 불순물영역과 전기적으로 연결되는 복수의 제1플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제1플러그들과 전기적으로 연결된 하나 이상의 제1도전패턴을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트, 상기 층간절연막을 관통하여 상기 게이트와 전기적으로 연결된 복수의 제2플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제2플러그들과 전기적으로 연결된 하나 이상의 제2도전패턴을 포함하는 제2전극을 포함할 수 있다. 또한, 상기 제1전극은 상기 게이트 양측 불순물영역 표면에 형성된 오믹콘택막을 더 포함할 수 있고, 상기 불순물영역의 가장자리에 위치하는 오믹콘택막은 상기 불순물영역의 끝단으로부터 이격될 수 있다.
상기 게이트의 평면형상은 메쉬형상(mesh shape)일 수 있다. 상기 게이트는 제1방향으로 연장된 복수의 제1게이트패턴들 및 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2게이트패턴들을 포함할 수 있고, 상기 제2방향으로 복수의 제1게이트패턴들 사이의 간격과 상기 제1방향으로 복수의 제2게이트패턴들 사이의 간격은 서로 동일할 수 있다. 상기 복수의 제1플러그들은 상기 복수의 게이트패턴들에 인접하게 위치할 수 있다. 상기 복수의 게이트패턴들 측벽에 형성된 스페이서를 더 포함할 수 있고, 상기 복수의 제1플러그들은 상기 스페이서에 접할 수 있다. 상기 복수의 제1플러그들 각각은 상기 복수의 게이트패턴들 사이에 위치할 수 있다. 상기 복수의 제1플러그들 각각은 적어도 둘 이상의 측벽이 상기 복수의 게이트패턴들의 측벽과 마주보는 형태를 가질 수 있다. 상기 하나 이상의 제1도전패턴 및 상기 하나 이상의 제2도전패턴은 제1방향으로 연장된 바타입의 형상을 가질 수 있고, 상기 제1방향과 교차하는 제2방향으로 서로 인접하게 위치할 수 있다. 상기 하나 이상의 제1도전패턴과 상기 하나 이상의 제2도전패턴은 상기 제2방향으로 번갈아 배치될 수 있다.
본 발명의 실시예에 따른 이미지 센서는 입사광에 응답하여 광전하를 생성하는 광전변환소자; 저장 트랜지스터를 통해 상기 광전변환소자와 연결된 전하 저장 소자; 및 전송 트랜지스터를 통해 상기 전하 저장 소자와 연결된 플로팅디퓨전을 포함하고, 상기 전하 저장 소자는 모스 캐패시터를 포함할 수 있으며, 상기 모스 캐패시터는, 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트를 포함하는 제2전극을 포함할 수 있고, 글로벌 셔터 방식으로 동작할 수 있다. 또한, 상기 제1전극은 상기 기판상에 형성된 층간절연막을 관통하여 상기 불순물영역과 전기적으로 연결되는 복수의 제1플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제1플러그들과 전기적으로 연결된 하나 이상의 제1도전패턴을 더 포함할 수 있고, 상기 제2전극은 상기 층간절연막을 관통하여 상기 게이트와 전기적으로 연결된 복수의 제2플러그들, 및 상기 층간절연막 상에 형성되어 상기 복수의 제2플러그들과 전기적으로 연결된 하나 이상의 제2도전패턴을 더 포함할 수 있다. 상기 게이트의 평면형상은 메쉬형상일 수 있다.
본 발명의 실시예에 따른 이미지 센서는 비교기의 일측 입력단에 연결되고, 픽셀 어레이로부터 전달된 픽셀 신호의 값을 샘플링하는 제1샘플링 캐패시터; 및 상기 비교기의 타측 입력단에 연결되고, 램프 신호 발생 장치로부터 전달된 램프 신호의 값을 샘플링하는 제2샘플링 캐패시터를 포함할 수 있고, 상기 제1샘플링 캐패시터 및 상기 제2샘플링 캐패시터는 모스 캐패시터를 포함할 수 있으며, 상기 모스 캐패시터는, 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트를 포함하는 제2전극을 포함할 수 있다. 또한, 상기 제1전극은 상기 기판상에 형성된 층간절연막을 관통하여 상기 불순물영역과 전기적으로 연결되는 복수의 제1플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제1플러그들과 전기적으로 연결된 하나 이상의 제1도전패턴을 더 포함할 수 있고, 상기 제2전극은 상기 층간절연막을 관통하여 상기 게이트와 전기적으로 연결된 복수의 제2플러그들, 및 상기 층간절연막 상에 형성되어 상기 복수의 제2플러그들과 전기적으로 연결된 하나 이상의 제2도전패턴을 더 포함할 수 있다. 상기 게이트의 평면형상은 메쉬형상일 수 있다.
상기 게이트의 평면형상은 메쉬형상(mesh shape)일 수 있다. 상기 게이트는 제1방향으로 연장된 복수의 제1게이트패턴들 및 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2게이트패턴들을 포함할 수 있고, 상기 제2방향으로 복수의 제1게이트패턴들 사이의 간격과 상기 제1방향으로 복수의 제2게이트패턴들 사이의 간격은 서로 동일할 수 있다.
본 발명의 실시예에 따른 모스 캐패시터는 기판에 형성되어 활성영역을 정의하는 소자분리막, 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역, 상기 기판상에 형성된 층간절연막을 관통하여 상기 불순물영역과 전기적으로 연결되는 복수의 제1플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제1플러그들과 전기적으로 연결된 하나 이상의 제1도전패턴을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트, 상기 층간절연막을 관통하여 상기 게이트와 전기적으로 연결된 복수의 제2플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제2플러그들과 전기적으로 연결된 하나 이상의 제2도전패턴을 포함하는 제2전극을 포함할 수 있다. 또한, 상기 제1전극은 상기 게이트 양측 불순물영역 표면에 형성된 오믹콘택막을 더 포함할 수 있고, 상기 불순물영역의 가장자리에 위치하는 오믹콘택막은 상기 불순물영역의 끝단으로부터 이격될 수 있다.
상기 게이트의 평면형상은 메쉬형상(mesh shape)일 수 있다. 상기 게이트는 제1방향으로 연장된 복수의 제1게이트패턴들 및 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2게이트패턴들을 포함할 수 있고, 상기 제2방향으로 복수의 제1게이트패턴들 사이의 간격과 상기 제1방향으로 복수의 제2게이트패턴들 사이의 간격은 서로 동일할 수 있다. 상기 복수의 제1플러그들은 상기 복수의 게이트패턴들에 인접하게 위치할 수 있다. 상기 복수의 게이트패턴들 측벽에 형성된 스페이서를 더 포함할 수 있고, 상기 복수의 제1플러그들은 상기 스페이서에 접할 수 있다. 상기 복수의 제1플러그들 각각은 상기 복수의 게이트패턴들 사이에 위치할 수 있다. 상기 복수의 제1플러그들 각각은 적어도 둘 이상의 측벽이 상기 복수의 게이트패턴들의 측벽과 마주보는 형태를 가질 수 있다. 상기 하나 이상의 제1도전패턴 및 상기 하나 이상의 제2도전패턴은 제1방향으로 연장된 바타입의 형상을 가질 수 있고, 상기 제1방향과 교차하는 제2방향으로 서로 인접하게 위치할 수 있다. 상기 하나 이상의 제1도전패턴과 상기 하나 이상의 제2도전패턴은 상기 제2방향으로 번갈아 배치될 수 있다.
본 발명의 실시예에 따른 이미지 센서는 입사광에 응답하여 광전하를 생성하는 광전변환소자; 저장 트랜지스터를 통해 상기 광전변환소자와 연결된 전하 저장 소자; 및 전송 트랜지스터를 통해 상기 전하 저장 소자와 연결된 플로팅디퓨전을 포함하고, 상기 전하 저장 소자는 모스 캐패시터를 포함할 수 있으며, 상기 모스 캐패시터는, 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트를 포함하는 제2전극을 포함할 수 있고, 글로벌 셔터 방식으로 동작할 수 있다. 또한, 상기 제1전극은 상기 기판상에 형성된 층간절연막을 관통하여 상기 불순물영역과 전기적으로 연결되는 복수의 제1플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제1플러그들과 전기적으로 연결된 하나 이상의 제1도전패턴을 더 포함할 수 있고, 상기 제2전극은 상기 층간절연막을 관통하여 상기 게이트와 전기적으로 연결된 복수의 제2플러그들, 및 상기 층간절연막 상에 형성되어 상기 복수의 제2플러그들과 전기적으로 연결된 하나 이상의 제2도전패턴을 더 포함할 수 있다. 상기 게이트의 평면형상은 메쉬형상일 수 있다.
본 발명의 실시예에 따른 이미지 센서는 비교기의 일측 입력단에 연결되고, 픽셀 어레이로부터 전달된 픽셀 신호의 값을 샘플링하는 제1샘플링 캐패시터; 및 상기 비교기의 타측 입력단에 연결되고, 램프 신호 발생 장치로부터 전달된 램프 신호의 값을 샘플링하는 제2샘플링 캐패시터를 포함할 수 있고, 상기 제1샘플링 캐패시터 및 상기 제2샘플링 캐패시터는 모스 캐패시터를 포함할 수 있으며, 상기 모스 캐패시터는, 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역 내에 형성되고 상기 소자분리막으로부터 이격된 불순물영역을 포함하는 제1전극; 및 상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트를 포함하는 제2전극을 포함할 수 있다. 또한, 상기 제1전극은 상기 기판상에 형성된 층간절연막을 관통하여 상기 불순물영역과 전기적으로 연결되는 복수의 제1플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제1플러그들과 전기적으로 연결된 하나 이상의 제1도전패턴을 더 포함할 수 있고, 상기 제2전극은 상기 층간절연막을 관통하여 상기 게이트와 전기적으로 연결된 복수의 제2플러그들, 및 상기 층간절연막 상에 형성되어 상기 복수의 제2플러그들과 전기적으로 연결된 하나 이상의 제2도전패턴을 더 포함할 수 있다. 상기 게이트의 평면형상은 메쉬형상일 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 면적 증가없이 모스 캐패시터의 캐패시턴스를 향상시킬 수 있으며, 누설전류에 기인한 모스 캐패시터의 특성 열화를 방지할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 모스 캐패시터를 도시한 평면도.
도 3은 본 발명의 실시예에 따른 모스 캐패시터를 도 1 및 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 4는 글로벌 셔터 기능을 갖는 이미지 센서에서 단위픽셀 등가회로를 도시한 도면.
도 5는 샘플링 동작을 수행하는 이미지 센서를 개략적으로 도시한 블럭도.
도 3은 본 발명의 실시예에 따른 모스 캐패시터를 도 1 및 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 4는 글로벌 셔터 기능을 갖는 이미지 센서에서 단위픽셀 등가회로를 도시한 도면.
도 5는 샘플링 동작을 수행하는 이미지 센서를 개략적으로 도시한 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 모스 캐패시터 및 이를 구비하는 이미지 센서를 제공하기 위한 것이다. 여기서, 성능이 향상된 모스 캐패시터는 면적 증가없이 캐패시턴스를 향상시킬 수 있고, 누설전류에 기인한 특성 열화를 방지할 수 있는 모스 캐패시터를 의미할 수 있다. 참고로, 모스 캐패시터는 MIM(Metal-Insulator-Metal) 캐패시터 대비 공정 단순화가 가능하다는 장점이 있다. 반면, 모스 캐패시터는 유전체로서 게이트절연막을 사용하기 때문에 캐패시턴스를 증가시키기 위해서는 필연적으로 모스 캐패시터의 크기 예컨대, 면적을 증가시켜야만 하는 단점이 있다. 또한, 모스 캐패시터는 필연적으로 기판에 형성된 불순물영역을 구비하며, 불순물영역에서 발생하는 누설전류에 의해 특성이 열화되는 단점도 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 모스 캐패시터를 도시한 평면도이고, 도 3은 본 발명의 실시예에 따른 모스 캐패시터를 도 1 및 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도이다. 여기서, 도 1은 금속배선 레벨에서 도시한 평면도이고, 도 2는 게이트 레벨에서 도시한 평면도이다.
도 1 내지 도 3에 도시된 바와 같이, 실시예에 따른 모스 캐패시터(10)는 기판(100)에 형성된 소자분리막(102)을 포함할 수 있다. 소자분리막(102)에 의해 활성영역(104)이 정의될 수 있으며, 활성영역(104)은 모스 캐패시터(10)가 형성될 영역을 의미할 수 있다. 따라서, 소자분리막(102)에 의해 정의된 활성영역(104)은 다양한 평면형상(planar shape)을 가질 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 물질을 포함할 수 있다. 즉, 기판(100)은 단결정의 실리콘 함유 물질을 포함할 수 있다. 예를 들어, 기판(100)은 벌크 실리콘 기판일 수 있다. 소자분리막(102)은 STI(Shallow Trench Isolation) 또는 DTI(Deep Trench Isolation)일 수 있다. 즉, 소자분리막(102)은 기판(100)에 형성된 소자분리 트렌치 및 소자분리 트렌치에 매립된 절연막을 포함할 수 있다. 소자분리막(102)에 의해 정의된 활성영역(104)은 다양한 평면형상(planar shape)을 가질 수 있다.
실시예에 따른 모스 캐패시터(10)의 제1전극은 활성영역(104) 내에 형성된 불순물영역(130)을 포함할 수 있다. 불순물영역(130)은 웰(well)일 수 있다. 불순물영역(130)은 기판(100)에 P형 불순물 또는 N형 불순물을 이온주입하여 형성된 것일 수 있다. 예를 들어, P형 불순물로는 붕소(boron; B)을 사용할 수 있고, N형 불순물로는 비소(arsenic; As), 인(phosphorus; P) 등을 사용할 수 있다.
여기서, 누설전류에 기인한 모스 캐패시터(10)의 특성 열화를 방지하기 위해 불순물영역(130)은 소자분리막(102)으로부터 소정 간격 이격되도록 형성할 수 있다. 즉, 불순물영역(130)은 소자분리막(102)과 접하지 않도록 형성할 수 있다. 참고로, 불순물영역(130)과 소자분리막(102)이 접하는 경우, 소자분리막(102)의 표면에 존재하는 다수의 결함에 의해 불순물영역(130)과 소자분리막(102)의 접합면이 누설전류의 소스(source) 및 경로(path)로 작용하는 문제점이 발생한다. 또한, 불순물영역(130)을 형성하기 위해 기판(100)에 주입된 도펀트(즉, 불순물)가 소자분리막(102)으로 확산되는 도펀트 세그리게이션(dopant segregation) 현상에 의해 소자분리막(102)에 인접한 불순물영역(130)의 두께가 얇아지고, 불순물 도핑농도가 감소한다. 불순물영역(130)의 두께가 얇아지면 전계(electric field)에 대한 내성이 감소하여 누설전류가 쉽게 발생하고, 불순물의 도핑농도가 감소하면 불순물영역(130)의 저항이 증가하는 문제점이 발생한다. 그러나, 실시예에 따른 모스 캐패시터(10)는 불순물영역(130)을 소자분리막(102)으로부터 이격시켜 불순물영역(103)과 소자분리막(102)이 서로 접하지 않도록 형성함으로써, 상술한 문제점을 원천적으로 방지할 수 있다.
실시예에 따른 모스 캐패시터(10)의 제2전극은 기판(100)상에 형성되어 불순물영역(130)과 중첩된 게이트(120)를 포함할 수 있다. 여기서, 면적 증가없이 모스 캐패시터(10)의 캐패시턴스를 증가시키기 위해 게이트(120)의 평면형상은 메쉬형상(mesh shape)일 수 있다. 따라서, 게이트(120)는 갭(124)을 갖고 이웃하는 복수의 게이트패턴들(121, 122)을 포함할 수 있다. 예를 들어, 게이트(120)는 제1방향(D1)으로 연장된 복수의 제1게이트패턴(121)들 및 제1방향(D1)과 교차하는 제2방향(D2)으로 연장된 복수의 제2게이트패턴(122)들을 포함할 수 있다. 제2방향(D2)으로 복수의 제1게이트패턴(121)들 사이의 간격(d1)은 제1방향(D1)으로 복수의 제2게이트패턴(122)들 사이의 간격(d2)과 동일할 수 있다(d1 = d2). 다시 말해, 이웃하는 복수의 게이트패턴들(121, 122) 사이의 간격 즉, 갭(124)의 선폭은 모두 동일할 수 있다.
복수의 게이트패턴들(121, 122)을 포함하는 게이트(120)는 게이트절연막(108), 제1게이트전극(110) 및 제2게이트전극(112)이 순차적으로 적층된 형태를 가질 수 있다. 게이트절연막(108)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막일 수 있다. 잘 알려진 바와 같이, 게이트절연막(108)은 모스 캐패시터(10)의 유전막으로 작용할 수 있다. 제1게이트전극(110) 및 제2게이트전극(112)은 반도체 물질 또는 금속성 물질을 포함할 수 있다. 예를 들어, 제1게이트전극(110)은 실리콘막일 수 있고, 제2게이트전극(112)은 금속실리사이드막일 수 있다. 이 경우, 제2게이트전극(112)은 게이트(120)의 저항을 감소시키고, 제2도전패턴(128)과 게이트(120) 사이를 전기적으로 연결하는 제2플러그(126)에 대한 오믹콘택으로 작용하여 콘택저항을 감소시키는 역할을 수행할 수 있다.
또한, 실시예에 따른 모스 캐패시터(10)는 게이트(120) 측벽에 형성된 스페이서(114) 및 기판(100)상에 형성되어 게이트(120)를 덮는 층간절연막(116)을 더 포함할 수 있다. 스페이서(114) 및 층간절연막(116)은 산화막, 질화막 및 산화질화막로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다. 스페이서(114)는 게이트(120)의 측면을 보호함과 동시에 게이트절연막(108)과 더불어서 모스 캐패시터(10)의 유전막으로 작용할 수 있다.
또한, 실시예에 따른 모스 캐패시터(10)의 제1전극은 층간절연막(116)을 관통하여 불순물영역(130)에 전기적으로 연결된 복수의 제1플러그(132)들 및 복수의 제1플러그(132)들과 불순물영역(130) 사이에 형성된 오믹콘택막(134)을 포함할 수 있다. 한편, 도면에 도시하지는 않았지만, 실시예에 따른 모스 캐패시터(10)의 제1전극은 게이트(120) 양측 불순물영역(130)에 형성된 접합영역(즉, 소스 및 드레인)을 더 포함할 수도 있다. 접합영역은 불순물영역(130)보다 큰 불순물 도핑농도를 가질 수 있다.
여기서, 면적 증가없이 모스 캐패시터(10)의 캐패시턴스를 증가시키기 위해 복수의 제1플러그(132)들은 복수의 게이트패턴들(121, 122)에 인접하게 위치할 수 있다. 예를 들어, 복수의 제1플러그(132)들과 복수의 게이트패턴들(121, 122) 사이를 스페이서(114)가 매립하는 형태를 갖도록 형성할 수 있다. 즉, 복수의 제1플러그(132)들은 스페이서(114)에 접하도록 형성할 수 있다. 이 경우, 수평방향으로 복수의 제1플러그(132)들과 복수의 게이트패턴들(121, 122) 사이에서 기생 캐패시턴스가 발생하고, 스페이서(114)는 캐패시터의 유전막으로 작용할 수 있다. 복수의 제1플러그(132)들과 복수의 게이트패턴들(121, 122) 사이에서 발생된 기생 캐패시턴스만큼 모스 캐패시터(10)의 캐패시턴스를 증가시킬 수 있다.
또한, 면적 증가없이 모스 캐패시터(10)의 캐패시턴스를 더욱더 증가시키기 위해 복수의 제1플러그(132)들 각각은 복수의 게이트패턴들(121, 122) 사이에 위치할 수 있다. 이는, 복수의 제1플러그(132)들과 복수의 게이트패턴들(121, 122)이 서로 마주보는 면적을 증가시키기 위함이다. 구체적으로, 복수의 제1플러그(132)들 각각은 적어도 둘 이상의 측벽이 복수의 게이트패턴들(121, 122)의 측벽과 마주보는 형태를 가질 수 있다. 이를 위해, 복수의 제1플러그(132)들의 평면형상은 사각형일 수 있다.
오믹콘택막(134)은 게이트(120) 양측 불순물영역(130)의 표면에 형성된 것일 수 있다. 즉, 오믹콘택막(134)은 게이트(120)로 인해 노출된 불순물영역(130)의 표면에 형성될 수 있다. 오믹콘택막(134)은 불순물영역(130)과 복수의 제1플러그(132)들 사이의 콘택저항을 감소시키기 위한 것으로, 금속성 물질을 포함할 수 있다. 예를 들어, 오믹콘택막(134)은 금속실리사이드막을 포함할 수 있다.
여기서, 누설전류에 기인한 모스 캐패시터(10)의 특성 열화를 방지하기 위해 불순물영역(130)의 가장자리에 위치하는 오믹콘택막(134)은 불순물영역(130)의 끝단으로부터 이격될 수 있다. 참고로, 오믹콘택막(134)이 불순물영역(130)의 끝단까지 확장되는 경우, 금속실리사이드 형성공정의 특성에 의하여 불순물영역(130)의 끝단 경계를 따라 오믹콘택막(134)이 상대적으로 더 두껍게 형성되어 누설전류의 소스 및 경로로 작용하는 문제점이 발생한다. 그러나, 실시예에 따른 모스 캐패시터(10)는 불순물영역(130)의 가장자리에 위치하는 오믹콘택막(134)을 불순물영역(130)의 끝단으로부터 이격시킴으로써, 상술한 문제점을 원천적으로 방지할 수 있다.
또한, 실시예에 따른 모스 캐패시터(10)에서 제1전극은 층간절연막(116) 상에 형성되어 복수의 제1플러그(132)들과 전기적으로 연결된 하나 이상의 제1도전패턴(136)을 포함할 수 있다. 그리고, 실시예에 따른 모스 캐패시터(10)에서 제2전극은 층간절연막(116)을 관통하여 게이트(120)에 전기적으로 연결된 복수의 제2플러그(126)들 및 층간절연막(116) 상에 형성되어 복수의 제2플러그(126)들과 전기적 연결된 하나 이상의 제2도전패턴(128)을 포함할 수 있다. 한편, 도면에 도시하지는 않았지만, 제1도전패턴(136)과 제2도전패턴(128) 사이를 매립하는 절연막을 포함할 수 있다. 절연막은 제1도전패턴(136)과 제2도전패턴(128) 측벽에 형성된 스페이서일 수 있다. 절연막은 제1도전패턴(136) 및 제2도전패턴(128)을 전극으로 하는 캐패시터의 유전막으로 작용할 수 있다.
제1도전패턴(136) 및 제2도전패턴(128)은 각각 제1방향(D1)으로 연장된 바타입(bar type)의 형상을 가질 수 있다. 여기서, 면적 증가없이 모스 캐패시터(10)의 캐패시턴스를 증가시키기 위해 제1도전패턴(136) 및 제2도전패턴(128)은 제2방향(D2)으로 서로 인접하게 위치할 수 있다. 또한, 제2방향(D2)으로 하나 이상의 제1도전패턴(136)과 하나 이상의 제2도전패턴(128)은 번갈에 배치될 수 있다.
복수의 제2플러그(126)들은 메쉬형상을 갖는 게이트(120)의 교차점 상에 형성될 수 있다. 이는, 복수의 제1플러그(132)들 및 복수의 제2플러그(126)들이 안정적으로 형성될 공간을 제공하기 위한 것이다. 만약, 이들의 형성공간이 충분하다면, 제1방향(D1) 또는/및 제2방향(D2)으로 복수의 제1플러그(132)들과 복수의 제2플러그(126)들 동일선상에 위치하도록 형성할 수도 있다. 이 경우, 복수의 제1플러그(132)들과 복수의 제2플러그(126)들 사이에서도 기생 캐패시턴스가 발생하기 때문에 모스 캐패시터(10)의 캐패시턴스를 더욱더 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 모스 캐패시터(10)는 면적 증가없이 캐패시턴스를 향상시킬 수 있으며, 누설전류에 기인한 특성 열화를 방지할 수 있다.
상술한 실시예에 따른 모스 캐패시터는 다양한 전자장치에 이용될 수 있다. 이하에서는, 도 4 및 도 5를 참조하여 이미지 센서에 본 발명의 실시예에 따른 모스 캐패시터를 적용한 경우를 예시하여 설명하기로 한다. 참고로, 도 4에서는 글로벌 셔터(global shutter) 기능을 갖는 이미지 센서에 본 발명의 실시예에 따른 모스 캐패시터를 적용한 경우를 예시하였다. 그리고, 도 5에서는 샘플링(sampling) 동작을 수행하는 이미지 센서에 본 발명의 실시예에 따른 모스 캐패시터를 적용한 경우를 예시하였다.
도 4는 글로벌 셔터 기능을 갖는 이미지 센서에서 단위픽셀 등가회로를 도시한 도면이다.
도 4에 도시된 바와 같이, 단위픽셀(200)은 포토 다이오드(photo diode; PD), 오버플로우 트랜지스터(overflow transistor; OX), 저장 트랜지스터(storage transistor; SX), 전하 저장 소자(charge storage element; CS), 전송 트랜지스터(transmission transistor; TX), 리셋 트랜지스터(reset transistor; RX), 소스 팔로워 트랜지스터(source follower transistor; SF) 및 선택 트랜지스터(selection transistor, SEL)를 포함할 수 있다.
포토 다이오드(PD)는 입사광에 응답하여 생성된 광전하들을 축적할 수 있다. 포토 다이오드(PD)는 광전 변환 소자(photoelectric conversion element)의 예시로서, 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode(PPD)) 및 이들의 조합 중에서 적어도 하나일 수 있다.
오버플로우 트랜지스터(OX)는 픽셀 전압(Vpix)과 포토 다이오드(PD) 사이에 접속될 수 있다. 오버플로우 트랜지스터(OX)의 게이트(OG)는 포토 다이오드(PD)에 의해 생성된 전하들이 전하 저장 소자(CS)로 오버플로우되는 것을 방지하기 위해 사용될 수 있다. 오버플로우 트랜지스터(OX)는 오버플로우 제어 신호(OS)에 응답하여 온(on) 또는 오프(off)될 수 있다. 예를 들어, 단위픽셀(200)로 입사되는 입사광의 세기가 큰 경우, 또는 인티그레인션 타임(integration time) 이외의 시간에서 생성된 광전하가 포토 다이오드(PD)에 축적되는 경우에 오버플로우 트랜지스터(OX)는 포토 다이오드(PD)에서 생성된 광전하들(예컨대, 전자들)이 전하 저장 소자(CS)로 오버플로우되는 것을 방지하기 위해 사용된다. 또한, 오버플로우 트랜지스터(OX)는 인티그레인션 타임의 시작 직전에 포토 다이오드(PD)에 축적되어 있는 광전하를 제거(또는 리셋)하기 위해 사용되기도 한다.
저장 트랜지스터(SX)는 포토 다이오드(PD)와 전하 저장 소자(CS) 사이에 접속될 수 있고, 포토 다이오드(PD)로부터 전송된 전하들은 저장 트랜지스터(SX)를 통해 전하 저장 소자(CS)에 저장될 수 있다. 저장 트랜지스터(SX)는 저장 트랜지스터(SX)의 게이트(SG)로 공급되는 저장 제어 신호(SS)에 응답하여 온(on) 또는 오프(off) 될 수 있다.
전하 저장 소자(CS)는 포토 다이오드(PD)로부터 전송된 전하들을 저장할 수 있고, 모스 캐패시터(10)로 구현될 수 있다. 모스 캐패시터(10)는 도 1 내지 도 3을 참조하여 설명한 것일 수 있다. 포토 다이오드(PD)와 전하 저장 소자(CS) 각각은 접지 전압(VSS)에 접속될 수 있다.
전송 트랜지스터(TX)는 전하 저장 소자(CS)와 플로팅 디퓨젼(FD) 사이에 접속될 수 있다. 전하 저장 소자(CS)에 저장된 전하들은 전송 트랜지스터(TX)를 통해 플로팅 디퓨전 노드(FD)에 저장될 수 있다. 전송 트랜지스터(TX)는 게이트(TG)로 공급되는 전송 제어 신호(TS)에 응답하여 온(on) 또는 오프(off) 될 수 있다.
리셋 트랜지스터(RX)는 픽셀 전압(Vpix)과 플로팅 디퓨젼(FD) 사이에 접속될 수 있고, 리셋 제어 신호(RS)에 응답하여 플로팅 디퓨젼(FD)의 광전하들(예컨대, 전자들)을 제거할 수 있다. 즉, 리셋 트랜지스터(RX)가 온(on)되는 경우, 플로팅 디퓨젼(FD)의 전압 레벨은 픽셀 전압(Vpix)으로 리셋될 수 있다. 픽셀 전압(Vpix)은 전원 전압(예컨대, 5V) 이하의 전압일 수 있다.
소스 팔로워 트랜지스터(SF)는 픽셀 전압(Vpix)과 선택 트랜지스터(SEL) 사이에 접속될 수 있고, 플로팅 디퓨전 노드(FD)의 전하들에 따라 결정된 전압 레벨에 기초하여 동작한다. 선택 트랜지스터(SEL)는 선택 신호(SLS)에 응답하여 소스 팔로워 트랜지스터(SF)의 출력 신호 예컨대, 픽셀 신호를 컬럼 라인으로 출력할 수 있다.
글로벌 셔터 기능을 갖는 이미지 센서에서 전하 저장 소자로서 실시예에 따른 모스 캐패시터(10)를 적용함으로써, 글로벌 셔터 동작에 대한 특성을 향상시킬 수 있다.
도 5는 샘플링 동작을 수행하는 이미지 센서를 개략적으로 도시한 블럭도이다.
도 5에 도시된 바와 같이, 이미지 센서는 입사광에 상응하는 픽셀 신호(VPIXEL)를 출력하기 위한 픽셀 어레이(310)와, 제어부(380, 예를 들어, 타이밍 제너레이터)의 제어에 따라 픽셀 어레이(310) 내의 픽셀을 로우 라인별로 각각 선택하여 그 동작을 제어하기 위한 로우 디코더(320)와, 제어부(380)의 제어에 따라 램프 신호를 발생하기 위한 램프 신호 발생 장치(330)와, 램프 신호 발생 장치(330)로부터 인가되는 램프 신호의 값과 픽셀 어레이(310)로부터 출력되는 각 픽셀 신호의 값을 비교하기 위한 비교부(340)와, 비교부(340)로부터의 각 출력 신호에 따라 제어부(380)로부터의 클럭을 카운팅하기 위한 카운팅부(350)와, 제어부(380)의 제어에 따라 카운팅부(350)로부터의 카운팅 정보를 각각 저장하기 위한 메모리부(360)와, 로우 디코더(320)와 램프 신호 발생 장치(330)와 카운팅부(350)와 메모리부(360)와 컬럼 리드아웃 회로(370)의 동작을 제어하기 위한 제어부(380), 및 메모리부(360)의 데이터를 제어부(380)의 제어에 따라 순차적으로 픽셀 데이터(PXDATA)로 출력하기 위한 컬럼 리드아웃 회로(370)를 포함할 수 있다.
상술한 이미지 센서에서는 픽셀 자체적으로 가지고 있는 오프셋(Offset) 값을 제거하기 위해 광신호가 입사되기 전과 후의 픽셀 신호(픽셀 출력 전압)를 비교하여 실제 입사광에 의한 픽셀 신호만을 측정할 수 있도록 한다. 이러한 기법을 상관 이중 샘플링(Correlated Double Sampling; CDS)이라고 한다. 상관 이중 샘플링 동작은 비교부(340)에서 수행될 수 있다.
비교부(340)는 컬럼별로 배치된 복수의 비교기(341)들을 포함할 수 있다. 복수의 비교기(341)들 각각은 비교기(341)의 일측 입력단에 연결되어 픽셀 신호의 값을 샘플링하는 제1샘플링 캐패시터(342) 및 비교기(341)의 타측 입력단에 연결되어 램프 신호의 값을 샘플링하는 제2샘플링 캐패시터(343)를 포함할 수 있다. 여기서, 제1샘플링 캐패시터(342) 및 제2샘플링 캐패시터(343)는 모스 캐패시터(10)를 포함할 수 있고, 모스 캐패시터(10)는 도 1 내지 도 3을 참조하여 설명한 것일 수 있다.
상관 이중 샘플링 동작을 수행하는 이미지 센서에서 샘플링 캐패시터(342, 343)로서 실시예에 따른 모스 캐패시터(10)를 적용함으로써, 상관 이중 샘플링 동작에 대한 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 모스 캐패시터 100 : 기판
102 : 소자분리막 104 : 활성영역
108 : 게이트절연막 110 : 제1게이트전극
112 : 제2게이트전극 114 : 스페이서
116 : 층간절연막 120 : 게이트
121 : 제1게이트패턴 122 : 제2게이트패턴
124 : 갭 126 : 제2플러그
128 : 제2도전패턴 130 : 불순물영역
132 : 제1플러그 134 : 오믹콘택막
136 : 제1도전패턴
102 : 소자분리막 104 : 활성영역
108 : 게이트절연막 110 : 제1게이트전극
112 : 제2게이트전극 114 : 스페이서
116 : 층간절연막 120 : 게이트
121 : 제1게이트패턴 122 : 제2게이트패턴
124 : 갭 126 : 제2플러그
128 : 제2도전패턴 130 : 불순물영역
132 : 제1플러그 134 : 오믹콘택막
136 : 제1도전패턴
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- 기판에 형성되어 활성영역을 정의하는 소자분리막, 상기 활성영역 내에 형성되고 상기 소자 분리막과 접촉되지 않도록 상기 소자분리막으로부터 이격된 불순물영역, 상기 기판상에 형성된 층간절연막을 관통하여 상기 불순물영역과 전기적으로 연결되는 복수의 제1플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제1플러그들과 전기적으로 연결된 하나 이상의 제1도전패턴을 포함하는 제1전극; 및
상기 기판상에 형성되어 상기 불순물영역과 중첩되고 갭을 갖고 이웃하는 복수의 게이트패턴들을 포함하는 게이트, 상기 층간절연막을 관통하여 상기 게이트와 전기적으로 연결된 복수의 제2플러그들 및 상기 층간절연막 상에 형성되어 상기 복수의 제2플러그들과 전기적으로 연결된 하나 이상의 제2도전패턴을 포함하는 제2전극
을 포함하는 모스 캐패시터.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 제1전극은 상기 게이트 양측 불순물영역 표면에 형성된 오믹콘택막을 더 포함하고, 상기 불순물영역의 가장자리에 위치하는 오믹콘택막은 상기 불순물영역의 끝단으로부터 이격된 모스 캐패시터.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 게이트의 평면형상은 메쉬형상(mesh shape)인 모스 캐패시터.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 게이트는 제1방향으로 연장된 복수의 제1게이트패턴들 및 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2게이트패턴들을 포함하고, 상기 제2방향으로 복수의 제1게이트패턴들 사이의 간격과 상기 제1방향으로 복수의 제2게이트패턴들 사이의 간격은 서로 동일한 모스 캐패시터.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 복수의 제1플러그들은 상기 복수의 게이트패턴들에 인접하게 위치하는 모스 캐패시터. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 복수의 게이트패턴들 측벽에 형성된 스페이서를 더 포함하고, 상기 복수의 제1플러그들은 상기 스페이서에 접하는 모스 캐패시터.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 복수의 제1플러그들 각각은 상기 복수의 게이트패턴들 사이에 위치하는 모스 캐패시터.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 복수의 제1플러그들 각각은 적어도 둘 이상의 측벽이 상기 복수의 게이트패턴들의 측벽과 마주보는 형태를 갖는 모스 캐패시터.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 하나 이상의 제1도전패턴 및 상기 하나 이상의 제2도전패턴은 제1방향으로 연장된 바타입의 형상을 갖고, 상기 제1방향과 교차하는 제2방향으로 서로 인접하게 위치하는 모스 캐패시터. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 하나 이상의 제1도전패턴과 상기 하나 이상의 제2도전패턴은 상기 제2방향으로 번갈아 배치되는 모스 캐패시터.
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170038201A KR102354801B1 (ko) | 2017-03-27 | 2017-03-27 | 모스 캐패시터 및 이를 구비하는 이미지 센서 |
| US15/709,977 US10381492B2 (en) | 2017-03-27 | 2017-09-20 | MOS capacitor and image sensor having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170038201A KR102354801B1 (ko) | 2017-03-27 | 2017-03-27 | 모스 캐패시터 및 이를 구비하는 이미지 센서 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180109106A KR20180109106A (ko) | 2018-10-08 |
| KR102354801B1 true KR102354801B1 (ko) | 2022-01-24 |
Family
ID=63582965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170038201A KR102354801B1 (ko) | 2017-03-27 | 2017-03-27 | 모스 캐패시터 및 이를 구비하는 이미지 센서 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10381492B2 (ko) |
| KR (1) | KR102354801B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10505044B1 (en) * | 2018-08-20 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure, capacitor structure thereof and manufacturing method of the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779382B1 (ko) * | 2006-12-22 | 2007-11-23 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| KR20080063237A (ko) * | 2008-04-07 | 2008-07-03 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| US9293606B2 (en) | 2011-11-15 | 2016-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with seal ring with embedded decoupling capacitor |
-
2017
- 2017-03-27 KR KR1020170038201A patent/KR102354801B1/ko active IP Right Grant
- 2017-09-20 US US15/709,977 patent/US10381492B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779382B1 (ko) * | 2006-12-22 | 2007-11-23 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10381492B2 (en) | 2019-08-13 |
| US20180277688A1 (en) | 2018-09-27 |
| KR20180109106A (ko) | 2018-10-08 |
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