KR20190054366A - 이미지 센싱 소자 - Google Patents

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Abstract

이미지 센싱 소자를 제공한다. 이 이미지 센싱 소자는 반도체 기판 내에 배치되는 광전 소자; 및 상기 반도체 기판 내에 배치되며 상기 광전 소자를 둘러싸는 분리 구조물 및 전극 구조물들을 포함한다. 상기 분리 구조물은 제1 도전성 패턴 및 상기 제1 도전성 패턴과 상기 반도체 기판 사이의 제1 절연성 스페이서를 포함하고, 상기 전극 구조물은 제2 도전성 패턴 및 상기 제2 도전성 패턴과 상기 반도체 기판 사이의 제2 절연성 스페이서를 포함하고, 상기 제1 및 제2 도전성 패턴들은 서로 동일한 도전성 물질로 형성된다.

Description

이미지 센싱 소자{IMAGE SENSING DEVICE}
본 발명의 기술적 사상은 이미지 센싱 소자에 관한 것으로, 특히 분리 구조물 및 전극 구조물을 포함하는 이미지 센싱 소자에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더 등과 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇 등에 장착되는 카메라에도 사용되고 있다. 이러한 이미지 센서는 소형화 및 높은 해상도가 요구되고 있기 때문에, 이러한 이미지 센서의 소형화 및 높은 해상도의 요구를 충족시키기 위한 다양한 연구들이 수행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 동시에 형성될 수 있는 분리 구조물 및 전극 구조물을 포함하는 이미지 센싱 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 이미지 센싱 소자를 제공한다. 이 이미지 센싱 소자는 반도체 기판을 관통하는 개구부 내에 배치되는 분리 구조물; 및 상기 반도체 기판을 관통하는 홀들 내에 배치되는 전극 구조물들을 포함한다. 상기 분리 구조물은 제1 도전성 패턴 및 상기 제1 도전성 패턴과 상기 반도체 기판 사이의 제1 절연성 스페이서를 포함하고, 각각의 상기 전극 구조물들은 제2 도전성 패턴 및 상기 제2 도전성 패턴과 상기 반도체 기판 사이의 제2 절연성 스페이서를 포함하고, 상기 분리 구조물은 제1 방향으로 연장되는 라인 부분들 및 상기 라인 부분들로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 연장 부분들을 포함한다. 상기 전극 구조물들은 상기 연장 부분들 사이에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 이미지 센싱 소자를 제공한다. 이 이미지 센싱 소자는 반도체 기판 내에 배치되는 광전 소자; 및 상기 반도체 기판 내에 배치되며 상기 광전 소자를 둘러싸는 분리 구조물 및 전극 구조물들을 포함한다. 상기 분리 구조물은 제1 도전성 패턴 및 상기 제1 도전성 패턴과 상기 반도체 기판 사이의 제1 절연성 스페이서를 포함하고, 상기 전극 구조물은 제2 도전성 패턴 및 상기 제2 도전성 패턴과 상기 반도체 기판 사이의 제2 절연성 스페이서를 포함하고, 상기 제1 및 제2 도전성 패턴들은 서로 동일한 도전성 물질로 형성된다.
본 발명의 기술적 사상의 일 실시 예에 따른 이미지 센싱 소자를 제공한다. 이 이미지 센싱 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 배치되는 광전 소자; 상기 반도체 기판의 제1 면 상에 배치되는 전면 구조물; 상기 반도체 기판의 제2 면 상에 배치되는 후면 구조물; 및 상기 반도체 기판 내에 배치되며 상기 광전 소자를 둘러싸는 분리 구조물 및 전극 구조물들을 포함한다. 상기 분리 구조물은 제1 도전성 패턴 및 상기 제1 도전성 패턴과 상기 반도체 기판 사이의 제1 절연성 스페이서를 포함하고, 상기 전극 구조물은 제2 도전성 패턴 및 상기 제2 도전성 패턴과 상기 반도체 기판 사이의 제2 절연성 스페이서를 포함한다. 상기 제1 및 제2 도전성 패턴들은 서로 동일한 물질로 형성된다. 상기 후면 구조물은 상기 광전 소자와 중첩하는 컬러 필터; 상기 컬러 필터 상의 제1 전극; 상기 제1 전극 상의 유기 광전 층; 상기 유기 광전 층 상의 제2 전극; 및 상기 제1 전극과 상기 제2 도전성 패턴을 전기적으로 연결하는 후면 콘택 플러그를 포함한다.
본 발명의 기술적 사상의 실시예 들에 따르면, 동시에 형성될 수 있는 분리 구조물 및 전극 구조물을 포함하는 이미지 센싱 소자를 제공하는데 있다. 분리 구조물 및 전극 구조물들을 동시에 형성함으로써 이미지 센싱 소자의 생산성을 향상시킬 수 있다. 이와 같이 동시에 형성되는 분리 구조물 및 전극 구조물들은 도전성 물질들을 포함함으로써 인접하는 픽셀들 내에 배치되는 광전 소자들 사이의 간섭 또는 영향을 최소화시킬 수 있기 때문에, 이미지 센싱 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 예시적인 예를 나타내는 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 개략적인 레이아웃을 나타내는 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 예시적인 예를 나타내는 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 예시적인 예를 나타내는 단면도이다.
도 5는 도 4의 일부분을 확대한 부분 확대 단면도이다.
도 6은 도 4의 일부분의 변형 예를 나타낸 부분 확대 단면도이다.
도 7은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 평면도이다.
도 11은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 평면도이다.
도 12는 도 3a의 일부분을 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 평면도이다.
도 14는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 평면도이다.
도 15는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 평면도이다.
도 16은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
도 18 내지 도 24는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 1을 참조하여 본 발명의 예시적인 실시예들에 따른 이미지 센싱 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 예시적인 예를 나타내는 블록 다이어그램이다.
도 1을 참조하면, 이미지 센싱 소자(1000)는 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 램프 제네레이터(1130), 버퍼부(1140), 액티브 픽셀 센서 어레이(1150), 로우 드라이버(1160), 상관 이중 샘플러(1170), 비교기(1180) 및 아날로그-디지털 변환부(1190)를 포함할 수 있다.
상기 컨트롤 레지스터 블록(1110)은 상기 이미지 센싱 소자(1000)의 동작을 전체적으로 제어할 수 있다. 예를 들어, 상기 컨트롤 레지스터 블록(1110)은 상기 타이밍 제네레이터(1120), 상기 램프 제네레이터(1130) 및 상기 버퍼부(1140)에 동작 신호를 전송할 수 있다.
상기 타이밍 제네레이터(1120)는 상기 이미지 센싱 소자(1000)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다.
상기 타이밍 제네레이터(1120)에서 발생된 동작 타이밍 기준 신호는 상기 로우 드라이버(1160), 상기 상관 이중 샘플러(1170), 상기 비교기(1180), 및/또는 상기 아날로그-디지털 변환부(1190) 등에 전달될 수 있다.
상기 램프 제네레이터(1130)는 상기 상관 이중 샘플러(1170) 및/또는 상기 비교기(1180) 등에 사용되는 램프 신호를 생성, 전송할 수 있다.
상기 버퍼부(1140)는 래치부를 포함할 수 있다. 상기 버퍼부(1140)는 외부로 송신할 이미지 신호를 임시적으로 저장할 수 있으며, 이미지 데이터를 외부 장치로 전송할 수 있다.
상기 APS 어레이(1150)는 외부 이미지를 센싱할 수 있다. 상기 APS 어레이(1150)는 다수 개의 액티브 픽셀들을 포함할 수 있다. 상기 로우 드라이버(1160)는 상기 APS어레이(1150)의 로우를 선택적으로 활성화시킬 수 있다.
상기 상관 이중 샘플러(1170)는 상기 APS 어레이(1150)로부터 발생된 아날로그 신호를 샘플링하고 출력할 수 있다.
상기 비교기(1180)는 상기 상관 이중 샘플러(1170)에서 전송된 데이터와 그 아날로그 기준 전압들에 따라 피드백된 램프 시그널의 기울기 등을 비교하여 다양한 참조 신호를 발생할 수 있다.
상기 아날로그-디지털 변환부(1190)는 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환할 수 있다.
도 2는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 개략적인 레이아웃을 나타내는 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 이미지 센싱 소자(1000)는 이미지 센서의 픽셀 어레 영역(SA) 및 상기 픽셀 어레이 영역(SA)의 주변에 배치되는 주변 영역(PA)을 포함할 수 있다.
상기 픽셀 어레이 영역(SA)은 도 1을 참조하여 상술한 상기 APS 어레이(1150)를 포함하는 영역일 수 있다. 상기 픽셀 어레이 영역(SA)은 매트릭스(matrix) 형태로 배열된 복수의 픽셀 영역들(PX)을 포함할 수 있다. 각 픽셀 영역(PX)은 포토 다이오드와 같은 광전 변환 소자 및 트랜지스터들로 구성될 수 있다.
상기 주변 영역(PA)은 패드 영역들(PAD)을 포함할 수 있다. 상기 패드 영역들(PAD)은 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다.
실시예들에서, 상기 패드 영역들(PAD)은 외부로부터 공급되는 전원 전압 또는 접지 전압과 같은 구동 전원을 상기 이미지 센싱 소자(1000) 내의 회로들에 전달하는 역할을 수행할 수 있다.
본 발명의 일 실시예에 따른 이미지 센싱 소자(1000)는 이미지 센서 칩을 포함하는 단일 칩으로 형성된 단일 패키지(package), 또는 이미지 센서 칩과 함께 로직 칩 및/또는 메모리 칩을 포함하는 복수의 칩들로 구성된 적층 칩 구조의 패키지를 포함할 수 있다. 변형 예에서, 본 발명의 일 실시예에 따른 이미지 센싱 소자(1000)는 이미지 센서 칩으로 형성된 이미지 센서 패키지와 로직 칩 및/또는 메모리 칩을 포함하는 로직/메모리 패키지가 결합된 형태일 수도 있다.
다음으로, 도 3a를 참조하여 본 발명의 일 실시예에 따른 이미지 센싱 소자의 예시적인 예를 설명하기로 한다. 도 3a는 본 발명의 일 실시예에 따른 이미지 센싱 소자(도 2의 1000)의 픽셀 어레이 영역(SA)의 일부를 나타내는 평면도이다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 이미지 센싱 소자는 분리 구조물(42) 및 전극 구조물(46)를 포함할 수 있다.
상기 분리 구조물(42)은 제1 도전성 패턴(38a) 및 상기 제1 도전성 패턴(38a)의 측면 상의 제1 절연성 스페이서(36a)를 포함할 수 있다. 각각의 상기 전극 구조물들(46)은 제2 도전성 패턴(38b) 및 상기 제2 도전성 패턴(38b)의 측면 상의 제2 절연성 스페이서(36b)를 포함할 수 있다.
상기 분리 구조물(42)은 제1 방향(X)으로 연장되는 라인 부분들(42a) 및 상기 라인 부분들(42a)로부터 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 연장 부분들(42b)을 포함할 수 있다.
상기 전극 구조물들(46)은 상기 연장 부분들(42b) 사이에 배치될 수 있다. 일 예에서, 상기 전극 구조물(46)는 상기 분리 구조물(42)의 상기 연장 부분들(42b) 사이에서 상기 제1 방향(X)으로 치우칠 수 있다.
일 예에서, 각각의 상기 전극 구조물들(46)의 폭은 각각의 상기 라인 부분들(42a)의 상기 제1 방향(X)의 길이(Lx) 보다 작으며 각각의 상기 라인 부분들(42a)의 상기 제2 방향(Y)의 폭(W1y) 보다 클 수 있다. 각각의 상기 전극 구조물들(46)의 상기 폭은 상기 제1 방향(X)의 폭(W2x) 또는 상기 제2 방향(Y)의 폭(W2y)일 수 있다.
일 예에서, 각각의 상기 전극 구조물들(46)의 상기 제1 방향(X)의 폭(W2x) 또는 상기 제2 방향(Y)의 폭(W2y)은 각각의 상기 연장 부분들(42b)의 상기 제1 방향(X)의 폭(W1x) 보다 클 수 있다.
일 예에서, 상기 연장 부분들(42b)과 상기 전극 구조물들(46) 사이의 이격 거리는 상기 연장 부분들(42b)의 상기 제1 방향(X)의 폭(W1x) 보다 작을 수 있다.
일 예에서, 상기 연장 부분들(42b)과 상기 전극 구조물들(46) 사이의 이격 거리는 상기 라인 부분들(42a)의 상기 제2 방향의 폭(W1y) 보다 작을 수 있다.
일 예에서, 상기 연장 부분들(42b)은 서로 다른 길이로 연장되는 제1 연장 부분(42b_1) 및 제2 연장 부분(42b_2)을 포함할 수 있다.
일 예에서, 상기 제1 연장 부분(42b_1)의 상기 제2 방향(Y)의 길이(L1y)는 상기 제2 연장 부분(42b_2)의 상기 제2 방향(Y)의 길이(L2y)보다 클 수 있다.
일 예에서, 각각의 상기 전극 구조물들(46)의 상기 제2 방향(Y)의 폭(W2y)은 상기 제1 연장 부분(42b_1)의 상기 제2 방향(Y)의 길이(L1y) 보다 작을 수 있다.
일 예에서, 각각의 상기 전극 구조물들(46)의 상기 제2 방향(Y)의 폭(W2y)은 상기 제2 연장 부분(42b_2)의 상기 제2 방향(Y)의 길이(L2y) 보다 클 수 있다.
일 예에서, 상기 라인 부분들(42a)은 서로 평행하며 인접하는 제1 라인 부분(42a_1) 및 제2 라인 부분(42a_2)을 포함할 수 있다.
일 예에서, 상기 제1 연장 부분(42b_1)은 상기 제1 라인 부분(42a_1)으로부터 연장되고, 상기 제2 연장 부분(42b_2)은 상기 제2 라인 부분(42a_2)으로부터 연장될 수 있다.
일 예에서, 상기 제1 및 제2 라인 부분들(42a_1, 42a_2) 사이에서, 상기 전극 구조물들(46)은 상기 제1 라인 부분(42a_1) 보다 상기 제2 라인 부분(42a_2)에 가깝게 배치될 수 있다.
도 3a, 도 3b, 도 4 및 도 5를 참조하여, 본 발명의 일 실시예에 따른 이미지 센싱 소자의 예시적인 예를 설명하기로 한다. 도 3a는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 예시적인 예를 나타내는 평면도이고, 도 3b는 도 3a의 평면도에서 일부 구성요소를 더 포함하는 평면도이고, 도 4는 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5는 도 4의 'A1' 및 'A2'로 표시된 부분을 확대한 부분 확대도이다.
도 3a, 도 3b, 도 4 및 도 5를 참조하면, 서로 대향하는 제1 면(5a) 및 제2 면(5b)을 갖는 반도체 기판(5)이 제공될 수 있다. 상기 반도체 기판(5)은 실리콘 등과 같은 반도체 물질로 형성되는 반도체 기판일 수 있다.
명세서에서, "제1 면(5a)"용어는 "전면(front side)" 용어로 대체될 수 있고, "제2 면(5b)"용어는 "후면(back side)"용어로 대체되어 사용될 수도 있다.
상기 반도체 기판(5) 내에 광전 소자(SPD)가 배치될 수 있다. 상기 광전 소자(SPD)는 실리콘 등을 포함하는 반도체 기판 내에 형성되는 포토 다이오드 또는 실리콘 광전 변환 소자일 수 있다. 상기 광전 소자(SPD)는 상기 광전 소자(SPD) 내로 입사되는 광을 전기 신호를 변환해주는 역할을 할 수 있다.
명세서에서, 상기 광전 소자(SPD)는 "포토 다이오드" 또는 "실리콘 광전 변환 소자" 용어로 대체되어 이해될 수 있다.
상기 반도체 기판(5)의 상기 제1 면(5a)에 얕은 트렌치 아이솔레이션 영역(10)이 배치될 수 있다. 상기 얕은 트렌치 아이솔레이션 영역(10)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 얕은 트렌치 아이솔레이션 영역(10)에 의해 한정되는 상기 반도체 기판(5) 내에 스토리지 노드 영역들(15)이 배치될 수 있다. 상기 스토리지 노드 영역들(15)은 상기 반도체 기판(5)과 다른 도전형일 수 있다. 예를 들어 상기 반도체 기판(5)은 p형의 도전형일 수 있고, 상기 스토리지 노드 영역들(15)은 n형의 도전형일 수 있다.
도 3a를 참조하여 설명한 것과 같은 상기 제1 도전성 패턴(38a) 및 상기 제1 절연성 스페이서(36a)를 포함하는 상기 분리 구조물(42), 및 상기 제2 도전성 패턴(38b) 및 상기 제2 절연성 스페이서(36b)를 포함하는 상기 전극 구조물들(46)은 상기 반도체 기판(5) 내에 배치될 수 있다. 상기 분리 구조물(42) 및 상기 전극 구조물들(46)은 상기 광전 소자(SPD)를 둘러싸도록 배치될 수 있다.
일 예에서, 도 3에서 설명한 상기 제1 방향(X) 및 상기 제2 방향(Y)은 상기 반도체 기판(5)의 상기 제1 면(5a) 및 상기 제2 면(5b)과 수평한 방향일 수 있다. 도 3에 표시된 제3 방향(Z)은 상기 반도체 기판(5)의 상기 제1 면(5a) 및 상기 제2 면(5b)과 수직한 방향일 수 있다.
상기 분리 구조물(42)은 상기 반도체 기판(5)을 관통하는 개구부(25a) 내에 배치될 수 있고, 상기 전극 구조물들(46)은 상기 반도체 기판(5)을 관통하는 홀들(25b) 내에 배치될 수 있다.
상기 개구부(25a) 또는 상기 홀들(25b) 중 어느 하나 또는 둘 모두는 상기 얕은 트렌치 아이솔레이션 영역(10)을 관통할 수 있다. 따라서, 상기 전극 구조물들(46) 또는 상기 분리 구조물(42) 중 어느 하나 또는 둘 모두는 상기 얕은 트렌치 아이솔레이션 영역(10)을 관통할 수 있다.
상기 제1 절연성 스페이서(36a)는 상기 제1 도전성 패턴(38a)과 상기 반도체 기판(5) 사이에 배치될 수 있다. 상기 제2 절연성 스페이서(36b)는 상기 제2 도전성 패턴(38b)과 상기 반도체 기판(5) 사이에 배치될 수 있다.
상기 제1 및 제2 절연성 스페이서들(36a, 36b)은 서로 동일한 절연성 물질로 형성할 수 있다. 상기 제1 및 제2 절연성 스페이서들(36a, 36b)은 실리콘 산화물로 형성될 수 있다.
상기 제1 및 제2 도전성 패턴들(38a, 38b)은 서로 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 서로 동일한 도전형을 가지며 서로 동일한 불순물 농도를 갖는 도우프트 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 P형 또는 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다.
일 예에서, 그레인들(도 5의 G) 및 그레인들(G) 사이의 결정립계(도 5의 GB)를 포함하는 도우프트 폴리 실리콘으로 형성될 수 있는 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 서로 동일한 공정으로 형성될 수 있기 때문에, 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 서로 동일한 크기의 그레인(G)을 포함할 수 있다.
상기 개구부(25a) 및 상기 홀들(25b)의 측벽들로부터 상기 반도체 기판(5) 내로 연장되어 형성되는 불순물 영역(33)이 배치될 수 있다. 상기 불순물 영역(33)은 이미지 센싱 소자의 다크 레벨(dark level)을 감소시키어, 이미지 센싱 소자의 성능을 향상시킬 수 있다.
일 예에서, 상기 불순물 영역(33)은 상기 광전 소자(SPD) 내의 N형의 도전형을 갖는 부분과 다른 도전형, 예를 들어 P형의 도전형을 가질 수 있다. 예를 들어, 상기 불순물 영역(33)은 보론(B) 등과 같은 P형의 불순물을 함유할 수 있다.
일 예에서, 상기 불순물 영역(33)의 도핑 프로파일은 상기 불순물 영역(33)과 인접하는 상기 반도체 기판(5)의 도핑 프로파일과 차이가 있을 수 있다. 예를 들어, 상기 불순물 영역(33)과 인접하는 상기 반도체 기판(5)의 적어도 일부는 P형의 도전형을 갖는 P형의 영역일 수 있고, 상기 불순물 영역(33)은 상기 불순물 영역(33)과 인접하는 상기 반도체 기판(5)의 P형의 영역 보다 불순물 농도가 높을 수 있다. 상기 불순물 영역(33)은 상기 반도체 기판(5)과 불순물 농도 또는 도핑 프로파일로 구분될 수 있다.
일 예에서, 상기 불순물 영역(33)에서, 상기 홀들(25b)의 측벽으로부터 상기 반도체 기판(5) 내부로 상기 불순물이 확산되어 형성되는 부분과 상기 개구부(25a)의 측벽로부터 상기 반도체 기판(5) 내부로 상기 불순물이 확산되어 형성되는 부분의 도핑 프로파일은 실질적으로 동일할 수 있다. 예를 들어, 상기 불순물 영역(33)에서, 상기 홀들(25b)의 측벽으로부터 상기 홀들(25b)의 측벽과 수직한 방향으로 상기 반도체 기판(5) 내부로 상기 불순물이 확산되어 형성된 부분의 도핑 깊이(doping depth)와, 상기 개구부(25a)의 측벽로부터 상기 개구부(25a)의 측벽과 수직한 방향으로 상기 반도체 기판(5) 내부로 상기 불순물이 확산되어 형성된 부분의 도핑 깊이는 실질적으로 동일할 수 있다.
상기 반도체 기판(5)의 상기 제1 면(5a) 상에 전면 구조물(50)이 배치될 수 있다.
상기 전면 구조물(50)은 이미지 센싱 소자의 동작에 필요한 회로를 포함할 수 있다. 상기 전면 구조물(50)은 상기 반도체 기판(5)과 마주보는 영역에서 회로의 게이트 전극을 구성할 수 있는 게이트 배선(52)을 포함할 수 있다. 상기 전면 구조물(50)은 연결 배선(56) 및 전면 콘택 플러그들(54)을 포함할 수 있다. 상기 전면 콘택 플러그들(54)은 상기 연결 배선(56)과 상기 제2 도전성 패턴(38b)를 전기적으로 연결하고, 상기 연결 배선(56)과 상기 스토리지 노드 영역(15)을 전기적으로 연결할 수 있다. 따라서, 상기 전면 콘택 플러그들(54) 및 상기 연결 배선(56)은 상기 전극 구조물(46)의 상기 제2 도전성 패턴(38b)과 상기 스토리지 노드 영역(15)을 전기적으로 연결시킬 수 있다. 상기 전면 구조물(50)은 상기 반도체 기판(5)의 상기 제1 면(5a) 상에 이미지 센싱 소자의 회로에 필요한 전면 배선들(58)을 포함할 수 있다. 상기 전면 구조물(50)은 상기 반도체 기판(5)의 상기 제1 면(5a) 상에 형성되며 상기 게이트 배선(52), 상기 연결 배선(56) 및 상기 전면 콘택 플러그들(54)을 덮는 전면 절연 물질(60)을 포함할 수 있다. 상기 전면 구조물(50)은 상기 전면 절연 물질(60) 상의 지지 층(62)을 포함할 수 있다. 상기 지지 층(62)은 상기 반도체 기판(5)의 강도를 확보하기 위해 사용될 수 있다. 상기 지지 층(62)은 실리콘 산화물, 실리콘 질화물 및/또는 반도체 물질로 형성될 수 있다.
상기 반도체 기판(5)의 상기 제2 면(5b) 상에 후면 구조물(65)이 배치될 수 있다.
상기 후면 구조물(65)은 상기 반도체 기판(5)의 상기 제2 면(5b) 상에 배치되는 반사 방지 층(67), 상기 반사 방지 층(67) 상에 배치되는 제1 절연 층(70) 및 상기 제1 절연 층(70) 내에 매립될 수 있는 컬러 필터들(73)을 포함할 수 있다. 상기 컬러 필터들(73)은 상기 광전 소자들(SPD)과 중첩할 수 있다.
상기 반사 방지 층(67)은 외부로부터 상기 광전 소자(SPD)를 향하는 빛의 반사, 예를 들어 상기 반도체 기판(5)의 상기 제2 면(5b)에서의 빛의 반사를 방지하여 상기 광전 소자(SPD) 내로 향하는 빛의 투과율을 증가시킬 수 있다.
일 실시예에서, 상기 컬러 필터들(73)은 적색 컬러 필터 및 블루 컬러 필터를 포함할 수 있다. 예를 들어, 상기 컬러 필터들(73)은 적색 파장의 빛을 통과시키어 상기 광전 소자(SPD)에 도달되도록 할 수 있는 적색 컬러 필터 및 청색 파장의 빛을 통과시켜, 상기 청색 파장이 상기 광전 소자(SPD)에 도달되도록 할 수 있는 청색 컬러 필터를 포함할 수 있다.
상기 후면 구조물(65)는 상기 제1 절연 층(70) 상에 배치되는 제1 전극들(82), 상기 제1 전극들(82)의 측면들을 둘러쌀 수 있는 제2 절연 층(79), 상기 제1 전극들(82)과 상기 제2 도전성 패턴들(38b)을 전기적으로 연결할 수 있는 후면 콘택 플러그들(76)을 포함할 수 있다. 상기 제1 전극들(82)은 상기 컬러 필터들(73)과 중첩하는 부분들을 포함할 수 있다.
상기 제1 전극들(82)은 투명 전극일 수 있다. 예를 들어, 상기 제1 전극들(82)은 ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide)와 같은 투명 도전 물질로 이루어질 수 있다.
상기 후면 구조물(65)는 상기 제1 전극들(82) 상에 배치되는 광전 층(85), 상기 광전 층(85) 상에 배치되는 제2 전극(88), 상기 제2 전극(88) 상에 배치되는 커버 절연 층(91) 및 상기 커버 절연 층(91) 상에 배치되는 마이크로 렌즈들(94)을 포함할 수 있다.
일 예에서, 상기 광전 층(85)은 유기 광전 층일 수 있다. 예를 들어, 상기 광전 층(85)은 특정 파장의 빛에서만 광전 변화를 일으키는 유기 물질로 형성될 수 있는 유기 광전 층일 수 있다. 예를 들어,
상기 광전 층(85)은 주 캐리어가 정공인 p형층과 주 캐리어가 전자인 n형층을 포함할 수 있다. 상기 광전 층(85)은 특정한 파장 대역의 빛에 반응하여 전하를 생성할 수 있으며, 일 실시예로 녹색 색상의 빛에 반응하여 전하를 생성할 수 있다. 이 경우, 녹색을 제외한 다른 색상(e.g., 블루, 적색)의 빛은 상기 컬러 필터들(73)를 통해 상기 광전 소자들(SPD)로 전달될 수 있다.
상기 제2 전극(88)은 투명 전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극(88)은 ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide)로 형성될 수 있다.
일 예에서, 상기 광전 층(85), 및 상기 제1 및 제2 전극들(82, 88)은 유기 광전 소자 또는 유기 광전 변환 소자를 구성할 수 있다. 상기 광전 층(85)에서 녹새 색상의 빛에 반응하여 생성된 전하는 상기 제1 전극들(82), 상기 후면 콘택 플러그들(76), 상기 전극 구조물들(46) 내의 상기 제2 도전성 패턴들(38b), 상기 전면 콘택 플러그들(54) 및 상기 연결 배선(56)을 통하여 상기 스토리지 노드 영역들(15)에 축적될 수 있다.
명세서에서, 상기 반도체 기판(5) 내에 배치되는 상기 광전 소자(SPD)는 제1 광전 소자 또는 실리콘 광전 변환 소자 용어로 대체되어 설명될 수 있고, 상기 광전 층(85), 및 상기 제1 및 제2 전극들(82, 88)로 구성될 수 있는 광전 소자는 제2 광전 소자, 유기 광전 소자 또는 유기 광전 변환 소자 용어로 설명될 수 있다.
상기 마이크로 렌즈들(94)은 상기 컬러 필터들(73)과 중첩할 수 있다. 상기 마이크로 렌즈들(94)은 상기 광전 소자들(SPD) 이외의 영역으로 입사하는 빛의 경로를 변경시키어 상기 광전 소자들(94) 내로 빛을 집광시킬 수 있다.
본 발명의 기술적 사상은 도 3a, 도 3b, 도 4 및 도 5를 참조하여 설명한 일 실시예에 한정되지 않고, 다양하게 변형될 수 있다. 이하에서, 도 6 내지 도 11을 참조하여 본 발명의 기술적 사상의 일 실시예의 다양한 변형 예들에 대하여 설명하기로 한다.
일 실시예에서, 상기 제1 및 제2 절연성 스페이서들(36a, 36b)은 도 5에서와 같이 서로 동일한 두께로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 절연성 스페이서들(36a, 36b)은 도 6과 같이 서로 다른 두께로 형성될 수 있다. 예를 들어, 도 6에서와 같이 상기 제1 절연성 스페이서(36a)의 두께(D1)는 각각의 상기 제2 절연성 스페이서들(36b)의 두께(D2) 보다 얇을 수 있다. 여기서, 도 6은 도 4의 'A1' 및 'A2'로 표시된 부분의 변형 예를 나타낸 부분 확대 단면도이다.
일 실시예에서, 상기 게이트 배선(52)은 상기 반도체 기판(5)의 상기 제1 면(5a)과 평행할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 7과 같이 게이트 배선(52')의 적어도 일부는 상기 반도체 기판(5)의 상기 제1 면(5a)으로부터 상기 반도체 기판(5)의 내부로 연장되도록 변형될 수 있다. 여기서, 도 7은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
일 실시예에서, 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 상기 얕은 트렌치 아이솔레이션 영역(10)을 관통하지 않을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 8과 같이, 도 4에서 설명한 상기 제1 및 제2 절연성 캐핑 패턴들(40a, 40b)은 생략되고, 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 상기 반도체 기판(5)을 관통하며 상기 얕은 트렌치 아이솔레이션 영역(10)을 관통할 수도 있다. 여기서, 도 8은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
일 실시예에서, 상기 분리 구조물(42)의 상기 연장 부분들(42b)과 상기 전극 구조물들(46) 사이에 위치하는 반도체 기판(5)은 상기 불순물 영역(33)으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 9에서와 같이, 상기 분리 구조물(42)의 상기 연장 부분들(42b)과 상기 전극 구조물들(46) 사이에 위치하는 반도체 기판(5)의 일부는 상기 불순물 영역(33)으로 형성되지 않을 수 있다. 예를 들어, 상기 분리 구조물(42)의 상기 연장 부분들(42b)과 상기 전극 구조물들(46) 사이에 위치하는 불순물 영역(33)에서, 도 9와 같이, 상기 연장 부분들(42b)에 인접하는 반도체 기판(5) 내에 형성되는 불순물 영역과 상기 전극 구조물들(46)에 인접하는 반도체 기판(5) 내에 형성되는 불순물 영역은 서로 이격될 수 있다. 여기서, 도 9는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다.
일 실시예에서, 상기 분리 구조물(42)의 상기 제1 및 제2 라인 부분들(42a_1, 42a_2) 사이에서, 상기 전극 구조물들(46)은 상기 제1 라인 부분(42a_1) 보다 상기 제2 라인 부분(42a_2)에 가깝게 배치될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 10 또는 도 11과 같이, 상기 제1 및 제2 라인 부분들(42a_1, 42a_2) 사이에서, 상기 전극 구조물들(46) 중 일부는 상기 제1 라인 부분(42a_1) 보다 상기 제2 라인 부분(42a_2)에 가깝게 배치될 수 있고, 나머지는 상기 제2 라인 부분(42a_2) 보다 상기 제1 라인 부분(42a_1)에 가깝게 배치될 수 있다. 여기서, 각각의 도 10 내지 도 11은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 평면도이다.
일 실시예에서, 도 3a에서 설명한 바와 같이, 상기 분리 구조물(42)의 서로 다른 길이의 상기 제1 및 제2 연장 부분들(42b_1, 42b_2)에서, 상대적으로 길이가 긴 상기 제1 연장 부분(42b_1)은 상기 제1 라인 부분(42a_1)으로부터 연장될 수 있고, 상대적으로 길이가 짧은 상기 제2 연장 부분(42b_2)은 상기 제2 라인 부분(42a_2)으로부터 연장될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 연장 부분들(42b_1, 42b_2)은 도 10 및 도 11에서와 같이, 상기 제1 라인 부분(42a_1)으로부터 연장될 수 있고, 상기 제2 라인 부분(42a)으로부터 연장될 수 있다. 예를 들어, 상기 제1 및 제2 연장 부분들(42b_1, 42b_2)은 어느 하나의 라인 부분(42a)으로부터 상기 제2 방향(Y)의 포지티브 방향 및 네거티브 방향으로 연장될 수 있다.
도 12는 도 3a의 일부분을 나타낸 평면도이다. 도 3a 및 도 12를 참조하면, 상기 전극 구조물들(46) 중에서, 어느 하나의 전극 구조물(46)는 상기 분리 구조물(42)의 상기 연장 부분들(42b) 사이에 위치할 수 있다. 이와 같은 상기 전극 구조물(46)의 변형 예들에 대하여 도 13 및 도 14를 각각 참조하여 설명하기로 한다.
일 실시예에서, 상기 전극 구조물(46)에서, 상기 제1 방향(X)의 폭(W2x)은 상기 제2 방향(Y)의 폭(W2y)은 서로 동일할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 13과 같이, 상기 전극 구조물(46)에서, 상기 제1 방향(X)의 폭(W2x')은 상기 제2 방향(Y)의 폭(W2y) 보다 클 수 있다.
일 실시예에서, 상기 전극 구조물(46)의 상기 제1 방향(X)의 폭(W2x) 또는 상기 제2 방향(Y)의 폭(W2y)은 각각의 상기 연장 부분들(42b)의 상기 제1 방향(X)의 폭(W1x) 보다 클 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 14와 같이, 상기 전극 구조물(46)의 상기 제1 방향(X)의 폭(W2x") 및/또는 상기 제2 방향(Y)의 폭(W2y')은 각각의 상기 연장 부분들(42b)의 상기 제1 방향(X)의 폭(W1x)과 같을 수 있다.
상술한 상기 분리 구조물(42)은 상기 센서 어레이 영역(SA) 내에 배치되며, 상기 전면 구조물(50) 및 상기 후면 구조물(65)에 의해 덮일 수 있다. 그리고, 상기 분리 구조물(42) 내의 상기 제1 도전성 패턴(38a)은 전기적으로 플로팅 또는 고립될 수 있다. 예를 들어, 상기 제1 도전성 패턴(38a)의 측면은 상기 제1 절연성 스페이서(36a)에 의해 둘러싸일 수 있고, 상기 후면 구조물(65)과 접촉하는 상기 제1 도전성 패턴(38a)의 표면은 절연성의 상기 반사 방지 층(67)에 의해 덮일 수 있고, 상기 전면 구조물(60)과 접촉하는 상기 제1 도전성 패턴(38a)의 표면은 상기 전면 절연 물질(60)에 의해 덮일 수 있다. 따라서, 상기 제1 도전성 패턴(38a)은 전체적으로 절연성 물질에 의해 둘러싸일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 서로 인접하는 픽셀들(도 2의 PX) 내의 상기 광전 소자들(SPD) 사이의 간섭 또는 영향을 방지하기 위하여 상기 제1 도전성 패턴(38a)에 전압을 인가할 수 있다. 이와 같은 예에 대하여 도 15 및 도 16을 참조하여 설명하기로 한다. 도 15는 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 평면도이고, 도 16은 본 발명의 일 실시예에 따른 이미지 센싱 소자의 변형 예를 나타내는 단면도이다. 이와 같은 변형 예는 앞에서 설명한 구성요소들을 인용하여 설명하기로 한다.
도 3a, 도 3b, 도 4 및 도 5와 함께, 도 15 및 도 16을 참조하면, 상기 분리 구조물(42)은 상기 센서 어레이 영역(SA)으로부터 상기 주변 영역(도 2의 PA)으로 연장되어 패드 영역(42e)을 포함할 수 있다. 상기 후면 구조물(65)은 상기 분리 구조물(42)의 상기 패드 영역(42e)의 상기 제1 도전성 패턴(38a)과 전기적으로 연결되는 도전성 플러그(43)를 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 17과 같이, 상기 후면 구조물(65)은 상기 제1 도전성 패턴(38a)과 전기적으로 연결되는 도전성 플러그를 포함하지 않고, 상기 전면 구조물(50)은 상기 제1 도전성 패턴(38a)과 전기적으로 연결되는 도전성 플러그(43')를 포함할 수 있다. 도 15 내지 도 17에서 설명한 것과 같이, 상기 분리 구조물(42)의 상기 제1 도전성 패턴(38a)은 상기 전면 구조물(50) 및 상기 후면 구조물(65) 중 어느 하나와 절연될 수 있다.
상술한 바와 같이, 상기 분리 구조물(42)의 상기 제1 도전성 패턴(38a)은 상기 전면 구조물(50) 및 상기 후면 구조물(65) 중 어느 하나와 전기적으로 절연되거나, 또는 둘 모두와 전기적으로 절연될 수 있다. 즉, 상기 제1 도전성 패턴(38a)은 상기 전면 구조물(50) 및 상기 후면 구조물(65) 중 적어도 하나와 절연될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 이미지 센싱 소자의 형성 방법의 예시적인 예들에 대하여 도 18 내지 도 24를 참조하여 설명하기로 한다.
도 18 내지 도 24은 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 3a, 도 3b 및 도 18을 참조하면, 반도체 기판(5)을 준비할 수 있다. 상기 반도체 기판(5)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다.
일 예에서, 상기 반도체 기판(5) 내에 광전 소자(SPD)를 형성할 수 있다. 상기 광전 소자(SPD)는 서로 이격되는 복수개가 형성될 수 있다. 상기 광전 소자(SPD)는 상기 반도체 기판(5)의 제1 면(5a)을 통하여 상기 반도체 기판(5) 내로 불순물들을 주입하는 이온 주입 공정으로 형성될 수 있는 포토 다이오드일 수 있다. 예를 들어, 상기 광전 소자(SPD)는 상기 반도체 기판(5) 내에서 P형의 도전형을 갖는 영역과 N형의 도전형을 갖는 영역이 PN 접합(PN junction)을 형성하는 포토 다이오드일 수 있다.
일 예에서, 상기 반도체 기판(5)의 제1 면(5a) 상에 얕은 트렌치 아이솔레이션 영역들(10)을 형성할 수 있다. 상기 얕은 트렌치 아이솔레이션 영역(10)은 절연성 물질로 채워질 수 있다.
일 예에서, 상기 얕은 트렌치 아이솔레이션 영역(10)에 의해 한정되는 상기 반도체 기판(5)의 영역 내에 스토리지 노드 영역(15)을 형성할 수 있다. 상기 스토리지 노드 영역(15)은 이온 주입 공정으로 형성할 수 있으며, N형의 도전형을 가질 수 있다.
상기 반도체 기판(5)의 상기 제1 면(5a) 상에 마스크 패턴(20)을 형성할 수 있다.
상기 마스크 패턴(20)을 식각 마스크로 이용하여, 상기 반도체 기판(5)을 식각하여 트렌치(25a) 및 홀들(25b)을 형성할 수 있다.
상기 트렌치(25a) 및 상기 홀들(25b)은 상기 얕은 트렌치 아이솔레이션 영역(10)을 관통하면서 상기 반도체 기판(5) 내로 연장될 수 있다.
도 3a, 도 3b 및 도 19를 참조하면, 상기 트렌치(25a) 및 상기 홀들(25b)에 의해 노출되는 상기 반도체 기판(5)의 표면을 열 산화시키어 산화물 층(30)을 형성할 수 있다. 따라서, 상기 트렌치(25a) 및 상기 홀들(25b)을 형성하면서 발생할 수 있는 상기 반도체 기판(5)의 표면 손상을 치유할 수 있다.
플라즈마 도핑 공정을 진행하여, 상기 트렌치(25a) 및 상기 홀들(25b)에 의해 노출되는 상기 반도체 기판(5) 내에 불순물 영역(33)을 형성할 수 있다.
상기 불순물 영역(33)은 상기 트렌치(25a) 및 상기 홀들(25b)의 측벽들 및 바닥으로부터 상기 반도체 기판(5) 내부로 불순물(e.g., B)이 확산되어 형성될 수 있다.
도 3a, 도 3b 및 도 20a를 참조하면, 일 실시예에서, 상기 산화물 층(도 19의 30)을 제거한 후에 상기 트렌치(25a) 및 상기 홀들(25b)의 측벽들 및 바닥들을 덮으면서 상기 마스크 패턴(20)을 덮는 스페이서 층(36)을 형성할 수 있다.
변형 예에서, 상기 산화물 층(도 19의 30)을 제거하지 않고, 상기 트렌치(25a) 및 상기 홀들(25b)의 측벽들 및 바닥들을 덮으면서 상기 마스크 패턴(20)을 덮는 스페이서 층(36)을 형성할 수 있다.
상기 스페이서 층(36)은 실리콘 산화물을 포함하는 절연성 물질로 형성될 수 있다. 또는, 상기 스페이서 층(36)은 실리콘 산화물 및 실리콘 질화물을 포함하는 절연성 물질로 형성될 수도 있다.
일 실시예에서, 상기 스페이서 층(36)은 상기 트렌치(25a) 및 상기 홀들(25b)의 내벽들 상에서 실질적으로 균일한 두께로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 스페이서 층(36)에서, 상기 트렌치들(25a)의 내벽 상에 형성되는 상기 스페이서 층(36)의 부분은 상기 홀들(25b)의 내벽 상에 형성되는 상기 스페이서 층(36)의 부분 보다 얇게 형성될 수 있다. 예를 들어, 도 20b에서와 같이, 상기 홀들(25b)을 덮으며 상기 트렌치들(25a)을 덮지 않는 포토레지스트 패턴(38)을 형성한 후에, 상기 포토레지스트 패턴(38)을 식각마스크로 이용하는 등방성 식각 공정을 진행하여 상기 트렌치들(25a) 내벽 상에 형성되는 상기 스페이서 층(36)의 부분을 부분 식각할 수 있다. 이어서, 상기 포토레지스트 패턴(38)을 제거할 수 있다.
이하에서, 도 20a에서 설명한 실질적으로 균일한 두께를 갖는 상기 스페이서 층(36)까지 형성된 기판을 이용하여 진행하는 반도체 공정을 설명하기로 한다. 그렇지만, 이후에 설명하는 반도체 공정은 도 20b에서 설명한 상기 트렌치들(25a)과 상기 홀들(25b)의 내벽 상에서 서로 다른 두께를 갖는 스페이서 층(36)까지 형성된 기판에 대하여도 동일한 적용될 수 있다.
도 3a, 도 3b 및 도 21을 참조하면, 일 실시예에서, 상기 트렌치(25a) 및 상기 홀들(25b)을 채우며 상기 스페이서 층(36)을 덮는 도전성 층을 형성하고, 상기 도전성 층을 부분 식각하여, 상기 트렌치(25a)를 부분적으로 채우는 제1 도전성 패턴(38a)을 형성하고, 상기 홀들(25b)을 부분적으로 채우는 제2 도전성 패턴(38b)을 형성할 수 있다.
상기 제1 및 제2 도전성 패턴들(38a, 38b)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 서로 동일한 도전형을 갖는 서로 동일한 도우프트 폴리 실리콘 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 도전성 패턴들(38a, 38b)은 N형의 도우프트 폴리 실리콘 또는 P형의 도우프트 폴리 실리콘으로 형성될 수 있다.
도 3a, 도 3b 및 도 22를 참조하면, 상기 제1 및 제2 도전성 패턴들(38a, 38b)을 갖는 반도체 기판 상에 절연성 물질을 형성하고, 상기 절연성 물질을 평탄화하고 상기 마스크 패턴(도 21의 20)을 제거하여 상기 반도체 기판(5)의 상기 제1 면(5a)을 노출시킬 수 있다. 따라서, 상기 평탄화된 절연성 물질은 상기 제1 도전성 패턴(38a) 상에 배치되며 상기 트렌치(25a)의 나머지 부분을 채우는 제1 절연성 매립 패턴(40a) 및 상기 제2 도전성 패턴(38b) 상에 배치되며 상기 홀들(35b)의 나머지 부분을 채우는 제2 절연성 패턴(40b)으로 형성될 수 있다. 상기 제1 및 제2 절연성 패턴들(40a, 40b)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 트렌치(25a) 내에 잔존하는 상기 스페이서 층(도 21의 36)은 제1 절연성 스페이서(36a)로 지칭될 수 있고, 상기 홀들(25b) 내에 잔존하는 상기 스페이서 층(도 21의 36)은 제2 절연성 스페이서(36b)로 지칭될 수 있다.
상기 트렌치(25a) 내에 형성되는 상기 제1 절연성 스페이서(36a), 상기 제1 도전성 패턴(38a) 및 상기 제1 절연성 캐핑 패턴(40a)은 아이솔레이션 구조물(42)을 구성할 수 있다.
상기 홀들(25b) 내에 형성되는 상기 제2 절연성 스페이서(36b), 상기 제2 도전성 패턴(38b) 및 상기 제2 절연성 캐핑 패턴(40b)은 전극 구조물(46)을 구성할 수 있다.
도 3a, 도 3b 및 도 23을 참조하면, 상기 반도체 기판(5)의 상기 제1 면(5a) 상에 전면 구조물(50)을 형성할 수 있다. 상기 전면 구조물(50)은 포토 공정, 증착 공정 및 사진 공정 등과 같은 반도체 공정을 진행하여 형성할 수 있다. 상기 전면 구조물(50)은 도 3a, 도 3b, 도 4 및 도 5를 참조하여 설명한 것과 같은 상기 게이트 배선(52), 상기 연결 배선(56), 상기 전면 콘택 플러그들(54), 상기 전면 배선들(58), 상기 전면 절연 물질(60), 및 상기 지지 층(62)을 포함할 수 있다.
도 3a, 도 3b 및 도 24를 참조하면, 상기 반도체 기판(5)의 두께를 감소시키는 연마 공정 또는 백 그라인딩 공정을 진행하여 상기 아이솔레이션 구조물(42) 및 상기 전극 구조물(46)의 상기 제1 및 제2 도전성 패턴들(38a, 38b)을 노출시킬 수 있다. 상기 트렌치(25a)의 바닥은 상기 반도체 기판(5)의 두께를 감소시키는 동안에 제거되어, 상기 트렌치(25a)는 상기 반도체 기판(5)을 관통하는 개구부와 같은 형태가 될 수 있다. 따라서, 상기 트렌치(25a)는 '개구부' 용어로 대체되어 설명될 수 있다.
상기 반도체 기판(5)의 두께가 감소되면서 상기 제1 및 제2 도전성 패턴들(38a, 38b)이 노출되는 면은 제2 면(5b)으로 정의할 수 있다. 상기 반도체 기판(5)에서, 상기 제2 면(5b)은 상기 제1 면(5a)과 대향할 수 있다.
도 3a 및 도 3b와 함께, 도 4를 참조하면, 상기 반도체 기판(5)의 상기 제2 면(5b) 상에 후면 구조물(65)을 형성할 수 있다. 상기 후면 구조물(65)은 포토 공정, 증착 공정 및 사진 공정 등과 같은 반도체 공정을 진행하여 형성할 수 있다. 상기 후면 구조물(65)은 도 3a, 도 3b, 도 4 및 도 5를 참조하여 설명한 것과 같은 상기 반사 방지 층(67), 상기 제1 절연 층(70), 상기 컬러 필터들(73), 상기 제2 절연 층(79), 상기 제1 전극들(82), 상기 광전 층(85), 상기 제2 전극(88), 상기 커버 절연 층(91) 및 상기 마이크로 렌즈들(94)을 포함할 수 있다.
상술한 바와 같이, 동시에 형성될 수 있는 상기 분리 구조물(42) 및 상기 전극 구조물들(46)을 제공할 수 있기 때문에, 이미지 센싱 소자의 생산성을 향상시킬 수 있다. 이와 같이 동시에 형성되는 상기 분리 구조물(42) 및 상기 전극 구조물들(46)은 상기 제1 및 제2 도전성 패턴들(38a, 38b)을 포함함으로써 인접하는 픽셀들 내에 배치되는 상기 광전 소자들(SPD) 사이의 간섭 또는 영향을 최소화시킬 수 있기 때문에, 이미지 센싱 소자의 성능을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
5 : 반도체 기판
5a : 제1 면
5b : 제2 면
10 : 얕은 트렌치 아이솔레이션 영역
15 : 스토리지 노드 영역
SPD : 광전 소자
20 : 마스크 패턴
25a : 트렌치
25b : 홀
30 : 산화물 층
33 : 불순물 영역
36 : 스페이서 층
38 : 포토레지스트 패턴
36a : 제1 절연성 스페이서
36b : 제2 절연성 스페이서
38a : 제1 도전성 패턴
38b : 제2 도전성 패턴
40a : 제1 절연성 매립 패턴
40b : 제2 절연성 매립 패턴
42 : 분리 구조물
42a : 라인 부분들
42b : 연장 부분들
46 : 전극 구조물
50 : 전면 구조물
52 : 게이트 배선
54 : 전면 콘택 플러그
56 : 연결 배선
58 : 전면 배선들
60 : 전면 절연 물질
62 : 지지 층
65 : 후면 구조물
67 : 반사 방지 층
70 : 제1 절연 층
73 : 컬러 필터
76 : 후면 콘택 플러그
79 : 제2 절연 층
82 : 제1 전극
85 : 광전 층
88 : 제2 전극
91 : 커버 절연층
94 : 마이크로 렌즈

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판을 관통하는 개구부 내에 배치되는 분리 구조물; 및
    상기 반도체 기판을 관통하는 홀들 내에 배치되는 전극 구조물들을 포함하되,
    상기 분리 구조물은 제1 도전성 패턴 및 상기 제1 도전성 패턴과 상기 반도체 기판 사이의 제1 절연성 스페이서를 포함하고,
    각각의 상기 전극 구조물들은 제2 도전성 패턴 및 상기 제2 도전성 패턴과 상기 반도체 기판 사이의 제2 절연성 스페이서를 포함하고,
    상기 분리 구조물은 제1 방향으로 연장되는 라인 부분들 및 상기 라인 부분들로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 연장 부분들을 포함하고,
    상기 전극 구조물들은 상기 연장 부분들 사이에 배치되는 이미지 센싱 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 도전성 패턴들은 서로 동일한 도전성 물질로 형성되는 이미지 센싱 소자.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 도전성 패턴들은 서로 동일한 도전형을 가지며 서로 동일한 불순물 농도를 갖는 도우프트 폴리 실리콘으로 형성되는 이미지 센싱 소자.
  4. 제 1 항에 있어서,
    상기 개구부 및 상기 홀들의 측벽들로부터 상기 반도체 기판 내로 연장되는 불순물 영역을 더 포함하는 이미지 센싱 소자.
  5. 제 1 항에 있어서,
    상기 반도체 기판의 제1 면 상에 배치되는 전면 구조물;
    상기 반도체 기판의 제2 면 상에 배치되는 후면 구조물; 및
    상기 반도체 기판 내에 배치되는 광전 소자를 더 포함하되,
    상기 광전 소자는 상기 분리 구조물 및 상기 전극 구조물들에 의해 둘러싸이는 이미지 센싱 소자.
  6. 제 5 항에 있어서,
    상기 후면 구조물은,
    상기 반도체 기판의 상기 제2 면 상에 배치되고 상기 광전 소자와 중첩하는 컬러 필터;
    상기 컬러 필터 상에 배치되는 제1 전극;
    상기 제1 전극과 상기 제2 도전성 패턴을 전기적으로 연결하는 후면 콘택 플러그;
    상기 제1 전극 상에 배치되는 제2 전극;
    상기 제1 및 제2 전극들 사이에 배치되는 유기 광전 층; 및
    상기 제2 전극 상에 배치되는 마이크로 렌즈를 포함하고,
    상기 전면 구조물은 상기 제2 도전성 패턴과 전기적으로 연결되는 전면 콘택 플러그를 포함하는 이미지 센싱 소자.
  7. 제 1 항에 있어서,
    각각의 상기 전극 구조물들의 폭은 각각의 상기 라인 부분들의 상기 제1 방향의 길이 보다 작으며 각각의 상기 라인 부분들의 상기 제2 방향의 폭 보다 크고,
    각각의 상기 전극 구조물들의 상기 폭은 상기 제1 방향의 폭 또는 상기 제2 방향의 폭인 이미지 센싱 소자.
  8. 제 1 항에 있어서,
    각각의 상기 전극 구조물들의 폭은 각각의 상기 연장 부분들의 상기 제1 방향의 폭 보다 큰 이미지 센싱 소자.
  9. 제 1 항에 있어서,
    상기 연장 부분들은 서로 다른 길이로 연장되는 제1 연장 부분 및 제2 연장 부분을 포함하는 이미지 센싱 소자.
  10. 제 9 항에 있어서,
    상기 제1 연장 부분의 상기 제2 방향의 길이는 상기 제2 연장 부분의 상기 제2 방향의 길이 보다 크고,
    각각의 상기 전극 구조물들의 상기 제2 방향의 폭은 상기 제1 연장 부분의 상기 제2 방향의 길이 보다 작은 이미지 센싱 소자.
  11. 제 1 항에 있어서,
    상기 연장 부분들과 상기 전극 구조물들 사이의 이격 거리는 상기 라인 부분들의 상기 제2 방향의 폭 보다 작은 이미지 센싱 소자.
  12. 제 1 항에 있어서,
    상기 라인 부분들은 서로 평행하며 인접하는 제1 라인 부분 및 제2 라인 부분을 포함하되,
    상기 제1 및 제2 라인 부분들 사이에서, 상기 전극 구조물들은 상기 제1 라인 부분 보다 상기 제2 라인 부분에 가깝게 배치되는 이미지 센싱 소자.
  13. 제 1 항에 있어서,
    상기 라인 부분들은 서로 평행하며 인접하는 제1 라인 부분 및 제2 라인 부분을 포함하되,
    상기 제1 및 제2 라인 부분들 사이에서, 상기 전극 구조물들은 상기 제2 라인 부분 보다 상기 제1 라인 부분에 가까운 전극 구조물들과, 상기 제1 라인 부분 보다 상기 제2 라인 부분에 가까운 전극 구조물들을 포함하는 이미지 센싱 소자.
  14. 제 1 항에 있어서,
    상기 제1 절연성 스페이서의 폭은 상기 제2 절연성 스페이서의 폭 보다 작은 이미지 센싱 소자.
  15. 반도체 기판 내에 배치되는 광전 소자; 및
    상기 반도체 기판 내에 배치되며 상기 광전 소자를 둘러싸는 분리 구조물 및 전극 구조물들을 포함하되,
    상기 분리 구조물은 제1 도전성 패턴 및 상기 제1 도전성 패턴과 상기 반도체 기판 사이의 제1 절연성 스페이서를 포함하고,
    상기 전극 구조물은 제2 도전성 패턴 및 상기 제2 도전성 패턴과 상기 반도체 기판 사이의 제2 절연성 스페이서를 포함하고,
    상기 제1 및 제2 도전성 패턴들은 서로 동일한 도전성 물질로 형성되는 이미지 센싱 소자.
  16. 제 15 항에 있어서,
    상기 분리 구조물은 제1 방향으로 연장되는 라인 부분들 및 상기 라인 부분들로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 연장 부분들을 포함하고,
    상기 전극 구조물들은 상기 연장 부분들 사이에 배치되고,
    상기 전극 구조물들은 상기 연장 부분들의 폭 보다 큰 폭을 갖는 이미지 센싱 소자.
  17. 제 15 항에 있어서,
    상기 반도체 기판 내에 배치되는 불순물 영역을 더 포함하되,
    상기 불순물 영역은 P형의 도전형을 갖고,
    상기 불순물 영역은 상기 분리 구조물의 측면 및 상기 전극 구조물의 측면과 인접하는 상기 반도체 기판 내에 배치되는 이미지 센싱 소자.
  18. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판 내에 배치되는 광전 소자;
    상기 반도체 기판의 제1 면 상에 배치되는 전면 구조물;
    상기 반도체 기판의 제2 면 상에 배치되는 후면 구조물; 및
    상기 반도체 기판 내에 배치되며 상기 광전 소자를 둘러싸는 분리 구조물 및 전극 구조물들을 포함하되,
    상기 분리 구조물은 제1 도전성 패턴 및 상기 제1 도전성 패턴과 상기 반도체 기판 사이의 제1 절연성 스페이서를 포함하고,
    상기 전극 구조물은 제2 도전성 패턴 및 상기 제2 도전성 패턴과 상기 반도체 기판 사이의 제2 절연성 스페이서를 포함하고,
    상기 제1 및 제2 도전성 패턴들은 서로 동일한 물질로 형성되고,
    상기 후면 구조물은,
    상기 광전 소자와 중첩하는 컬러 필터;
    상기 컬러 필터 상의 제1 전극;
    상기 제1 전극 상의 유기 광전 층;
    상기 유기 광전 층 상의 제2 전극; 및
    상기 제1 전극과 상기 제2 도전성 패턴을 전기적으로 연결하는 후면 콘택 플러그를 포함하는 이미지 센싱 소자.
  19. 제 18 항에 있어서,
    상기 전면 구조물은 상기 제2 도전성 패턴과 전기적으로 연결되는 전면 콘택 플러그를 포함하고,
    상기 제1 도전성 패턴은 상기 전면 구조물 및 상기 후면 구조물 중 적어도 하나와 전기적으로 절연되는 이미지 센싱 소자.
  20. 제 18 항에 있어서,
    상기 반도체 기판의 제1 면에 배치되는 얕은 트렌치 아이솔레이션 영역을 더 포함하되,
    상기 전극 구조물들은 상기 반도체 기판을 관통하는 홀들 내에 배치되고,
    상기 분리 구조물은 상기 반도체 기판을 관통하는 개구부 내에 배치되고,
    상기 홀들 및 상기 개구부 중 어느 하나 또는 둘 모두는 상기 얕은 트렌치 아이솔레이션 영역을 관통하는 이미지 센싱 소자.

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