KR20140108940A - 이미지 센서 및 이의 형성 방법 - Google Patents

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Abstract

본 발명은 이미지 센서 및 이의 제조 방법을 제공한다. 이 이미지 센서에는 각각의 화소 영역들을 분리하는 화소 분리부가 깊은 소자분리막과 채널 스탑 영역을 포함한다.

Description

이미지 센서 및 이의 형성 방법{Image sensor and method of forming the same}
본 발명은 이미지 센서 및 이의 형성 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화고 있다. 고집적화에 의하여 화소들 각각의 크기가 작아져, 화소들 간의 크로스 토크(cross talk) 발생위험이 증가하고 있다.
따라서, 본 발명이 해결하고자 하는 과제는 암전류 특성을 개선할 수 있는 고집적화된 이미지 센서 및 이의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 이미지 센서는, 제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판; 상기 화소 영역들의 각각에서 상기 기판 내에 형성된 광전변환부; 상기 광전 변환부 상에 배치되는 게이트 전극; 및 상기 기판 내에 배치되며, 상기 화소 영역들을 분리하는 화소 분리부를 포함하되, 상기 화소분리부는 깊은 소자분리막과 상기 깊은 소자분리막 내에 배치되는 공통 바이어스 라인을 포함하며, 상기 공통 바이어스 라인에는 음의 전압이 인가된다.
상기 공통 바이어스 라인은 평면적으로 그물망 형태를 가질 수 있다.
상기 공통 바이어스 라인의 상부면 또는 하부면은 굴곡지거나 요철구조를 가질 수 있다.
상기 공통 바이어스 라인은 상기 기판으로부터 절연될 수 있다.
상기 공통 바이어스 라인의 하부면은 상기 제 1 면에 인접하며 외부 전압 인가 배선과 전기적으로 연결될 수 있다. 또는 상기 공통 바이어스 라인의 상부면은 상기 제 2 면에 인접하며 외부 전압 인가 배선과 전기적으로 연결될 수 있다.
일 예에 있어서, 상기 기판은 상기 화소 영역과 이격된 광학 블랙(Optical black) 영역을 더 포함하며, 상기 이미지 센서는 상기 광학 블랙 영역에 배치되는 광학 블랙 패턴을 더 포함하되, 상기 광학 블랙 패턴과 상기 외부 전압 인가 배선은 동일한 물질을 포함할 수 있다.
또는, 상기 기판은 상기 화소 영역과 이격된 패드 영역을 더 포함하며, 상기 이미지 센서는 상기 패드 영역에 배치되는 관통 비아를 더 포함하되, 상기 관통 비아와 상기 외부 전압 인가 배선은 동일한 물질을 포함할 수 있다.
상기 화소 분리부는 상기 깊은 소자분리막과 접하는 채널 스탑 영역을 더 포함할 수 있다.
상기 이미지 센서는 상기 제 1 면과 접하며 상기 깊은 소자분리막의 길이보다 얕은 깊이를 가지되 상기 깊은 소자분리막과 이격된 얕은 소자분리막을 더 포함할 수 있으며, 상기 채널 스탑 영역은 상기 깊은 소자분리막과 상기 얕은 소자분리막 사이에 배치될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 제조 방법은, 제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면을 포함하는 기판에 화소 분리부를 형성하여 화소 영역들을 정의하는 단계; 및 각각의 상기 화소 영역에 광전 변환부와 게이트 전극을 형성하는 단계를 포함하되, 상기 화소분리부는 깊은 소자분리막과 상기 깊은 소자분리막 내에 배치되며 음의 전압이 인가되는 공통 바이어스 라인을 포함하도록 형성될 수 있다.
상기 화소 분리부를 형성하는 단계는, 상기 제 1 면에 인접한 상기 기판을 식각하여 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치의 측벽과 바닥을 콘포말하게 덮는 상기 깊은 소자분리막을 형성하는 단계; 및 상기 깊은 트렌치를 채우는 상기 공통 바이어스 라인을 형성하는 단계를 포함할 수 있다.
또는, 상기 화소 분리부를 형성하는 단계는, 상기 제 2 면에 인접한 상기 기판을 식각하여 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치의 측벽과 바닥을 콘포말하게 덮는 상기 깊은 소자분리막을 형성하는 단계; 및 상기 깊은 트렌치를 채우는 상기 공통 바이어스 라인을 형성하는 단계를 포함할 수 있다.
일 예에 있어서, 상기 기판은 상기 화소 영역과 이격된 광학 블랙(Optical black) 영역을 더 포함하며, 상기 방법은 상기 제 2 면을 덮는 절연막을 형성하는 단계; 및 상기 광학 블랙 영역에서 상기 절연막 내에 배치되는 광학 블랙 패턴을 형성하고 상기 공통 바이어스 라인과 접하는 외부 전압 인가 배선을 형성하는 단계를 더 포함할 수 있다. 상기 광학 블랙 패턴과 상기 외부 전압 인가 배선은 동시에 형성될 수 있다.
또는 상기 기판은 상기 화소 영역과 이격된 패드 영역을 더 포함하며, 상기 방법은, 상기 제 2 면을 덮는 절연막을 형성하는 단계; 및 상기 패드 영역에서 상기 절연막과 상기 기판을 관통하는 관통비아를 형성하고 상기 공통 바이어스 라인과 접하는 외부 전압 인가 배선을 형성하는 단계를 더 포함할 수 있다. 상기 관통비아와 상기 외부 전압 인가 배선은 동시에 형성될 수 있다.
본 발명의 일 예에 따른 이미지 센서는 음의 전압이 인가되는 공통 바이어스 라인이 깊은 소자분리막 내에 배치되므로, 깊은 소자분리막의 측벽에 존재할 수 있는 정공을 잡아주어 암전류 특성을 개선할 수 있다.
도 1은 본 발명의 일 예에 따른 이미지 센서의 회로도이다.
도 2는 본 발명의 실시예 1에 따른 이미지 센서의 레이아웃이다.
도 3a 및 3b는 본 발명의 실시예 1에 따라 도 2를 각각 A-A 선 및 B-B선으로 자른 단면도들이다.
도 4a 내지 9a는 도 3a의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4b 내지 9b는 도 3b의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10은 본 발명의 실시예 2에 따른 이미지 센서의 레이아웃이다.
도 11은 본 발명의 실시예 2에 따라 도 10을 C-C'선으로 자른 단면도이다.
도 12 내지 17은 도 11의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예 3에 따라 도 10을 C-C'선으로 자른 단면도이다.
도 19는 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 20 내지 도 24는 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 이미지 센서의 회로도이다.
도 1을 참조하면, 상기 이미지 센서의 단위 화소들 각각은 광전변환 영역(PD), 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)를 포함할 수 있다. 상기 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)는 각각 트랜스퍼 게이트(TG), 소스 팔로워 게이트(SF), 리셋 게이트(RG) 및 선택 게이트(SEL)을 포함한다. 상기 광전변환 영역(PD)에, 광전변환부가 제공된다. 상기 광전변환부는 N형 불순물 영역과 P형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 트랜스퍼 트랜지스터(Tx)의 드레인은 부유확산 영역(FD)으로 이해될 수 있다. 상기 부유확산 영역(FD)은 상기 리셋 트랜지스터(Rx, reset transistor)의 소오스일 수 있다. 상기 부유확산 영역(FD)은 상기 소스 팔로워 트랜지스터(Sx, source follower transistor)의 소스 팔로워 게이트(SF)와 전기적으로 연결될 수 있다. 상기 소스 팔로워 트랜지스터(Sx)는 상기 선택 트랜지스터(Ax, selection transistor)에 연결된다. 상기 리셋 트랜지스터(Rx), 상기 소스 팔로워 트랜지스터(Sx) 및 상기 선택 트랜지스터(Ax)는 이웃하는 화소들에 의해 서로 공유될 수 있으며, 이에 의해 집적도가 향상될 수 있다.
상기 이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(Rx)의 드레인과 상기 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하고 상기 리셋 트랜지스터(Rx)를 턴온시켜 상기 부유확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 상기 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 상기 광전변환 영역(PD)에 입사시키면, 상기 광전변환 영역(PD)에서 전자-정공 쌍이 생성된다. 정공은 상기 P형 불순물 주입 영역쪽으로, 전자는 상기 N형 불순물 주입 영역으로 이동하여 축적된다. 상기 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 이러한 전자와 같은 전하는 상기 부유확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변하여, 상기 소스 팔로워 트랜지스터(Sx)의 소오스 전위의 변화를 초래하게 된다. 이때 상기 선택 트랜지스터(Ax)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 신호가 읽히게 된다.
도 2는 본 발명의 일 예에 따른 이미지 센서의 레이아웃이다. 도 3a 및 3b는 본 발명의 실시예 1에 따라 도 2를 각각 A-A 선 및 B-B선으로 자른 단면도들이다.
도 1, 2, 3a 및 3b를 참조하면, 단위 화소 영역들(UP)을 포함하는 기판(2)이 제공된다. 상기 기판(2)은 실리콘 웨이퍼이거나 SOI(Silicon on insulator) 기판 또는 반도체 에피택시얼층일 수 있다. 상기 기판(2)은 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 포함한다. 상기 제 2 면(2b)으로는 빛이 입사될 수 있다.
상기 기판(2)에는 화소분리부(12)가 배치되어 단위 화소 영역들(UP)을 각각 분리시킨다. 상기 화소분리부(12)는 평면상 그물망 구조를 가질 수 있다. 상기 화소분리부(12)는 상기 기판(2)의 두께에 대응되는 높이를 가질 수 있다. 상기 화소분리부(12)는 상기 기판(2)의 상기 제 1 면(2a)과 상기 제 2 면(2b)을 연결시킬 수 있다. 상기 화소분리부(12)는 서로 접하는 깊은 소자분리막(11)와 상기 깊은 소자분리막(11) 내에 배치되는 공통 바이어스 라인(13)을 포함할 수 있다. 상기 화소분리부(12)는 상기 깊은 소자분리막(11)과 접하는 채널 스탑 영역(10)을 더 포함할 수 있다. 상기 깊은 소자분리막(11)는 상기 기판(2)과 굴절률이 다른 절연물질로 형성될 수 있다. 예를 들면, 상기 깊은 소자 분리막(DTI)은 실리콘 산화막, 실리콘질화막 및 실리콘산화질화막 중에 선택되는 적어도 하나의 물질로 형성될 수 있다. 본 실시예 1에서 상기 깊은 소자분리막(11)는 상기 제 1 면(2a)과 접하며 상기 제 2 면(2b)으로부터 이격될 수 있다. 상기 깊은 소자분리막(11)의 제 2 면(2b)에 인접한 상부면은 굴곡지거나 요철구조를 가질 수 있다. 이웃하는 2개의 화소 영역들(UP) 사이에서의 상기 제 2 면(2b)으로부터 상기 깊은 소자분리막(11)의 상부면(6)까지의 제 1 거리(D1)는 이웃하는 4개의 상기 화소 영역들(UP)이 동시에 인접한 곳에서의 상기 제 2 면(2b)으로부터 상기 깊은 소자분리막(11)의 상부면(6a) 까지의 제 2 거리(D2)와 같거나 보다 멀다.
상기 공통 바이어스 라인(13)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘, 금속 실리사이드 및 금속 함유막 중에 적어도 하나로 형성될 수 있다. 상기 깊은 소자분리막(11)의 상부면이 굴곡지거나 요철구조를 가지므로 상기 공통 바이어스 라인(13)의 상부면도 굴곡지거나 요철구조를 가질 수 있다. 상기 공통 바이어스 라인(13)의 일 단부에 라인 가장자리부(13a)가 배치될 수 있다. 상기 가장 자리부(13a)는 상기 제 1 면(2a)에 인접한 가장자리 콘택(130)과 외부 전압 인가 배선(132)과 전기적으로 연결될 수 있다. 상기 외부 전압 인가 배선(132)을 통해 상기 공통 바이어스 라인(13)에 음의 전압이 인가될 수 있다. 이로써 상기 깊은 소자분리막(11)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다.
상기 채널 스탑 영역(10)은 상기 제 2 면(2b)과 접할 수 있다. 예를 들면 상기 광전변환부(PD)에는 N형의 불순물이 도핑되고 상기 채널 스탑 영역(10)에는 P형의 불순물이 도핑될 수 있다. 상기 화소분리부(12)가 상기 기판(2) 내에 제 1 면(2a)으로부터 제 2 면(2b)까지 걸쳐 형성되므로, 화소 영역(UP) 별로 확실히 분리시킬 수 있어, 경사지게 입사되는 빛의 크로스 토크를 확실히 방지할 수 있다. 또한 상기 광전 변환부(PD)가 상기 화소분리부(12)의 측벽과 접하며 면적이 각 화소 영역(UP)의 면적과 동일하게 되므로, 수광 면적이 넓어져 필 팩터(fill factor)를 개선시킬 수 있다.
상기 제 1 면(2a)에는 복수의 트랜지스터들(Tx1, Tx2, Rx, Dx, Sx)과 배선들이 배치된다. 상기 광전 변환부(PD) 상에는 웰 영역(PW)이 배치된다. 예를 들면 상기 웰 영역(PW)에는 P형의 불순물이 도핑될 수 있다. 상기 웰 영역(PW) 상에는 얕은 소자 분리막들(STI)이 배치되어 상기 트랜지스터들(Tx1, Tx2, Rx, Dx, Sx)의 활성 영역(AR)을 정의한다. 상기 얕은 소자분리막(STI)은 상기 깊은 소자분리막(11)보다 얕은 깊이를 가질 수 있다. 일부 영역에서는 상기 얕은 소자분리막(STI)과 상기 깊은 소자분리막(11)가 서로 하나로 연결될 수 있다. 도 3a에서 화소 영역들(UP) 사이에서 상기 얕은 소자분리막(STI)과 상기 깊은 소자분리막(11)은 역'T'자 형태를 이룰 수 있다.
각각의 화소 영역(UP)에서 상기 기판(2)의 상기 제 1 면(2a) 상에는 트랜스퍼 트랜지스터(Tx1)의 게이트 전극인 트랜스퍼 게이트(TG)이 배치된다. 상기 트랜스퍼 게이트(TG)과 상기 기판(2) 사이에는 게이트 절연막(24)이 개재된다. 상기 트랜스퍼 게이트(TG)의 상부면은 상기 기판(2)의 상기 제 1 면(1a) 보다 높으며 하부면은 상기 기판(2) 속의 상기 웰(PW) 내에 배치된다. 즉, 상기 트랜스퍼 게이트(TG)는 상기 기판(2) 상으로 돌출된 돌출부(21)와 상기 기판(2) 속으로 연장된 함몰부(22)를 포함한다. 상기 함몰부(22)의 일 상부 측벽과 상기 얕은 소자 분리막(STI) 사이의 상기 기판(2)에는 부유 확산 영역(FD)이 배치된다. 상기 부유 확산 영역(FD)에는 상기 웰 영역(PW)에 도핑된 불순물의 도전형과 반대되는 도전형의 불순물이 도핑될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 N형의 불순물이 도핑될 수 있다.
상기 얕은 소자 분리막(STI)에 의해 상기 트랜스퍼 게이트(TG)와 이격된 활성 영역(AR)에는 접지용 불순물 주입 영역(26)이 배치된다. 상기 접지용 불순물 주입 영역(26)에는 상기 웰 영역(PW)에 도핑된 불순물의 도전형과 같은 도전형의 불순물이 도핑될 수 있다. 예를 들면, 상기 접지용 불순물 주입 영역(26)에는 P형의 불순물이 도핑될 수 있다. 이때 상기 접지용 불순물 주입 영역(26)에 도핑된 불순물의 농도는 상기 웰 영역(PW)에 도핑된 불순물의 농도보다 높을 수 있다. 상기 부유 확산 영역(FD)와 상기 불순물 주입 영역(26)은 상기 제 1 면(2a) 상에 배치되는 복수개의 콘택 및 배선들(30)과 전기적으로 연결될 수 있다. 상기 제 1 면(2a)은 복수개의 층간절연막들(32)로 덮일 수 있다.
상기 제 2 면(2b)의 전면은 반사방지막(38)으로 덮일 수 있다. 각각의 화소 영역(UP)에서 상기 반사방지막(38) 상에는 칼라필터(42)와 마이크로렌즈(44)가 배치될 수 있다. 컬러 필터(42)는 매트릭스 형태로 배열된 컬러 필터 어레이에 포함될 수 있다. 일 실시예에서, 상기 컬러 필터 어레이는 레드 필터, 그린 필터 및 블루 필터를 포함하는 베이어 패턴(Bayer pattern)을 가질 수 있다. 다른 실시예에서, 상기 컬러 필터 어레이는 옐로우 필터, 마젠타 필터 및 시안 필터를 포함할 수 있다. 또한, 상기 컬러 필터 어레이는 화이트 필터를 추가적으로 구비할 수 있다.
도 4a 내지 9a는 도 3a의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 4b 내지 9b는 도 3b의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4a 및 4b를 참조하면, 서로 대향되는 제 1 면(2a)과 제 2 면(2b)을 가지는 기판(2)을 준비한다. 상기 기판(2)은 실리콘 웨이퍼, 또는 이 위에 형성된 실리콘 에피택시얼층 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(2)에는 예를 들면 P형의 불순물이 도핑될 수 있다. 상기 기판(2)에 이온 주입 공정을 진행하여 광전변환부(PD)와 웰 영역(PW)을 형성할 수 있다. 상기 광전변환부(PD)는 예를 들면 N형의 불순물을 도핑하여 형성될 수 있고 상기 웰 영역(PW)은 예를 들면 P형의 불순물을 도핑하여 형성될 수 있다. 상기 광전변환부(PD) 및/또는 상기 웰 영역(PW)의 형성 순서는 후속의 화소분리부(12)를 형성한 후에 진행될 수도 있다. 상기 제 1 면(2a) 상에 제 1 마스크 패턴(3)을 형성한다. 상기 제 1 마스크 패턴(3)을 식각마스크로 이용하여 상기 제 1 면(2a)에 인접한 상기 기판(2)을 식각하여 제 1 깊이(D3)의 제 1 트렌치(4)를 형성한다.
도 5a 및 5b를 참조하면, 상기 제 1 트렌치(4)를 채우는 절연막을 형성하고 평탄화 식각 공정을 진행하여 상기 제 1 면(2a)을 노출시키고 얕은 소자분리막(STI)을 형성한다.
도 6a 및 6b를 참조하면, 상기 제 1 면(1a)을 덮으며 상기 화소 영역들(UP)을 정의하는 제 2 마스크 패턴(5)을 형성한다. 상기 제 2 마스크 패턴(5)을 식각 마스크로 이용하여 상기 얕은 소자분리막(STI)과 상기 기판(2)을 식각하여 제 2 깊이(D4)의 제 2 트렌치(6)를 형성한다. 상기 제 2 트렌치(6)는 복수개의 서로 교차하는 그루브들이 모여있는 그물 형태로 형성될 수 있다. 이때 이웃하는 두개의 화소 영역들(UP) 사이에서 상기 기판(2)이 식각되는 양보다 이웃하는 네개의 화소 영역들(UP) 사이에서 상기 기판(2)이 식각되는 양이 더욱 많을 수 있다. 즉, 상기 그루브들이 교차하는 지점에서 상기 기판(2)의 식각량이 더욱 많을 수 있다. 이로써 이 지점에서 상기 제 2 트렌치(6)는 상기 제 2 깊이(D4)와 같거나 보다 깊은 제 3 깊이(D5)를 가질 수 있다. 이로써 상기 제 2 트렌치(6)의 하부면은 굴곡지거나 요철구조를 가질 수 있다. 즉, 이웃하는 두개의 화소 영역들(UP) 사이에서의 상기 제 2 면(2b)으로부터 상기 제 2 트렌치(6)의 하부면(6)의 제 1 높이(H1)는 이웃하는 네개의 화소 영역들(UP) 사이에서의 상기 제 2 면(2b)으로부터 상기 제 2 트렌치(6)의 하부면(6a)의 제 2 높이(H2)와 같거나 보다 높을 수 있다. 상기 제 2 마스크 패턴(5)으로 덮이고 상기 제 2 트렌치(6)가 형성된 상태에서 상기 기판(2)에 대하여 이온주입 공정(P1)을 진행하여 상기 제 2 트렌치(6)의 하부면에 채널 스탑 영역(10)을 형성한다. 상기 채널 스탑 영역(10)은 예를 들면 P형의 불순물을 도핑하여 형성될 수 있다.
도 7a 및 7b를 참조하면, 상기 제 2 마스크 패턴(5)을 제거한 후에, 절연막(11)을 콘포말하게 적층하여 상기 제 2 트렌치(6)의 측벽과 바닥을 덮는다. 그리고 도전막(13)을 적층하여 상기 제 2 트렌치(6)를 채운다. 평탄화식각 공정을 진행하여 상기 제 2 트렌치(6) 안에 깊은 소자분리막(11)과 공통 바이어스 라인(13) 및 라인 가장자리부(13a)을 형성하고 상기 제 1 면(2a)을 노출시킨다. 이로써 상기 깊은 소자분리막(11)과 채널 스탑 영역(10) 및 상기 공통 바이어스 라인(13)을 포함하는 화소분리부(12)가 형성되고 이로 인해 화소 영역들(UP)이 분리될 수 있다.
도 8a 및 8b를 참조하면, 상기 제 1 면(2a) 상에 게이트 절연막(24)과 트랜스퍼 게이트(TG)을 형성하고, 부유 확산 영역(FD)와 접지용 이온 주입 영역(26)을 형성한다. 상기 제 1 면(2a) 상에 컨택과 배선들(30)과 층간절연막들(32)을 형성한다. 이때 상기 라인 가장자리부(13a)과 접하는 가장자리 콘택(130)과 외부 전압 인가 배선(132)을 동시에 형성할 수 있다.
도 8a, 8b, 9a 및 9b를 참조하면, 상기 기판(2)을 뒤집어 상기 제 2 면(2b)이 위를 향하도록 한다. 그라인딩 또는 CMP(chemicla mechanical polishing) 공정을 진행하여 상기 제 2 면(2b)에 인접한 상기 기판(2)을 제 1 두께(T1) 만큼 제거하고 상기 채널 스탑 영역(10)을 노출시킨다. 만약 상기 화소 분리부(12)가 상기 깊은 소자분리막(11)만으로 형성될 경우, 상기 제 2 트렌치(6) 형성시 깊이에 산포가 발생할 수 있다. 이로 인해 상기 깊은 소자분리막(11)의 하부면의 깊이에도 산포가 발생할 수 있고, 이러한 깊이의 산포에 의해 상기 그라인딩 또는 CMP 공정시 최종적으로 형성되는 상기 기판(2)의 제 2 면(2b)의 표면 평탄도 또는 균일도가 저하될 수 있다. 또한 상기 그라인딩 또는 CMP 공정 동안 상기 기판(2)과 상기 깊은 소자분리막(11) 사이 계면에 스트레스가 작용하여 결함이 증가될 수 있다. 이러한 표면 균일도 저하나 결함 증가로 인해 화소별 색상 차이나 암전류 특성이 저하될 수 있다. 그러나 본 발명에서는 상기 그라인딩 또는 CMP 공정시 상기 깊은 소자분리막(11)이 노출되지 않고 상기 채널 스탑 영역(10)이 노출되므로 상기 그라인동 또는 CMP 공정시, 표면 균일도를 향상시키고 결함 발생을 줄일 수 있다. 이로써 암전류 특성을 개선하고 고화질의 이미지 센서를 구현할 수 있다.
후속으로 도 3a 및 3b를 참조하면, 상기 제 2 면(2b) 상에 반사방지막(38), 제 1 절연막(39), 제 2 절연막(40), 컬러 필터(42) 및 마이크로 렌즈(44)를 형성한다.
<실시예 2>
도 10은 본 발명의 실시예 2에 따른 이미지 센서의 레이아웃이다. 도 11은 본 발명의 실시예 2에 따라 도 10을 C-C'선으로 자른 단면도이다.
도 10 및 11을 참조하면, 본 실시예 2에 따른 이미지 센서에 포함되는 기판(2)은 단위 화소 영역들(UP)이 배치되는 화소부(PR), 상기 화소부(PR)와 각각 이격되는 광학 블랙 영역(OB)와 패드 영역(TR) 및 상기 라인 가장자리부(13a)가 배치되는 가장자리 영역(ER)를 포함한다. 화소 분리부(12)는 깊은 소자분리막(11), 공통 바이어스 라인(13), 채널 스탑 영역(10) 및 얕은 소자분리막(STI)을 포함한다. 이때 상기 깊은 소자분리막(11)은 제 2 면(2b)과 접하되 상기 제 1 면(2a)과는 이격될 수 있다. 상기 채널 스탑 영역(10)은 상기 얕은 소자분리막(STI)과 상기 깊은 소자분리막(11) 사이에 배치될 수 있다. 상기 깊은 소자분리막(11)과 상기 공통 소오스 라인(13)의 하부면은 굴곡지거나 요철구조를 가질 수 있다. 상기 광학 블랙 영역(OB)에는 광학 블랙 패턴(50)이 배치될 수 있다. 상기 패드 영역(TR)에는 상기 제 1 절연막(39), 상기 반사방지막(38) 및 상기 기판(2)을 관통하는 관통 비아(52)가 배치될 수 있다. 상기 관통 비아(52)와 상기 기판(2) 사이에는 절연 스페이서(46)이 개재될 수 있다. 상기 관통 비아(52)에는 솔더볼(54)이 부착될 수 있다. 상기 가장자리 영역(ER)에서 상기 제 1 절연막(39) 내에는 상기 라인 가장자리 부(13a)와 접하는 가장자리 콘택(130)과 외부 전압 인가 배선(132)이 배치될 수 있다. 상기 관통 비아(52), 상기 광학 블랙 패턴(50) 및 상기 외부 전압 인가 배선(132)은 동일한 물질로 예를 들면 텅스텐으로 형성될 수 있다.
상기 광학 블랙 패턴(50)은 그 밑에 배치되는 기준 화소로 입사되는 빛을 차단하는 역할을 한다. 빛이 차단된 광전변환부로부터 발생될 수 있는 전하량을 감지하여 화소 영역들(UP)로부터 감지되는 전하량과 비교하고 상기 단위 전하량과 상기 기준 전하량의 차이값을 계산하여 각 단위 화소로부터 감지되는 신호를 산출할 수 있다.
그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 12 내지 17은 도 11의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12를 참조하면, 도 4a와 같이 제 1 트렌치(4)를 형성한 후에, 제 1 마스크 패턴(3)을 덮으며 채널 스탑 영역(10)을 한정하는 제 2 마스크 패턴(5)을 형성한다. 상기 제 2 마스크 패턴(5)을 이온 주입 마스크로 이용하여 상기 기판(2)에 불순물을 도핑하여 상기 채널 스탑 영역(10)을 형성한다. 상기 채널 스탑 영역(10)은 예를 들면 P형의 불순물로 도핑할 수 있다.
도 13을 참조하면, 상기 제 1 및 제 2 마스크 패턴들(3, 5)을 선택적으로 제거하여 제 1 트렌치(4)를 노출시킨다. 절연막을 적층하여 상기 제 1 트렌치(4)를 채우고 평탄화식각하여 얕은 소자분리막(STI)을 형성한다.
도 14를 참조하면, 도 9a를 참조하여 설명한 바와 같이, 상기 기판(2)의 제 1 면(2a)에 게이트 절연막(24), 트랜스퍼 게이트(TG), 부유 확산 영역(FD), 접지용 이온 주입 영역(26), 컨택 및 배선들(30), 그리고 층간절연막들(32)을 형성한다. 이때 도 9a와는 다르게 가장자리 콘택(130)과 외부 전압 인가 배선(132)은 형성되지 않는다.
도 15를 참조하면, 상기 기판(2)을 뒤집고, 그라인딩 또는 CMP 공정을 진행하여 상기 기판(2)의 제 2 면(2b)에 인접한 부분을 소정 두께만큼 제거할 수 있다. 이때 상기 그라인딩 또는 CMP 공정시 깊은 소자분리막(11)이 노출되지 않으므로, 기판의 표면 평탄도 또는 균일도 저하를 막을 수 있고 결함 발생을 줄일 수 있다. 상기 제 2 면(2b)에 인접한 상기 기판(2)을 식각하여 상기 채널 스탑 영역(10)을 노출시키는 제 2 트렌치(6)를 형성한다. 절연막과 도전막을 차례로 적층하여 상기 제 2 트렌치(6)를 채우고 평탄화 식각하여 깊은 소자분리막(11)과 공통 바이어스 라인(13) 및 라인 가장자리부(13a)을 형성한다. 상기 채널 스탑 영역(10)이 존재하므로 상기 제 2 트렌치(6)를 과도하게 깊게 형성할 필요가 없다. 따라서 그만큼 식각해야할 부분이 작아지게 되어 식각 손상을 줄일 수 있다.
도 16을 참조하여, 상기 제 2 면(2b) 상에 반사방지막(38)과 제 1 절연막(39)을 차례로 적층한다. 상기 패드 영역(TR)에서 상기 제 1 절연막(39)과 상기 반사방지막(38) 및 상기 기판(2)을 패터닝하여 상기 배선(30)을 노출시키는 관통비아홀(51a)을 형성한다. 상기 광학 블랙 영역(OB)에서는 상기 제 1 절연막(39)을 패터닝하여 제 1 리세스 영역(51b)을 형성한다. 상기 가장자리 영역(ER)에서는 상기 제 1 절연막(39)과 상기 반사방지막(38)을 패터닝하여 제 2 리세스 영역(51c)을 형성한다.
도 17을 참조하면, 도전막을 적층하고 평탄화하여 상기 관통비아홀(51a), 상기 제 1 리세스 영역(51b) 및 상기 제 2 리세스 영역(51c)을 각각 채우는 관통 비아(52), 광학 블랙 패턴(50) 및 가장자리 콘택(130) 및 외부 전압 인가 배선(132)을 형성한다.
후속으로 실시예 1과 동일/유사한 공정을 진행한다.
<실시예 3>
도 18은 본 발명의 실시예 3에 따라 도 10을 C-C'선으로 자른 단면도이다.
도 18을 참조하면, 실시예 1의 구조와 실시예 2의 구조가 조합된 형태의 이미지 센서를 개시한다. 즉, 화소 분리부(12)의 구조는 실시예 1과 유사하되, 가장자리 콘택(130)과 외부 전압 인가 배선(132)의 배치는 실시예 2와 유사할 수 있다.
도 19는 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다. 상기 전자장치는 디지털 카메라 또는 모바일 장치일 수 있다. 도 19를 참조하면, 디지털 카메라 시스템은 이미지 센서(100), 프로세서(200), 메모리(300), 디스플레이(400) 및 버스(500)를 포함한다. 도 19에 도시된 바와 같이, 이미지 센서(100)는 프로세서(200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(200)는 캡쳐된 영상정보를 버스(500)를 통하여 메모리(300)에 저장한다. 프로세서(200)는 메모리(300)에 저장된 영상정보를 디스플레이(400)로 출력한다.
도 20 내지 도 24는 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다. 본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 멀티미디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 도 20에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 21에 도시된 바와 같이 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있다. 또한, 본 발명의 실시 예들에 따른 이미지 촬영 장치(300, 또는 400)는 도 22에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있고, 도 23에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(5000)에 적용될 수 있다. 본 발명의 실시 예들에 따른 이미지 센서는 도 24에 도시된 바와 같이 디지털 카메라 또는 디지털 캠코더(6000)에 적용될 수 있다.
상술한 설명들은 본 발명의 개념을 예시하는 것들이다. 또한, 상술한 내용은 본 발명의 개념을 당업자가 쉽게 이해할 수 있도록 구현한 예들을 나타내고 설명하는 것일 뿐이며, 본 발명은 다른 조합, 변경 및 환경에서 사용될 수 있다. 즉, 본 발명은 본 명세서에 개시된 발명의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 및 수정 등이 가능할 수 있다. 또한, 상술한 실시예들은 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능할 수 있다. 따라서, 상술한 발명의 상세한 설명은 개시된 실시예들은 본 발명을 제한하지 않으며, 첨부된 청구범위는 다른 실시 상태도 포함한다.
11: 깊은 소자 분리막
STI: 얕은 소자 분리막
PD: 광전변환부(포토다이오드)
FD: 부유 확산 영역
26: 접지용 불순물 주입 영역
TG: 트랜스퍼 게이트
RG: 리셋 게이트
SF: 소스 팔로워 게이트
SEL: 선택 게이트
24: 게이트 절연막
21: 돌출부
22: 함몰부
32: 층간절연막
42: 컬러필터
44: 마이크로 렌즈
30: 콘택, 배선

Claims (10)

  1. 제 1 면과, 상기 제 1 면에 대항되며 빛이 입사되는 제 2 면, 및 복수의 화소 영역들을 포함하는 기판;
    상기 화소 영역들의 각각에서 상기 기판 내에 형성된 광전변환부;
    상기 광전 변환부 상에 배치되는 게이트 전극; 및
    상기 기판 내에 배치되어 상기 화소 영역들을 분리하는 화소 분리부를 포함하되,
    상기 화소분리부는 깊은 소자분리막과 상기 깊은 소자분리막 내에 배치되는 공통 바이어스 라인을 포함하며,
    상기 공통 바이어스 라인에는 음의 전압이 인가되는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 공통 바이어스 라인은 평면적으로 그물망 형태를 가지는 이미지 센서.
  3. 제 1 항에 있어서,
    상기 공통 바이어스 라인의 상부면 또는 하부면은 굴곡진 이미지 센서.
  4. 제 3 항에 있어서,
    상기 공통 바이어스 라인은 상기 기판으로부터 절연된 이미지 센서.
  5. 제 1 항에 있어서,
    상기 공통 바이어스 라인의 하부면은 상기 제 1 면에 인접하며 외부 전압 인가 배선과 전기적으로 연결되는 이미지 센서.
  6. 제 1 항에 있어서,
    상기 공통 바이어스 라인의 상부면은 상기 제 2 면에 인접하며 외부 전압 인가 배선과 전기적으로 연결되는 이미지 센서.
  7. 제 6 항에 있어서,
    상기 기판은 상기 화소 영역과 이격된 광학 블랙(Optical black) 영역을 더 포함하며,
    상기 이미지 센서는 상기 광학 블랙 영역에 배치되는 광학 블랙 패턴을 더 포함하되,
    상기 광학 블랙 패턴과 상기 외부 전압 인가 배선은 동일한 물질을 포함하는 이미지 센서.
  8. 제 6 항에 있어서,
    상기 기판은 상기 화소 영역과 이격된 패드 영역을 더 포함하며,
    상기 이미지 센서는 상기 패드 영역에 배치되는 관통 비아를 더 포함하되,
    상기 관통 비아와 상기 외부 전압 인가 배선은 동일한 물질을 포함하는 이미지 센서.
  9. 제 1 항에 있어서,
    상기 화소 분리부는 상기 깊은 소자분리막과 접하는 채널 스탑 영역을 더 포함하는 이미지 센서.
  10. 제 1 항에 있어서,
    상기 제 1 면과 접하며 상기 깊은 소자분리막의 길이보다 얕은 깊이를 가지되 상기 깊은 소자분리막과 이격된 얕은 소자분리막을 더 포함하되,
    상기 채널 스탑 영역은 상기 깊은 소자분리막과 상기 얕은 소자분리막 사이에 배치되는 이미지 센서.
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