KR101800441B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

제1 영역 및 제2 영역을 포함하는 반도체 기판을 준비하고, 상기 반도체 기판 상에 전면적으로 제1 절연층 및 제1 도전층을 형성하고, 상기 제1 영역 내의 상기 제1 도전층 상에 제1 구조물을 형성하고, 상기 제2 영역 내의 상기 제1 도전층 상에 제2 구조물을 형성하고, 상기 제1 영역 내에서, 포토다이오드 영역에 해당하도록 상기 제1 도전층의 표면을 노출시키는 개구부를 가지며, 상기 제1 구조물 및 상기 제2 구조물을 덮는 이온 주입 마스크 패턴을 형성하고, 상기 이온 주입 마스크 패턴을 이용하여 상기 제1 도전층 및 상기 제1 절연층을 관통하도록 상기 반도체 기판 내에 불순물 이온을 주입하여 불순물 확산 영역을 형성하고, 상기 이온 주입 마스크 패턴을 제거하고, 상기 제1 도전층 및 상기 제1 구조물을 노출시키고 상기 제2 구조물을 덮는 식각 마스크 패턴을 형성하고, 상기 노출된 제1 도전층 및 상기 제1 구조물의 일부를 제거하여, 상기 제1 영역 내에 게이트 구조물을 형성하고, 및 상기 식각 마스크 패턴을 제거하고 상기 제2 구조물을 노출시켜, 상기 제2 영역 내에 커패시터 구조물을 형성하는 것을 포함하는 반도체 소자의 형성 방법이 설명된다.

Description

반도체 소자의 형성 방법{Method Of Forming Semiconductor Devices}
본 발명은 이미지 센서와 같은 반도체 소자의 형성 방법에 관한 것이다.
일반적으로, 반도체 소자 중, 특히 이미지 센서는 반도체 기판에 포토 다이오드 영역 및 반도체 기판 상에 게이트 구조물들을 포함해서 제조되고 있다. 상기 포토 다이오드 영역은 이미지 센서의 외부로부터 받은 자연 광을 전기적 신호로 바꿀 수 있다. 상기 게이트 구조물들은 포토 다이오드 영역의 전기적 신호를 사용해서 이미지 센서의 전기적 특성을 나타낼 수 있다.
본 발명이 해결하려는 과제는, 이미지 센서와 같은 반도체 소자의 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 이미지 센서와 같은 반도체 소자를 포함하는 정보 처리 시스템(Information Processing System)을 제공하는 것이다.
본 발명이 해결하려는 다른 과제들은 앞서 언급한 과제로 한정되지 않으며, 여기서 언급되지 않은 다른 과제들은 이하의 설명으로부터 당 업자에게 충분히 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 반도체 기판을 준비하고, 상기 반도체 기판 상에 전면적으로 제1 절연층 및 제1 도전층을 형성하고, 상기 제1 영역 내의 상기 제1 도전층 상에 제1 구조물을 형성하고, 상기 제2 영역 내의 상기 제1 도전층 상에 제2 구조물을 형성하고, 상기 제1 영역 내에서, 포토다이오드 영역에 해당하도록 상기 제1 도전층의 표면을 노출시키는 개구부를 가지며, 상기 제1 구조물 및 상기 제2 구조물을 덮는 이온 주입 마스크 패턴을 형성하고, 상기 이온 주입 마스크 패턴을 이용하여 상기 제1 도전층 및 상기 제1 절연층을 관통하도록 상기 반도체 기판 내에 불순물 이온을 주입하여 불순물 확산 영역을 형성하고, 상기 이온 주입 마스크 패턴을 제거하고, 상기 제1 도전층 및 상기 제1 구조물을 노출시키고 상기 제2 구조물을 덮는 식각 마스크 패턴을 형성하고, 상기 노출된 제1 도전층 및 상기 제1 구조물의 일부를 제거하여, 상기 제1 영역 내에 게이트 구조물을 형성하고, 및 상기 식각 마스크 패턴을 제거하고 상기 제2 구조물을 노출시켜, 상기 제2 영역 내에 커패시터 구조물을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 형성 방법은, 제1 영역, 제2 영역, 및 제3 영역을 포함하는 반도체 기판을 준비하고, 상기 반도체 기판 상에 전면적으로 제1 절연층 및 제1 도전층을 형성하고, 상기 제1 영역 내의 상기 제1 도전층 상에 제1 구조물을 형성하고, 상기 제2 영역 내의 상기 제1 도전층 상에 제2 구조물을 형성하고, 상기 제1 영역 내에서, 포토다이오드 영역에 해당하도록 상기 제1 도전층의 표면을 노출시키는 개구부를 가지며, 상기 제1 구조물 및 상기 제2 구조물을 덮는 이온 주입 마스크 패턴을 형성하고, 상기 이온 주입 마스크 패턴을 이용하여 상기 제1 도전층 및 상기 제1 절연층을 관통하도록 상기 반도체 기판 내에 불순물 이온을 주입하여 상기 제1 영역 내에 포토다이오드 영역을 형성하고, 상기 이온 주입 마스크 패턴을 제거하고, 상기 제1 영역에서 상기 제1 구조물을 노출시키고, 상기 제2 영역에서 상기 제2 구조물을 덮고, 및 상기 제3 영역에서는 상기 제1 도전층의 일부를 노출시키는 식각 마스크 패턴을 형성하고, 상기 노출된 제1 도전층 및 상기 제1 구조물의 일부을 제거하고 상기 식각 마스크 패턴을 제거하여, 상기 제1 영역 내에서 트랜스퍼 게이트 구조물을 형성하고, 상기 제2 영역 내에서 커패시터 구조물을 형성하고, 및 상기 제3 영역 내에서 추가 게이트 구조물을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 형성 방법은, 반도체 기판을 준비하고, 상기 반도체 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층 상에 제1 도전층을 형성하고, 상기 제1 도전층 상에 제2 절연층을 형성하고, 상기 제2 절연층 상에 제2 도전층을 형성하고, 상기 제2 도전층 및 상기 제2 절연층을 패터닝하여 제2 도전층 패턴 및 제2 절연층 패턴을 포함하는 제1 구조물을 형성하고, 및 상기 제1 도전층을 노출시키고, 상기 제1 구조물을 이온 주입 마스크로 이용하고 상기 노출된 제1 도전층 및 상기 제1 절연층을 관통하여 이온을 주입하여 상기 반도체 기판 내에 불순물 확산 영역을 형성하고, 상기 제1 구조물의 제2 도전층 패턴 및 상기 노출된 제1 도전층을 제거하여 상기 제2 절연층 패턴 및 상기 제1 절연층을 노출시켜 제2 절연층 패턴 및 제1 도전층 패턴을 포함하는 게이트 구조물을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의한 정보 처리 시스템은, 중앙 처리 장치 및 소거 가능한 메모리, 이미지 센서, 입력/ 출력 장치 및 램을 포함하고, 상기 이미지 센서는 상기 이미지 센서의 형성 방법에 의해 제조될 수 있다.
본 발명의 기술적 사상에 의해 제안된 반도체 소자의 형성 방법은, 반도체 기판에 포토 다이오드 영역 및 반도체 기판 상에 게이트 구조물들을 순서적으로 형성할 수 있다. 이를 통해서, 상기 이미지 센서의 형성방법은 포토 다이오드 영역 및 트랜스퍼 게이트 구조물과 관련된 공정 결과물을 일정하게 생성시킬 수 있다.
상기 공정 결과물은 포토 다이오드 영역의 정션 프러파일(Junction Profile) 및 트랜스퍼 게이트 구조물의 피이처 사이즈(Feature Size)를 포함할 수 있다. 더불어서, 본 발명의 기술적 사상에 의해 제조된 이미지 센서를 포함하는 정보 처리 시스템은 디지털 영상의 화질을 향상시킬 수 있다.
도 1 은 본 발명의 기술적 사상의 실시 예들에 따르는 반도체 소자를 보여주는 레이아웃도(Layout View)이다.
도 2 는 도 1 의 체크 영역들 C1, C2 및 C3 를 보여주는 확대도(Enlarged View)이다.
도 3 내지 12 는 도 2 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 1 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다.
도 13 내지 19 는 도 2 의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 2 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다.
도 20 은 도 1 의 체크 영역들 C1, C2 및 C3 을 보여주는 확대도이다.
도 21 내지 27 은 도 20 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 3 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다.
도 28 내지 34 는 도 20 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 4 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다.
도 35 는 도 1 의 이미지 센서를 포함하는 정보 처리 시스템을 보여주는 블록도이다.
상기 실시예들의 양태들은 이후로 첨부 도면들을 참조해서 설명하기로 한다. 그러나, 상기 실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다.
비록 제 1, 제 2 .. 등을 지칭하는 용어들이 여러 형성 요소들을 기술하기 위하여 여기에서 사용될 수 있다면, 상기 형성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해될 것이다. 단지, 이러한 용어들은 어떤 형성 요소로부터 다른 형성 요소를 구별하기 위해서 사용될 뿐이다.
여기에서, 사용되어진 바와 같이, '적어도 하나' 를 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. 또한, '상면, 주변, 상에" 등과 같이 특별히 상대적인 용어들은 선택된 형성 요소, 다른 형성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용될 수 있다.
더불어서, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 실시예들을 한정하려는 것은 아니다.
도 1 은 본 발명의 기술적 사상의 실시 예들에 따르는 반도체 소자를 보여주는 레이아웃도(Layout View)이다.
도 1 을 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 이미지 센서(170)는 제 1 내지 3 영역들(A1, A2, A3)을 포함할 수 있다. 상기 제 1 영역(A1)은 액티브 픽셀 센서 어레이(APS, Active Pixel Sensor array) 영역에 대응될 수 있다. 상기 제 1 영역(A1)은 제 1 단위 블록(B1)들 및 제 1 단위 블록 행(Br1)들을 포함할 수 있다. 상기 제 1 단위 블록(B1)들은 제 1 화살표 방향(F1)으로 배열되어 하나의 제 1 단위 블록 행(Br1)을 구성할 수 있다.
상기 제 1 단위 블록 행(Br1)들은 제 2 화살표 방향(F2)으로 배열되어 제 1 영역(A1)을 구성할 수 있다. 상기 제 2 영역(A2)은 CDS (Correlated Double Sampling) 영역에 대응될 수 있다. 상기 제 2 영역(A2)은 제 2 단위 블록(B2)들 및 제 2 단위 블록 행(Br2)을 포함할 수 있다. 상기 제 2 단위 블록(B2)들은 제 3 화살표 방향(F3)으로 배열되어 제 2 단위 블록(Br2)을 구성할 수 있다. 상기 제 3 영역(A3)은 로직(Logic) 영역에 대응될 수 있다.
상기 제 3 영역(A3)은 제 1 및 2 영역들(A1, A2)을 둘러쌀 수 있다. 상기 제 3 영역(A3)은 제1 단위 블록들(B1)로부터 데이터를 출력시킬 수 있다.
도 2 는 도 1 의 체크 영역들 C1, C2 및 C3 를 보여주는 확대도(Enlarged View)이다. 상기 제1 체크 영역(C1)은 제1 영역(A1) 내에 위치하고, 상기 제2 체크 영역(C2)은 제2 영역(A2)에 위치하고, 상기 제3 체크 영역(C3)은 제3 영역(A3)에 위치할 수 있다.
도 2 를 참조하면, 상기 제 1 체크 영역(C1)은 비활성 영역(4) 및 제 1 활성 영역(6)을 포함하는 반도체 기판(2) 상에 포토다이오드 영역(PD, 75), 트랜스퍼 게이트 구조물(Transfer Gate Structure; S1, 93), 리셋(Reset) 게이트 구조물(S2), 센싱(Sensing) 게이트 구조물(S3) 및/또는 억세스(Access) 게이트 구조물(S4)을 포함할 수 있다. 상기 트랜스퍼 게이트 구조물(S1, 93) 및 리셋 게이트 구조물(S2)은 도 1 의 이미지 센서(170)에서 트랜스퍼 트랜지스터 및 리셋 트랜지스터를 각각 구성할 수 있다. 상기 비활성 영역(4)은 STI 같이 활성 영역을 정의하기 위한 아이솔레이션 영역일 수 있다.
상기 센싱 게이트 구조물(S3) 및 억세스 게이트 구조물(S4)은 도 1 의 이미지 센서(170)에서 센싱 트랜지스터 및 억세스 트랜지스터를 각각 구성할 수 있다. 상기 제 2 체크 영역(C2)은 제 2 활성 영역(7) 상에 로직 게이트 구조물(S5, 96)을 포함할 수 있다. 상기 로직 게이트 구조물(S5, 96)은 도 1 의 이미지 센서(170)에서 로직 트랜지스터를 구성할 수 있다. 상기 제 3 체크 영역(C3)은 제 3 활성 영역(8) 상에 커패시터 구조물(S6, 99)을 포함할 수 있다.
다음으로, 본 발명의 기술적 사상의 제 1 및 2 실시 예들에 의한 이미지 소자의 형성 방법이 도 2 내지 도 19 를 참조하여 설명된다. 이 경우에, 상기 이미지 소자의 형성 방법은 도 2 의 트랜스퍼 게이트 구조물(S1), 로직 게이트 구조물(S5) 및 커패시터 구조물(S6)을 사용해서 설명하기로 한다.
[실시예 1]
도 3 내지 12 는 도 2 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 1 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다.
도 3 을 참조하면, 상기 반도체 기판(2)이 준비될 수 있다. 상기 반도체 기판(2)은 단결정 실리콘, 다결정 실리콘 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 상기 반도체 기판(2)은 도전성을 가질 수 있다. 상기 반도체 기판(2)에 비활성 영역(4)이 형성될 수 있다. 상기 비활성 영역(4)은 제 1 내지 3 활성 영역들(6, 7, 8)을 도 2 와 같이 한정할 수 있다.
상기 비활성 영역(4)은 적어도 하나의 절연 물질을 포함할 수 있다. 상기 비활성 영역(4), 그리고 제 1 내지 3 활성 영역들(6, 7, 8) 상에 제 1 절연 층(15)이 형성될 수 있다. 상기 제 1 절연 층(15)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 제 1 절연 층(15) 상에 제 1 도전 층(22)이 형성될 수 있다. 상기 제 1 도전층(22)은 도핑된 폴리 실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
상기 제 1 도전 층(22) 상에 제 2 절연 층(32)이 형성될 수 있다. 상기 제 2 절연 층(32)은 실리콘 산화물, 금속 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 절연 층(32)은 예를 들어, 실리콘 산화물 층 / 실리콘 질화물 층의 이중 층, 실리콘 산화물 층 / 실리콘 질화물 층 / 실리콘 산화물 층의 삼중 층, 또는 기타 다른 물질 층들의 조합에 의한 다층으로 형성될 수 있다.
상기 제 2 절연 층(32)은 제 1 절연 층(15)과 동일한 식각률을 가지거나 다른 식각률을 가진 절연물 층을 적어도 하나 이상을 포함할 수 있다. 본 명세서에서는 본 발명의 기술적 사상을 이해하기 쉽도록, 상기 제2 절연층(32)이 단일 절연층이 형성되는 것처럼 간략하게 예시된다. 상기 제 2 절연 층(32) 상에 제 2 도전 층(42)이 형성될 수 있다. 상기 제 2 도전 층(42)은 제 1 도전 층(22)과 동일한 물질을 포함할 수 있다.
상기 제 2 도전 층(42) 상에 제 1 포토레지스트 패턴(51)들이 형성될 수 있다. 상기 1 포토레지스트 패턴(51)들은 제 1 및 3 활성 영역들(6, 8) 상에 각각 형성될 수 있다. 이 경우에, 상기 제 1 활성 영역(6)의 제 1 포토레지스트 패턴(51)은 도 2 의 리셋, 센싱 및 억세스 게이트 구조물들(S2, S3, S4)의 각각에 대응하도록 형성되거나 형성되지 않을 수 있다. 상기 제 1 포토레지스트 패턴(51)들은 도 2 의 트랜스퍼 게이트 구조물(S1) 및 커패시터 구조물(S6)과 대응할 수 있다.
부가하여, 상기 제 2 도전 층(42) 및 제 1 포토레지스트 패턴(51)들 사이에 하드 마스크 패턴(50)이 형성될 수도 있다. 상기 하드 마스크 패턴(50)은 제 1 및 2 절연 층들(15, 32)의 각각 대비 큰 두께를 가지는 절연 물질을 포함할 수 있다. 상기 하드 마스크 패턴(50)들은 제 1 및 2 절연 층들(15, 32)과 다른 식각률을 가질 수 있다. 상기 하드 마스크 패턴(50)들은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함할 수 있다.
도 4 를 참조하면, 상기 제 1 포토레지스트 패턴(51)들을 식각 마스크로 사용해서 도 3 의 제 2 절연 층(32) 및 제 2 도전 층(42)이 식각될 수 있다. 이 경우에, 상기 제 2 도전 층(42)이 식각되는 동안, 상기 제 2 절연 층(32)은 식각 버퍼막으로 사용될 수 있다. 상기 제 2 절연 층(32)이 식각 되는 동안, 상기 제 1 도전 층(22)이 식각 버퍼막으로 사용될 수 있다.
이를 통해서, 상기 제 1 도전 층(22) 상에 제 1 및 2 구조물들(53, 55)이 형성될 수 있다. 상기 제 1 구조물(53)은 제 1 활성 영역(6) 상에 위치해서 차례로 적층되는 제 2 절연 패턴(34) 및 제 2 도전 패턴(44)을 포함할 수 있다. 상기 제 2 구조물(55)은 제 3 활성 영역(8) 상에 위치해서 차례로 적층되는 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)을 포함할 수 있다.
상기 제 2 구조물(55) 내 제 2 절연 패턴(36)은 도 2 의 커패시터 구조물(S6)에 유전 물질을 제공할 수 있다. 상기 제 2 구조물(55)의 제 2 도전 패턴(46)은 도 2 의 커패시터 구조물(S6)에 상부 전극을 제공할 수 있다. 이와는 다르게, 도 3 에서 개시된 바와 같이, 상기 하드 마스크 패턴(50)들 및 포토레지스트 패턴(51)들을 식각 마스크로 사용해서 상기 제 2 절연 층(32) 및 제 2 도전 층(42)이 식각될 수도 있다.
또는, 상기 포토레지스트 패턴(51)들을 제거하고, 상기 하드 마스크 패턴(50)들을 식각 마스크로 사용하여 상기 제2 절연층(32) 및 제2 도전 층(42)이 식각될 수도 있다. 이후, 상기 제1 포토레지스트 패턴(51)들이 제거될 수 있다.
도 5 를 참조하면, 상기 제 1 도전 층(22), 제 1 구조물(53) 및 제 2 구조물(55) 상에 제 2 포토레지스트 패턴(63)이 형성될 수 있다. 상기 제 2 포토레지스트 패턴(63)은 제 1 활성 영역(6) 상에 개구부(66)를 가질 수 있다. 상기 제 2 포토레지스트 패턴(63)의 개구부(66)는 제 1 도전 층(22)의 상면 및 제 1 구조물(53)의 일 측벽을 노출시킬 수 있다.
상기 제 2 포토레지스트 패턴(63)의 개구부(66)의 노출 면적(Exposure Area)은 도 2 의 포토다이오드 영역(Photo Diode; PD)의 면적보다 큰 크기를 가질 수 있다. 상기 제 2 포토레지스트 패턴(63)의 개구부(66)는 제 1 도전 층(22) 및 제 1 구조물(53)을 노출시킬 수 있다. 상기 제 1 포토레지스트 막(63)을 이온 주입 마스크로 사용해서 제 1 절연 층(15) 및 제 1 도전 층(22)을 관통하도록 반도체 기판(2)에 불순물 이온들이 주입될 수 있다. 예를 들어, 상기 불순물 이온들은 인(P, phosphorous) 또는 비소(As, arsenic) 이온을 포함할 수 있다.
이를 통해서, 상기 반도체 기판(2)에 제 1 불순물 확산 영역(75)이 형성될 수 있다. 상기 불순물 이온들은 제 1 구조물(53) 및 제 2 포토레지스트 패턴 (63)을 사용해서 개구부(66)에 집중될 수 있다. 상기 제 1 불순물 확산 영역(75)은 반도체 기판(2)과 다른 도전성을 가질 수 있다. 상기 제 1 불순물 확산 영역(75)은 도 2 의 트랜스퍼 게이트 구조물(S1)을 기준으로 왼쪽에 위치하는 제 1 활성 영역(6)에 형성될 수 있다.
상기 제 1 불순물 확산 영역(75)은 도 2 의 포토 다이오드 영역(PD)일 수 있다. 상기 제 1 불순물 확산 영역(75)은 제 1 구조물(53)에 자기 정렬될 수 있다. 이와는 다르게, 상기 도 4 에서 개시된 바와 같이, 상기 하드 마스크 패턴(50)들, 제 1 구조물(53) 및 제 2 포토레지스트 패턴(63)을 이온 주입 마스크로 사용해서 제 1 절연 층(15) 및 제 1 도전 층(22)을 통하여 반도체 기판(2)에 불순물 이온들이 주입될 수도 있다.
본 공정에서, 상기 하드 마스크 패턴(50)들은 제 2 포토레지스트 패턴(63)의 개구부(66)로 불순물 이온들을 집중시키는데 더욱 기여할 수 있다. 이후, 상기 제2 포토레지스트 패턴(63)이 제거될 수 있다.
도 6 을 참조하면, 상기 제 1 도전 층(22) 및 제 2 구조물(55) 상에 제 3 포토레지스트 패턴(84)들이 형성될 수 있다. 상기 제 3 포토레지스트 패턴(84)들은 제 2 및 3 활성 영역들(7, 8) 상에 각각 형성될 수 있다. 이 경우에, 상기 제 2 활성 영역(7)의 제 3 포토레지스트 패턴(84)은 제 1 도전 층(22)을 선택적으로 노출시킬 수 있다.
상기 제 2 활성 영역(7)의 제 3 포토레지스트 패턴(84)은 도 2 의 로직 게이트 구조물(S5, 96)에 대응될 수 있다. 상기 제 3 활성 영역(8)의 제 3 포토레지스트 패턴(84)은 제 2 구조물(55)을 감싸면서 제 1 도전 층(22)을 선택적으로 노출시킬 수 있다. 상기 제 3 활성 영역(8)의 제 3 포토레지스트 패턴(84)은 도 2 의 커패시터 구조물(S6, 99)에 대응될 수 있다.
이와는 다르게, 도 5 에서 개시된 바와 같이, 상기 제 2 포토레지스트 패턴(63)이 제거된 후에, 상기 하드 마스크 패턴(50)들은 반도체 기판(2)으로부터 제거될 수 있다. 계속해서, 상기 제 3 포토레지스트 패턴(84)들이 제 1 도전 층(22) 상에 형성될 수 있다.
도 7 을 참조하면, 상기 제 1 절연 층(15)을 식각 버퍼막, 그리고 제 3 포토레지스트 패턴(84)들을 식각 마스크로 사용해서 도 6 의 제 1 도전 층(22)을 식각할 수 있다. 이 경우에, 상기 제 1 도전 층(22)이 식각되는 동안, 도 6 의 제 1 활성 영역(6)의 제 2 도전 패턴(44)은 제 2 절연 패턴(34)을 식각 마스크로 사용해서 식각될 수 있다.
상기 제 1 도전 층(22) 및 제 2 도전 패턴(44)이 식각되는 동안, 상기 제 2 절연 패턴(34)은 식각 공정의 공정 환경을 안정화시켜서 패턴 충실도(Pattern Fidelity)를 증가시킬 수 있다. 왜냐하면, 상기 제 2 절연 패턴(34)은 제 1 활성 영역(6)에서 식각 공정이 수행되는 동안에 제3 포토레지스트 패턴(84)로부터 생성되는 폴리머의 영향을 배제시킬 수 있고, 상대적으로 얇은 식각 마스크를 사용함으로써, 패턴 형성 능력 (resolution)이 개선되기 때문이다.
이를 통해서, 상기 제 1 활성 영역(6) 상에 트랜스퍼 게이트 구조물(93), 제 2 활성 영역(7) 상에 로직 게이트 구조물(96) 및 제 3 활성 영역(8) 상에 커패시터 구조물(99)이 도 2 와 같이 형성될 수 있다. 상기 트랜스퍼 게이트 구조물(93)은 차례로 적층되는 제 1 도전 패턴(24) 및 제 2 절연 패턴(34)을 포함할 수 있다. 상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)과 부분적으로 중첩할 수 있다.
상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)의 주변에 위치해서 제 1 불순물 확산 영역(75)과 정렬할 수 있다. 상기 로직 게이트 구조물(96)은 제 1 도전 패턴(26)을 포함할 수 있다. 상기 커패시터 구조물(99)은 차례로 적층되는 제 1 도전 패턴(26), 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)을 포함할 수 있다. 상기 제 1 도전 패턴(26)은 도 2 의 커패시터 구조물(99)에 하부 전극을 제공할 수 있다. 이후, 상기 제3 포토레지스트 패턴(84)들이 제거될 수 있다.
도 8 을 참조하면, 상기 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99)을 덮도록 제 1 절연 층(15) 상에 제 3 절연 층(104)이 형성될 수 있다. 상기 제 3 절연 층(104)은 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99)을 컨포멀하게 덮을 수 있다.
상기 제 3 절연 층(104)은 예를 들어, 실리콘 질화물 또는 실리콘 산화질화물 같이 상기 제 1 절연 층(15)과 다른 식각률을 가지는 절연 물질을 포함할 수 있다.
도 9 를 참조하면, 상기 제 3 절연 층(104)을 식각해서 제 1 절연 층(15) 상에 스페이서(108)들이 형성될 수 있다. 이 경우에, 상기 제 1 절연 층(15)은 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99)과 함께 식각 버퍼막으로 사용될 수 있다. 상기 스페이서(108)들은 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99)의 측벽들을 덮을 수 있다.
도 10 을 참조하면, 상기 제 1 절연 층(15), 그리고 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99) 상에 제 4 포토레지스트 패턴(114)을 형성할 수 있다. 상기 제 4 포토레지스트 패턴(114)은 제 2 포토레지스트 패턴(63)과 동일하거나 유사한 형상을 가질 수 있다. 따라서, 상기 제 4 포토레지스트 패턴(114)은 제 1 활성 영역(6) 상에 개구부(118)를 가질 수 있다.
상기 제 4 포토레지스트 패턴(114)의 개구부(118)의 노출 면적은 도 5 의 제 2 포토레지스트 패턴(63)의 개구부(66)의 노출 면적과 동일한 크기이거나 다른 크기일 수 있다. 상기 제 4 포토레지스트 패턴(114)의 개구부(118)는 제 1 절연 층(15), 트랜스퍼 게이트 구조물(93), 그리고 제 1 활성 영역(6)의 스페이서(108)들을 노출시킬 수 있다.
상기 제 4 포토레지스트 패턴(114)을 이온 주입 마스크로 사용해서 제 1 절연 층(15)을 통하여 반도체 기판(2)에 불순물 이온들이 주입될 수 있다. 예를 들어, 보론(B, boron)이온이 주입될 수 있다. 이를 통해서, 상기 반도체 기판(2)에 제 2 불순물 확산 영역(125)이 형성될 수 있다. 상기 제 2 불순물 확산 영역(125)은 제 1 불순물 확산 영역(75)과 반대의 도전성을 가질 수 있다. 따라서, 상기 제1 불순물 확산 영역(75)는 N 형이고, 상기 제2 불순물 확산 영역(125)는 P 형일 수 있다.
상기 제 2 불순물 확산 영역(125)은 제 1 불순물 확산 영역(75) 내에 형성될 수 있다. 상기 제 2 불순물 확산 영역(125)이 형성된 후에, 상기 제 4 포토레지스트 패턴(114)이 제거될 수 있다.
도 11 을 참조하면, 상기 제 1 절연 층(15), 트랜스퍼 게이트 구조물(93) 및 커패시터 구조물(99) 상에 제 5 포토레지스트 패턴(135)을 형성할 수 있다. 상기 제 5 포토레지스트 패턴(135)은 트랜스퍼 게이트 구조물(93), 그리고 제 1 활성 영역(6)의 스페이서(108)들을 노출시킬 수 있다. 상기 제 5 포토레지스트 패턴(135)은 로직 게이트 구조물(96), 그리고 제 2 활성 영역(7)의 스페이서(108)들을 노출시킬 수 있다.
더불어서, 상기 제 5 포토레지스트 패턴(135)은 커패시터 구조물(99)을 덮을 수 있다. 상기 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96), 스페이서(108)들 및 제 5 포토레지스트 패턴(135)을 이온 주입 마스크로 사용해서 제 1 절연 층(15)을 통해서 반도체 기판(2)에 불순물 이온들이 주입될 수 있다. 예를 들어, 인(P, phosphorous) 또는 비소(As, arsenic) 이온이 주입될 수 있다. 이를 통해서, 상기 반도체 기판(2)에 제 3 불순물 확산 영역(144, 148)들이 형성될 수 있다.
상기 제 3 불순물 확산 영역(144, 148)들은 상기 제 1 불순물 확산 영역(75)과 동일한 도전성을 가질 수 있다. 이 경우에, 상기 제 1 불순물 확산 영역(75)은 상기 제 2 및 3 불순물 확산 영역들(125, 144, 148)과 함께 트랜지스터들의 소오스 및 드레인 영역들에 대응될 수 있다.
도 12 를 참조하면, 상기 제 3 불순물 확산 영역(144, 148)들이 형성된 후에, 상기 반도체 기판(2)으로부터 제 5 포토레지스트 패턴(135)이 제거될 수 있다. 계속해서, 상기 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99)을 덮도록 제 1 절연 층(15) 상에 제 4 절연 층(155)이 형성될 수 있다. 상기 제 4 절연 층(155)은 도핑되지 않은 실리콘 산화물 또는 도핑된 실리콘 산화물을 포함할 수 있다.
[실시예 2]
도 13 내지 19 는 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 2 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다. 도 13 내지 19 는 도 3 내지 12 와 동일 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 13 을 참조하면, 반도체 기판(2) 상에 차례로 적층되는 제 1 절연 층(15), 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)이 도 3 과 같이 준비될 수 있다. 상기 제 2 도전 층(42) 상에 제 1 포토레지스트 패턴(51)들이 형성될 수 있다. 상기 제 1 포토레지스트 패턴(51)들은 제 1 내지 3 활성 영역들(6, 7, 8) 상에 각각 형성될 수 있다.
상기 제 1 활성 영역(6)의 제 1 포토레지스트 패턴(51)은 도 2 의 리셋, 센싱 및 억세스 게이트 구조물들(S2, S3, S4)의 각각에 대응하도록 형성되거나 형성되지 않을 수 있다. 이와는 다르게, 도 3 의 제 1 포토레지스트 패턴(51)들은 제 2 활성 영역(7) 상에 형성되지 않는다.
도 14 를 참조하면, 상기 제 1 포토레지스트 패턴(51)들을 식각 마스크로 사용해서 제 1 도전 층(22)을 노출시키도록 도 13 의 제 2 절연 층(32) 및 제 2 도전 층(42)이 식각될 수 있다. 이 경우에, 상기 제 2 절연 층(32) 및 제 2 도전 층(42)은 도 4 와 동일한 방식으로 식각될 수 있다. 이를 통해서, 상기 제 1 도전 층(22) 상에 제 1 내지 3 구조물들(53, 55, 57)이 형성될 수 있다.
상기 제 1 및 2 구조물들(53, 55)은 도 4 와 동일한 형상을 가질 수 있다. 이 경우에, 상기 제 3 구조물(57)은 제 2 활성 영역(7) 상에 위치해서 제 2 절연 패턴(38) 및 제 2 도전 패턴(48)을 포함할 수 있다. 상기 제 1 내지 3 구조물들(53, 55, 57)은 도 2 의 트랜스퍼 게이트 구조물(S1), 커패시터 구조물(S6), 및 로직 게이트 구조물(S5)에 각각 대응할 수 있다.
도 15 를 참조하면, 상기 제 1 내지 3 구조물들(53, 55, 57)이 형성된 후에, 상기 반도체 기판(2)으로부터 제 1 포토레지스트 패턴(51)들이 제거될 수 있다. 상기 제 1 도전 층(22), 그리고 제 1 내지 3 구조물들(53, 55, 57) 상에 제 2 포토레지스트 패턴(63)이 형성될 수 있다.
따라서, 상기 제 2 포토레지스트 패턴(63)은 제 1 활성 영역(6) 상에 개구부(66)를 가질 수 있다. 상기 제 2 포토레지스트 패턴(63)의 개구부(66)는 제 1 도전 층(22) 및 제 1 구조물(53)을 노출시킬 수 있다. 상기 제 1 구조물(53) 및 제 2 포토레지스트 패턴(63)을 이온 주입 마스크로 사용해서 제 1 절연 층(15) 및 제 1 도전 층(22)을 통하여 반도체 기판(2)에 불순물 이온들이 주입될 수 있다.
이를 통해서, 상기 반도체 기판(2)에 제 1 불순물 확산 영역(75)이 형성될 수 있다. 상기 제 1 불순물 확산 영역(75)은 제 1 구조물(53)에 자기 정렬될 수 있다.
도 16 을 참조하면, 상기 제 1 불순물 확산 영역(75)이 형성된 후에, 상기 반도체 기판(2)으로부터 제 2 포토레지스트 패턴(63)이 제거될 수 있다. 상기 제 2 구조물(55) 상에 제 3 포토레지스트 패턴(84)이 형성될 수 있다. 상기 제 3 포토레지스트 패턴(84)은 제 3 활성 영역(8) 상에 위치해서 제 2 구조물(55)을 감쌀 수 있다.
도 17 을 참조하면, 상기 제 1 절연 층(15)을 식각 버퍼막, 그리고 제 3 포토레지스트 패턴(84)을 식각 마스크로 사용해서 도 16 의 제 1 도전 층(22)이 식각될 수 있다. 이 경우에, 상기 제 1 도전 층(22)이 식각되는 동안에, 도 16 의 제 2 도전 패턴들(44, 48)은 제 2 절연 패턴들(34, 38)을 식각 버퍼막으로 사용해서 식각될 수 있다.
상기 제 1 도전 층(22) 및 제 2 도전 패턴들(44, 48)이 식각되는 동안에, 상기 제 2 절연 패턴들(34, 38)은 식각 공정의 공정 환경을 안정화시켜서 도 7 대비 패턴 충실도를 증가시킬 수 있다. 이를 통해서, 상기 제 1 활성 영역(6) 상에 트랜스퍼 게이트 구조물(93), 제 2 활성 영역(7) 상에 로직 게이트 구조물(96) 및 제 3 활성 영역(8) 상에 커패시터 구조물(99)이 도 2 와 같이 형성될 수 있다.
상기 트랜스퍼 게이트 구조물(93) 및 커패시터 구조물(99)은 도 7 과 동일한 형상을 가질 수 있다. 따라서, 상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)과 부분적으로 중첩할 수 있다. 상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)의 주변에 위치해서 제 1 불순물 확산 영역(75)과 정렬할 수 있다.
이 경우에, 상기 로직 게이트 구조물(96)은 도 7 과 다르게 차례로 적층되는 제 1 도전 패턴(28) 및 제 2 절연 패턴(38)을 포함할 수 있다.
도 18 을 참조하면, 상기 제 1 절연 층(15) 상에 도 8 및 9 를 통해서 스페이서(108)들이 형성될 수 있다. 상기 스페이서(108)들은 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99)의 측벽들에 형성될 수 있다. 상기 스페이서(108)를 형성하는 공정은 도 8을 더 참조하여 이해될 수 있다.
도 19 를 참조하면, 상기 반도체 기판(2)에 도 10 및 11 을 통해서 제 2 불순물 확산 영역(125) 및 제 3 불순물 확산 영역들(144, 148)이 형성될 수 있다. 계속해서, 상기 반도체 기판(2) 상에 도 12 를 통해서 제 4 절연 층(155)이 형성될 수 있다.
다음으로, 본 발명의 기술적 사상의 제 3 및 4 실시 예들에 의한 이미지 소자의 형성 방법이 도 20 내지 도 34 를 참조하여 설명된다. 이 경우에, 도 20 은 도 2 와 동일한 구조를 포함하는 이미지 센서를 개시한다. 그러나, 도 21 내지 34 는 도 20 을 통해서 도 3 내지 19 와 다른 포토다이오드 영역 및 트랜스퍼 게이트 구조물의 형성방법들을 개시한다. 따라서, 도 20 은 제 3 내지 4 실시예들이 개시되는 동안에 도 20 내지 34 와 함께 설명하기로 한다.
[실시예 3]
도 20 은 도 1 의 체크 영역들 C1, C2 및 C3 을 보여주는 확대도이다. 더불어서, 도 21 내지 27 은 도 20 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 3 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다.
또한, 도 21 내지 27 은 도 3 내지 12 와 동일 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 21 을 참조하면, 반도체 기판(2) 상에 차례로 적층되는 제 1 절연 층(15) 및 제 1 도전 층(22)이 도 3 과 같이 형성될 수 있다. 상기 제 1 도전 층(22) 상에 제 1 포토레지스트 패턴(63)이 형성될 수 있다. 상기 제 1 포토레지스트 패턴(63)은 제 1 활성 영역(6) 상에 개구부(69)를 가질 수 있다. 상기 제 1 포토레지스트 패턴(63)의 개구부(69)의 노출 면적은 도 5 의 제 1 포토레지스트 패턴(63)의 개구부(66)의 노출 면적 대비 작은 크기를 가질 수 있다.
이 경우에, 상기 제 1 포토레지스트 패턴(63)은 도 20 에서 트랜스퍼 게이트 구조물(S1)의 점유 면적을 덮도록 형성될 수 있다. 좀 더 상세하게 설명하면, 상기 제 1 포토레지스트 패턴(63)은 도 2 및 5 에서 제 2 포토레지스트 패턴(63)의 개구부(66)로부터 제 1 활성 영역(6) 내 트랜스퍼 게이트 구조물(S1)의 점유 면적만큼 포토다이오드 영역(PD)을 향해서 돌출할 수 있다.
더불어서, 상기 제 1 포토레지스트 패턴(63)의 개구부(69)는 트랜스퍼 게이트 구조물(S1)의 주변에서 도 2 및 5 의 제 2 포토레지스트 패턴(63)의 개구부(66) 대비 큰 크기의 노출 면적을 가지거나 다른 크기의 노출 면적을 가질 수 있다.
도 22 를 참조하면, 상기 제 1 절연 층(15)을 식각 버퍼막, 그리고 제 1 포토레지스트 패턴(63)을 식각 마스크로 사용해서 제 1 도전층(22)을 식각할 수 있다. 이를 통해서, 상기 제 1 도전 층(22)은 제 1 활성 영역(6) 상에서 제 1 절연 층(15)을 노출시키는 관통 구(23)를 가질 수 있다. 상기 제 1 도전 층(22)의 관통 구(23)는 도 20 및 21 에서 제 1 포토레지스트 패턴(63)의 개구부(69)와 동일한 노출 면적을 가질 수 있다.
상기 제 1 도전 층(22)의 관통구(23), 그리고 제 1 포토레지스트 패턴(63)을 이온 주입 마스크로 사용해서 제 1 절연 층(15)을 통하여 반도체 기판(2)에 불순물 이온들이 주입될 수 있다. 이를 통해서, 상기 반도체 기판(2)에 제 1 불순물 확산 영역(75)이 형성될 수 있다. 상기 제 1 불순물 확산 영역(75)은 제 1 도전 층(22)의 관통구(23)에 자기 정렬될 수 있다. 이후, 상기 제1 포토레지스트 패턴(63)이 제거될 수 있다.
도 23 을 참조하면, 상기 제 1 도전 층(22) 상에 제 2 포토레지스트 패턴(59)들이 형성될 수 있다. 상기 제 2 포토레지스트 패턴(59)들은 제 1 내지 3 활성 영역들(6, 7, 8) 상에 각각 형성될 수 있다. 이 경우에, 상기 제 1 활성 영역(6)의 제 2 포토레지스트 패턴(59)은 제 1 도전 층(22)의 관통 구(23)를 채울 수 있다.
예를 들어, 상기 제 1 활성 영역(6)의 제 2 포토레지스트 패턴(59)은 도 20 에서 트랜스퍼 게이트 구조물(S1)과 교차하지 않는 가장자리 선(Edge Line; EL)을 따라서 제 1 도전 층(22)의 표면 및/또는 측면을 노출시키도록 형성될 수 있다. 상기 제 2 및 3 활성 영역들(7, 8)의 제 2 포토레지스트 패턴(59)들은 제 1 도전 층(22)을 노출시킬 수 있다. 상기 제 2 포토레지스트 패턴(59)들은 도 20 에서 트랜스퍼 게이트 구조물(S1), 로직 게이트 구조물(S5) 및 커패시터 구조물(S6)에 각각 대응할 수 있다.
도 24 를 참조하면, 상기 제 1 절연 층(15)을 식각 버퍼막, 그리고 제 2 포토레지스트 패턴(59)들을 식각 마스크로 사용해서 제 1 도전 층(22)이 식각될 수 있다. 이를 통해서, 상기 제 1 내지 3 활성 영역들(6, 7, 8) 상에 제 1 도전 패턴들(24, 26, 28)이 각각 형성될 수 있다. 상기 제 1 활성 영역(6)의 제 1 도전 패턴(24)은 트랜스퍼 게이트 구조물(93)를 도 20 과 같이 구성할 수 있다.
상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)과 부분적으로 중첩할 수 있다. 상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)의 주변에 위치해서 제 1 불순물 확산 영역(75)과 정렬할 수 있다. 상기 제 2 활성 영역(7)의 제 1 도전 패턴(28)은 로직 게이트 구조물(96)을 도 20 과 같이 구성할 수 있다.
상기 제 3 활성 영역(8)의 제 1 도전 패턴(26)은 도 20 의 커패시터 구조물(S1)에서 하부 전극(26)을 구성할 수 있다.
도 25 를 참조하면, 상기 제 1 도전 패턴들(24, 26, 28)이 형성된 후에, 상기 반도체 기판(2)으로부터 제 2 포토레지스트 패턴(59)들이 제거될 수 있다. 상기 제 1 도전 패턴들(24, 26, 28)을 덮도록 제 2 절연 층(32) 및 제 2 도전 층(42)을 형성할 수 있다. 상기 제 2 절연 층(32)은 제 1 도전 패턴들(24, 26, 28)을 컨포멀하게 덮을 수 있다. 상기 제 2 도전 층(42)은 제 1 도전 패턴들(24, 26, 28) 사이를 채우도록 제 2 절연 층(32) 상에 형성될 수 있다. 상기 제 2 도전 층(42) 상에 제 3 포토레지스트 패턴(88)이 형성될 수 있다.
상기 제 3 포토레지스트 패턴(88)은 제 3 활성 영역(8) 상에 위치해서 제 2 도전 층(42)을 노출시킬 수 있다. 상기 제 3 포토레지스트 패턴(88)은 도 20 에서 커패시터 구조물(S6)에 대응될 수 있다.
도 26 을 참조하면, 상기 제 3 포토레지스트 패턴(88)을 식각 마스크로 사용해서 제 2 절연 층(32) 및 제 2 도전 층(42)이 식각될 수 있다. 이 경우에, 상기 제 2 도전 층(42)이 식각되는 동안에, 상기 제 2 절연 층(32)은 식각 버퍼막으로 사용될 수 있다. 상기 제 2 절연 층(32)이 식각되는 동안에, 상기 제 1 절연 층(15) 및 제 1 도전 패턴들(24, 26, 28)은 식각 버퍼막으로 사용될 수 있다.
이를 통해서, 상기 제 3 활성 영역(8)의 제 1 도전 패턴(26) 상에 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)이 형성될 수 있다. 상기 제 1 도전 패턴(26), 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)은 도 20 에서 커패시터 구조물(99)을 구성할 수 있다. 더불어서, 상기 커패시터 구조물(99)이 형성되는 동안에, 상기 제 1 절연 층(15) 상에 스페이서(33)들이 형성될 수 있다.
상기 스페이서(33)들은 제 2 절연 층(32)을 통해서 형성될 수 있다. 상기 스페이서(33)들은 제 1 도전 패턴들(24, 26, 28)의 측벽들에 형성될 수 있다. 이 경우에, 상기 스페이서(33)들은 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)의 측벽들에 형성되지 않을 수 있다.
도 27 을 참조하면, 상기 스페이서(33)들, 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)이 형성된 후에, 상기 제 3 포토레지스트 패턴(88)은 반도체 기판(2)으로부터 제거될 수 있다. 상기 반도체 기판(2)에 제 2 불순물 확산 영역(125) 및 제 3 불순물 확산 영역들(144, 148)이 형성될 수 있다. 계속해서, 상기 반도체 기판(2) 상에 제 4 절연 층(155)이 형성될 수 있다.
[실시예 4]
도 28 내지 34 는 도 20 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 제 4 실시 예에 따르는 이미지 센서의 형성방법을 설명하는 단면도들이다. 더불어서, 도 28 내지 34 에서 도 3 내지 12 와 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 28 을 참조하면, 반도체 기판(2) 상에 제 1 절연 층(15), 제 1 도전 층(22) 및 제 2 절연 층(32) 및 제 2 도전 층(42)이 형성될 수 있다. 상기 제 2 도전 층(42) 상에 제 1 포토레지스트 패턴(63)이 형성될 수 있다. 상기 제 1 포토레지스트 패턴(63)은 도 21 과 동일한 형상을 가질 수 있다. 따라서, 상기 제 1 포토레지스트 패턴(63)은 제 1 활성 영역(6) 상에 개구부(69)를 가질 수 있다. 상기 제 1 포토레지스트 패턴(63)의 개구부(69)는 제 2 도전 층(42)을 노출시킬 수 있다.
도 29 를 참조하면, 상기 제 1 포토레지스트 패턴(63)을 식각 마스크로 사용해서 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)을 식각할 수 있다. 이 경우에, 상기 제 2 도전 층(42)이 식각되는 동안에, 상기 제 2 절연 층(32)은 식각 버퍼막으로 사용될 수 있다. 상기 제 2 절연 층(32)이 식각되는 동안에, 상기 제 1 도전 층(22)은 식각 버퍼막으로 사용될 수 있다. 더불어서, 상기 제 1 도전 층(22)이 식각되는 동안에, 상기 제 1 절연 층(15)은 식각 버퍼막으로 사용될 수 있다.
이를 통해서, 상기 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)은 제 1 활성 영역(6) 상에 관통구(165)를 가질 수 있다. 상기 관통구(165)는 제 1 절연 층(15)을 노출시킬 수 있다. 상기 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)의 관통구(165), 그리고 제1 포토레지스트 패턴(63)을 이온 주입 마스크로 사용해서 제 1 절연 층(15)을 통하여 반도체 기판(2)에 불순물 이온들이 주입될 수 있다.
이를 통해서, 상기 반도체 기판(2)에 제 1 불순물 확산 영역(75)이 형성될 수 있다. 상기 제 1 불순물 확산 영역(75)은 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)의 관통구(165)에 자기 정렬될 수 있다. 이후, 상기 제1 포토레지스트 패턴(63)이 제거될 수 있다.
도 30 을 참조하면, 상기 제 2 도전 층(42) 상에 제 2 포토레지스트 패턴(59)들이 형성될 수 있다. 상기 제 2 포토레지스트 패턴(59)들은 제 1 내지 3 활성 영역들(6, 7, 8) 상에 각각 형성될 수 있다.
따라서, 상기 제 1 활성 영역(6)의 제 2 포토레지스트 패턴(59)은 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)의 관통구(165)을 채울 수 있다. 상기 제 1 활성 영역(6)의 제 2 포토레지스트 패턴(59)은 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)의 관통구(165)의 가장 자리를 부분적으로 덮으면서 제 2 도전 층(42)의 상면으로 연장할 수 있다.
더불어서, 상기 제 1 활성 영역(6)의 제 2 포토레지스트 패턴(59)은 도 20 에서 트랜스퍼 게이트 구조물(S1)과 교차하지 않는 가장자리 선(Edge Line; EL)을 따라서 제 2 도전 층(42)의 표면 및/또는 제 1 도전 층(22), 제 2 절연 층(32) 및 제 2 도전 층(42)의 측면을 노출시키도록 형성될 수 있다. 상기 제 2 및 3 활성 영역들(7, 8)의 제 2 포토레지스트 패턴(59)들은 제 2 도전 층(42)을 노출시킬 수 있다. 상기 제 2 포토레지스트 패턴(59)들은 도 20 에서 트랜스퍼 게이트 구조물(S1), 로직 게이트 구조물(S5) 및 커패시터 구조물(S6)에 각각 대응할 수 있다.
도 31 을 참조하면, 상기 제 2 포토레지스트 패턴(59)들을 식각 마스크를 사용해서 도 30 의 제 2 절연 층(32) 및 제 2 도전 층(42)이 식각될 수 있다. 이 경우에, 상기 제 2 도전 층(42)이 식각되는 동안에, 상기 제 2 절연 층(32)은 식각 버퍼막으로 사용될 수 있다. 상기 제 2 절연 층(32)이 식각되는 동안에, 상기 제 1 도전 층(22)은 식각 버퍼막으로 사용될 수 있다. 이를 통해서, 상기 제 1 도전 층(22) 상에 제 2 절연 패턴들(34, 36, 38) 및 제 2 도전 패턴들(44, 46, 48)이 형성될 수 있다.
상기 제 1 활성 영역(6)의 제 2 절연 패턴(34) 및 제 2 도전 패턴(44)은 제 1 구조물(53)을 구성할 수 있다. 상기 제 3 활성 영역(8)의 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)은 제 2 구조물(55)을 구성할 수 있다. 상기 제 2 활성 영역(7)의 제 2 절연 패턴(38) 및 제 2 도전 패턴(48)은 제 3 구조물(57)을 구성할 수 있다. 이후, 상기 제3 포토레지스트 패턴(59)이 제거될 수 있다.
도 32 를 참조하면, 상기 제 1 도전 층(22) 및 제 2 구조물(55) 상에 제 3 포토레지스트 패턴(88)이 형성될 수 있다. 상기 제 3 포토레지스트 패턴(88)은 제 3 활성 영역(8) 상에 위치하면서 제 2 구조물(55)을 감쌀 수 있다. 상기 제 3 포토레지스트 패턴(88)은 제 1 도전 층(22)을 노출시킬 수 있다.
도 33 을 참조하면, 상기 제 1 절연 층(15)을 식각 버퍼막, 그리고 제 3 포토레지스트 패턴(88)을 식각 마스크로 사용해서 도 32 의 제 1 도전 층(22)이 식각될 수 있다. 이 경우에, 상기 제 1 도전 층(22)이 식각되는 동안에, 도 32 의 제 2 도전 패턴들(44, 48)은 제 2 절연 패턴들(34, 38)을 식각 버퍼막으로 사용해서 식각될 수 있다.
이를 통해서, 상기 제 1 활성 영역(6) 상에 트랜스퍼 게이트 구조물(93), 제 2 활성 영역(7) 상에 로직 게이트 구조물(96) 및 제 3 활성 영역(8) 상에 커패시터 구조물(99)이 도 20 과 같이 형성될 수 있다. 상기 트랜스퍼 게이트 구조물(93)은 제 1 도전 패턴(24) 및 제 2 절연 패턴(34)을 포함할 수 있다. 상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)과 부분적으로 중첩할 수 있다.
상기 트랜스퍼 게이트 구조물(93)은 제 1 불순물 확산 영역(75)의 주변에 위치해서 제 1 불순물 확산 영역(75)과 정렬할 수 있다. 상기 로직 게이트 구조물(96)은 제 1 도전 패턴(28) 및 제 2 절연 패턴(38)을 포함할 수 있다. 상기 커패시터 구조물(99)은 제 1 도전 패턴(26), 제 2 절연 패턴(36) 및 제 2 도전 패턴(46)을 포함할 수 있다. 이후로, 상기 제 3 포토레지스트 패턴(88)은 반도체 기판(2)으로부터 제거될 수 있다.
도 34 를 참조하면, 상기 반도체 기판(2) 상에 도 8 및 9 를 통해서 스페이서(108)들을 형성할 수 있다. 상기 스페이서(108)들은 트랜스퍼 게이트 구조물(93), 로직 게이트 구조물(96) 및 커패시터 구조물(99)의 측벽들에 형성될 수 있다. 상기 반도체 기판(2)에 제 2 불순물 확산 영역(125) 및 제 3 불순물 확산 영역들(144, 148)이 형성될 수 있다. 계속해서, 상기 반도체 기판(2) 상에 제 4 절연 층(155)이 형성될 수 있다.
다음으로, 본 발명의 기술적 사상에 의한 정보 처리 시스템은 도 35 를 참조하여 설명된다.
도 35 는 도 1 의 이미지 센서를 포함하는 정보 처리 시스템을 보여주는 블록도이다.
도 35 를 참조하면, 실시예들에 따르는 정보 처리 시스템(215)은 카메라 시스템(Camera system)일 수 있다. 이 경우에, 상기 정보 처리 시스템(215)은 버스 라인(205)을 통해서 서로 전기적으로 접속하는 중앙 처리 장치(Central processing unit; CPU, 184) 및 제거 가능한 메모리(Removal memory; 188)를 포함할 수 있다. 상기 중앙 처리 장치(184)는 마이크로 프로세서(Microprocessor)를 포함할 수 있다. 상기 제거 가능한 메모리(188)는 플레쉬 메모리(Flash memory)를 포함할 수 있다.
상기 정보 처리 시스템(215)은 이미지 센서(Image sensor; 170), 입/ 출력 장치(Input/ output device; I/ O device, 194) 및 램(RAM; 198)을 더 포함할 수 있다. 상기 이미지 센서(170), 입/ 출력 장치(194) 및 램(198)은 버스 라인(205)을 통해서 중앙 처리 장치(184) 및 제거 가능한 메모리(188)와 전기적으로 접속할 수 있다. 상기 이미지 센서(170)는 종래 기술 대비 정보 처리 시스템(215)의 디지털 영상의 화질을 향상시킬 수 있다.
한편, 상기 정보 처리 시스템(215)은 컴퓨터 시스템(Computer system), 스캐너(scaner), 자동차 네이비게이션(Vehicle navigation), 비디오 폰(Video phone), 또는 데이타 컴프레션 시스템(Data compression system)을 포함할 수도 있다.
2; 반도체 기판
6, 7, 8; 활성 영역,
15, 32, 108, 155; 절연층
34, 36, 38; 절연 패턴
22, 42; 도전 층
24, 26, 28, 44, 46, 48; 도전 패턴
23, 165: 관통구
33, 108; 스페이서
S1(93); 트랜스퍼 게이트 구조물
S2(96); 로직 게이트 구조물,
S3(99); 커패시터 구조물
170; 이미지 센서,
215; 정보 처리 시스템.

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 반도체 기판을 준비하고,
    상기 반도체 기판 상에 전면적으로 제1 절연층 및 제1 도전층을 형성하고,
    상기 제1 영역 내의 상기 제1 도전층 상에 제1 구조물을 형성하고,
    상기 제2 영역 내의 상기 제1 도전층 상에 제2 구조물을 형성하고,
    상기 제1 영역 내에서, 포토다이오드 영역에 해당하도록 상기 제1 도전층의 표면을 노출시키는 개구부를 가지며, 상기 제1 구조물 및 상기 제2 구조물을 덮는 이온 주입 마스크 패턴을 형성하고,
    상기 이온 주입 마스크 패턴을 이용하여 상기 제1 도전층 및 상기 제1 절연층을 관통하도록 상기 반도체 기판 내에 불순물 이온을 주입하여 불순물 확산 영역을 형성하고,
    상기 이온 주입 마스크 패턴을 제거하고,
    상기 제1 도전층 및 상기 제1 구조물을 노출시키고 상기 제2 구조물을 덮는 식각 마스크 패턴을 형성하고,
    상기 노출된 제1 도전층 및 상기 제1 구조물의 일부를 제거하여, 상기 제1 영역 내에 게이트 구조물을 형성하고, 및
    상기 식각 마스크 패턴을 제거하고 상기 제2 구조물을 노출시켜, 상기 제2 영역 내에 커패시터 구조물을 형성하는 것을 포함하되,
    상기 제1 구조물 및 상기 제2 구조물은 각각 상기 제1 도전층 상에 형성된 제2 절연층 및 상기 제2 절연층 상에 형성된 제2 도전층을 포함하고,
    상기 제1 구조물의 일부를 제거하는 것은, 상기 제2 도전층을 제거하고 상기 제2 절연층을 잔존시키는 것을 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연층은 실리콘 산화물을 포함하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 도전 층은 실리콘을 포함하는 반도체 소자의 형성 방법.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 제2 절연층은 실리콘 산화물 및 실리콘 질화물을 포함하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 제2 도전 층은 실리콘을 포함하는 반도체 소자의 형성 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 이온 주입 마스크 패턴은 포토레지스트 패턴을 포함하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 이온 주입 마스크 패턴은 하드 마스크를 포함하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 하드 마스크는 상기 제1 구조물 및 제2 구조물의 상부에만 형성되는 반도체 소자의 형성 방법.
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