KR100614650B1 - 이미지 센서 및 그 형성 방법 - Google Patents

이미지 센서 및 그 형성 방법 Download PDF

Info

Publication number
KR100614650B1
KR100614650B1 KR1020040074264A KR20040074264A KR100614650B1 KR 100614650 B1 KR100614650 B1 KR 100614650B1 KR 1020040074264 A KR1020040074264 A KR 1020040074264A KR 20040074264 A KR20040074264 A KR 20040074264A KR 100614650 B1 KR100614650 B1 KR 100614650B1
Authority
KR
South Korea
Prior art keywords
pattern
gate electrode
conductivity type
ion implantation
diffusion region
Prior art date
Application number
KR1020040074264A
Other languages
English (en)
Other versions
KR20060025456A (ko
Inventor
이덕민
원성근
유준열
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040074264A priority Critical patent/KR100614650B1/ko
Priority to US11/217,962 priority patent/US20060057760A1/en
Priority to JP2005262836A priority patent/JP5334356B2/ja
Priority to CNB2005101096248A priority patent/CN100552964C/zh
Publication of KR20060025456A publication Critical patent/KR20060025456A/ko
Application granted granted Critical
Publication of KR100614650B1 publication Critical patent/KR100614650B1/ko
Priority to US12/692,133 priority patent/US8067301B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements

Abstract

여기에 개시되는 이미지 센서는 광감지 소자 및 여기에 생성된 전하를 출력하기 위한 적어도 하나의 트랜지스터를 포함한다. 상기 광감지 소자에 연결된 트랜지스터는 바이어스 전압이 인가되는 게이트 전극 및 상기 게이트 전극 상에 배치된 이온 주입 차단 패턴으로 이루어진 적층 게이트 패턴을 포함한다. 상기 이온 주입 차단 패턴으로 인해서 상기 광감지 소자의 웰 영역 형성을 형성하기 위한 이온 주입 공정에서 상기 웰 영역이 상기 광감지 소자에 연결된 트랜지스터의 게이트 전극에 자기정렬적으로 형성된다.
이미지 센서, CMOS, CCD, CIS

Description

이미지 센서 및 그 형성 방법{IMAGE SENSOR AND METHOD FOR FORMING THE SAME}
도 1은 CIS 제조 공정에서 광 다이오드를 형성하기 위한 불순물 이온 주입 공정을 설명하기 위한 픽셀 어레이 영역의 픽셀을 보여주는 단면도이다.
도 2는 광감지 소자 및 하나의 트랜지스터를 포함하는 CIS 픽셀 구조에 대한 등가회로도이다.
도 3a 및 도 3b는 광감지 소자 및 세 개의 트랜지스터들을 포함하는 CIS 픽셀 구조에 대한 등가회로도 및 픽셀의 단면도이다.
도 4a는 트랜지스터 광감지 소자 및 네 개의 트랜지스터들을 포함하는 CIS 픽셀 구조에 대한 등가회로도이고 도 4b는 도 4a의 구조의 동작을 설명하기 위한 픽셀의 단면도이다.
도 5는 본 발명에 따른 네 개의 트랜지스터 구조의 CIS의 픽셀 어레이 영역의 등가회로도이다.
도 6은 도 5의 픽셀 어레이 영역의 단일 픽셀을 보여주는 평면도이고, 도 7은 도6의 I-I 선을 따라 절단했을 때의 반도체 기판의 단면도이다.
도 8 내지 도 16은 본 발명의 바람직한 실시예에 따른 CIS 형성 방법을 설명하기 위한 주요 공정단계에서의 반도체 기판의 단면도들이다.
본 발명은 이미지 소자 및 그 형성 방법에 관한 것으로서 더욱 상세하게는 상보성금속산화물 이미지 소자 및 그 형성 방법에 관한 것이다.
최근 디지털 혁명이 급속도로 진행되고 있으며 그 중 대표적 상품의 하나가 디지털 카메라이다. 디지털 카메라의 화질을 결정하는 핵심 요소는 광학 렌즈와 이미지 센서라고 할 수 있다. 렌즈를 통해 들어온 빛을 이미지 센서가 전기 신호로 바꿔 좋은 화질을 구현해 내는 것이다.
이미지 센서는 픽셀 어레이, 즉, 이차원적으로 매트릭스 형태로 배열된 복수 개의 픽셀들로 이루어지며, 각 픽셀은 광감지 수단과 전송 및 신호출력(readout) 디바이스들을 포함한다. 전송 및 신호출력 디바이스들에 따라 이미지 센서는 크게 전하결합소자(CCD)형 이미지 센서 (이하에서 'CCD'라 칭함)와 상보성금속산화물반도체(CMOS)형 이미지 센서 (이하에서 'CIS'라 칭함)의 두 종류로 나뉜다. CCD는 전송 및 신호출력을 위해서 MOS 캐패시터를 사용하며, 개개의 MOS 캐패시터가 서로 근접한 위치에 있어 전위 차에 의해 전하 캐리어가 캐패시터에 저장되고 인접한 캐패시터로 이송된다. 반면, CIS는 픽셀 개수만큼의 MOS 트랜지스터를 사용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한다.
CCD는 CIS에 비해서 노이즈가 적고 화질이 우수한 반면 CIS는 생산 단가가 싸고 소비 전력이 낮은 장점이 있다. 즉, CIS는 낮은 전력 기능, 단독 전압전류, 낮은 전력소비, 통합된 CMOS 회로와의 양립성, 영상 데이터의 랜덤 엑세스, 스탠더드 CMOS 기술 이용에 따른 비용 감소 등의 장점이 있다. 이에 따라 CIS의 응용 분야는 디지털 카메라, 스마트 폰, PDA, 노트북, 보안카메라, 바코드 탐지기, HDTV 해상도 카메라, 완구용품 등으로 널리 확장되고 있다.
CIS는, CCD와 달리, 단일 칩 내에서 MOS 공정을 통해 단위 픽셀과 주변회로 영역 등의 아날로그 소자, MOS 소자 등을 집적화하기에 적합하다. 주변회로 영역 등에 형성되는 MOS 트랜지스터의 게이트 전극은 고접적화에 따라 그 높이가 점차로 낮아지고 있다. 예컨대, 게이트 전극이 너무 높으면 게이트 전극 사이에 정의된 공간의 종횡비가 크기 때문에, 할로(halo) 이온 주입이 불가능해진다. 이에 따라 CIS의 픽셀 어레이 영역에 형성되는 MOS 트랜지스터의 게이트 전극 역시 주변회로 영역의 MOS 트랜지스터와 마찬가지로 얇게 형성되는 것이 바람직하다.
도 1은 MOS 트랜지스터의 게이트 전극이 낮을 경우 CIS에서 발생하는 문제점을 설명하기 위한 단면도이다.
도 1은 CIS 제조 공정에서 광 다이오드를 형성하기 위한 불순물 이온 주입 공정을 설명하기 위한 픽셀 어레이 영역의 픽셀을 보여주는 단면도이다. 도 1에서, 참조번호 11은 P형-기판을, 참조번호 13은 게이트 절연막을, 참조번호 15a, 15b는 게이트 전극을, 참조번호 17은 이온주입 마스크를 참조번호 19는 광 다이오드 형성을 위한 N형 불순물 이온 주입을 참조번호 21은 광 다이오드의 N형 불순물 확산 영역을 각각 가리킨다.
도 1을 참조하면, 광 다이오드의 N형 불순물 확산 영역은 점선으로 표시된 바와 같이 (참조번호 23) 그곳에 인접한 게이트 전극(15a)에 대하여 자기정렬적으로 형성되어야 한다. 하지만, 게이트 전극(15a, 15b)이 얇기 때문에 높은 에너지, 예컨대 약 500keV 정도를 가지면서 주입되는 불순물 이온이 게이트 전극(15a)을 통과하며 이에 따라 게이트 전극(15a) 하부에도 N형 불순물 확산 영역(23)이 형성된다. 그 결과 게이트 전극(15a)을 포함하는 MOS 트랜지스터의 문턱 전압 조절이 매우 어려워져 신뢰성 있는 이미지 센서를 구현할 수 없다.
따라서 본 발명은 상술한 바와 같은 상황을 고려하여 제안되었으며, 본 발명의 목적은 신뢰성 있는 이미지 센서 및 그 제조 방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 광감지 소자와 상기 광감지 소자에 저장된 전하를 출력하기 위해 상기 광감지 소자에 연결된 적어도 하나의 트랜지스터를 포함하는 이미지 센서를 제공한다. 본 발명은 상기 광감지 소자에 직접 연결된 트랜지스터는 게이트 전극 패턴 및 상기 게이트 전극 패턴 상에 배치된 이온 주입 차단 패턴을 포함하는 것을 일 특징으로 한다. 광소자에 인접한 트랜지스터의 게이트 전극 패턴 상부에 이온 주입 차단 패턴이 위치하고 있어, 광감지 소자에 인접한 트랜지스터의 문턱 전압이 원하는 대로 조절될 수 있다.
일 실시예에 있어서, 상기 이온 주입 차단 패턴은 상기 게이트 전극 패턴의 일부분을 덮되, 상기 광감지 소자에 인접한 측의 상기 이온 주입 차단 패턴 일측면은 상기 광감지 소자에 인접한 측의 상기 게이트 전극 패턴 일측면과 일치한다. 상 기 이온 주입 차단 패턴 외측의 게이트 전극 패턴 영역에 금속 배선이 콘택 플러그를 통해서 전기적으로 연결되며, 이에 따라 상기 게이트 전극 패턴에 적절한 바이어스 전압이 인가된다.
일 실시예에 있어서, 상기 광감지 소자는 제1 도전형의 반도체 기판에 형성된 제2 도전형의 제1 불순물 확산 영역 및 상기 제2 도전형의 제1 불순물 확산 영역 내에 형성된 제1 도전형의 불순물 확산영역을 포함하는 광 다이오드이다. 그리고, 상기 광감지 소자에 직접 연결된 트랜지스터는 상기 광감지 소자 반대측의 게이트 전극 패턴 타측면 외측의 반도체 기판에 형성된 제2 도전형의 제2 불순물 확산 영역을 포함한다. 이때, 상기 광 다이오드의 제2 도전형의 제1 불순물 확산 영역 및 상기 제2 도전형의 제2 불순물 확산 영역은 상기 광 다이오드에 인접한 트랜지스터의 소스/드레인으로 작용을 한다. 따라서 상기 광 다이오드에서 발생된 전하가 상기 게이트 전극 패턴 아래의 채널을 통해서 상기 제2 도전형의 제1 불순물 확산 영역으로부터 상기 제2 도전형의 제2 불순물 확산 영역으로 전송된다. 이 같은 CIS 이미지 센서는 개개의 픽셀이 광감지 소자 및 하나의 트랜지스터로 이루어진 CIS 이미지 센서에 대응할 것이다.
일 실시예에 있어서, 상기 광감지 소자는 반도체 기판에 형성된 제2 도전형의 제1 불순물 확산 영역 및 상기 제2 도전형의 제1 불순물 확산 영역 내에 형성된 제1 도전형의 불순물 확산영역을 포함하는 광 다이오드이며, 상기 적어도 하나의 트랜지스터는 상기 광감지 소자에 직렬접속된 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 접근 트랜지스터를 포함한다. 이때, 상기 각 트랜지스터들의 게이트 전극 패턴들 사이의 반도체 기판 내에는 제2 도전형의 불순물 확산 영역들이 위치하고, 상기 센싱 트랜지스터의 게이트 전극 패턴은 상기 전송 트랜지스터 및 상기 리셋 트랜지스터 사이의 제2 도전형의 불순물 확산 영역에 전기적으로 접속된다. 이 같은 CIS 이미지 센서는 개개의 픽셀이 광감지 소자 및 네 개의 트랜지스터들로 이루어진 CIS 이미지 센서에 대응할 것이다.
또한, 상기 광감지 소자에 세 개의 트랜지스터들이 연결되거나 다섯 개의 트랜지스터들이 연결될 수 있다.
일 실시예에 있어서, 상기 이온 주입 차단 패턴은 유전막 패턴 및 도전막 패턴으로 이루어지고, 상기 이미지 센서는 상기 광감지 소자 및 상기 트랜지스터에 이격된 캐패시터를 더 포함한다. 이때, 상기 캐패시터는 상기 게이트 전극 패턴과 동일한 물질의 하부전극, 상기 이온 주입 차단 패턴의 유전막 패턴과 동일한 물질의 유전막 그리고 상기 이온 주입 방지 패턴의 도전막 패턴과 동일한 물질의 상부전극으로 이루어진다. 바람직하게는 상기 광감지 소자에 인접한 트랜지스터 및 상기 캐패시터는 실질적으로 동일한 높이를 가진다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 제1 도전형의 반도체 기판에 형성된 제2 도전형의 제1 불순물 확산 영역 및 상기 제2 도전형의 제1 불순물 확산 영역 내에 형성된 제1 도전형의 불순물 확산 영역을 포함하는 광감지 소자, 그리고, 상기 광감지 소자에 연결된 트랜지스터를 포함한다. 상기 트랜지스터는 상기 제2 도전형의 제1 불순물 확산 영역에 인접한 적층 게이트 패턴 및 상기 제2 도전형의 제1 불순물 확산 영역 맞은편의 상기 적층 게이트 패턴 외측의 반도체 기판에 형성된 제2 도전형의 제2 불순물 확산 영역을 포함하며, 상기 적층 게이트 패턴은 상기 반도체 기판 상에 게이트 절연막을 사이에 두고 차례로 형성된 게이트 전극 패턴, 유전막 패턴 및 도전막 패턴을 포함한다.
따라서 이 같은 이미지 센서에 따르면, 광소자에 인접한 트랜지스터의 적층 게이트 패턴이 게이트 전극 패턴, 유전막 패턴 및 도전막 패턴으로 이루어져, 광감지 소자에 인접한 트랜지스터의 문턱 전압이 원하는 대로 조절될 수 있다. 또한 상기 광감지 소자의 제2 도전형의 제1 불순물 확산 영역이 상기 적층 게이트 패턴 일측면에 자기정렬적으로 배치된다.
바람직한 실시예에 있어서, 상기 유전막 패턴 및 도전막 패턴은 상기 게이트 전극 패턴의 일부분을 덮되, 상기 광감지 소자에 인접한 측의 상기 도전막 패턴 일측면은 상기 광감지 소자에 인접한 측의 상기 게이트 패턴 일측면과 수직으로 정렬된다.
일 실시예에 있어서, 상기 이미지 센서는 상기 게이트 전극 패턴과 동일한 물질의 하부전극, 상기 유전막 패턴과 동일한 물질의 유전막, 및 상기 도전막 패턴과 동일한 물질의 상부전극으로 이루어진 캐패시터를 더 포함한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 광감지 소자 및 상기 광감지 소에 저장된 전하를 운송하기 위한 전송 트랜지스터를 포함한다. 상기 전송 트랜지스터는 바이어스 전압이 인가되는 게이트 전극 패턴, 상기 게이트 전극 패턴 상에 적층된 유전막 패턴 및 도전막 패턴을 포함 한다. 이때, 상기 도전막 패턴 및 유전막 패턴은 상기 게이트 패턴보다 크기가 작으며 상기 광감지 소자에 인접한 측의 게이트 전극 패턴 일측면과 도전막 패턴 일측면이 수직으로 정렬된다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 반도체 기판의 픽셀 어레이 영역에 형성된 광감지 소자 및 상기 광감지 소자에 연결되어 상기 광감지 소자에 저장된 전하를 운송하기 위한 전송 트랜지스터, 상기 반도체 기판의 주변 영역에 형성된 캐패시터를 포함한다. 상기 전송 트랜지스터의 게이트 및 상기 캐패시터는 각각 제1 도전막 패턴, 유전막 및 제2 도전막 패턴으로 이루어지며, 상기 광감지 소자에 인접한 측의 상기 전송 트랜지스터의 제1 도전막 패턴 일측면과 제2 도전막 패턴 일측면이 수직으로 정렬되도록 상기 게이트의 제2 도전막 패턴은 상기 게이트의 제1 도전막 패턴 일부분을 덮는다.
바람직한 실시예에 있어서, 상기 전송 트랜지스터는 상기 광감지 소자에 저장된 전하를 플로팅 확산 영역으로 운송하며, 상기 이미지 센서는 상기 전송 트랜지스터에 연결되어 상기 플로팅 확산 영역을 리셋 시키기 위한 리셋 트랜지스터, 상기 플로팅 확산 영역의 저장 전하에 의해 구동되는 센싱 트랜지스터, 그리고, 상기 센싱 트랜지스터의 출력을 선택하는 접근 트랜지스터를 더 포함한다. 이 경우, 상기 리셋 트랜지스터, 상기 센싱 트랜지스터 및 상기 접근 트랜지스터의 게이트는 상기 전송 트랜지스터의 제1 도전막 패턴으로 이루어진다.
상기 목적을 달성하기 위하여 본 발명은 이미지 센서 형성 방법을 제공한다. 본 방법은 반도체 기판 상에 게이트 산화막, 제1 도전막, 유전막, 제2 도전막을 차 례로 형성하고; 상기 제2 도전막 및 상기 유전막을 패터닝하여 측면들이 정의된 이온 주입 차단 패턴을 형성하고; 상기 제1 도전막을 패터닝하여 측면들이 정의된 게이트 전극 패턴을 형성하되, 상기 게이트 전극 패턴의 일측면 및 상기 이온 주입 차단 패턴의 일측면은 수직으로 정렬하며, 상기 게이트 전극 패턴의 타측면 및 상기 이온 주입 차단 패턴의 타측면은 계단을 이루도록 상기 제1 도전막을 패터닝하고; 상기 이온 주입 차단 패턴 및 게이트 전극 패턴의 일측면에 접한 반도체 기판에 제2 도전형의 제1 불순물 확산 영역을 형성하고; 상기 제2 도전형의 제1 불순물 확산 영역 내에 제1 도전형의 불순물 확산 영역을 형성하고; 상기 게이트 전극 패턴 타측면에 접한 반도체 기판에 제2 도전형의 제2 불순물 확산 영역을 형성하는 것을 포함한다.
일 실시예에 있어서, 상기 제2 도전막 및 상기 유전막을 패터닝하여 측면들이 정의된 이온 주입 차단 패턴을 형성하는 것은, 상기 제2 도전막 상에 제1 식각 마스크 패턴을 형성하고; 상기 제1 도전막이 노출될 때까지 상기 식각 마스크 패턴 외측의 제2 도전막 및 유전막을 식각하고; 상기 제1 식각 마스크 패턴을 제거하는 것을 포함하여 이루어진다.
일 실시예에 있어서, 상기 제1 도전막을 패터닝하여 측면들이 정의된 게이트 전극을 형성하는 것은, 상기 이온 주입 차단 패턴의 상부면 일부를 노출시키고 상기 이온 주입 차단 패턴의 타측면 외측의 제2 도전막을 덮는 제2 식각 마스크 패턴을 형성하고; 상기 제2 식각 마스크 패턴 및 상기 이온 주입 차단 패턴을 식각 마스크로 사용하여 노출된 제1 도전막을 식각하고; 상기 제2 식각 마스크 패턴을 제 거하는 것을 포함하여 이루어진다.
일 실시예에 있어서, 상기 제2 도전형의 제1 불순물 확산 영역을 형성하는 것은, 적어도 상기 게이트 전극을 덮도록 제1 이온 주입 마스크를 형성하고; 상기 제1 이온 주입 마스크를 사용하여 상기 게이트 전극 일측면에 인접한 반도체 기판에 제2 도전형의 불순물 이온을 주입하고; 상기 제1 이온 주입 마스크를 제거하는 것을 포함하여 이루어진다.
일 실시예에 있어서, 상기 제2 도전형의 제2 불순물 확산 영역을 형성하는 것은, 적어도 상기 제2 도전형의 제1 불순물 확산 영역 및 상기 제1 도전형의 불순물 확산 영역을 덮도록 제2 이온 주입 마스크를 형성하고; 상기 제2 이온 주입 마스크를 사용하여 상기 게이트 전극 타측면에 인접한 반도체 기판에 제2 도전형의 불순물 이온을 주입하고; 상기 제2 이온 주입 마스크를 제거하는 것을 포함하여 이루어진다. 따라서, 상기 제2 도전형의 제1 불순물 확산 영역 및 상기 제1 도전형의 불순물 확산 영역은 광 다이오드를 구성하여, 상기 제2 도전형의 제1 불순물 확산 영역은 상기 게이트 전극 패턴의 일측면에 자기정렬적으로 형성된다.
일 실시예에 있어서, 상기 제2 도전막 및 상기 유전막을 패터닝하여 측면들이 정의된 이온 주입 차단 패턴을 형성할 때에 동시에 상기 이온 주입 차단 패턴으로부터 이격된 상부전극 패턴 및 유전막 패턴을 형성하고, 상기 제1 도전막을 패터닝하여 측면들이 정의된 게이트 전극 패턴을 형성할 때에 동시에 상기 유전막 패턴 아래에 정렬된 하부전극 패턴을 형성한다.
상기 목적을 달성하기 위한 이미지 센서 형성 방법은 픽셀 어레이 영역 및 주변 영역이 정의된 반도체 기판에 게이트 산화막, 제1 도전막, 유전막, 제2 도전막을 차례로 형성하고; 상기 제2 도전막 및 상기 유전막을 패터닝하여 상기 픽셀 어레이 영역에는 측면들이 정의된 제2 도전막 패턴 및 유전막 패턴으로 이루어진 이온 주입 차단 패턴을 형성하고 상기 주변 회로 영역에는 상부전극 패턴 및 유전막 패턴을 형성하고; 상기 제1 도전막을 패터닝하여 상기 픽셀 어레이 영역에는 측면들이 정의된 게이트 전극 패턴을 상기 주변 회로 영역에는 하부전극 패턴을 형성하되, 상기 하부전극 패턴은 상기 제2 도전막 패턴보다 더 크며 상기 제2 도전막 패턴 일측면 및 상기 게이트 전극 패턴 일측면이 수직으로 정렬되도록 상기 제1 도전막을 패터닝하고; 상기 이온 주입 차단 패턴 및 게이트 전극 패턴 일측면에 접한 반도체 기판에 제2 도전형의 제1 불순물 확산 영역을 형성하고; 상기 제2 도전형의 제1 불순물 확산 영역 내에 제1 도전형의 불순물 확산 영역을 형성하고; 상기 게이트 전극 타측면에 접한 반도체 기판에 제2 도전형의 제2 불순물 확산 영역을 형성하는 것을 포함한다.
바람직한 실시예에 있어서, 상기 제1 도전막을 패터닝하여 상기 픽셀 어레이 영역에는 측면들이 정의된 게이트 전극 패턴을 상기 주변 회로 영역에는 하부전극 패턴을 형성할 때에, 상기 픽셀 어레이 영역 및 상기 주변 회로 영역에 각각 제1 복수 개의 게이트 전극 패턴들 및 제2 복수 개의 게이트 전극 패턴들을 더 형성한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명 은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수 도 있다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 명세서에서 적층 게이트 패턴, 게이트 전극 패턴, 도전막 패턴 또는 이온 주입 차단 패턴 등과 관련하여 언급된 일측면은 광감지 소자에 인접한 적층 게이트 패턴, 게이트 전극 패턴, 도전막 패턴 또는 이온 주입 차단 패턴 등의 측면을 가리킨다. 한편, 적층 게이트 패턴, 게이트 전극 패턴, 도전막 패턴 또는 이온 주입 차단 패턴 등과 관련하여 언급된 타측면은 광감지 소자의 맞은편의 적층 게이트 패턴, 게이트 전극 패턴, 도전막 패턴 또는 이온 주입 차단 패턴 등의 측면을 가리킨다. 즉, 적층 게이트 패턴, 게이트 전극 패턴, 도전막 패턴 또는 이온 주입 차단 패턴 등이 양측면을 가질 경우 일측면은 광감지 소자에 인접한 가까운 측면을, 타측면은 광감지 소자 맞은편의 먼 측면을 가리킨다.
본 발명은 CCD, CIS 등의 이미지 센서에 관한 것으로서, 특히 CIS 및 그 형성 방법에 관한 것이다. 특히 본 발명의 CIS 형성 방법은 단위 픽셀과 주변회로 영역 등의 아날로그 소자, MOS 소자 등이 동시에 하나의 칩에 형성되는 단일 칩 CIS에 유용하게 적용될 수 있다.
본 발명에 대한 상세한 설명을 하기에 앞서 본 발명에 대한 보다 나은 이해를 위해서 CIS 픽셀 구조에 대해서 간략히 살펴보기로 한다.
CIS의 픽셀 구조는 광감지 소자 및 상기 광감지 소자에 저장된 전하를 전송 및 출력하기 위한 트랜지스터들로 구성된다. 사용된 트랜지스터들의 개수에 따라 CIS 픽셀 구조는 다양한 형태를 나타낼 수 있다. CIS 픽셀은 예컨대, 트랜지스터를 하나, 셋, 넷, 다섯 개를 포함할 수 있다.
도 2는 광감지 소자 및 하나의 트랜지스터를 포함하는 CIS 픽셀 구조(이하 '일 트랜지스터 CIS 픽셀 구조'라 칭함)에 대한 등가회로도이다. 하나의 픽셀을 구성하는 요소가 광감지 소자(21) 및 하나의 전송 트랜지스터(23)(또는 전송 트랜지스터)로 구성되므로 동일한 픽셀 크기에 대해서 2 ~ 4개 MOS 트랜지스터를 포함하는 구조의 픽셀보다 수광부 면적을 크게 할 수 있는 장점이 있다. 또한 70 ~ 80 %에 이르는 필팩터(fill factor)를 얻을 수 있다. 그러나 신호 출력시 노이즈 레벨이 매우 크게 나타나며, 신호 증폭용 감지 증폭기 및 신호 저장용 캐패시턴스가 버스 라인 끝단에 존재하므로 기생 캐패시턴스의 영향을 많이 받아 결과적으로 고정 패턴 잡음이 크게 나타나는 단점이 있다.
이 같은 일 트랜지스터 CIS 픽셀 구조의 동작은 수광부(21)에 빛이 입사하게 되면 이에 따라 EHP(Electron-Hole Pair)가 생성되고, 이렇게 생성된 EHP 신호전하는 MOS 트랜지스터(23)의 게이트 전극 바이어스에 따라 출력단으로 전달된다.
도 3a 및 도 3b는 광감지 소자 및 세 개의 트랜지스터들을 포함하는 CIS 픽셀 구조(이하 '세 개 트랜지스터 CIS 픽셀 구조'라 칭함)에 대한 등가회로도 및 픽셀의 단면도이다.
이 구조는 일 트랜지스터 CIS 픽셀 구조가 가지고 있는 기생 캐패시턴스에 의한 노이즈를 제거하기 위하여 제안된 것이다. 이 구조는 픽셀 내에 소스 팔로어(source follower)를 삽입한 구조로써 광 다이오드형 능동 픽셀 센서(APS)라고 불리어 지기도 한다.
하나의 픽셀이 3개의 MOS 트랜지스터들, 즉 리셋 트랜지스터(33), 센싱 트랜지스터(35), 및 접근 트랜지스터(37)와 1개의 광감지 수단(31)으로 구성되기 때문에, 한 개의 트랜지스터 구조에 비해 상대적으로 필팩터가 낮으며, 기생 캐패시턴스에 의한 노이즈 제거를 위해서 삽입된 소스 팔로어의 픽셀간 문턱 전압 비균일성에 따라 노이즈가 발생할 소지가 증가하게 된다.
이 같은 세 개 트랜지스터 CIS 픽셀 구조의 동작원리는 다음과 같다. 먼저 리셋 트랜지스터(33)(Reset Tr)이 턴온되면서 리셋 트랜지스터(33) 소스 노드 전위가 VDD가 된다. 이렇게 함으로써 초기화가 끝나며 이때 참조 값(reference value)을 검출하게 된다. 다음 외부에서 광감지 수단인 광 다이오드(31)에 빛이 입사하게 되면 이에 비례하게 신호전하(EHP)가 생성된다. 생성된 EHP 신호전하에 의하여 리셋 트랜지스터(33)의 소스 노드(또는 센싱 트랜지스터(35)의 게이트(SG) 바이어스 노드)의 전위가 생성된 신호전하의 양에 비례하게 변화한다. 센싱 트랜지스터(35)의 게이트(SG) 바이어스가 신호전하량에 따라 변하게 되면 결과적으로 센싱 트랜지스터(35)의 소스 노드(또는 접근 트랜지스터(37)의 드레인 노드)의 전위가 변하게 된다. 이때 접근 트랜지스터(37)가 턴온 상태가 되면 열(column) 쪽으로 데이터가 출력된다. 리셋 트랜지스터(33)가 턴온되면서 리셋 트랜지스터(33)의 소스 노드 전위가 VDD가 된다. 이와 같은 과정이 반복된다.
도 4a는 트랜지스터 광감지 소자 및 네 개의 트랜지스터들을 포함하는 CIS 픽셀 구조(이하 '네 개 트랜지스터 CIS 픽셀 구조'라 칭함)에 대한 등가회로도이고 도 4b는 도 4a의 구조의 동작을 설명하기 위한 픽셀의 단면도이다.
이 구조는 CCD의 출력단과 거의 흡사한 구조를 가지고 있으며, 네 개의 트랜지스터들, 즉 전송 트랜지스터(43), 리셋 트랜지스터(45), 센싱 트랜지스터(47), 및 접근 트랜지스터(49)와 1개의 광감지 소자(41)로 구성이 되어 있다. 이 구조의 경우 CCD와 마찬가지로 출력단을 플로팅 확산 노드(44)를 이용하므로 이미지 래깅이 발생할 소지가 높다. 또한 세 개의 트랜지스터 구조와 마찬가지로 픽셀 내에 존재하는 트랜지스터들의 문턱 전압 비균일성에 따라 노이즈가 발생할 소지가 높으며, 단위 픽셀당 트랜지스터의 수가 상대적으로 다른 구조에 비해 많기 때문에 필팩터가 낮은 단점이 있다.
이 같은 네 개 트랜지스터 CIS 픽셀 구조의 동작은 다음과 같다. 리셋 트랜 지스터(45)가 턴온되면서 출력 플로팅 확산 노드(44)의 전위가 VDD가 된다. 이때 참조 값(reference value)을 검출하게 된다. 외부에서 수광부인 광감지 수단(41)에 빛이 입사하게 되면 이에 비례하게 EHP가 생성된다. 생성된 EHP 신호전하에 의하여 전송 게이트(43)의 소스 노드의 전위가 생성된 신호전하의 양에 비례하게 변화한다. 전송 트랜지스터(43)가 턴온되면 축적된 신호전하는 플로팅 확산 노드(44)로 전달되게 되며 전달된 신호 전하량에 비례하게 출력 플로팅 확산 노드(44)의 전위가 변하며 동시에 센싱 트랜지스터(47)의 게이트 전극 바이어스가 변화하게 된다. 이는 결국 센싱 트랜지스터(47)의 소스 노드의 전위의 변화를 초래하게 된다. 이때 접근 트랜지스터(49)가 턴온 상태가 되면 열(column) 쪽으로 데이터가 출력되게 된다. 리셋 트랜지스터(45)가 턴온되면서 출력 플로팅 확산 노드(44)의 전위가 VDD가 된다. 이러한 과정이 반복된다.
본 발명은 이상의 여러 CIS 픽셀 구조들에서 광감지 수단인 광 다이오드에는 MOS 트랜지스터가 연결되어 있으며, 광 다이오드에 연결된 MOS 트랜지스터들의 게이트 전극 구조를 주변 회로 영역의 캐패시터와 유사한 구조를 타나내는 것을 일 특징으로 한다. 이로 인해 게이트 전극에 자기정렬적인 방식으로 광 다이오드의 불순물 확산 영역이 형성되는 것이 보증될 수 있다.
즉, 일 트랜지스터 CIS 픽셀 구조의 경우 전송 트랜지스터(23)가, 세 개 트랜지스터 CIS 픽셀 구조의 경우 리셋 트랜지스터(33)가, 네 개 트랜지스터 CIS 픽셀 구조의 경우 전송 트랜지스터(43)가 주변 회로 영역의 캐패시터와 유사한 구조의 게이트 전극을 가진다.
한편, CCD의 경우 광 다이오드에 저장된 신호전하를 출력하기 위한 트랜지스터가 주변 회로 영역의 캐패시터와 유사한 구조의 게이트 전극을 가진다.
도 5는 본 발명에 따른 네 개 트랜지스터 CIS 픽셀 구조의 픽셀 어레이 영역의 등가회로도이다. 도 5를 참조하면, 픽셀 어레이 영역(50)은 행들 및 열들을 따라 2차원적으로 배열된 복수개의 픽셀들(P11, P12, ..., P1n, ..., Pm1, ..., 및 Pmn)을 포함한다. 픽셀들의 각각은 광감지 소자(PD; photodective device)를 구비한다. 광감지 소자로서 광 다이오드(photo diode)가 널리 채택된다. 광 다이오드는 P형 불순물 영역 및 N형 불순물 영역을 갖는다. 광 다이오드에 입사광(incident light)이 조사되면, 광 다이오드의 P형 불순물 영역 및 N형 불순물 영역 내에 각각 홀들 및 전자들(EHP)이 생성된다.
광감지 소자(PD)에 전송 트랜지스터(TTF; transfer transistor), 리셋 트랜지스터(TR; reset transistor), 센싱 트랜지스터(TS; sensing transistor) 및 접근 트랜지스터(TA; access transistor)를 포함할 수 있다. 전송 트랜지스터(TTF) 및 리셋 트랜지스터(TR) 사이의 제1 노드(N1)는 센싱 트랜지스터(TS)의 게이트 전극에 접속된다. 또한, 리셋 트랜지스터(TR) 및 센싱 트랜지스터(TS) 사이의 제2 노드(N2)는 전원(power supply; VDD)에 접속된다. 광감지 소자(PD)가 P형 불순물 영역 및 N형 불순물 영역을 갖는 광 다이오드라면, 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 접근 트랜지스터는 모두 엔모스 트랜지스터인 것이 바람직하다. 이 경우에, 광 다이오드의 N형 불순물 영역은 전송 트랜지스터의 게이트 전극에 자기정렬적으로 형성된다. 즉, 광 다이오드의 N형 불순물 영역은 전송 엔모스 트랜지스터의 소스 영역에 해당한다.
제1 행(first row) 내에 배열된 n개의 픽셀들(n-number of pixels; P11, P12, ... , P1n)은 제1 행과 평행한 제1 리셋 라인(first reset line; RL1), 제1 전송 라인(first transfer line; TL1) 및 제1 워드라인(first word line; WL1)에 접속된다. 구체적으로, 제1 행 내의 상기 전송 트랜지스터들(TTF)의 게이트 전극들은 제1 전송 라인(TL1)에 접속되고, 제1 행 내의 리셋 트랜지스터들(TR)의 게이트 전극들은 제1 리셋 라인(RL1)에 접속된다. 또한, 제1 행 내의 접근 트랜지스터들(TA)의 게이트 전극들은 제1 워드라인(WL1)에 접속된다. 이와 마찬가지로, 제2 행 내에 배열된 n개의 픽셀들(P21, ... , P2n)은 제2 리셋 라인(RL2), 제2 전송 라인(TL2) 및 제2 워드라인(WL2)에 접속되고, m번째 행(the Mth row) 내에 배열된 n개의 픽셀들(Pm1, ... , Pmn)은 m번째 리셋 라인(Mth reset line; RLm), m번째 전송 라인(Mth transfer line; TLm) 및 m번째 워드라인(Mth word line; WLm)에 접속된다.
이에 더하여, 제1 열(the first column) 내에 배열된 m개의 픽셀들(m-number of pixels; P11, P21, ... , Pm1)은 제1 풀다운 트랜지스터(first pull down transistor; TPD1)에 접속된다. 구체적으로, 제1 열 내의 상기 접근 트랜지스터들 (TA)의 소스 영역들은 제1 풀다운 트랜지스터(TPD1)의 드레인 영역에 접속된다. 이와 마찬가지로, 제2 열 내의 접근 트랜지스터들(TA)의 소스 영역들은 제2 풀다운 트랜지스터(TPD2)의 드레인 영역에 접속되고, n번째 열(the Nth column) 내의 접근 트랜지스터(TA)들의 소스 영역들은 n번째 풀다운 트랜지스터(Nth pull down transistor; TPDn)의 드레인 영역에 접속된다. 풀다운 트랜지스터들(TPD1, TPD2, ... , TPDn)의 소스 영역들 및 게이트 전극들은 각각 접지단자 및 선택라인(selection line; SL)에 접속된다.
이제, 도 5에 보여진 픽셀 어레이 영역의 모든 픽셀들의 데이터들을 출력시키는 방법을 설명하기로 한다. 도 5를 다시 참조하면, 복수개의 리셋 라인들(RL1, ... RLm)에 논리 "1"에 해당하는 전압을 인가하여 상기 모든 리셋 트랜지스터들(TR)을 턴온시킨다. 그 결과, 제1 노드들(N1) 내에 잔존하는 전하들이 모두 제거되고 모든 픽셀들이 초기화된다. 이어서, 리셋 트랜지스터들(TR)을 턴오프시킨다. 초기화된 픽셀들에 입사광선이 조사되면, 상기 광감지 소자들(PD) 내에 상기 입사광선에 의해 전하들이 생성된다. 광감지 소자들(PD)이 광 다이오드이고 상기 전송 트랜지스터들(TTF), 리셋 트랜지스터들(TR), 센싱 트랜지스터들(TS) 및 접근 트랜지스터들(TA)이 광 다이오드의 N형 불순물 영역에 직렬접속된 엔모스 트랜지스터인 경우에, 광 다이오드들의 N형 불순물 영역들 내에 전자들이 생성된다.
제1 행 내의 픽셀들(P11, ... , P1n)의 데이터들을 출력시키기 위해서는, 제1 전송 라인(TL1), 제1 워드라인(WL1) 및 선택라인(SL)에 논리 "1"에 해당하는 전압을 인가한다. 그 결과, 제1 행 내의 전송 트랜지스터들(TTF) 및 접근 트랜지스터들(TA)과 아울러서 n개의 풀다운 트랜지스터들(TPD1, ..., TPDn)이 턴온된다. 이에 따라, 제1 행 내의 광 다이오드들의 N형 불순물 영역 내의 전자들은 그에 인접한 제1 노드들(N1)로 전송되고, 제1 노드들(N1) 내에 전송 전자들의 양에 따라 센싱 트랜지스터들(TS)의 구동능력들(drivabilities)이 결정된다. 결과적으로, 제1 행 내의 센싱 트랜지스터들(TS)을 통하여 흐르는 제1 내지 n번째 전류들(I1, ..., In)은 각각 제1 내지 n번째 풀다운 트랜지스터들(TPD1, ..., TPDn)을 통하여 접지단자로 흐른다. 제1 내지 n번째 전류들(I1, ,,, , In)의 크기들(magnitudes)에 따라 풀다운 트랜지스터들(TPD1, ... , TPDn)의 드레인 영역들에 각각 제1 내지 n번째 출력전압들(VO1, ... , VOn)이 유기된다. 제1 내지 n번째 출력전압들(VO1, ... , V On)은 각각 제1 행 내의 상기 제1 내지 n번째 픽셀들(P11, ... , P1n)의 데이터들에 해당한다.
이와 마찬가지로, 제2 행 내의 픽셀들(P21, ... , P2n)의 데이터들을 출력시키기 위하여 제2 전송 라인(TL2), 제2 워드라인(WL2) 및 선택라인(SL)에 논리 "1"에 해당하는 전압을 인가하여야 함은 자명하다.
상술한 방법을 사용하여 픽셀 어레이 영역(50) 내의 모든 픽셀들의 데이터들을 출력시킬 수 있다.
도 6은 도 5의 픽셀 어레이 영역의 단일 픽셀을 보여주는 평면도이고, 도 7은 도6의 I-I 선을 따라 절단했을 때의 반도체 기판의 단면도이다.
도 6 및 도 7을 참조하여, 제1 도전형의 반도체기판(1), 예컨대 P형 반도체기판의 소정영역에 소자분리막(3)이 배치되어 각 픽셀 영역들 내에 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 제2 활성영역(3b)은 제1 활성영역(3a)으로부터 연장되도록 한정된다. 도시된 활성영역의 모양은 단지 일 예에 불과하면 다양한 모양을 가질 수 있음은 당업자에게 자명하다.
제1 활성영역(3a)에 광 다이오드와 같은 광소자(PD)가 형성된다. 구체적으로, 제1 활성영역(3a)에 제2 도전형의 불순물 확산 영역(7), 예컨대 N웰 영역(7)이 형성된다. 이에 더하여, 제1 활성영역(3a)의 표면에 제1 도전형의 불순물 영역(5), 즉 P형 불순물 영역이 형성된다. P형 불순물 영역(5) 및 N형 웰 영역(7)은 광 다이오드를 구성한다. 제2 활성영역(3b)에 적어도 하나의 스위칭 소자가 배치된다. 적어도 하나의 스위칭 소자는 제2 활성영역(3b)에 형성된 전송 트랜지스터(도 5의 TTF), 리셋 트랜지스터(도 5의 TR), 센싱 트랜지스터(도 5의 TS) 및 접근 트랜지스터(도 5의 TA)를 포함한다.
전송 트랜지스터는 제2 활성영역(3b)의 상부를 가로지르는 적층 게이트 전극(GSP)을 포함하고, 제1 활성영역(3a)에 인접하도록 배치된다. 접근 트랜지스터 역시 제2 활성영역(3b)의 상부를 가로지르는 접근 게이트 전극(AG)을 포함한다. 리셋 트랜지스터는 적층 게이트 패턴(GSP) 및 접근 게이트 전극(AG) 사이의 제2 활성영 역(3b)의 상부를 가로지르는 리셋 게이트 전극(RG)을 포함하고, 센싱 트랜지스터는 리셋 게이트 전극(RG) 및 접근 게이트 전극(AG) 사이의 상기 제2 활성영역(3b)의 상부를 가로지르는 센싱 게이트 전극(SG)을 포함한다.
본 발명에서 리셋 트랜지스터, 센싱 트랜지스터 및 접근 트랜지스터의 게이트 전극은 모두 동일한 구조 및 동일한 물질로 이루어진다. 반면 본 발명의 전송 트랜지스터의 적층 게이트 전극(GSP)은 다른 트랜지스터들의 게이트 전극과는 다른 구조를 다타내며 상대적으로 두껍다. 즉, 전송 트랜지스터의 적층 게이트 전극(GSP)은 다른 트랜지스터의 게이트 전극과 동일한 두께를 가지며 바이어스 전압이 인가되는 전송 게이트 전극(TG) 및 상기 전송 게이트 전극(TG) 상에 적층된 이온 주입 차단 패턴(BP)으로 이루어진다. 이온 주입 차단 패턴(BP)은 유전막 패턴(DP) 및 상부전극 패턴(TEP)으로 이루어진다. 이온 주입 차단 패턴(BP)의 크기는 전송 게이트 전극(TG)의 패턴 보다 더 작다. 즉 이온 주입 차단 패턴(BP)에 의해 전송 게이트 전극(TG)의 일부분이 노출되며 노출된 전송 게이트 전극에 금속 배선이 전기적으로 연결된다. 바람직하게, 노출되는 전송 게이트 전극 일부분은 광감지 수단(PD)의 맞은 편에 위치한다. 즉, 전송 게이트 전극(TG)의 일측면 및 이온 주입 차단 패턴(BP)의 일측면은 수직으로 정렬되며, 전송 게이트 전극(TG)의 타측면 및 이온 주입 차단 패턴(BP)의 타측면은 계단(step)을 형성한다.
광 다이오드의 N웰 영역(7)은 전송 트랜지스터의 소스 영역의 역할을 한다. 또한, 게이트 전극들(TG, RG, SG, AG) 사이의 제2 활성영역(3b)은 N형 불순물로 도우핑된다. 결과적으로, 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 접 근 트랜지스터는 엔모스 트랜지스터에 해당한다.
그러나, 상기 제1 도전형 및 제2 도전형은 각각 N형 및 P형일 수도 있다. 이 경우에, 광 다이오드는 상기 제1 활성영역(3a)에 형성된 P웰 영역 및 P웰 영역의 표면에 형성된 N형 불순물 영역으로 구성되고, 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 접근 트랜지스터는 피모스(PMOS) 트랜지스터에 해당한다.
이하에서 설명되는 실시예들은 복잡성을 피하기 위하여 제1 도전형 및 제2 도전형이 각각 P형 및 N형인 경우에 대해서만 기재하기로 한다.
전송 게이트 전극(TG) 및 상기 리셋 게이트 전극(RG) 사이의 상기 제2 활성영역(3b)은 플로팅 확산영역(floating diffusion region; FD, 도 5의 N1)에 해당한다. 또한, 리셋 게이트 전극(RG) 및 센싱 게이트 전극(SG) 사이의 제2 활성영역(3b)은 리셋 확산영역(reset diffusion region; RD, 도 5의 N2)에 해당한다. 리셋 확산영역(RD)은 전원(VDD)에 접속된다.
트랜지스터들이 형성된 반도체 기판(1)은 층간 절연막(9)에 의해 덮여진다. 플로팅 확산영역(FD) 및 센싱 게이트 전극(SG)은 상기 층간 절연막(9)을 관통하는 콘택홀(CT)에 의해 노출된다. 층간 절연막(9) 상에 국부 배선(LI)이 배치된다. 국부배선(LI)은 콘택홀(CT)을 통하여 센싱 게이트 전극(SG)을 플로팅 확산영역(FD)에 전기적으로 접속시킨다. 비록 도면에는 나타나지 않았지만, 게이트 전극들(TG, RG, AG) 및 N형 불순물 확산 영역들에는 적절한 바이어스 전압을 인가하기 위한 금속 배선이 연결된다.
이하에서는 본 발명의 바람직한 실시예들에 따른 CIS 형성 방법을 도 8 내지 도 16을 참조하여 상세히 설명하기로 한다. 여기에서 p형의 반도체 기판을 사용하며 각 픽셀이 네 개의 트랜지스터 및 광감지 수단으로서 광 다이오드를 포함하는 CIS에 대해서 예시적인 관점에서 설명을 하기로 한다. 따라서, 본 발명의 사상을 벗어나지 아니하는 범위 내에서 전술한 다양한 구조의 CIS 뿐만 아니라 CCD에도 본 발명이 적용될 수 있음은 당업자에 있어서 자명하다.
또, 첨부된 도면들에서 도의 간략화 및 보다 나은 이해를 위해서 픽셀 어레이 영역에서 단지 전송 트랜지스터만 및 리셋 트랜지스터만을 도시하였으며, 센싱 트랜지스터 및 접근 트랜지스터의 도시는 생략을 하였다.
또 도면들에서 참조부호 "a"는 픽셀 어레이 영역을, 참조부호 "b"는 주변회로 영역을 각각 가리킨다. 주변회로 영역에는 MOS 트랜지스터, 저항, 캐패시터 등의 여러 능동 또는 수동 소자들이 형성되며, 도의 간략화를 위해서 단지 MOS 트랜지스터 및 캐패시터만을 도시하였다.
먼저 도 8을 참조하여, 본 발명에 따른 CIS 형성 방법은 P형 반도체 기판(101)을 준비하는 것으로부터 시작한다. 반도체 기판(101)은 통상적인 방법으로, 예컨대 쵸크랄스크(Czochralski) 방법으로 형성된 단결정 실리콘 잉곳을 절단한 후 P형 불순물을 도우핑시키는 것에 의해 준비될 수 있다.
통상적인 소자분리 공정을 사용하여 반도체 기판(101)에 소자분리 공정을 통해서 활성영역을 한정하는 소자분리막(102)을 형성한다. 소자분리 공정으로 예컨대, 얕은 트렌치 격리 기술이 사용될 수 있다. 이어서, 게이트 산화막(103), 제1 도전막(105), 유전막(107), 및 제2 도전막(109)을 순차적으로 형성한다. 게이트 산화막(103)은 예컨대, 열산화 공정으로 형성된다.
제1 도전막(105)은 픽셀 어레이 영역(a)에서는 각 픽셀을 구성하는 트랜지스터의 게이트 전극으로 사용된다. 또 주변회로 영역(b)의 제1 도전막(105)은 트랜지스터의 게이트 전극으로 사용되고 캐패시터의 하부전극으로 사용된다. 예컨대, 제1 도전막(105)은 폴리실리콘으로 형성된다.
유전막(107)은 주변회로 영역(b)에 형성되는 캐패시터의 유전막으로 사용되며, 높은 유전율을 가지는 막질, 예컨대, 산화막-질화막-산화막이 차례로 적층된 다층막으로 형성될 수 있다.
제2 도전막(109)은 주변회로 영역(b)에 형성되는 캐패시터의 상부전극으로 사용된다. 또한 제2 도전막(109)은 픽셀 어레이 영역(a)에서는 이온 주입 차단 패턴으로 사용된다. 즉, 제2 도전막(109)은 픽셀 어레이 영역(a)에서 광감지 소자에 인접한 트랜지스터, 본 실시예에서는 전송 트랜지스터의 전송 게이트 전극 상에 잔존하여 이온 주입 차단 패턴으로 사용된다. 제2 도전막(109)은 예컨대, 폴리실리콘으로 형성될 수 있다. 제2 도전막(109) 상에 보호막(108)을 형성한다. 보호막(108)은 후속 제1 도전막(105)을 패터닝하는 공정에서 제2 도전막(109)이 식각되는 것을 방지한다. 예컨대, 보호막(108)은 제1 도전막(105)에 대해서 식각 선택비를 가지는 물질로 형성되며, 실리콘 질화막, 텅스텐 등으로 형성될 수 있다.
다음 도 9를 참조하여, 보호막(108) 상에 식각 제1 마스크 패턴(111a, 111b)을 형성한다. 픽셀 어레이 영역(a) 상의 제1 식각 마스크 패턴(111a)은 이온 주입 차단 패턴을 정의하기 위한 것이고, 주변회로 영역(b) 상의 제1 식각 마스크 패턴(111b)은 캐패시터 상부전극을 정의하기 위한 것이다. 제1 식각 마스크 패턴(111a, 111b)은 잘 알려진 바와 같이 포토리소그라피 공정에 의해 형성될 수 있다.
다음 도 10을 참조하여, 제1 도전막(105)이 노출될 때까지 제1 식각 마스크 패턴(111a, 111b)에 의해 노출된 하지막들, 즉, 보호막, 제2 도전막 및 유전막을 제거하여 픽셀 어레이 영역(a)에는 유전막 패턴(107a) 및 제2 도전막 패턴(109a)으로 이루어진 이온 주입 방지 패턴(110)을 주변회로 영역(b)에는 상부전극 패턴(109b) 및 유전막 패턴(107b)을 형성한다. 이온 주입 방지 패턴(110)의 상부는 보호막 패턴(108a)에 의해 덮혀진다. 이온 주입 방지 패턴(110)은 양측면들(110L, 110R)을 구비하며, 일측면(110L)은 광감지 소자에 인접한 측면이고, 타측면(110R)은 광감지 소자 맞은편에 있는 측면이다.
후속 공정으로 제1 식각 마스크 패턴(111a, 111b)을 제거한 후, 각종 트랜지스터들의 게이트 전극 및 캐패시터의 하부전극을 형성하기 위한 공정을 진행한다. 즉, 도 11을 참조하여, 제2 식각 마스크 패턴(113a, 113a', 113b, 113b')을 형성한다. 제2 식각 마스크 패턴(113a, 113a', 113b')은 트랜지스터의 게이트 전극을 한정하며, 제2 식각 마스크 패턴(113b)은 캐패시터 하부전극을 한정한다. 구체적으로, 제2 식각 마스크 패턴(113a)은 전송 트랜지스터의 전송 게이트를 정의하며, 이온 주입 차단 패턴(110)의 일부분을 덮는다. 즉, 제2 식각 마스크 패턴(113a)은 이온 주입 방지 패턴(110)의 일측면(110L)의 노출시키며 타측면(110R)밖의 제1 도전막 일부분을 덮는다. 제2 식각 마스크 패턴(113a')은 리셋 트랜지스터의 게이트 전 극을, 제2 식각 마스크 패턴(113b')은 주변회로 영역의 트랜지스터의 게이트 전극을 각각 한정한다. 제2 식각 마스크 패턴(113b)은 캐패시터의 하부전극을 한정하며, 상부전극 패턴(113b) 및 상부전극 패턴(113b)밖의 제1 도전막 일부분을 덮는다. 제2 식각 마스크 패턴(113a, 113a', 113b, 113b') 역시 제1 식각 마스크 패턴과 동일한 방법을 통해서 형성된다.
다음 도 12를 참조하여, 제2 식각 마스크 패턴(113a, 113a', 113b, 113b') 및 보호막 패턴(108a)을 식각 마스크로 사용하여 노출된 제1 도전막을 식각하여 게이트 전극들(105a, 105a', 105b') 및 하부전극 패턴(105b)을 형성한다. 이에 따라 픽셀 어레이 영역(a)의 전송 트랜지스터는 전송 게이트(105a) 및 이온 주입 차단 패턴(110)이 적층된 적층 게이트 전극(115a)을 구비하게 된다. 주변회로 영역(b)의 하부전극 패턴(105b), 유전막 패턴(107b) 및 상부전극 패턴(109b)은 캐패시터(115b)를 구성한다.
전송 게이트 전극(105a)의 일측면(105L)은 이온 주입 차단 패턴(110)의 일측면(110L)과 수직으로 정렬되며, 전송 게이트 전극(105a)의 타측면(105R)은 이온 주입 차단 패턴(110)의 타측면(110R)과 수직으로 정렬되지 않는다. 즉, 이온 주입 차단 패턴(110)의 크기는 전송 게이트 전극(105a)의 크기보다 작으며 이온 주입 차단 패턴(110)은 전송 게이트 전극(105a)의 일부분을 덮고 일부분(105as)을 노출시킨다. 후술하겠지만 전송 게이트 전극(105a)의 노출된 부분(105as)에 바이어스 전압을 인가하기 위한 금속 배선이 전기적으로 접속한다.
다음 광감지 소자를 형성하기 위한 이온 주입 공정을 진행하며 이에 대하여 는 도 13 및 도 14를 참조하여 설명을 한다. 먼저 도 13을 참조하여, 픽셀 어레이 영역(a)의 광감지 소자가 형성될 영역(도 6 및 도 7의 3a 참조)을 노출시키는 제1 이온 주입 마스크(117)를 형성한다. 제1 이온 주입 마스크 패턴(117)은 잘 알려진 포토리소그라피 공정 등으로 형성될 수 있다. 제1 이온 주입 마스크 패턴(117)은 광감지 소자가 형성될 영역을 제외한 다른 반도체 기판을 덮는다. 본 발명에 따르면, 이온 주입 차단 패턴(110)으로 인해서 제1 이온 주입 마스크 패턴(117)이 이온 주입 차단 패턴(110)의 일부분을 노출시키도록 형성되어도 무방하다. 또한 제1 이온 주입 마스크(117)가 이온 주입 차단 패턴(110)을 노출시키는 정도가 매 공정 다마 차이가 나도 무방하다. 이는 제1 이온 주입 마스크 패턴(117) 형성을 위한 포토리소그라피 공정의 오정렬 허용도(misalignment margin)가 크다는 것을 의미한다. 하지만, 도 1에 도시된 바와 같이 이온 주입 차단 패턴이 없다면, 이온 주입 마스크는 전송 게이트를 노출시키지 않아야 하며, 또한 노출시키더라도 매 공정에서 동일하게 노출시켜야 한다.
제1 이온 주입 마스크 패턴(117)을 형성한 후 광 다이오드 형성을 위한 N형 불순물 이온(119)을 주입한 후 열처리 공정을 진행하여 픽셀 어레이 영역(a)의 기판(101)에 N웰 영역(121)을 형성한다. N웰 영역(121)은 전송 트랜지스터의 전송 게이트(105a)의 일측면(105L)에 자기정렬적인 방식으로 형성된다.
다음 도 14를 참조하여 제2 이온 주입 마스크 패턴(123)을 형성한 후 광 다이오드 형성을 위하여 P형 불순물 이온(125)을 주입한 후 열처리 공정을 진행하여 N웰 영역(121) 내에 P형 불순물 확산 영역(127)을 형성한다. 이에 따라 광 다이오 드(129)가 형성된다. 제2 이온 주입 마스크 패턴(123)은 N웰 영역(121)을 노출시키도록 형성된다.
후속 공정으로 트랜지스터의 소스/드레인 형성을 위한 이온 주입 공정을 진행한다. 도 15를 참조하여 게이트 전극 측면들에 스페이서(130)를 형성한 후, 광 다이오드(129), 캐패시터(115b)를 덮는 제2 이온 주입 마스크(131)를 형성한 후 N형 불순물 이온을 주입하고 열처리 공정을 진행하여 게이트 전극들 사이의 반도체 기판에 N형 불순물 확산 영역들(135S/D)을 형성한다. 이들 N형 불순물 확산 영역들(135S/D)은 N형 웰 영역(121)보다 얕게 형성된다.
상기 스페이서(130)는 후속 공정으로 형성될 층간절연막(도 16의 참조번호 137)에 대해서 식각 선택비를 가지는 물질로 형성되는 것이 바람직하며, 예컨대, 실리콘 질화막으로 형성된다.
전송 게이트 전극(105a) 및 리셋 게이트 전극(105b) 사이의 N형 불순물 확산 영역(135S/D)은 플로팅 확산 영역으로서 광 다이오드(129)에서 형성된 신호전하들이 일시적으로 저장되는 영역이다.
후속 공정으로 각종 게이트 전극 및 소스/드레인 영역에 적절한 바이어스 전압을 인가하기 위한 상호 연결 및 배선 공정을 진행한다. 도 16을 참조하여, 제3 이온 주입 마스크 패턴(131)을 제거한 후 층간절연막(137)을 형성한다. 층간절연막(137)은 예컨대, 산화막계열의 절연막으로 형성된다. 층간절연막(137)을 패터닝하여 콘택홀을 형성한 후 도전막을 형성하고 패터닝하여 각종 게이트 전극들 및 소스/드레인 영역에 적절한 바이어스 전압을 인가하기 위한 각종 금속 배선을 형성한 다. 이들 금속 배선들은 도면에는 나타나있지 않다.
또, 도 16을 참조하면, 전송 게이트 전극 및 리셋 게이트 전극 사이의 플로팅 확산 영역(FD)과 센싱 트랜지스터의 게이트 전극을 서로 연결하기 위한 금속 배선(139)이 형성된다.
비록 도면에는 나타나지 않았지만, 전송 게이트 전극의 노출된 영역(105as)에 전기적으로 연결되는 전송 라인(도 5의 TL)이, 리셋 트랜지스터의 게이트 전극에 전기적으로 연결되는 리셋 라인(도 5의 RL), 접근 트랜지스터의 게이트 전극에 전기적으로 연결되는 워드 라인(도 5의 WL)이 형성된다.
이상에서 설명한 본 발명의 네 개의 트랜지스터 구조의 CIS 형성 방법에서 전송 게이트(105a)와 이온 주입 차단 패턴(110)의 크기가 서로 달랐지만 공정에 따라서는 동일하게 형성될 수 도 있다. 이 경우, 전송 게이트 전극에 연결되는 전송 라인 형성 공정에서 콘택홀이 층간절연막뿐만 아니라 이온 주입 차단 패턴을 뚫고 형성된다. 또한 이 경우, 필요에 따라서 콘택홀을 형성한 후, 콘택홀 내벽에 측벽 스페이서를 형성할 수 도 있다.
마찬가지로 전송 트랜지스터뿐만 아니라, 리셋 트랜지스터, 센싱 트랜지스터 및 접근 트랜지스터도 전송 트랜지스터와 동일한 구조로 형성될 수 있다. 이 경우 이들 게이트 전극들에 연결되는 금속 라인들(RL, TL, WL) 형성 공정에서 콘택홀이 층간절연막뿐만 아니라 이온 주입 차단 패턴을 뚫고 형성된다.
상술한 방법이, 예컨대, 세 개의 트랜지스터 구조의 CIS에 적용될 경우, 리셋 트랜지스터(도 3의 참조번호 33)의 게이트 전극이 상술한 바와 같이 게이트 전 극 및 이온 주입 차단 패턴으로 이루어진 적층 게이트 패턴을 타나낸다.
한편, CCD에 적용될 경우, 광감지 소자에 저장된 전하를 플로팅 확산 영역으로 출력하기 위한 트랜지스터의 게이트 전극이 상술한 바와 같은 적층 게이트 패턴을 나타낸다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 바람직한 실시예에 따르면 광 다이오드에 인접한 전송 트랜지스터의 게이트 전극 상에 이온 주입 차단 패턴이 위치하고 있어 광 다이오드의 웰 영역이 전송 게이트 전극 일측면에 자기정렬적으로 형성된다. 따라서, 전송 트랜지스터의 문턱 전압을 안정적으로 형성할 수 있다.

Claims (37)

  1. 광감지 소자; 그리고,
    상기 광감지 소자에 저장된 전하를 출력하기 위한, 상기 광감지 소자에 연결된 적어도 하나의 트랜지스터를 포함하되,
    상기 광감지 소자에 직접 연결된 트랜지스터는 게이트 전극 패턴 및 상기 게이트 전극 패턴 상에 배치된 이온 주입 차단 패턴을 포함하는 것을 특징으로 하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 이온 주입 차단 패턴은 상기 게이트 전극 패턴의 일부분을 덮되, 상기 광감지 소자에 인접한 측의 상기 이온 주입 차단 패턴 일측면은 상기 광감지 소자에 인접한 측의 상기 게이트 전극 패턴 일측면에 수직으로 정렬된 것을 특징으로 하는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 이온 주입 차단 패턴은 차례로 적층된 유전막 패턴 및 도전막 패턴을 포함하는 것을 특징으로 하는 이미지 센서.
  4. 제 3 항에 있어서,
    상기 이온 주입 차단 패턴외측에 노출된 게이트 전극 패턴 영역에 금속 배선이 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 광감지 소자는 제1 도전형의 반도체 기판에 형성된 제2 도전형의 제1 불순물 확산 영역 및 상기 제2 도전형의 제1 불순물 확산 영역 내에 형성된 제1 도전형의 불순물 확산영역을 포함하는 광 다이오드이며,
    상기 광감지 소자에 직접 연결된 트랜지스터는 상기 광감지 소자 맞은편의 게이트 전극 패턴 타측면 외측의 반도체 기판에 형성된 제2 도전형의 제2 불순물 확산 영역을 포함하는 것을 특징으로 하는 이미지 센서.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 광감지 소자는 제1 도전형의 반도체 기판에 형성된 제2 도전형의 제1 불순물 확산 영역 및 상기 제2 도전형의 제1 불순물 확산 영역 내에 형성된 제1 도전형의 불순물 확산영역을 포함하는 광 다이오드이며,
    상기 적어도 하나의 트랜지스터는 상기 광감지 소자에 직렬접속된 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 및 접근 트랜지스터를 포함하되,
    상기 각 트랜지스터들의 게이트 전극 패턴들 사이의 반도체 기판 내에는 제2 도전형의 제3 불순물 확산 영역들이 위치하고,
    상기 센싱 트랜지스터의 게이트 전극 패턴은 상기 전송 트랜지스터 및 상기 리셋 트랜지스터 사이의 제2 도전형의 제3 불순물 확산 영역에 전기적으로 접속되는 것을 특징으로 하는 이미지 센서.
  7. 제 3 항 또는 제 4 항에 있어서,
    상기 게이트 전극 패턴 및 상기 도전막 패턴은 동일한 물질이고, 상기 유전막 패턴은 산화막-질화막-산화막이 차례로 적층된 구조인 것을 특징으로 하는 이미지 센서.
  8. 제 3 항에 있어서,
    상기 반도체 기판 상에 형성된 캐패시터를 더 포함하되,
    상기 캐패시터는 상기 게이트 패턴, 상기 유전막 패턴 및 상기 도전막 패턴이 차례로 적층되어 이루어진 것을 특징으로 하는 이미지 센서.
  9. 제 1 항에 있어서,
    상기 이온 주입 차단 패턴은 상기 게이트 전극 패턴보다 크기가 작아 광감지 소자에 인접하지 않은 게이트 전극 패턴의 일부분을 노출시키는 것을 특징으로 하는 이미지 센서.
  10. 제1 도전형의 반도체 기판에 형성된 제2 도전형의 제1 불순물 확산 영역 및 상기 제2 도전형의 제1 불순물 확산 영역 내에 형성된 제1 도전형의 불순물 확산 영역을 포함하는 광 다이오드; 그리고,
    상기 광 다이오드에 직접 연결된 트랜지스터를 포함하되,
    상기 트랜지스터는 상기 제2 도전형의 제1 불순물 확산 영역에 인접한 적층 게이트 패턴 및 상기 제2 도전형의 제1 불순물 확산 영역 맞은편의 상기 적층 게이트 패턴 외측의 반도체 기판에 형성된 제2 도전형의 제2 불순물 확산 영역을 포함하며,
    상기 적층 게이트 패턴은 상기 반도체 기판 상에 게이트 절연막을 사이에 두고 차례로 형성된 게이트 전극 패턴, 유전막 패턴 및 도전막 패턴을 포함하는 것을 특징으로 하는 이미지 센서.
  11. 제 10 항에 있어서,
    상기 유전막 패턴 및 도전막 패턴은 상기 게이트 전극 패턴의 일부분을 덮되, 상기 광 다이오드에 인접한 측의 상기 도전막 패턴 일측면은 상기 광 다이오드에 인접한 측의 상기 게이트 전극 패턴 일측면에 수직으로 정렬된 것을 특징으로 하는 이미지 센서.
  12. 제 11 항에 있어서,
    상기 도전막 패턴 외측의 노출된 게이트 전극 패턴 영역에 콘택 플러그를 통해서 전기적으로 연결되는 금속 배선을 더 포함하는 것을 특징으로 하는 이미지 센서.
  13. 제 10 항에 있어서,
    상기 반도체 기판 상에 형성된 캐패시터를 더 포함하되,
    상기 캐패시터는 상기 게이트 전극 패턴, 상기 유전막 패턴 및 상기 도전막 패턴이 차례로 적층되어 이루어진 것을 특징으로 하는 이미지 센서.
  14. 광감지 소자에 저장된 전하를 운송하기 위한 전송 트랜지스터에 있어서,
    상기 전송 트랜지스터는 바이어스 전압이 인가되는 게이트 전극 패턴 및 상기 게이트 패턴 상에 적층된 유전막 패턴 및 도전막 패턴을 포함하되,
    상기 도전막 패턴 및 유전막 패턴은 상기 게이트 전극 패턴보다 크기가 작으며 상기 광감지 소자에 인접한 측의 게이트 전극 패턴 일측면과 도전막 패턴 일측면이 서로 수직으로 정렬되는 것을 특징으로 하는 이미지 센서의 전송 트랜지스터.
  15. 제 14 항에 있어서,
    상기 도전막 패턴 외측의 노출된 게이트 전극 패턴 영역에 콘택 플러그를 통해서 상기 트랜지스터에 바이어스를 인가하기 위한 금속 배선이 전기적으로 연결되는 것을 특징으로 하는 이미지 센서의 전송 트랜지스터.
  16. 반도체 기판의 픽셀 어레이 영역에 형성된 광감지 소자 및 상기 광감지 소자에 연결되어 상기 광감지 소자에 저장된 전하를 전송하기 위한 전송 트랜지스터; 그리고,
    상기 반도체 기판의 주변 영역에 형성된 캐패시터를 포함하되,
    상기 전송 트랜지스터의 게이트 및 상기 캐패시터는 각각 제1 도전막 패턴, 유전막 패턴 및 제2 도전막 패턴으로 이루어지며,
    상기 광감지 소자에 인접한 측의 상기 전송 트랜지스터의 제1 도전막 패턴 일측면과 제2 도전막 패턴 일측면이 수직으로 정렬되도록 상기 게이트의 제2 도전막 패턴은 상기 게이트의 제1 도전막 패턴 일부분을 덮는 것을 특징으로 하는 이미지 센서.
  17. 제 16 항에 있어서,
    상기 전송 트랜지스터의 제2 도전막 패턴에 의해 노출된 제1 도전막 패턴 영역에 콘택 플러그를 통해서 전기적으로 연결된 금속 배선을 통해서 바이어스 전압이 인가되는 것을 특징으로 하는 이미지 센서.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 전송 트랜지스터는 상기 광감지 소자에 저장된 전하를 상기 광감지 소자 맞은편의 상기 전송 트랜지스터 외측의 반도체 기판의 플로팅 확산 영역으로 운송하며,
    상기 전송 트랜지스터에 연결되어 상기 플로팅 확산 영역을 리셋 시키기 위한 리셋 트랜지스터;
    상기 플로팅 확산 영역의 저장 전하를 센싱하는 센싱 트랜지스터; 그리고,
    상기 센싱 트랜지스터의 출력을 선택하는 접근 트랜지스터를 더 포함하는 이미지 센서.
  19. 제 18 항에 있어서,
    상기 리셋 트랜지스터, 상기 센싱 트랜지스터 및 상기 접근 트랜지스터의 게이트는 상기 전송 트랜지스터의 제1 도전막 패턴으로 이루어지는 것을 특징으로 하는 이미지 센서.
  20. 반도체 기판 상에 게이트 산화막, 제1 도전막, 유전막, 그리고 제2 도전막을 차례로 형성하고;
    상기 제2 도전막 및 상기 유전막을 패터닝하여 측면들이 정의된 이온 주입 차단 패턴을 형성하고;
    상기 제1 도전막을 패터닝하여 상기 이온 주입 차단 패턴보다 크며 측면들이 정의된 게이트 전극 패턴을 형성하되, 상기 게이트 전극의 일측면 및 상기 이온 주입 차단 패턴의 일측면은 수직으로 정렬하도록 상기 제1 도전막을 패터닝하고;
    상기 이온 주입 차단 패턴 및 게이트 전극 패턴의 일측면에 접한 반도체 기판에 제2 도전형의 제1 불순물 확산 영역을 형성하고;
    상기 제2 도전형의 제1 불순물 확산 영역 내에 제1 도전형의 불순물 확산 영역을 형성하고;
    상기 게이트 전극 패턴 타측면에 접한 반도체 기판에 제2 도전형의 제2 불순물 확산 영역을 형성하는 것을 포함하는 이미지 센서 형성 방법.
  21. 제 20 항에 있어서,
    층간절연막을 형성하고; 그리고
    상기 층간절연막을 관통하여 상기 이온 주입 차단 패턴 타측면에 노출된 게이트 전극 패턴 상부면에 전기적으로 연결된 금속 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서 형성 방법.
  22. 제 20 항에 있어서,
    상기 제2 도전막 및 상기 유전막을 패터닝하여 측면들이 정의된 이온 주입 차단 패턴을 형성하는 것은,
    상기 제2 도전막 상에 보호막을 형성하고;
    상기 보호막 상에 제1 식각 마스크 패턴을 형성하고;
    상기 제1 도전막이 노출될 때까지 상기 식각 마스크 패턴 외측의 보호막, 제2 도전막 및 유전막을 식각하고;
    상기 제1 식각 마스크 패턴을 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  23. 제 22 항에 있어서,
    상기 제1 도전막을 패터닝하여 측면들이 정의된 게이트 전극 패턴을 형성하는 것은,
    상기 이온 주입 차단 패턴의 상부면 일부분 및 상기 이온 주입 차단 패턴의 타측면 외측의 제2 도전막 일부분을 덮는 제2 식각 마스크 패턴을 형성하고;
    상기 제2 식각 마스크 패턴 및 상기 보호막을 식각 마스크로 사용하여 노출된 제2 도전막을 식각하고;
    상기 제2 식각 마스크 패턴을 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  24. 제 23 항에 있어서,
    상기 제2 도전형의 제1 불순물 확산 영역을 형성하는 것은,
    적어도 상기 게이트 전극 패턴을 덮도록 제1 이온 주입 마스크를 형성하고;
    상기 제1 이온 주입 마스크를 사용하여 상기 게이트 전극 패턴 일측면에 인접한 반도체 기판에 제2 도전형의 불순물 이온을 주입하고;
    상기 제1 이온 주입 마스크를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  25. 제 23 항에 있어서,
    상기 제1 도전형의 불순물 확산 영역을 형성하는 것은,
    상기 제2 도전형의 제1 불순물 확산 영역을 노출시키도록 제2 이온 주입 마 스크를 형성하고;
    상기 제2 이온 주입 마스크를 사용하여 상기 제2 도전형의 제1 불순물 확산 영역에 제1 도전형의 불순물 이온을 주입하고;
    상기 제2 이온 주입 마스크를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  26. 제 23 항에 있어서,
    상기 제2 도전형의 제2 불순물 확산 영역을 형성하는 것은,
    적어도 상기 제2 도전형의 제1 불순물 확산 영역 및 상기 제1 도전형의 불순물 확산 영역을 덮도록 제3 이온 주입 마스크를 형성하고;
    상기 제3 이온 주입 마스크를 사용하여 상기 게이트 전극 패턴 타측면에 인접한 반도체 기판에 제2 도전형의 불순물 이온을 주입하고;
    상기 제3 이온 주입 마스크를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  27. 제 23 항에 있어서,
    상기 제2 도전막 및 상기 유전막을 패터닝하여 측면들이 정의된 이온 주입 차단 패턴을 형성할 때에 동시에 상기 이온 주입 차단 패턴으로부터 이격된 상부전극 패턴 및 유전막 패턴을 형성하고,
    상기 제1 도전막을 패터닝하여 측면들이 정의된 게이트 전극 패턴을 형성할 때에 동시에 상기 상부전극 패턴 및 유전막 패턴 아래에 정렬된 하부전극 패턴을 형성하는 것을 특징으로 하는 이미지 센서 형성 방법.
  28. 제 27 항에 있어서,
    상기 제1 도전막을 패터닝하여 측면들이 정의된 게이트 전극을 형성할 때에 동시에 상기 게이트 전극 패턴 및 상기 하부전극 패턴으로부터 이격된 복수 개의 게이트 전극 패턴들을 형성하고,
    상기 제2 도전형의 제2 불순물 확산 영역을 형성할 때에 동시에 상기 복수 개의 게이트 전극 패턴들 사이의 반도체 기판에 제2 도전형의 제3 불순물 확산 영역들이 형성되는 것을 특징으로 하는 이미지 센서 형성 방법.
  29. 제 23 항에 있어서,
    상기 제2 도전형의 제1 불순물 확산 영역은 상기 제2 도전형의 제2 불순물 확산 영역보다 더 깊게 형성되는 것을 특징으로 하는 이미지 센서 형성 방법.
  30. 픽셀 어레이 영역 및 주변 영역이 정의된 반도체 기판에 게이트 산화막, 제1 도전막, 유전막, 제2 도전막을 차례로 형성하고;
    상기 제2 도전막 및 상기 유전막을 패터닝하여 상기 픽셀 어레이 영역에는 측면들이 정의된 제2 도전막 패턴 및 유전막 패턴으로 이루어진 이온 주입 차단 패턴을 형성하고 상기 주변 회로 영역에는 상부전극 패턴 및 유전막 패턴을 형성하 고;
    상기 제1 도전막을 패터닝하여 상기 픽셀 어레이 영역에는 측면들이 정의된 게이트 전극 패턴을 상기 주변 회로 영역에는 하부전극 패턴을 형성하되, 상기 하부전극 패턴은 상기 제2 도전막 패턴보다 더 크며 상기 제2 도전막 패턴 일측면 및 상기 게이트 전극 패턴 일측면이 수직으로 정렬되도록 상기 제1 도전막을 패터닝하고;
    상기 이온 주입 차단 패턴 및 게이트 전극 패턴의 일측면에 접한 반도체 기판에 제2 도전형의 제1 불순물 확산 영역을 형성하고;
    상기 제2 도전형의 제1 불순물 확산 영역 내에 제1 도전형의 불순물 확산 영역을 형성하고;
    상기 게이트 전극 패턴 타측면에 접한 반도체 기판에 제2 도전형의 제2 불순물 확산 영역을 형성하는 것을 포함하는 이미지 센서 형성 방법.
  31. 제 30 항에 있어서,
    상기 제1 도전막을 패터닝하여 상기 픽셀 어레이 영역에는 측면들이 정의된 게이트 전극을 상기 주변 회로 영역에는 하부전극 패턴을 형성할 때에, 상기 픽셀 어레이 영역 및 상기 주변 회로 영역에 각각 제1 복수 개의 게이트 전극 패턴들 및 제2 복수 개의 게이트 전극들 패턴을 더 형성하는 것을 특징으로 하는 이미지 센서 형성 방법.
  32. 제 31 항에 있어서,
    층간절연막을 형성하고;
    상기 층간절연막을 관통하여 상기 이온 주입 차단 패턴 타측면에 노출된 게이트 전극 패턴 상부면에 전기적으로 연결된 금속 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서 형성 방법.
  33. 제 30 항에 있어서,
    상기 제2 도전막 및 유전막을 패터닝하는 것은,
    상기 제2 도전막 상에 보호막을 형성하고;
    상기 보호막 상에 제1 식각 마스크 패턴을 형성하고;
    상기 제1 도전막이 노출될 때까지 상기 식각 마스크 패턴 외측의 보호막, 제2 도전막 및 유전막을 식각하고;
    상기 제1 식각 마스크 패턴을 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  34. 제 30 항에 있어서,
    상기 제1 도전막을 패터닝하는 것은,
    상기 이온 주입 차단 패턴의 상부면 일부를 노출시키고 상기 이온 주입 차단 패턴의 타측면 외측의 제2 도전막을 덮고 상기 상부전극 패턴 및 그 외측의 제1 도전막 일부를 덮는 제2 식각 마스크 패턴을 형성하고;
    상기 제2 식각 마스크 패턴, 상기 이온 주입 차단 패턴 및 보호막을 식각 마스크로 사용하여 노출된 제1 도전막을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  35. 제 30 항에 있어서,
    상기 제2 도전형의 제1 불순물 확산 영역을 형성하는 것은,
    상기 게이트 전극 패턴 일측면에 인접한 반도체 기판을 노출시키도록 제1 이온 주입 마스크를 형성하고;
    상기 제1 이온 주입 마스크를 사용하여 상기 게이트 전극 패턴 일측면에 인접한 반도체 기판에 제2 도전형의 불순물 이온을 주입하고;
    상기 제1 이온 주입 마스크를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
  36. 제 30 항에 있어서,
    상기 제1 도전형의 불순물 확산 영역을 형성하는 것은,
    상기 제2 도전형의 제1 불순물 확산 영역을 노출시키도록 제2 이온 주입 마스크를 형성하고;
    상기 제2 이온 주입 마스크를 사용하여 상기 제2 도전형의 제1 불순물 확산 영역에 제1 도전형의 불순물 이온을 주입하고;
    상기 제2 이온 주입 마스크를 제거하는 것을 포함하여 이루어지는 것을 특징 으로 하는 이미지 센서 형성 방법.
  37. 제 30 항에 있어서,
    상기 제2 도전형의 제2 불순물 확산 영역을 형성하는 것은,
    상기 제2 도전형의 제1 불순물 확산 영역 및 상기 제1 도전형의 불순물 확산 영역을 덮도록 제2 이온 주입 마스크를 형성하고;
    상기 제2 이온 주입 마스크, 상기 게이트 전극, 상기 제1 및 제2 복수 개의 게이트 전극 패턴들을 이온 주입 차단막으로 사용하여 상기 게이트 전극 패턴 타측면에 인접한 반도체 기판 및 상기 제1 및 제2 복수 개의 게이트 전극 패턴들 사이의 반도체 기판에 제2 도전형의 불순물 이온을 주입하고;
    상기 제2 이온 주입 마스크를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 이미지 센서 형성 방법.
KR1020040074264A 2004-09-16 2004-09-16 이미지 센서 및 그 형성 방법 KR100614650B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040074264A KR100614650B1 (ko) 2004-09-16 2004-09-16 이미지 센서 및 그 형성 방법
US11/217,962 US20060057760A1 (en) 2004-09-16 2005-09-01 Image sensor and method for forming the same
JP2005262836A JP5334356B2 (ja) 2004-09-16 2005-09-09 イメージセンサおよびその形成方法
CNB2005101096248A CN100552964C (zh) 2004-09-16 2005-09-14 图像传感器及形成其的方法
US12/692,133 US8067301B2 (en) 2004-09-16 2010-01-22 Image sensor and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040074264A KR100614650B1 (ko) 2004-09-16 2004-09-16 이미지 센서 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20060025456A KR20060025456A (ko) 2006-03-21
KR100614650B1 true KR100614650B1 (ko) 2006-08-22

Family

ID=36164724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040074264A KR100614650B1 (ko) 2004-09-16 2004-09-16 이미지 센서 및 그 형성 방법

Country Status (4)

Country Link
US (2) US20060057760A1 (ko)
JP (1) JP5334356B2 (ko)
KR (1) KR100614650B1 (ko)
CN (1) CN100552964C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8420432B2 (en) 2010-10-22 2013-04-16 Samsung Electronics Co., Ltd. Method of forming semiconductor device
KR101280261B1 (ko) 2011-09-16 2013-07-08 주식회사 동부하이텍 이미지센서 및 이미지센서 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100614650B1 (ko) * 2004-09-16 2006-08-22 삼성전자주식회사 이미지 센서 및 그 형성 방법
JP4416668B2 (ja) * 2005-01-14 2010-02-17 キヤノン株式会社 固体撮像装置、その制御方法及びカメラ
KR100752655B1 (ko) * 2006-02-15 2007-08-29 삼성전자주식회사 이미지센서 및 그 제조 방법
US7923801B2 (en) 2007-04-18 2011-04-12 Invisage Technologies, Inc. Materials, systems and methods for optoelectronic devices
US20100044676A1 (en) 2008-04-18 2010-02-25 Invisage Technologies, Inc. Photodetectors and Photovoltaics Based on Semiconductor Nanocrystals
US8203195B2 (en) 2008-04-18 2012-06-19 Invisage Technologies, Inc. Materials, fabrication equipment, and methods for stable, sensitive photodetectors and image sensors made therefrom
KR20100078112A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 이미지센서 및 그 제조방법
KR101639385B1 (ko) * 2009-12-04 2016-07-13 삼성전자주식회사 이미지 센서
US8916947B2 (en) 2010-06-08 2014-12-23 Invisage Technologies, Inc. Photodetector comprising a pinned photodiode that is formed by an optically sensitive layer and a silicon diode
US9012966B2 (en) * 2012-11-21 2015-04-21 Qualcomm Incorporated Capacitor using middle of line (MOL) conductive layers
US9425343B2 (en) * 2013-09-03 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming image sensor device
US9941316B2 (en) 2014-06-10 2018-04-10 Invisage Technologies, Inc. Multi-terminal optoelectronic devices for light detection
CN107463867B (zh) * 2016-06-03 2021-01-01 上海丽恒光微电子科技有限公司 传感器及其制备方法
JP7279888B2 (ja) * 2019-09-27 2023-05-23 住友電工デバイス・イノベーション株式会社 光半導体装置及び光半導体装置の製造方法
US11585835B2 (en) * 2021-01-15 2023-02-21 Red Lion Controls, Inc. System of determining the sequence and positioning of pluggable modules

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020003623A (ko) * 2000-06-21 2002-01-15 박종섭 듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283669A (ja) * 1992-03-31 1993-10-29 Toshiba Corp 固体撮像装置及びその製造方法
JP3393418B2 (ja) * 1994-04-04 2003-04-07 ソニー株式会社 増幅型固体撮像素子及びその製造方法
US5903021A (en) * 1997-01-17 1999-05-11 Eastman Kodak Company Partially pinned photodiode for solid state image sensors
US6127697A (en) * 1997-11-14 2000-10-03 Eastman Kodak Company CMOS image sensor
JP2000349273A (ja) * 1999-06-02 2000-12-15 Sony Corp Ｃｃｄ受光素子
KR100477788B1 (ko) 1999-12-28 2005-03-22 매그나칩 반도체 유한회사 커패시터가 접속된 포토다이오드를 갖는 씨모스이미지센서 및 그 제조방법
US6194258B1 (en) * 2000-01-18 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of forming an image sensor cell and a CMOS logic circuit device
JP3782297B2 (ja) 2000-03-28 2006-06-07 株式会社東芝 固体撮像装置及びその製造方法
KR20020057285A (ko) 2000-12-30 2002-07-11 박종섭 3차원 구조의 집광수단을 구비하는 이미지 센서 및 그제조 방법
JP3899236B2 (ja) * 2001-02-16 2007-03-28 シャープ株式会社 イメージセンサの製造方法
JP3723124B2 (ja) * 2001-12-14 2005-12-07 株式会社東芝 固体撮像装置
KR100494030B1 (ko) * 2002-01-10 2005-06-10 매그나칩 반도체 유한회사 이미지센서 및 그 제조 방법
KR100873815B1 (ko) 2002-07-06 2008-12-11 매그나칩 반도체 유한회사 이미지센서 제조방법
JP3795846B2 (ja) * 2002-08-29 2006-07-12 富士通株式会社 半導体装置
KR100479208B1 (ko) * 2002-10-23 2005-03-28 매그나칩 반도체 유한회사 살리사이드 공정을 이용한 이미지센서의 제조 방법
JP3840214B2 (ja) * 2003-01-06 2006-11-01 キヤノン株式会社 光電変換装置及び光電変換装置の製造方法及び同光電変換装置を用いたカメラ
US6730899B1 (en) * 2003-01-10 2004-05-04 Eastman Kodak Company Reduced dark current for CMOS image sensors
US7250647B2 (en) * 2003-07-03 2007-07-31 Micron Technology, Inc. Asymmetrical transistor for imager device
KR100558529B1 (ko) * 2003-09-23 2006-03-10 동부아남반도체 주식회사 씨모스 이미지 센서 및 그 제조 방법
KR100614650B1 (ko) * 2004-09-16 2006-08-22 삼성전자주식회사 이미지 센서 및 그 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020003623A (ko) * 2000-06-21 2002-01-15 박종섭 듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8420432B2 (en) 2010-10-22 2013-04-16 Samsung Electronics Co., Ltd. Method of forming semiconductor device
KR101280261B1 (ko) 2011-09-16 2013-07-08 주식회사 동부하이텍 이미지센서 및 이미지센서 제조 방법

Also Published As

Publication number Publication date
JP5334356B2 (ja) 2013-11-06
CN1767201A (zh) 2006-05-03
US20100120190A1 (en) 2010-05-13
US8067301B2 (en) 2011-11-29
KR20060025456A (ko) 2006-03-21
CN100552964C (zh) 2009-10-21
JP2006086527A (ja) 2006-03-30
US20060057760A1 (en) 2006-03-16

Similar Documents

Publication Publication Date Title
JP5334356B2 (ja) イメージセンサおよびその形成方法
US7772027B2 (en) Barrier regions for image sensors
KR100762614B1 (ko) 자동 노출 제어 및 상관된 이중 샘플링을 위한 ｃｍｏｓ영상 장치 및 방법
US7772624B2 (en) Image sensors and methods of fabricating same
US7115855B2 (en) Image sensor having pinned floating diffusion diode
US6563187B1 (en) CMOS image sensor integrated together with memory device
KR100794873B1 (ko) 이미지 센서의 맞춤형 게이트 일함수
US7993956B2 (en) Poly diode structure for photo diode
US11417691B2 (en) Image sensor including dummy patterns positioned between adjacent transfer gates
KR20080057356A (ko) 게이트 제어된 전하 저장부를 가지는 이미징
US7973342B2 (en) CMOS image sensor and method for manufacturing the same
US10043838B2 (en) Image sensor
US6963092B2 (en) Image sensors including photodetector and bypass device connected to a power supply voltage
US10096633B2 (en) Transistor and image sensor having the same
US20080251820A1 (en) CMOS image sensor and fabricating method thereof
US8105864B2 (en) Method of forming barrier regions for image sensors
US7652343B2 (en) Solid-state imaging device and method for manufacturing same
KR100766497B1 (ko) 이미지 센서
US20080042170A1 (en) Image Sensor and Method for Manufacturing the Same
KR100706802B1 (ko) 이미지 센서 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee