KR20020003623A - 듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의제조방법 - Google Patents

듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의제조방법 Download PDF

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Abstract

본 발명은 게이트 특성 안정화를 도모할 수 있는 듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스(CMOS) 소자의 제조방법에 관한 것으로, 본 발명의 씨모스 소자의 제조방법, 필드산화막과 P-웰 및 N-웰이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 산화막과 비도핑된 폴리실리콘막을 차례로 형성하는 단계; 상기 P-웰 영역 상에 형성된 폴리실리콘막 부분에 n형 불순물을 이온주입하여 n+폴리실리콘막을 형성하고, N-웰 영역 상에 형성된 폴리실리콘 부분에 Ge과 p형 불순물을 차례로 이온주입하여 p+폴리실리콘막을 형성하는 단계; 상기 도핑된 폴리실리콘막과 게이트 산화막을 패터닝하여 폴리실리콘 게이트를 형성하는 단계; 상기 폴리실리콘 게이트 양측의 웰 내에 상기 웰과 반대 도전형의 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 증착하고, 상기 층간절연막을 식각하여 그 표면을 평탄화시키면서 상기 폴리실리콘 게이트를 노출시키는 단계; 상기 폴리실리콘 게이트 및 층간절연막 상에 결정질의 전이금속-실리사이드막을 형성하는 단계; 상기 폴리실리콘 게이트 보다 큰 선폭으로 상기 결정질의 전이금속-실리사이드막을 패터닝하고, 그것에 의해서, 듀얼 티타늄 폴리사이드 게이트를 형성하는 단계를 포함하여 이루어진다.

Description

듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법{METHOD OF MANUFACTURING CMOS DEVICE WITH DUAL Ti POLYCIDE GATE}
본 발명은 씨모스(CMOS) 소자의 제조방법에 관한 것으로, 특히, 게이트 특성 안정화를 도모할 수 있는 듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 모스(MOS) 소자의 게이트는 주로 폴리실리콘으로 형성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 적용함에 있어서, 상기 폴리실리콘 재질의 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써 낮은 저항값을 구현하고 있다.
한편, 씨모스(CMOS) 소자는 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 n+폴리실리콘 게이트를 형성하여 왔는데, 이 방법의 경우, PMOS 영역에서 카운트 도핑(count doping)에 의한 매몰채널(Buried Channel)이 형성되어 단채널효과(Short Channel Effect)가 증대되는 문제점이 발생되었다.
이에 따라, 최근에는 NMOS 영역에는 n+폴리실리콘 게이트를, 그리고, PMOS 영역에는 p+폴리실리콘 게이트를 형성하는 듀얼 게이트(dual gate) 형성방법이 이용되고 있으며, 이러한 듀얼 게이트 형성방법의 경우, NMOS 및 PMOS 영역 모두에서 표면 채널 (Surface Channel)을 형성시키는 것에 의해서 상기 매몰 채널로 인한 문제점이 해결된다.
그러나, 상기 듀얼 게이트 형성방법의 경우, PMOS 영역의 p+폴리실리콘 게이트에서 게이트 공핍 효과(gate depletion effect) 및 보론 침투 현상(boron penetration)이 발생되는 문제점이 있다.
한편, 최근의 기술 동향을 살펴보면, 모스 소자의 집적도가 증가함에 따라 게이트 선폭 및 저항값이 감소되고 있는 실정이므로, 미세 선폭 상에서 저저항을 구현하기 위해서 기존의 폴리실리콘 게이트 대신에, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 전이금속-실리사이드와 폴리실리콘의 적층 구조로 이루어진 전이금속 폴리사이드 게이트에 대한 연구가 활발히 진행되고 있다. 특히, 상기한 전이금속-폴리사이드 중에서, 티타늄 실리사이드는 게이트로서 요구하는 특성을 잘 만족시키고 있어서, 티타늄 폴리사이드 게이트에 대한 연구가 중점적으로 진행되고 있다.
도 1a 내지 도 1g는 듀얼 티타늄 폴리사이드 게이트를 갖는 종래 기술에 따른 CMOS 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1)의 소정 부분에 소자 형성 영역을 한정하는 필드산화막들(2)을 형성하고, 공지된 마스크 및 이온주입 공정을행하여 상기 실리콘 기판 내에 P-웰(3a) 및 N-웰(3b)을 형성한다. 그런다음, 상기 결과물 상에 게이트 산화막(4) 및 비도핑된 폴리실리콘막(5)을 차례로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 공지된 마스크 및 이온주입 공정을 재차 행하여 P-웰(3a) 상에는 n+폴리실리콘막(5a)을, 그리고, N-웰(3b) 상에는 p+폴리실리콘막(5b)을 각각 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 결과물 상에 물리기상증착법으로 티타늄막(6)을 증착하고, 이어서, 상기 결과물에 대해 급속열공정(Rapid Thermal Process)을 수행하여 상기 티타늄막(6)과 폴리실리콘막(5a, 5n)을 반응시킴으로써, 도 1d에 도시된 바와 같이, 저저항의 티타늄 실리사이드막(7)을 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 티타늄 실리사이드막(7) 상에 질화막 또는 산화막 재질의 하드 마스크막을 증착한 후, 이를 패터닝하여 마스크 패턴(8)을 형성하고, 이어서, 상기 마스크 패턴(8)을 이용하여 상기 티타늄 실리사이드막(7)과 폴리실리콘막(5a, 5b) 및 게이트 산화막(4)을 식각함으로써 티타늄 폴리사이드 게이트(10a, 10b)를 형성한다.
다음으로, 도 1f에 도시된 바와 같이, 상기 식각시에 발생된 실리콘 기판(1)의 식각 손상(etch damage)을 회복시키고, 그리고, 후속의 소오스/드레인 영역 형성을 위한 이온주입시에 실리콘 기판(1)의 손상이 유발되는 것을 방지하기 위해서, 상기 결과물에 대해 게이트 재산화(gate re-oxidation) 공정를 행하고, 그 결과로, 상기 티타늄 폴리사이드 게이트(10a, 10b)의 양측벽 및 실리콘 기판(1) 상에 스크린 산화막(11)을 형성한다.
이후, 도 1g에 도시된 바와 같이, 공지된 후속 공정, 예를들어, 상대적으로 낮은 도우즈 및 에너지의 이온주입 공정, 스페이서(12) 형성 공정 및 상대적으로 높은 도우즈 및 에너지의 이온주입 공정을 순차적으로 행하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(13)을 형성한다.
그리고나서, 공지된 후속 공정을 행하여 CMOS 소자를 완성한다.
그러나, 상기와 같은 듀얼 티타늄 폴리사이드 게이트를 갖는 종래의 CMOS 소자의 제조방법은 다음과 같은 문제점이 있다.
먼저, 도 2a는 상기와 같은 공정을 통해 제조된 모스 소자에서 게이트 선폭에 따른 그 면저항 값을 도시한 그래프인데, 도시된 바와 같이, 게이트 선폭이 0.13㎛ 이하인 영역에서는 그 면저항 값이 급격히 증가하게 되는 바, 이러한 게이트로는 정상적인 소자 특성을 구현할 수 없다. 이것은 티타늄 실리사이드막이 게이트 선폭에 따른 면저항값의 변동이 큰 선폭효과(line width effect)를 갖기 때문이며, 이러한 단점은 상기 티타늄 실리사이드막의 물질 고유의 특성이므로, 근본적으로 제거할 수 없다.
그 다음, 일반적으로 게이트 패터닝을 행한 후에는 식각 데미지의 보상 및 후속의 이온주입에 의한 데미지를 억제시키기 위해서 게이트 재산화 공정을 수행하게 된다. 그런데, 티타늄 폴리사이드 게이트를 형성한 후, 게이트 재산화 공정을 행하게 되면, 그 공정 동안에 티타늄 실리사이드막의 측벽에서 이상 산화(AbnormalOxidation) 현상이 발생되어 상대적으로 두꺼운 산화물층이 형성되기 때문에, 후속의 이온주입 공정시, 상기 상대적으로 두꺼운 산화물층이 장애물로 작용하여 정상적인 LDD 구조의 소오스/드레인 영역을 형성할 수 없게 된다.
또한, 티타늄 폴리사이드 게이트가 형성된 상태로 후속 공정, 즉, 열공정이 진행하게 되면, 도 2b에 도시된 바와 같이, 티타늄 실리사이드막(7)과 폴리실리콘막(5)간의 계면 거칠기(roughness)가 증가되고, 그래서, 소자 특성이 열화된다. 여기서, 상기 계면 거칠기의 증가는 폴리실리콘막이 주상 구조를 갖는 박막인 것에 기인하여 티타늄과 상호반응할 때 그 입계와 결정립에서의 반응속도 차이가 존재하기 때문이며, 상기 계면 거칠기의 증가에 따른 문제점은 다음과 같다.
첫째, 티타늄 폴리사이드 게이트를 형성하기 위한 식각시, 전체 기판 내에서 폴리실리콘막과 티타늄실리사이드막의 두께 비율의 변화가 심하여 정확한 식각 조건(recipe)을 설정하기 어렵고, 그래서, 기판의 어택(attack)이 발생될 수 있다.
둘째, 게이트 패터닝 이후에 게이트 내의 층간 두께 비율의 차이가 발생되는데, 이러한 현상은 소자 측면에서 볼 때, 저항값의 차이로 나타나게 되므로, 소자 특성이 안정적이 못하다. 이것은 티타늄 폴리사이드 게이트에서 티타늄 실리사이드막이 전체 게이트 저항을 결정하는 주요 인자로 기능하기 때문이다.
셋째, 게이트 형성 후, 후속 열공정이 진행되는 것에 의해서 티타늄 실리사이드막에 존재하는 티타늄이 폴리실리콘막을 관통하여 게이트 산화막까지 침투함으로써, GOI(Gate Oxide Integrity) 특성이 열화된다. 여기서, 상기 티타늄의 게이트 산화막으로의 침투 확률은 티타늄 실리사이드막과 게이트 산화막간의 거리, 즉, 폴리실리콘막의 두께에 영향을 받으며, 계면 거칠기가 증가되면, 상기 폴리실리콘막의 두께 변화가 심하게 되기 때문에, 전체 기판에서 볼 때, 국부적인 GOI 열화 현상이 증가하게 되어, 결국, 전체 소자 특성은 저하된다.
한편, 듀얼 티타늄 폴리사이드 게이트는 그 내부에 폴리실리콘막이 존재하는 바, 기존의 듀얼 폴리실리콘 게이트로 구성된 CMOS 소자에서 나타나는 것처럼, 후속 열공정의 진행시, PMOS 영역에서의 p+티타늄 폴리사이드 게이트 내에 존재하는 보론이 게이트 산화막을 관통하여 실리콘 기판의 채널 영역으로 확산하는 보론 침투 현상과 게이트 산화막 근처에 존재하는 보론의 활성화가 충분히 이루어지지 않는 게이트 공핍화가 그대로 발생되고, 특히, 티타늄 실리사이드막으로 보론이 확산되어 빠져나감으로써, 게이트 공핍화는 더욱 심하게 나타난다. 여기서, 상기 보론 침투 현상은 플랫-밴드(flat-band) 및 문턱전압의 변화를 초래하고, 또한, GOI 특성을 저하시키게 되고, 상기 게이트 공핍화는 인버젼 캐패시턴스(Inversion Capacitance)를 감소시키며, 문턱전압의 증가를 초래하는 것으로 알려져 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 티타늄 실리사이드의 선폭 효과, 이상 산화 현상, 티타늄 실리사이드막과 폴리실리콘막간의 계면 거칠기의 증가 현상, 보론 침투 현상 및 게이트 공핍화 현상 등을 방지할 수 있는 CMOS 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 CMOS 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 및 도 2b는 종래의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 CMOS 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 실리콘 기판 22 : 필드산화막
23a : P-웰 23b : N-웰
24 : 게이트 산화막 25 : 폴리실리콘막
25a : n+폴리실리콘막 25b : p+폴리실리콘막
30a,30b : 폴리실리콘 게이트 31 : 스크린 산화막
32 : LDD 영역 33 : 스페이서
34 : 소오스/드레인 영역 35 : 층간절연막
36 : 비정질 티타늄 실리사이드막 36a : 결정질 티타늄 실리사이드막
37 : 마스크 패턴 40a,40b : 티타늄 폴리사이드 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 CMOS 소자의 제조방법, 표면에소자 형성 영역을 한정하는 필드산화막이 형성되고, 내부에 P-웰 및 N-웰이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 산화막과 비도핑된 폴리실리콘막을 차례로 형성하는 단계; 상기 P-웰 영역 상에 형성된 폴리실리콘막 부분에 n형 불순물을 이온주입하여 n+폴리실리콘막을 형성하고, N-웰 영역 상에 형성된 폴리실리콘 부분에 Ge과 p형 불순물을 차례로 이온주입하여 p+폴리실리콘막을 형성하는 단계; 상기 도핑된 폴리실리콘막과 게이트 산화막을 패터닝하여 P-웰 및 N-웰 상에 각각 폴리실리콘 게이트를 형성하는 단계; 상기 폴리실리콘 게이트 양측의 웰 내에 상기 웰과 반대 도전형의 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 증착하고, 이어서, 상기 층간절연막을 식각하여 그 표면을 평탄화시키면서 상기 폴리실리콘 게이트를 노출시키는 단계; 상기 폴리실리콘 게이트 및 층간절연막 상에 결정질의 전이금속-실리사이드막을 형성하는 단계; 상기 폴리실리콘 게이트 보다 큰 선폭으로 상기 결정질의 전이금속-실리사이드막을 패터닝하고, 그것에 의해서, 듀얼 티타늄 폴리사이드 게이트를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 듀얼 폴리실리콘 게이트를 형성한 후, CMP 공정 및 티타늄 실리사이드 증착 및 패터닝 공정을 행함으로써, 상기 티타늄 실리사이드막의 선폭 효과 및 이상 산화 현상을 방지할 수 있고, 그리고, 티타늄 실리사이드막과 폴리실리콘막간의 계면 거칠기의 증가를 방지할 수 있으며, 또한, 보론 침투 현상 및 게이트 공핍화 현상을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 듀얼 티타늄 폴리사이드 게이트를 갖는 CMOS 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(21)의 표면에 소자 형성 영역을 한정하는 필드산화막들(22)을 형성하고, 공지된 마스크 공정 및 이온주입 공정을 행하여 상기 실리콘 기판(21) 내에 P-웰(23a) 및 N-웰(23b)을 형성한다. 그런다음, 상기 실리콘 기판(21)의 표면 상에 게이트 산화막(24)을 성장시키고, 상기 게이트 산화막(24) 및 필드산화막(22) 상에 LPCVD 공정으로 폴리실리콘막(25)을 1,000∼2,000Å 정도 증착한다.
그 다음, 도 3b에 도시된 바와 같이, 공지된 마스크 공정 및 이온주입 공정을 재차 수행하여 P-웰(23a) 상에는 n+폴리실리콘막(25a)을, 그리고, N-웰(23b) 상에는 p+폴리실리콘막(25b)을 형성하는 것에 의해서 듀얼 폴리실리콘막을 형성한다. 이때, PMOS 형성 영역, 즉, N-웰(23b) 내에는 p+폴리실리콘막(25b)을 형성하기 위한 p형 도펀트를 이온주입하기 전에 미리 Ge 이온주입 공정을 실시하며, 상기 Ge 이온주입 공정은 5×1014∼1015도우즈 및 50∼200keV의 에너지로 행한다.
다음으로, 도 3c에 도시된 바와 같이, 마스크 공정 및 식각 공정을 행하여P-웰(23a) 및 N-웰(23b) 상에 각각 폴리실리콘 게이트(30a, 30b)를 형성하는 것에 의해서 듀얼 폴리실리콘 게이트를 형성한다. 그런다음, 상기 식각시에 발생된 실리콘 기판(21)의 식각 손상을 회복시키고, 그리고, 후속에서 행해지는 이온주입시의 실리콘 기판(21)의 손상이 방지되도록, 재산화 공정을 수행하고, 그 결과로, 실리콘 기판(21)의 표면 상에 스크린 산화막(31)을 형성한다. 이때, 상기 재산화 공정은 650∼850℃의 온도에서 30∼100Å 두께의 스크린 산화막(31)이 성장되도록 행한다. 또한, 상기 재산화 공정시에는 폴리실리콘 게이트(30a, 30b) 가장자리의 게이트 산화막 부분에 버즈-빅(bird′s beak)을 유도함으로써 게이트 오버랩 캐패시턴스(gate overlap capacitance)의 발생을 최소화시킨다.
그리고나서, 상기 결과물에 대해 상대적으로 낮은 도우즈 및 에너지의 이온주입을 행하여 상기 폴리실리콘 게이트(30a, 30b) 양측의 웰(23a, 23b) 내에 LDD 영역(32)을 형성한다. 이때, 상기 이온주입은 웰과 반대 도전형의 불순물로 행한다.
그 다음, 도 3d에 도시된 바와 같이, 상기 결과물 상에 스페이서용 산화막을 900∼1,200Å 두께로 증착한 후, 이를 식각하여 상기 폴리실리콘 게이트(30a, 30b)의 양측벽에 스페이서(33)를 형성하고, 그리고나서, 상대적으로 높은 도우즈 및 에너지의 이온주입을 행하여 상기 폴리실리콘 게이트(30a, 30b) 양측의 웰(23a, 23b) 내에 LDD 구조의 소오스/드레인 영역(34)을 형성한다. 이때, 상기 LDD 영역(32)의 형성과 마찬가지로, 상기 이온주입은 웰과 반대 도전형의 불순물로 행한다.
다음으로, 도 3e에 도시된 바와 같이, 상기 결과물 상에 2,500∼4,000Å 두께로 층간절연막(35)을 증착하고, 그런다음, 상기 층간절연막(35)을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마하여, 그 표면을 평탄화시킴과 동시에, 상기 폴리실리콘 게이트(30a, 30b)를 노출시킨다. 이때, 상기 CMP 공정 대신에 에치백(Etch Back) 공정을 이용하는 것도 가능하다.
그 다음, 도 3f에 도시된 바와 같이, 상기 결과물 상에 물리적 증착법으로 티타늄 실리사이드막(36)을 1,000∼2,000Å 두께로 증착한다. 여기서, 상기 티타늄 실리사이드막(36)은 비정질 상태로 존재한다. 또한, 상기 티타늄 실리사이드막(36) 대신에 코발트 실리사이드막, 니켈 실리사이드막 등의 전이금속-실리사이드막을 이용하는 것도 가능하다.
계속해서, 도 3g에 도시된 바와 같이, 질소 분위기 및 700∼850℃에서 10∼30초 동안 상기 결과물에 대해 급속열공정을 행하여 비정질 상태의 티타늄 실리사이드막을 결정화시켜, 결정질 티타늄 실리사이드막(36a)을 형성한다.
이후, 도 3h에 도시된 바와 같이, 상기 결정질 티타늄 실리사이드막(36a) 상에 질화막 또는 산화막 재질의 하드 마스크막을 900∼1,200Å 두께로 증착한 후, 이를 패터닝하여 마스크 패턴(37)을 형성하고, 이어서, 상기 마스크 패턴(37)을 이용하여 그 하부의 결정질 티타늄 실리사이드막(36a)을 식각하여, 최종적으로, 듀얼 티타늄 폴리사이드 게이트(40a, 40b)를 갖는 CMOS 소자를 완성한다. 이때, 상기 마스크 패턴(37)의 선폭 및 이를 이용한 식각 공정을 통해 얻어지는 결정질 티타늄 실리사이드막의 선폭은 폴리실리콘 게이트(30, 30b) 보다 큰 선폭을 갖도록 패터닝한다.
상기와 같은 공정을 통해 제조되는 본 발명의 듀얼 티타늄 폴리사이드 게이트를 갖는 CMOS 소자는 다음과 같은 잇점을 갖는다.
첫째, 폴리실리콘막의 도핑 공정, 특히, PMOS 형성 영역에서 p형 도펀트, 예를들어, 보론을 이온주입하기 전에 Ge 이온주입 공정을 수행함으로써, 예비-비정질화(Pre-Amorphization) 효과 및 SiGe 효과를 유도하게 되고, 이때, 상기 예비-비정질화 효과에 의하여 후속에서 이온주입되는 보론의 채널링 현상을 감소시킬 수 있고, 아울러, 후속의 열공정에 의한 보론의 활성화 정도를 증가시킬 수 있다. 게다가, 통상적인 SiGe 물질에서 보고되는 것처럼, Ge 원소는 폴리실리콘 내에서의 보론의 확산을 지연시킴과 동시에 보론의 활성화를 증가시키는 효과를 나타내는 바, 결과적으로, Ge 이온주입 공정을 행하는 것에 의해서 보론의 침투 현상과 게이트 공핍화를 동시에 감소시킬 수 있다.
둘째, 듀얼 폴리실리콘 게이트를 형성한 후, CMP 공정과 티타늄 실리사이드막의 형성 공정 및 패터닝 공정을 통해서 최종적인 듀얼 티타늄 폴리사이드 게이트를 형성하기 때문에, 게이트 재산화 공정에 기인된 티타늄 실리사이드막의 이상 산화 현상을 방지할 수 있고, 또한, 열공정에 의한 열적 버짓(Thermal Budget)에 기인된 폴리실리콘막과 티타늄 실리사이드막간의 계면 거칠기가 증가되는 것을 최소화시킬 수 있으며, 그래서, 매우 우수한 게이트 계면 특성을 확보할 수 있고, 또한, GOI 특성 저하도 방지할 수 있다.
셋째, 티타늄 실리사이드막의 선폭을 폴리실리콘막의 선폭 보다 크도록 하기 때문에 상기 티타늄 실리사이드막의 물질 고유의 특성인 선폭 효과를 완화시킬 수있게 되고, 그래서, 미세 선폭에서의 소망하는 낮은 면저항을 구현할 수 있다.
이상에서와 같이, 본 발명은 듀얼 티타늄 폴리사이드 게이트를 형성함에 있어서, 먼저, 폴리실리콘막으로만 듀얼 폴리실리콘 게이트를 형성한 후, 후속에서 CMP 공정, 티타늄 실리사이드막 형성 공정 및 패터닝 공정을 통해서 최종적인 듀얼 티타늄 폴리사이드 게이트를 형성시킴으로써, 공정 상의 신뢰성 및 재현성을 확보할 수 있으며, 또한, 보론 침투 현상 및 게이트 공핍화, 티타늄 실리사이드막 측부의 이상 산화 현상, 폴리실리콘막과 티타늄 실리사이드막간의 계면 거칠기 증가 등을 방지하고, 그리고, 티타늄 실리사이드막에서의 선폭 효과를 완하시키는 것에 의해서 게이트 특성을 향상시킬 수 있고, 그래서, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 표면에 소자 형성 영역을 한정하는 필드산화막이 형성되고, 내부에 P-웰 및 N-웰이 형성된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 게이트 산화막과 비도핑된 폴리실리콘막을 차례로 형성하는 단계;
    상기 P-웰 영역 상에 형성된 폴리실리콘막 부분에 n형 불순물을 이온주입하여 n+폴리실리콘막을 형성하고, N-웰 영역 상에 형성된 폴리실리콘 부분에 Ge과 p형 불순물을 차례로 이온주입하여 p+폴리실리콘막을 형성하는 단계;
    상기 도핑된 폴리실리콘막과 게이트 산화막을 패터닝하여 P-웰 및 N-웰 상에 각각 폴리실리콘 게이트를 형성하는 단계;
    상기 폴리실리콘 게이트 양측의 웰 내에 상기 웰과 반대 도전형의 LDD (Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계;
    상기 결과물 상에 층간절연막을 증착하고, 이어서, 상기 층간절연막을 식각하여 그 표면을 평탄화시키면서 상기 폴리실리콘 게이트를 노출시키는 단계;
    상기 폴리실리콘 게이트 및 층간절연막 상에 결정질의 전이금속-실리사이드막을 형성하는 단계;
    상기 폴리실리콘 게이트 보다 큰 선폭으로 상기 결정질의 전이금속-실리사이드막을 패터닝하고, 그것에 의해서, 듀얼 티타늄 폴리사이드 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 비도핑된 폴리실리콘막은
    LPCVD 공정을 통해서 1,000∼2,000Å 두께로 증착하는 것을 특징으로 하는 씨모드 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 Ge 이온주입 공정은 5×1014∼1015도우즈 및 50∼200keV의 에너지로 행하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계는,
    상기 폴리실리콘 게이트가 형성된 결과물에 대한 재산화 공정을 행하여 상기 폴리실리콘 게이트의 양측벽 및 실리콘 기판의 표면 상에 스크린 산화막을 형성하는 단계; 상기 웰과 반대 도전형의 불순물을 상기 웰 내에 저농도로 이온주입하는 단계; 상기 폴리실리콘 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 웰과 반대 도전형의 불순물을 상기 웰 내에 고농도로 이온주입하는 단계로 이루어지는 것을 특징으로 하는 씨모스 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 재산화 공정은 650∼850℃에서 30∼100Å 두께의 스크린 산화막이 형성되도록 행하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 층간절연막은, 2,500∼4,000Å 두께로 증착하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 층간절연막을 식각하는 단계는,
    화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 행하는 것을 특징으로 하는 모스팻 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 결정질의 전이금속-실리사이드막을 형성하는 단계는
    상기 폴리실리콘 게이트 및 층간절연막 상에 물리기상증착법으로 비정질의 전이금속-티타늄 실리사이드막을 증착하는 단계; 및
    상기 비정질의 전이금속-실리사이드막을 열처리하여 결정화시키는 단계로 이루어지는 것을 특징으로 하는 씨모스 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 전이금속-실리사이드막은, 티타늄 실리사이드막, 코발트 실리사이드막, 또는, 니켈 실리사이드막의 그룹 중에서 선택되는 하나인 것을 특징으로 하는 씨모스 소자의 제조방법.
  10. 제 8 항에 있어서, 상기 전이금속-실리사이드막은, 티타늄 실리사이드막인것을 특징으로 하는 씨모스 소자의 제조방법.
  11. 제 8 항에 있어서, 상기 전이금속-실리사이드막은, 1,000∼2,000Å 두께로 증착하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  12. 제 8 항에 있어서, 상기 열처리는 질소 분위기 및 700∼850℃에서 10∼30초 동안 금속열공정으로 행하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  13. 제 1 항에 있어서, 상기 전이금속-실리사이드막을 패터닝하는 단계는,
    상기 전이금속-실리사이드막 상에 하드 마스크막을 증착하는 단계;
    상기 하드 마스크막을 패터닝하여 상기 폴리실리콘 게이트 보다 큰 선폭을 갖는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용하여 상기 전이금속-실리사이드막을 식각하는 단계로 이루어지는 것을 특징으로 하는 씨모스 소자의 제조방법.
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