JP2000340677A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000340677A JP2000340677A JP11153196A JP15319699A JP2000340677A JP 2000340677 A JP2000340677 A JP 2000340677A JP 11153196 A JP11153196 A JP 11153196A JP 15319699 A JP15319699 A JP 15319699A JP 2000340677 A JP2000340677 A JP 2000340677A
- Authority
- JP
- Japan
- Prior art keywords
- well
- film
- silicon film
- forming
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 イオン注入機の生産能力を低下させることな
く、より多くのＮ型不純物を効率良くドープでき、従来
の低温，短時間という熱処理条件を用いてＮ型ゲート電
極の活性化率を向上することができ、Ｎ型ゲート電極の
空乏化を抑制することができるデュアルゲート電極構造
及びその製造方法を提供する。 【解決手段】 ゲート酸化膜４上の全面に濃度１×１０
19／ｃｍ3のリンドープトシリコン膜７を膜厚１０００
Å程度堆積する。レジストパターン６をマスクとしてＮ
ＭＯＳ，ＰＭＯＳの領域へそれぞれリン、ボロンをイオ
ン注入し、ＲＴＡ後デュアルゲート電極７ａ，７ｂをパ
ターニングする。
く、より多くのＮ型不純物を効率良くドープでき、従来
の低温，短時間という熱処理条件を用いてＮ型ゲート電
極の活性化率を向上することができ、Ｎ型ゲート電極の
空乏化を抑制することができるデュアルゲート電極構造
及びその製造方法を提供する。 【解決手段】 ゲート酸化膜４上の全面に濃度１×１０
19／ｃｍ3のリンドープトシリコン膜７を膜厚１０００
Å程度堆積する。レジストパターン６をマスクとしてＮ
ＭＯＳ，ＰＭＯＳの領域へそれぞれリン、ボロンをイオ
ン注入し、ＲＴＡ後デュアルゲート電極７ａ，７ｂをパ
ターニングする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特に、ＣＭＯＳトランジスタにお
けるデュアルゲート電極構造に関するものである。
その製造方法に関し、特に、ＣＭＯＳトランジスタにお
けるデュアルゲート電極構造に関するものである。
【０００２】
【従来の技術】同一基板にＮＭＯＳＦＥＴ（ＮＭＯＳ）
とＰＭＯＳＦＥＴ（ＰＭＯＳ）とを形成したＣＭＯＳト
ランジスタでは、一般にＮＭＯＳとＰＭＯＳともにポリ
シリコンゲート電極としてＮ型ゲート電極のシングルゲ
ート電極が用いられていた。しかし、微細化が進み、サ
ブミクロン以下やハーフミクロン以下になるとデバイス
の低電圧化にともなって、ＣＭＯＳトランジスタのポリ
シリコンゲート電極はＮＭＯＳ，ＰＭＯＳ各々に応じて
Ｎ型，Ｐ型が必要となり、デュアルゲート電極構造をと
ることになる。
とＰＭＯＳＦＥＴ（ＰＭＯＳ）とを形成したＣＭＯＳト
ランジスタでは、一般にＮＭＯＳとＰＭＯＳともにポリ
シリコンゲート電極としてＮ型ゲート電極のシングルゲ
ート電極が用いられていた。しかし、微細化が進み、サ
ブミクロン以下やハーフミクロン以下になるとデバイス
の低電圧化にともなって、ＣＭＯＳトランジスタのポリ
シリコンゲート電極はＮＭＯＳ，ＰＭＯＳ各々に応じて
Ｎ型，Ｐ型が必要となり、デュアルゲート電極構造をと
ることになる。
【０００３】図６（ａ）〜（ｃ）は従来のデュアルゲー
ト電極の形成方法を示す工程断面図である。図６に従っ
て、順次説明を行う。まず、図６（ａ）に示すように、
シリコン基板１にＮウエル２ａ，Ｐウエル２ｂを形成
し、フィールド酸化膜３を形成した後、ゲート酸化膜４
を形成する。その後、アンドープトシリコン膜５を任意
の膜厚（１０００Å程度）で全面に堆積する。シリコン
膜５は多結晶、非結晶のいづれでもよい。レジストパタ
ーン６でＰウエル２ｂ側を被覆してリン（Ｐ+），ひ素
（Ａｓ+）などのＮ型不純物を下部のゲート絶縁膜４に
達しないようなエネルギー（１０ＫｅＶ程度）でアンド
ープトシリコン膜５へイオン注入する。
ト電極の形成方法を示す工程断面図である。図６に従っ
て、順次説明を行う。まず、図６（ａ）に示すように、
シリコン基板１にＮウエル２ａ，Ｐウエル２ｂを形成
し、フィールド酸化膜３を形成した後、ゲート酸化膜４
を形成する。その後、アンドープトシリコン膜５を任意
の膜厚（１０００Å程度）で全面に堆積する。シリコン
膜５は多結晶、非結晶のいづれでもよい。レジストパタ
ーン６でＰウエル２ｂ側を被覆してリン（Ｐ+），ひ素
（Ａｓ+）などのＮ型不純物を下部のゲート絶縁膜４に
達しないようなエネルギー（１０ＫｅＶ程度）でアンド
ープトシリコン膜５へイオン注入する。
【０００４】次に、図６（ｂ）に示すように、Ｎウエル
２ａ側をレジストパターン６で被覆し、ボロン
（Ｂ+），二フッ化ボロン（ＢＦ2 +）などのＰ型不純物
を下部のゲート絶縁膜４に達しないようなエネルギー
（５ＫｅＶ程度）でアンドープトシリコン膜５へイオン
注入する。
２ａ側をレジストパターン６で被覆し、ボロン
（Ｂ+），二フッ化ボロン（ＢＦ2 +）などのＰ型不純物
を下部のゲート絶縁膜４に達しないようなエネルギー
（５ＫｅＶ程度）でアンドープトシリコン膜５へイオン
注入する。
【０００５】次に、図６（ｃ）に示すように、レジスト
パターン６を除去した後、ドープされた不純物は後工程
の熱処理によって深さ方向に拡散し、同時にシリコン膜
５中を電気的に活性化させる。このとき、拡散係数の大
きいＰ型不純物が過度の拡散によってチャネル領域に染
みだし、しきい値電圧を変化させてしまうことを防止す
るために、熱処理条件は低温化、短時間化で行われ、ラ
ピッドサーマルアニール（ＲＴＡ）などが用いられてい
る。その後、ドープされたシリコン膜５をパターニング
してゲート電極を形成する（図示なし）。
パターン６を除去した後、ドープされた不純物は後工程
の熱処理によって深さ方向に拡散し、同時にシリコン膜
５中を電気的に活性化させる。このとき、拡散係数の大
きいＰ型不純物が過度の拡散によってチャネル領域に染
みだし、しきい値電圧を変化させてしまうことを防止す
るために、熱処理条件は低温化、短時間化で行われ、ラ
ピッドサーマルアニール（ＲＴＡ）などが用いられてい
る。その後、ドープされたシリコン膜５をパターニング
してゲート電極を形成する（図示なし）。
【０００６】
【発明が解決しようとする課題】従来のＣＭＯＳトラン
ジスタのデュアルゲート電極の形成方法は以上のようで
あり、デザインルールが０．１８μｍ以下のトランジス
タの場合、一般的にシリコン膜５の膜厚は１０００Å以
下となっている。このため、図６（ｂ）に示すように、
下部のゲート絶縁膜４に達しないようにするためにはＢ
+を注入する際の注入エネルギーは１ＫｅＶ〜５ＫｅＶ
程度となる。従って、このエネルギー領域ではイオン注
入機の取得可能なビーム電流値は極端に低くなるため注
入するのに時間がかかり、生産能力が大幅に低下すると
いう問題点があった。
ジスタのデュアルゲート電極の形成方法は以上のようで
あり、デザインルールが０．１８μｍ以下のトランジス
タの場合、一般的にシリコン膜５の膜厚は１０００Å以
下となっている。このため、図６（ｂ）に示すように、
下部のゲート絶縁膜４に達しないようにするためにはＢ
+を注入する際の注入エネルギーは１ＫｅＶ〜５ＫｅＶ
程度となる。従って、このエネルギー領域ではイオン注
入機の取得可能なビーム電流値は極端に低くなるため注
入するのに時間がかかり、生産能力が大幅に低下すると
いう問題点があった。
【０００７】又、図３は熱処理後のゲート電極膜中の不
純物分布を示す図である。図３において、（Ａ）は図６
（ａ）に示したリン（Ｐ+）の注入後、熱処理前のゲー
ト電極膜中の不純物分布を示しており、（Ｂ）は図６
（ｃ）に示したリン（Ｐ+）の注入後、熱処理後のゲー
ト電極膜中の不純物分布を示している。
純物分布を示す図である。図３において、（Ａ）は図６
（ａ）に示したリン（Ｐ+）の注入後、熱処理前のゲー
ト電極膜中の不純物分布を示しており、（Ｂ）は図６
（ｃ）に示したリン（Ｐ+）の注入後、熱処理後のゲー
ト電極膜中の不純物分布を示している。
【０００８】図６（ｃ）に示すように、熱処理条件を拡
散係数の大きいＰ型不純物を基準として、低温化、短時
間化が行われている。従って、図３に示すように、熱処
理後も注入後の不純物濃度をほぼ維持するＮ型ゲート電
極では、ゲート電極の膜中の深部での不純物濃度が低く
なり、ゲート電極において部分的に空乏化してゲート電
極全体の活性化率が低下するという問題点もあった。
散係数の大きいＰ型不純物を基準として、低温化、短時
間化が行われている。従って、図３に示すように、熱処
理後も注入後の不純物濃度をほぼ維持するＮ型ゲート電
極では、ゲート電極の膜中の深部での不純物濃度が低く
なり、ゲート電極において部分的に空乏化してゲート電
極全体の活性化率が低下するという問題点もあった。
【０００９】例えば、アンドープトシリコン膜(非晶質)
で、膜厚１０００Å、Ｐ+を１０ＫｅＶ，８×１０15/ｃ
ｍ2以上、Ｂ+を５ＫｅＶ，８×１０15/ｃｍ2以上注入し
た後、ＲＴＡを窒素雰囲気中で１０００℃，３０ｓｅ
ｃ．行うと、Ｎ型ゲート電極の活性化率は８５〜９０
％、Ｐ型ゲート電極の活性化率は９０％であった。
で、膜厚１０００Å、Ｐ+を１０ＫｅＶ，８×１０15/ｃ
ｍ2以上、Ｂ+を５ＫｅＶ，８×１０15/ｃｍ2以上注入し
た後、ＲＴＡを窒素雰囲気中で１０００℃，３０ｓｅ
ｃ．行うと、Ｎ型ゲート電極の活性化率は８５〜９０
％、Ｐ型ゲート電極の活性化率は９０％であった。
【００１０】これを解決するために、Ｎ型不純物濃度を
高くすると、Ｎ型不純物の注入量を極端に高くしなけれ
ばならず、イオン注入時間が長くかかり生産能力が低下
するという問題点があった。
高くすると、Ｎ型不純物の注入量を極端に高くしなけれ
ばならず、イオン注入時間が長くかかり生産能力が低下
するという問題点があった。
【００１１】この発明は上記のような問題点を解消する
ために成されたもので、イオン注入機の生産能力を低下
させることなく、より多くのＮ型不純物を効率良くドー
プでき、従来の低温，短時間という熱処理条件を用いて
Ｎ型ゲート電極の活性化率を向上することができ、Ｎ型
ゲート電極の空乏化を抑制することができるデュアルゲ
ート電極構造及びその製造方法を提供することを目的と
している。
ために成されたもので、イオン注入機の生産能力を低下
させることなく、より多くのＮ型不純物を効率良くドー
プでき、従来の低温，短時間という熱処理条件を用いて
Ｎ型ゲート電極の活性化率を向上することができ、Ｎ型
ゲート電極の空乏化を抑制することができるデュアルゲ
ート電極構造及びその製造方法を提供することを目的と
している。
【００１２】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、シリコン膜のうちの少なく
とも半分よりも下部にあたる膜厚分のシリコン膜を、１
×１０19／ｃｍ3未満のイオン濃度を有するＮ型不純物
がドープされたドープトシリコン膜で形成するようにし
たものである。
る半導体装置の製造方法は、シリコン膜のうちの少なく
とも半分よりも下部にあたる膜厚分のシリコン膜を、１
×１０19／ｃｍ3未満のイオン濃度を有するＮ型不純物
がドープされたドープトシリコン膜で形成するようにし
たものである。
【００１３】この発明の請求項２に係る半導体装置は、
Ｎ型ゲート電極を形成するシリコン膜にはＮ型不純物の
みを含み、Ｐ型ゲート電極を形成するシリコン膜にはＰ
型不純物と、イオン濃度が１×１０19／ｃｍ3未満のＮ
型不純物とを含んでいるものである。
Ｎ型ゲート電極を形成するシリコン膜にはＮ型不純物の
みを含み、Ｐ型ゲート電極を形成するシリコン膜にはＰ
型不純物と、イオン濃度が１×１０19／ｃｍ3未満のＮ
型不純物とを含んでいるものである。
【００１４】この発明の請求項３に係る半導体装置の製
造方法は、シリコン膜を形成する工程の後、記Ｎウエル
上の上記シリコン膜にＮ型不純物をイオン注入する工程
の前に、上記シリコン膜上にＢＰＳＧ膜を形成する工程
を加え、Ｐウエル上の上記シリコン膜にＰ型不純物をイ
オン注入する工程の後、上記シリコン膜をパターニング
する工程の前に、上記ＢＰＳＧ膜を除去する工程を加え
るようにしたものである。
造方法は、シリコン膜を形成する工程の後、記Ｎウエル
上の上記シリコン膜にＮ型不純物をイオン注入する工程
の前に、上記シリコン膜上にＢＰＳＧ膜を形成する工程
を加え、Ｐウエル上の上記シリコン膜にＰ型不純物をイ
オン注入する工程の後、上記シリコン膜をパターニング
する工程の前に、上記ＢＰＳＧ膜を除去する工程を加え
るようにしたものである。
【００１５】この発明の請求項４に係る半導体装置の製
造方法は、シリコン膜を形成する工程の後、Ｎウエル上
の上記シリコン膜にＮ型不純物をイオン注入する工程の
前に、上記シリコン膜上にＢＰＳＧ膜を形成する工程
と、上記ＢＰＳＧ膜上からＳｉ +，Ｎ2 +，Ｇｅ+等のイオ
ンのいずれかを上記ＢＰＳＧ膜中に止まるようにイオン
注入する工程と、上記ＢＰＳＧ膜を除去する工程とを加
えるようにしたものである。
造方法は、シリコン膜を形成する工程の後、Ｎウエル上
の上記シリコン膜にＮ型不純物をイオン注入する工程の
前に、上記シリコン膜上にＢＰＳＧ膜を形成する工程
と、上記ＢＰＳＧ膜上からＳｉ +，Ｎ2 +，Ｇｅ+等のイオ
ンのいずれかを上記ＢＰＳＧ膜中に止まるようにイオン
注入する工程と、上記ＢＰＳＧ膜を除去する工程とを加
えるようにしたものである。
【００１６】この発明の請求項５に係る半導体装置の製
造方法は、シリコン基板にＮウエル，Ｐウエル，フィー
ルド酸化膜を形成する工程と、上記シリコン基板上にゲ
ート酸化膜を形成する工程と、上記ゲート酸化膜上にシ
リコン膜を形成する工程と、上記シリコン膜上に金属ボ
ロン膜を形成する工程と、上記Ｎウエル上をレジストで
被覆して上記Ｐウエル上の上記シリコン膜に上記金属ボ
ロン膜上からＰ型不純物をイオン注入する工程と、上記
レジストと金属ボロン膜とを除去する工程と、上記Ｐウ
エル上をレジストで被覆して上記Ｎウエル上の上記シリ
コン膜にＮ型不純物をイオン注入する工程と、上記シリ
コン膜をパターニングして上記Ｎウエル上にＮ型ゲート
電極を、上記Ｐウエル上にＰ型ゲート電極を形成する工
程とを備えたものである。
造方法は、シリコン基板にＮウエル，Ｐウエル，フィー
ルド酸化膜を形成する工程と、上記シリコン基板上にゲ
ート酸化膜を形成する工程と、上記ゲート酸化膜上にシ
リコン膜を形成する工程と、上記シリコン膜上に金属ボ
ロン膜を形成する工程と、上記Ｎウエル上をレジストで
被覆して上記Ｐウエル上の上記シリコン膜に上記金属ボ
ロン膜上からＰ型不純物をイオン注入する工程と、上記
レジストと金属ボロン膜とを除去する工程と、上記Ｐウ
エル上をレジストで被覆して上記Ｎウエル上の上記シリ
コン膜にＮ型不純物をイオン注入する工程と、上記シリ
コン膜をパターニングして上記Ｎウエル上にＮ型ゲート
電極を、上記Ｐウエル上にＰ型ゲート電極を形成する工
程とを備えたものである。
【００１７】この発明の請求項６に係る半導体装置の製
造方法は、請求項１，３ないし５のいずれかにおいてＮ
型不純物がリンまたはひ素であるようにしたものであ
る。
造方法は、請求項１，３ないし５のいずれかにおいてＮ
型不純物がリンまたはひ素であるようにしたものであ
る。
【００１８】この発明の請求項７に係る半導体装置は、
請求項２においてＮ型不純物がリンまたはひ素であるよ
うにしたものである。
請求項２においてＮ型不純物がリンまたはひ素であるよ
うにしたものである。
【００１９】
【発明の実施の形態】実施の形態１．図１（ａ）〜
（ｃ）及び図２（ａ）（ｂ）はこの発明の実施の形態１
のデュアルゲート電極の形成方法を示す工程断面図であ
る。図に従って、順次説明を行う。まず、図１（ａ）に
示すように、シリコン基板１にＮウエル２ａ，Ｐウエル
２ｂを形成し、フィールド酸化膜３を形成した後、ゲー
ト酸化膜４を形成する。その後、ＮＭＯＳ，ＰＭＯＳの
領域全面にリン（Ｐ+）を添加したリンドープトシリコ
ン膜（多結晶、非晶質のいづれでもよい）７を膜厚１０
００Å程度堆積する。このとき、リンのドーピング濃度
は１×１０19／ｃｍ3未満と非常に低いものであり、リ
ンドープトシリコン膜７の膜中全体に添加している。
（ｃ）及び図２（ａ）（ｂ）はこの発明の実施の形態１
のデュアルゲート電極の形成方法を示す工程断面図であ
る。図に従って、順次説明を行う。まず、図１（ａ）に
示すように、シリコン基板１にＮウエル２ａ，Ｐウエル
２ｂを形成し、フィールド酸化膜３を形成した後、ゲー
ト酸化膜４を形成する。その後、ＮＭＯＳ，ＰＭＯＳの
領域全面にリン（Ｐ+）を添加したリンドープトシリコ
ン膜（多結晶、非晶質のいづれでもよい）７を膜厚１０
００Å程度堆積する。このとき、リンのドーピング濃度
は１×１０19／ｃｍ3未満と非常に低いものであり、リ
ンドープトシリコン膜７の膜中全体に添加している。
【００２０】次に、図１（ｂ）に示すように、レジスト
パターン６でＰウエル２ｂ側を被覆してリン（Ｐ+）を
下部のゲート絶縁膜４に達しないように、１０ＫｅＶ、
８×１０15／ｃｍ2以上でリンドープトシリコン膜７へ
イオン注入する。
パターン６でＰウエル２ｂ側を被覆してリン（Ｐ+）を
下部のゲート絶縁膜４に達しないように、１０ＫｅＶ、
８×１０15／ｃｍ2以上でリンドープトシリコン膜７へ
イオン注入する。
【００２１】次に、図１（ｃ）に示すように、Ｎウエル
２ａ側をレジストパターン６で被覆し、ボロン（Ｂ+）
を下部のゲート絶縁膜４に達しないように、５ＫｅＶ、
８×１０15／ｃｍ2以上でリンドープトシリコン膜７へ
イオン注入する。
２ａ側をレジストパターン６で被覆し、ボロン（Ｂ+）
を下部のゲート絶縁膜４に達しないように、５ＫｅＶ、
８×１０15／ｃｍ2以上でリンドープトシリコン膜７へ
イオン注入する。
【００２２】次に、図２（ａ）に示すように、ＲＴＡを
窒素雰囲気中で１０００℃，３０ｓｅｃ．行う。その
後、図２（ｂ）に示すように、ドープされたシリコン膜
７をパターニングしてＮ型ゲート電極７ａおよびＰ型ゲ
ート電極７ｂのデュアルゲート電極を形成する。
窒素雰囲気中で１０００℃，３０ｓｅｃ．行う。その
後、図２（ｂ）に示すように、ドープされたシリコン膜
７をパターニングしてＮ型ゲート電極７ａおよびＰ型ゲ
ート電極７ｂのデュアルゲート電極を形成する。
【００２３】このとき、Ｎ型ゲート電極７ａの活性化率
は９０％以上となり従来のものより向上させることがで
きる。また、Ｐ型ゲート電極７ｂは不純物の拡散係数が
大きいためキャリア分布にはほとんど影響なく、従来と
同じくＰ型ゲート電極の活性化率は９０％であった。
は９０％以上となり従来のものより向上させることがで
きる。また、Ｐ型ゲート電極７ｂは不純物の拡散係数が
大きいためキャリア分布にはほとんど影響なく、従来と
同じくＰ型ゲート電極の活性化率は９０％であった。
【００２４】図３はゲート電極膜中のリンの不純物分布
を示す図である。図３において、（Ａ）は図６（ａ）に
示した従来の熱処理前のゲート電極膜中のリンの不純物
分布を示している。（Ｂ）は図６（ｃ）に示した従来の
熱処理後のゲート電極膜中のリンの不純物分布を示して
いる。（Ｃ）は図１（ａ）に示した実施の形態１のリン
ドープトシリコン膜７の不純物分布であり、（Ｄ）は図
２（ａ）に示したこの発明の熱処理後のゲート電極膜中
の不純物分布を示している。
を示す図である。図３において、（Ａ）は図６（ａ）に
示した従来の熱処理前のゲート電極膜中のリンの不純物
分布を示している。（Ｂ）は図６（ｃ）に示した従来の
熱処理後のゲート電極膜中のリンの不純物分布を示して
いる。（Ｃ）は図１（ａ）に示した実施の形態１のリン
ドープトシリコン膜７の不純物分布であり、（Ｄ）は図
２（ａ）に示したこの発明の熱処理後のゲート電極膜中
の不純物分布を示している。
【００２５】図３からわかるように、従来に比べてゲー
ト電極の膜中の深部での不純物濃度は高くなり、Ｎ型ゲ
ート電極における部分的な空乏化を防ぐことができる。
従って、従来の低温，短時間という熱処理条件を用いて
Ｐ型ゲート電極の活性化率を維持した状態で、Ｎ型ゲー
ト電極の活性化率を向上することができ、Ｎ型ゲート電
極の空乏化を防止することができるので、トランジスタ
特性を向上することができる。
ト電極の膜中の深部での不純物濃度は高くなり、Ｎ型ゲ
ート電極における部分的な空乏化を防ぐことができる。
従って、従来の低温，短時間という熱処理条件を用いて
Ｐ型ゲート電極の活性化率を維持した状態で、Ｎ型ゲー
ト電極の活性化率を向上することができ、Ｎ型ゲート電
極の空乏化を防止することができるので、トランジスタ
特性を向上することができる。
【００２６】また、図１（ｂ）において、リンドープト
シリコン膜７へのリン（Ｐ+）イオン注入を１０Ｋｅ
Ｖ、１×１０15／ｃｍ2程度に下げてもＮ型ゲート電極
の活性化率は８５〜９０％と従来と同じものを得ること
ができる。従って、従来と同じものを形成する際にもＮ
型不純物の注入量を大幅に低減することができ、注入時
間を短縮することができるので、生産性の向上を図るこ
とができる。
シリコン膜７へのリン（Ｐ+）イオン注入を１０Ｋｅ
Ｖ、１×１０15／ｃｍ2程度に下げてもＮ型ゲート電極
の活性化率は８５〜９０％と従来と同じものを得ること
ができる。従って、従来と同じものを形成する際にもＮ
型不純物の注入量を大幅に低減することができ、注入時
間を短縮することができるので、生産性の向上を図るこ
とができる。
【００２７】実施の形態２．上記実施の形態１ではシリ
コン膜（多結晶または非晶質）中の全体にリンを添加し
た場合について説明を行ったが、ここではシリコン膜の
膜厚１０００Åのうち５００Åまでにのみリンを添加し
た場合について説明する。
コン膜（多結晶または非晶質）中の全体にリンを添加し
た場合について説明を行ったが、ここではシリコン膜の
膜厚１０００Åのうち５００Åまでにのみリンを添加し
た場合について説明する。
【００２８】図１（ａ）に示した実施の形態１を参照し
て、ゲート電極用のシリコン膜のうちまず、リン
（Ｐ+）を添加したリンドープトシリコン膜（多結晶、
非晶質のいづれでもよい）７を５００Å程度堆積する。
このとき、リンのドーピング濃度は１×１０19／ｃｍ3
未満と非常に低いものである。その後、アンドープトシ
リコン膜を５００〜１０００Å程度堆積する。その後、
実施の形態１と同様にして、図１（ｂ）（ｃ）図２
（ａ）（ｂ）の工程を経て、デュアルゲート電極を形成
する。
て、ゲート電極用のシリコン膜のうちまず、リン
（Ｐ+）を添加したリンドープトシリコン膜（多結晶、
非晶質のいづれでもよい）７を５００Å程度堆積する。
このとき、リンのドーピング濃度は１×１０19／ｃｍ3
未満と非常に低いものである。その後、アンドープトシ
リコン膜を５００〜１０００Å程度堆積する。その後、
実施の形態１と同様にして、図１（ｂ）（ｃ）図２
（ａ）（ｂ）の工程を経て、デュアルゲート電極を形成
する。
【００２９】図３に示すように、リンドープトシリコン
膜７がＲＴＡ後のＮ型ゲート電極中の不純物の活性化に
ついてはＮ型ゲート電極膜のうちの深部においてのみ顕
著に、不純物濃度を高めることに寄与していることがわ
かる。従って、ゲート電極用のシリコン膜のうち、リン
ドープトシリコン膜７を５００Å程度のみ堆積した場合
についても実施の形態１と同様の効果を得ることができ
る。
膜７がＲＴＡ後のＮ型ゲート電極中の不純物の活性化に
ついてはＮ型ゲート電極膜のうちの深部においてのみ顕
著に、不純物濃度を高めることに寄与していることがわ
かる。従って、ゲート電極用のシリコン膜のうち、リン
ドープトシリコン膜７を５００Å程度のみ堆積した場合
についても実施の形態１と同様の効果を得ることができ
る。
【００３０】実施の形態３．上記実施の形態１および２
ではリンを添加した場合について説明を行ったが、ひ素
（Ａｓ+）を添加した場合においても上記実施の形態と
同様の効果を得ることができる。
ではリンを添加した場合について説明を行ったが、ひ素
（Ａｓ+）を添加した場合においても上記実施の形態と
同様の効果を得ることができる。
【００３１】実施の形態４．上記実施の形態１〜３では
ドープトシリコン膜を使用した場合について説明を行っ
たが、アンドープトシリコン膜の上にリン，ボロンが添
加されているシリケートガラス（ＢＰＳＧ）膜を使用し
た場合について説明する。
ドープトシリコン膜を使用した場合について説明を行っ
たが、アンドープトシリコン膜の上にリン，ボロンが添
加されているシリケートガラス（ＢＰＳＧ）膜を使用し
た場合について説明する。
【００３２】図４はこの発明の実施の形態４のデュアル
ゲート電極の形成方法を示す一工程断面図である。図４
に示すように、シリコン基板１にＮウエル２ａ，Ｐウエ
ル２ｂを形成し、フィールド酸化膜３を形成した後、ゲ
ート酸化膜４を形成する。その後、全面にアンドープト
シリコン膜（多結晶または非晶質）５を１０００Å程度
堆積する。さらに、全面に、常圧ＣＶＤ法を用いてＢＰ
ＳＧ膜８を１μｍ堆積する。このＢＰＳＧ膜８の膜中に
ドープされるＢ，Ｐ原子濃度は重量濃度で４．０％と非
常に高濃度のものを使用する。その後、ＨＦまたはドラ
イエチイングによって、ＢＰＳＧ膜８を１００〜３００
Åに薄膜化する。
ゲート電極の形成方法を示す一工程断面図である。図４
に示すように、シリコン基板１にＮウエル２ａ，Ｐウエ
ル２ｂを形成し、フィールド酸化膜３を形成した後、ゲ
ート酸化膜４を形成する。その後、全面にアンドープト
シリコン膜（多結晶または非晶質）５を１０００Å程度
堆積する。さらに、全面に、常圧ＣＶＤ法を用いてＢＰ
ＳＧ膜８を１μｍ堆積する。このＢＰＳＧ膜８の膜中に
ドープされるＢ，Ｐ原子濃度は重量濃度で４．０％と非
常に高濃度のものを使用する。その後、ＨＦまたはドラ
イエチイングによって、ＢＰＳＧ膜８を１００〜３００
Åに薄膜化する。
【００３３】次に、実施の形態１の図１（ｂ）と同様に
して、ＢＰＳＧ膜８上から、ＮＭＯＳ領域へＰ+のイオ
ン注入を行う。このとき、ＢＰＳＧ膜８中にドープされ
ているＰ原子は、イオン注入されたＰ+と同じ質量数の
原子に支配的にノックオンされて、ＢＰＳＧ膜８からイ
オン注入されたＰ+とともにアンドープトシリコン膜５
中に移動する。
して、ＢＰＳＧ膜８上から、ＮＭＯＳ領域へＰ+のイオ
ン注入を行う。このとき、ＢＰＳＧ膜８中にドープされ
ているＰ原子は、イオン注入されたＰ+と同じ質量数の
原子に支配的にノックオンされて、ＢＰＳＧ膜８からイ
オン注入されたＰ+とともにアンドープトシリコン膜５
中に移動する。
【００３４】次に、実施の形態１の図１（ｃ）と同様に
して、ＢＰＳＧ膜８上から、ＰＭＯＳ領域へＢ+のイオ
ン注入を行う。このとき、ＢＰＳＧ膜８中にドープされ
ているＢ原子は、イオン注入されたＢ+と同じ質量数の
原子に支配的にノックオンされて、ＢＰＳＧ膜８からイ
オン注入されたＢ+とともにアンドープトシリコン膜５
中に移動する。その後、ＢＰＳＧ膜８を除去した後、実
施の形態１の図２（ａ）（ｂ）と同様の工程を経てデュ
アルゲート電極を形成する。
して、ＢＰＳＧ膜８上から、ＰＭＯＳ領域へＢ+のイオ
ン注入を行う。このとき、ＢＰＳＧ膜８中にドープされ
ているＢ原子は、イオン注入されたＢ+と同じ質量数の
原子に支配的にノックオンされて、ＢＰＳＧ膜８からイ
オン注入されたＢ+とともにアンドープトシリコン膜５
中に移動する。その後、ＢＰＳＧ膜８を除去した後、実
施の形態１の図２（ａ）（ｂ）と同様の工程を経てデュ
アルゲート電極を形成する。
【００３５】この様にすれば、従来と同様の注入量でイ
オン注入を行っても、ゲート電極形成のためのシリコン
膜の表面の不純物濃度は高くなる。従って、従来と同じ
注入条件でもより多くの不純物をシリコン膜５へドープ
することができ、少ないドーズ量で、多くのイオン注入
をすることができ、生産性が向上する。
オン注入を行っても、ゲート電極形成のためのシリコン
膜の表面の不純物濃度は高くなる。従って、従来と同じ
注入条件でもより多くの不純物をシリコン膜５へドープ
することができ、少ないドーズ量で、多くのイオン注入
をすることができ、生産性が向上する。
【００３６】また、Ｐ+，Ｂ+の代わりに、Ａｓ+，ＢＦ2
+をイオン注入した場合についても同様に行うことがで
きる。
+をイオン注入した場合についても同様に行うことがで
きる。
【００３７】実施の形態５．上記実施の形態４ではＢＰ
ＳＧ膜８を薄膜化してイオン注入を行った場合について
説明を行ったが、ここでは薄膜化せずにイオン注入を行
う場合について説明を行う。
ＳＧ膜８を薄膜化してイオン注入を行った場合について
説明を行ったが、ここでは薄膜化せずにイオン注入を行
う場合について説明を行う。
【００３８】実施の形態４の図４に示すように、シリコ
ン基板１にＮウエル２ａ，Ｐウエル２ｂを形成し、フィ
ールド酸化膜３を形成した後、ゲート酸化膜４を形成す
る。その後、全面にアンドープトシリコン膜（多結晶ま
たは非晶質）５を１０００Å程度堆積する。さらに、全
面に、常圧ＣＶＤ法を用いてＢＰＳＧ膜８を１μｍ堆積
する。このＢＰＳＧ膜８の膜中にドープされるＢ，Ｐ原
子濃度は重量濃度で４．０％と非常に高濃度のものを使
用する。
ン基板１にＮウエル２ａ，Ｐウエル２ｂを形成し、フィ
ールド酸化膜３を形成した後、ゲート酸化膜４を形成す
る。その後、全面にアンドープトシリコン膜（多結晶ま
たは非晶質）５を１０００Å程度堆積する。さらに、全
面に、常圧ＣＶＤ法を用いてＢＰＳＧ膜８を１μｍ堆積
する。このＢＰＳＧ膜８の膜中にドープされるＢ，Ｐ原
子濃度は重量濃度で４．０％と非常に高濃度のものを使
用する。
【００３９】その後、ＢＰＳＧ膜８を薄膜化することな
く、ＢＰＳＧ膜上からＳｉ+，Ｎ2 +，Ｇｅ+等のイオンの
いずれかを注入することにより、ＢＰＳＧ膜中のＢ，Ｐ
原子がノックオンされてアンドープトシリコン膜５中に
移動する。ただし、Ｓｉ+，Ｎ2 +，Ｇｅ+等のイオンにつ
いてはＢＰＳＧ膜を突き抜けて、下部のシリコン膜５へ
達しないように設定しておく必要がある。
く、ＢＰＳＧ膜上からＳｉ+，Ｎ2 +，Ｇｅ+等のイオンの
いずれかを注入することにより、ＢＰＳＧ膜中のＢ，Ｐ
原子がノックオンされてアンドープトシリコン膜５中に
移動する。ただし、Ｓｉ+，Ｎ2 +，Ｇｅ+等のイオンにつ
いてはＢＰＳＧ膜を突き抜けて、下部のシリコン膜５へ
達しないように設定しておく必要がある。
【００４０】その後、ＢＰＳＧ膜８を除去した後、実施
の形態１と同様にして、図１（ｂ）（ｃ）図２（ａ）
（ｂ）の工程を経て、デュアルゲート電極を形成する。
これにより、リン，ボロンについてはイオン注入を行っ
た際に設定した注入量よりも多くの注入が行える。ま
た、ＢＰＳＧ膜８の膜厚が厚いために、Ｓｉ+，Ｎ2 +，
Ｇｅ+等のイオンをイオン注入してもＢＰＳＧ膜中に止
めることができる。従って、上記実施の形態１〜４のよ
うに、必ずしも導電性を有するイオンを使用する必要は
ない。
の形態１と同様にして、図１（ｂ）（ｃ）図２（ａ）
（ｂ）の工程を経て、デュアルゲート電極を形成する。
これにより、リン，ボロンについてはイオン注入を行っ
た際に設定した注入量よりも多くの注入が行える。ま
た、ＢＰＳＧ膜８の膜厚が厚いために、Ｓｉ+，Ｎ2 +，
Ｇｅ+等のイオンをイオン注入してもＢＰＳＧ膜中に止
めることができる。従って、上記実施の形態１〜４のよ
うに、必ずしも導電性を有するイオンを使用する必要は
ない。
【００４１】実施の形態６．上記実施の形態４ではＢＰ
ＳＧ膜を用いた場合について説明を行ったが、ここでは
ＢＰＳＧ膜の代わりに金属ボロン膜を使用する場合につ
いて説明を行う。
ＳＧ膜を用いた場合について説明を行ったが、ここでは
ＢＰＳＧ膜の代わりに金属ボロン膜を使用する場合につ
いて説明を行う。
【００４２】図５（ａ）〜（ｃ）はこの発明の実施の形
態＆のデュアルゲート電極の形成方法を示す工程断面図
である。まず、図５（ａ）に示すように、シリコン基板
１にＮウエル２ａ，Ｐウエル２ｂを形成し、フィールド
酸化膜３を形成した後、ゲート酸化膜４を形成する。そ
の後、全面にアンドープトシリコン膜（多結晶または非
晶質）５を１０００Å程度堆積する。さらに、全面に、
金属ボロン膜９を形成する。
態＆のデュアルゲート電極の形成方法を示す工程断面図
である。まず、図５（ａ）に示すように、シリコン基板
１にＮウエル２ａ，Ｐウエル２ｂを形成し、フィールド
酸化膜３を形成した後、ゲート酸化膜４を形成する。そ
の後、全面にアンドープトシリコン膜（多結晶または非
晶質）５を１０００Å程度堆積する。さらに、全面に、
金属ボロン膜９を形成する。
【００４３】次に、図５（ｂ）に示すように、金属ボロ
ン膜９上から、ＰＭＯＳ領域へＢ+のイオン注入を行
う。このとき、金属ボロン膜９中にドープされているＢ
原子は、イオン注入されたＢ+と同じ質量数の原子に支
配的にノックオンされて、金属ボロン膜９からイオン注
入されたＢ+とともにアンドープトシリコン膜５中に移
動する。
ン膜９上から、ＰＭＯＳ領域へＢ+のイオン注入を行
う。このとき、金属ボロン膜９中にドープされているＢ
原子は、イオン注入されたＢ+と同じ質量数の原子に支
配的にノックオンされて、金属ボロン膜９からイオン注
入されたＢ+とともにアンドープトシリコン膜５中に移
動する。
【００４４】次に、図５（ｃ）に示すように、金属ボロ
ン膜９を除去した後、ＮＭＯＳ領域へＰ+のイオン注入
を行う。その後、実施の形態１の図２（ａ）（ｂ）と同
様の工程を経てデュアルゲート電極を形成する。
ン膜９を除去した後、ＮＭＯＳ領域へＰ+のイオン注入
を行う。その後、実施の形態１の図２（ａ）（ｂ）と同
様の工程を経てデュアルゲート電極を形成する。
【００４５】この様にすれば、ＰＭＯＳ領域においての
みではあるが、従来と同じ注入条件でもより多くのＰ型
不純物をシリコン膜５へドープすることができ、少ない
ドーズ量で、多くのイオン注入をすることができ、生産
性が向上する。
みではあるが、従来と同じ注入条件でもより多くのＰ型
不純物をシリコン膜５へドープすることができ、少ない
ドーズ量で、多くのイオン注入をすることができ、生産
性が向上する。
【００４６】
【発明の効果】以上のようにこの発明によれば、シリコ
ン膜のうちの少なくとも半分よりも下部にあたる膜厚分
のシリコン膜を、１×１０19／ｃｍ3未満のイオン濃度
を有するＮ型不純物がドープされたドープトシリコン膜
で形成するようにしたので、従来の低温，短時間という
熱処理条件を用いてＰ型ゲート電極の活性化率を維持し
た状態で、Ｎ型ゲート電極の活性化率を向上することが
でき、Ｎ型ゲート電極の空乏化を防止することができ、
トランジスタ特性を向上することができる。
ン膜のうちの少なくとも半分よりも下部にあたる膜厚分
のシリコン膜を、１×１０19／ｃｍ3未満のイオン濃度
を有するＮ型不純物がドープされたドープトシリコン膜
で形成するようにしたので、従来の低温，短時間という
熱処理条件を用いてＰ型ゲート電極の活性化率を維持し
た状態で、Ｎ型ゲート電極の活性化率を向上することが
でき、Ｎ型ゲート電極の空乏化を防止することができ、
トランジスタ特性を向上することができる。
【００４７】また、Ｎ型ゲート電極を形成するシリコン
膜にはＮ型不純物のみを含み、Ｐ型ゲート電極を形成す
るシリコン膜にはＰ型不純物と、イオン濃度が１×１０
19／ｃｍ3未満のＮ型不純物とを含んでいるので、従来
の低温，短時間という熱処理条件を用いてＰ型ゲート電
極の活性化率を維持した状態で、Ｎ型ゲート電極の活性
化率を向上することができ、Ｎ型ゲート電極の空乏化を
防止することができるデュアルゲート電極構造を得るこ
とができる。
膜にはＮ型不純物のみを含み、Ｐ型ゲート電極を形成す
るシリコン膜にはＰ型不純物と、イオン濃度が１×１０
19／ｃｍ3未満のＮ型不純物とを含んでいるので、従来
の低温，短時間という熱処理条件を用いてＰ型ゲート電
極の活性化率を維持した状態で、Ｎ型ゲート電極の活性
化率を向上することができ、Ｎ型ゲート電極の空乏化を
防止することができるデュアルゲート電極構造を得るこ
とができる。
【００４８】また、シリコン膜を形成する工程の後、Ｎ
ウエル上の上記シリコン膜にＮ型不純物をイオン注入す
る工程の前に、上記シリコン膜上にＢＰＳＧ膜を形成す
る工程を加え、Ｐウエル上の上記シリコン膜にＰ型不純
物をイオン注入する工程の後、上記シリコン膜をパター
ニングする工程の前に、上記ＢＰＳＧ膜を除去する工程
を加えるようにしたので、ＢＰＳＧ膜中のＢ及びＰをシ
リコン膜中に移動することができ、従来と同じ注入条件
でより多くのＮ型不純物を効率良くドープでき、生産性
が向上する。
ウエル上の上記シリコン膜にＮ型不純物をイオン注入す
る工程の前に、上記シリコン膜上にＢＰＳＧ膜を形成す
る工程を加え、Ｐウエル上の上記シリコン膜にＰ型不純
物をイオン注入する工程の後、上記シリコン膜をパター
ニングする工程の前に、上記ＢＰＳＧ膜を除去する工程
を加えるようにしたので、ＢＰＳＧ膜中のＢ及びＰをシ
リコン膜中に移動することができ、従来と同じ注入条件
でより多くのＮ型不純物を効率良くドープでき、生産性
が向上する。
【００４９】シリコン膜を形成する工程の後、上記Ｎウ
エル上の上記シリコン膜にＮ型不純物をイオン注入する
工程の前に、上記シリコン膜上にＢＰＳＧ膜を形成する
工程と、上記ＢＰＳＧ膜上からＳｉ+，Ｎ2 +，Ｇｅ+等の
イオンのいずれかを上記ＢＰＳＧ膜中に止まるようにイ
オン注入する工程と、上記ＢＰＳＧ膜を除去する工程と
を加えるようにしたので、導電性のないイオンを使用し
てＢＰＳＧ膜中のＢ及びＰをシリコン膜中に移動するこ
とができる。
エル上の上記シリコン膜にＮ型不純物をイオン注入する
工程の前に、上記シリコン膜上にＢＰＳＧ膜を形成する
工程と、上記ＢＰＳＧ膜上からＳｉ+，Ｎ2 +，Ｇｅ+等の
イオンのいずれかを上記ＢＰＳＧ膜中に止まるようにイ
オン注入する工程と、上記ＢＰＳＧ膜を除去する工程と
を加えるようにしたので、導電性のないイオンを使用し
てＢＰＳＧ膜中のＢ及びＰをシリコン膜中に移動するこ
とができる。
【００５０】また、シリコン基板にＮウエル，Ｐウエ
ル，フィールド酸化膜を形成する工程と、上記シリコン
基板上にゲート酸化膜を形成する工程と、上記ゲート酸
化膜上にシリコン膜を形成する工程と、上記シリコン膜
上に金属ボロン膜を形成する工程と、上記Ｎウエル上を
レジストで被覆して上記Ｐウエル上の上記シリコン膜に
上記金属ボロン膜上からＰ型不純物をイオン注入する工
程と、上記レジストと金属ボロン膜とを除去する工程
と、上記Ｐウエル上をレジストで被覆して上記Ｎウエル
上の上記シリコン膜にＮ型不純物をイオン注入する工程
と、上記シリコン膜をパターニングして上記Ｎウエル上
にＮ型ゲート電極を、上記Ｐウエル上にＰ型ゲート電極
を形成する工程とを備えるようにしたので、ＰＭＯＳ領
域において、従来と同じ注入条件でより多くのＰ型不純
物を効率良くドープすることができ、生産性が向上す
る。
ル，フィールド酸化膜を形成する工程と、上記シリコン
基板上にゲート酸化膜を形成する工程と、上記ゲート酸
化膜上にシリコン膜を形成する工程と、上記シリコン膜
上に金属ボロン膜を形成する工程と、上記Ｎウエル上を
レジストで被覆して上記Ｐウエル上の上記シリコン膜に
上記金属ボロン膜上からＰ型不純物をイオン注入する工
程と、上記レジストと金属ボロン膜とを除去する工程
と、上記Ｐウエル上をレジストで被覆して上記Ｎウエル
上の上記シリコン膜にＮ型不純物をイオン注入する工程
と、上記シリコン膜をパターニングして上記Ｎウエル上
にＮ型ゲート電極を、上記Ｐウエル上にＰ型ゲート電極
を形成する工程とを備えるようにしたので、ＰＭＯＳ領
域において、従来と同じ注入条件でより多くのＰ型不純
物を効率良くドープすることができ、生産性が向上す
る。
【００５１】また、請求項１，３ないし５のいずれかに
おいてＮ型不純物がリンまたはひ素であるようにしたの
で、通常の製造プロセス条件を大幅に変更することな
く、簡単に製造することができる。
おいてＮ型不純物がリンまたはひ素であるようにしたの
で、通常の製造プロセス条件を大幅に変更することな
く、簡単に製造することができる。
【００５２】また、請求項２においてＮ型不純物がリン
またはひ素であるようにしたので、通常の製造プロセス
条件を大幅に変更することなく、簡単に製造することが
できる。
またはひ素であるようにしたので、通常の製造プロセス
条件を大幅に変更することなく、簡単に製造することが
できる。
【図１】 この発明の実施の形態１のデュアルゲート電
極の形成方法を示す工程断面図である。
極の形成方法を示す工程断面図である。
【図２】 この発明の実施の形態１のデュアルゲート電
極の形成方法を示す工程断面図である。
極の形成方法を示す工程断面図である。
【図３】 ゲート電極膜中のリンの不純物分布を示す図
である。
である。
【図４】 この発明の実施の形態４のデュアルゲート電
極の形成方法を示す一工程断面図である。
極の形成方法を示す一工程断面図である。
【図５】 この発明の実施の形態６のデュアルゲート電
極の形成方法を示す工程断面図である。
極の形成方法を示す工程断面図である。
【図６】 従来のデュアルゲート電極の形成方法を示す
工程断面図である。
工程断面図である。
１ シリコン基板、２ａ Ｎウエル、２ｂ Ｐウエル、
３ フィールド酸化膜、４ ゲート酸化膜、５ アンド
ープトシリコン膜、７ ドープトシリコン膜、７ａ Ｎ
型ゲート電極、７ｂ Ｐ型ゲート電極、８ ＢＰＳＧ
膜、９ 金属ボロン膜。
３ フィールド酸化膜、４ ゲート酸化膜、５ アンド
ープトシリコン膜、７ ドープトシリコン膜、７ａ Ｎ
型ゲート電極、７ｂ Ｐ型ゲート電極、８ ＢＰＳＧ
膜、９ 金属ボロン膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD55 DD56 DD57 DD80 GG09 GG10 GG14 HH16 5F040 DB03 DC01 EC04 EC05 EC07 FA00 FA08 FA09 FC00 FC14 5F048 AA07 AA09 AC03 BB04 BB06 BB07 BB10 BB12 BB18 BE03 BG12 DB01
Claims (7)
- 【請求項１】 シリコン基板にＮウエル，Ｐウエル，フ
ィールド酸化膜を形成する工程と、上記シリコン基板上
にゲート酸化膜を形成する工程と、上記ゲート酸化膜上
にシリコン膜を形成する工程と、上記Ｐウエル上をレジ
ストで被覆して上記Ｎウエル上の上記シリコン膜にＮ型
不純物をイオン注入する工程と、上記Ｎウエル上をレジ
ストで被覆して上記Ｐウエル上の上記シリコン膜にＰ型
不純物をイオン注入する工程と、上記シリコン膜をパタ
ーニングして上記Ｎウエル上にＮ型ゲート電極を、上記
Ｐウエル上にＰ型ゲート電極を形成する工程とを備えた
半導体装置の製造方法において、 上記シリコン膜のうちの少なくとも半分よりも下部にあ
たる膜厚分のシリコン膜を、１×１０19／ｃｍ3未満の
イオン濃度を有するＮ型不純物がドープされたドープト
シリコン膜で形成したことを特徴とする半導体装置の製
造方法。 - 【請求項２】 同一シリコン基板にＮ型ゲート電極を備
えたＮＭＯＳトランジスタとＰ型ゲート電極を備えたＰ
ＭＯＳトランジスタとを設けた半導体装置において、 上記Ｎ型ゲート電極を形成するシリコン膜にはＮ型不純
物のみを含み、上記Ｐ型ゲート電極を形成するシリコン
膜にはＰ型不純物と、イオン濃度が１×１０19／ｃｍ3
未満のＮ型不純物とを含んでいることを特徴とする半導
体装置。 - 【請求項３】 シリコン基板にＮウエル，Ｐウエル，フ
ィールド酸化膜を形成する工程と、上記シリコン基板上
にゲート酸化膜を形成する工程と、上記ゲート酸化膜上
にシリコン膜を形成する工程と、上記Ｐウエル上をレジ
ストで被覆して上記Ｎウエル上の上記シリコン膜にＮ型
不純物をイオン注入する工程と、上記Ｎウエル上をレジ
ストで被覆して上記Ｐウエル上の上記シリコン膜にＰ型
不純物をイオン注入する工程と、上記シリコン膜をパタ
ーニングして上記Ｎウエル上にＮ型ゲート電極を、上記
Ｐウエル上にＰ型ゲート電極を形成する工程とを備えた
半導体装置の製造方法において、 上記シリコン膜を形成する工程の後、上記Ｎウエル上の
上記シリコン膜にＮ型不純物をイオン注入する工程の前
に、上記シリコン膜上にＢＰＳＧ膜を形成する工程を加
え、上記Ｐウエル上の上記シリコン膜にＰ型不純物をイ
オン注入する工程の後、上記シリコン膜をパターニング
する工程の前に、上記ＢＰＳＧ膜を除去する工程を加え
たことを特徴とする半導体装置の製造方法。 - 【請求項４】 シリコン基板にＮウエル，Ｐウエル，フ
ィールド酸化膜を形成する工程と、上記シリコン基板上
にゲート酸化膜を形成する工程と、上記ゲート酸化膜上
にシリコン膜を形成する工程と、上記Ｐウエル上をレジ
ストで被覆して上記Ｎウエル上の上記シリコン膜にＮ型
不純物をイオン注入する工程と、上記Ｎウエル上をレジ
ストで被覆して上記Ｐウエル上の上記シリコン膜にＰ型
不純物をイオン注入する工程と、上記シリコン膜をパタ
ーニングして上記Ｎウエル上にＮ型ゲート電極を、上記
Ｐウエル上にＰ型ゲート電極を形成する工程とを備えた
半導体装置の製造方法において、 上記シリコン膜を形成する工程の後、上記Ｎウエル上の
上記シリコン膜にＮ型不純物をイオン注入する工程の前
に、上記シリコン膜上にＢＰＳＧ膜を形成する工程と、
上記ＢＰＳＧ膜上からＳｉ+，Ｎ2 +，Ｇｅ+等のイオンの
いずれかを上記ＢＰＳＧ膜中に止まるようにイオン注入
する工程と、上記ＢＰＳＧ膜を除去する工程とを加えた
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 シリコン基板にＮウエル，Ｐウエル，フ
ィールド酸化膜を形成する工程と、上記シリコン基板上
にゲート酸化膜を形成する工程と、上記ゲート酸化膜上
にシリコン膜を形成する工程と、上記シリコン膜上に金
属ボロン膜を形成する工程と、上記Ｎウエル上をレジス
トで被覆して上記Ｐウエル上の上記シリコン膜に上記金
属ボロン膜上からＰ型不純物をイオン注入する工程と、
上記レジストと金属ボロン膜とを除去する工程と、上記
Ｐウエル上をレジストで被覆して上記Ｎウエル上の上記
シリコン膜にＮ型不純物をイオン注入する工程と、上記
シリコン膜をパターニングして上記Ｎウエル上にＮ型ゲ
ート電極を、上記Ｐウエル上にＰ型ゲート電極を形成す
る工程とを備えた半導体装置の製造方法。 - 【請求項６】 Ｎ型不純物がリンまたはひ素であること
を特徴とする請求項１，３ないし５のいずれかに記載の
半導体装置の製造方法。 - 【請求項７】 Ｎ型不純物がリンまたはひ素であること
を特徴とする請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153196A JP2000340677A (ja) | 1999-06-01 | 1999-06-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153196A JP2000340677A (ja) | 1999-06-01 | 1999-06-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340677A true JP2000340677A (ja) | 2000-12-08 |
Family
ID=15557152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11153196A Pending JP2000340677A (ja) | 1999-06-01 | 1999-06-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340677A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020094392A (ko) * | 2001-06-11 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2006073859A (ja) * | 2004-09-03 | 2006-03-16 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US7259056B2 (en) | 2004-07-07 | 2007-08-21 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
| JP2010263179A (ja) * | 2009-05-08 | 2010-11-18 | Hynix Semiconductor Inc | デュアルゲート不純物ドーピング方法及びこれを用いたデュアルゲート形成方法 |
-
1999
- 1999-06-01 JP JP11153196A patent/JP2000340677A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020094392A (ko) * | 2001-06-11 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7259056B2 (en) | 2004-07-07 | 2007-08-21 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
| JP2006073859A (ja) * | 2004-09-03 | 2006-03-16 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2010263179A (ja) * | 2009-05-08 | 2010-11-18 | Hynix Semiconductor Inc | デュアルゲート不純物ドーピング方法及びこれを用いたデュアルゲート形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6707062B2 (en) | Transistor in a semiconductor device with an elevated channel and a source drain | |
| US5489546A (en) | Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process | |
| JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
| US6184097B1 (en) | Process for forming ultra-shallow source/drain extensions | |
| TWI302729B (en) | Semionductor device having cell transistor with recess channel structure and method of manufacturing the same | |
| KR100718823B1 (ko) | 실리콘-게르마늄 트랜지스터 및 관련 방법들 | |
| US6639282B2 (en) | Semiconductor device on silicon-on-insulator and method for manufacturing the semiconductor device | |
| US20060001105A1 (en) | Semiconductor device having optimized shallow junction geometries and method for fabrication thereof | |
| JP2001156290A (ja) | 半導体装置 | |
| JPH1012744A (ja) | 半導体装置の製造方法 | |
| JP4514023B2 (ja) | ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入 | |
| US6124187A (en) | Method of fabricating semiconductor device | |
| JP2000340677A (ja) | 半導体装置およびその製造方法 | |
| CN111599864B (zh) | P型mosfet及其制造方法 | |
| US6893909B2 (en) | Method of manufacturing metal-oxide-semiconductor transistor | |
| US6368960B1 (en) | Double sidewall raised silicided source/drain CMOS transistor | |
| JPH06216151A (ja) | 半導体装置及びその製造方法 | |
| US20070099362A1 (en) | Low resistance contact semiconductor device structure | |
| KR940010543B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR20010065915A (ko) | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 | |
| KR930011113B1 (ko) | 반도체장치의 접촉플러그 제조방법 | |
| KR20010065907A (ko) | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 | |
| JPH11176959A (ja) | 半導体装置の製造方法 | |
| JP2002094053A (ja) | 半導体装置の製造方法 | |
| JP2001160621A (ja) | 半導体装置の製造方法 |