KR100794873B1 - 이미지 센서의 맞춤형 게이트 일함수 - Google Patents
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Abstract
본 발명의 실시예는 픽셀 셀 형성 방법을 제공하고, 결과물인 픽셀 셀은 기판의 표면에 형성된 광변환 장치 및 광변환 장치에 인접한 트랜지스터를 포함한다. 트랜지스터는 채널 영역 위에 게이트를 포함한다. 게이트는 n+ 폴리실리콘의 일함수보다 더 큰 일함수를 갖는 적어도 하나의 게이트 영역을 포함한다. 적어도 하나의 채널 영역에서의 도펀트 농도는 각각의 게이트 영역의 일함수에 의해 적어도 일부분 결정된다.
Description
본 발명은 반도체 장치 분야에 관한 것으로, 특히 전하 전송 효율을 증가시키고, 레그(lag)를 감소시킨 개선된 픽셀 셀에 관한 것이다.
보상 금속 산화 반도체(CMOS) 이미지 센서는 저가의 이미징 장치로서 널리 이용되고 있다. CMOS 이미지 센서 회로는 픽셀 셀의 초점 평면을 포함한다. 셀 각각은 기판내에서 광-생성 전하를 축적하기 위한 전하 축적 영역 위에 위치한 광게이트, 광콘덕터 또는 광다이오드와 같은 광변환 장치를 포함한다. 각각의 픽셀 셀은 전하 축적 영역으로부터 감지 노드까지 전하를 전송하기 위한 트랜지스터 및 전하 전송 이전에 감지 노드를 선정 전하 레벨로 리셋하기 위한 트랜지스터를 포함한다. 픽셀 셀은 또한 감지 노드로부터 전하를 수신하고 증폭하기 위한 소스 팔로어 트랜지스터 및 소스 팔로어 트랜지스터로부터 셀 콘텐츠의 리드아웃을 제어하기 위한 억세스 트랜지스터를 포함한다.
CMOS 이미지 센서에서, 픽셀 셀의 능동 소자는 (1) 포톤에서 전하로의 변환; (2) 광-생성 전하의 축적; (3) 전하 증폭에 수반하여 전하를 감지 노드로 전송; (4) 전하를 전송하기 이전에 감지 노드를 기지 상태로 리셋; (5) 리드아웃을 위한 픽셀의 선택; 및 (6) 감지 노드로부터의 픽셀 전하를 표시하는 신호의 출력 및 증폭의 필요 기능을 수행한다. 초기 전하 축적 영역에서 플로팅 확산 노드로 이동하는 경우 광-생성 전하는 증폭될 것이다. 일반적으로 감지 노드에서의 전하는 소스 팔로어 출력 트랜지스터에 의해 픽셀 출력 전압으로 변환된다.
상술한 유형의 CMOS 이미지 센서는 공지되어 있고, Nixon 등의 "256×256 CMOS Active Pixel Sensor Camera-on-a-Chip" IEEE Journal of Solid-State Circuit, Vol. 31(12), pp. 2046-2050(1996); 및 Mendis 등의 "CMOS Active Pixel Image Sensors" IEEE Transactions on Electron Devices, Vol.41(3), pp. 452-453(1994)에 개시되어 있다. 또한, 종래 기술의 CMOS 이미지 센서의 동작을 설명하는 미국 특허 제 6,177,333호 및 6,204,524호에 개시되어 있다.
종래 기술의 CMOS 픽셀 셀을 포함하는 반도체 웨이퍼의 부분의 개략적 상면도가 도 1에 도시된다. CMOS 픽셀 셀(10)은 4개 트랜지스터(4T) 셀이다. 픽셀 셀(10)은 일반적으로 픽셀 상에 입사되는 광에 의해 생성되는 전하를 수집하기 위한 광변환 장치(21) 및 감지 노드(4), 일반적으로는 플로팅 확산 영역(4), 으로 광전 전하를 전송하기 위한 전송 게이트(7)를 포함한다. 플로팅 확산 영역(4)은 출력 소스 팔로어 트랜지스터(11)의 게이트에 전기적으로 접속된다. 픽셀 셀(10)은 또한 광전 전하가 전송되기 이전에 플로팅 확산 영역(4)을 선정된 전압값으로 리셋하기 위한 리셋 트랜지스터(9); 게이트에서 플로팅 확산 영역(4)으로부터의 광전 전하를 나타내는 전기 신호를 수신하는 소스 팔로어 트랜지스터(11); 및 어드레스 신호에 응답하여 소스 팔로어 트랜지스터(11)로부터의 신호를 출력 단자에 출력하 기 위한 행 선택 트랜지스터(13)를 포함한다.
도 2는 도 1의 픽셀 셀(10)을 선 2-2'을 따라 절단한 측단면도이다. 도 2에 도시된 것처럼, 종래 기술의 CMOS 픽셀 셀(10)에서, 광변환 장치(21)는 핀 광다이오드(pinned photodiode)이다. 핀 광다이오드(21)는 p-형 표면층(5)과 일반적으로 약하게 도핑된 p-활성 영역인 p형 능동층(1)내에 있는 n-형 광다이오드 영역(14)을 포함하는 감광 p-n-p 접합 영역을 갖는다. 전송 트랜지스터의 게이트(7)는 핀 광다이오드(21)에 인접하다. 일반적으로, 전송 게이트(7)는 강하게 도핑된 n-형 폴리실리콘 층을 포함하는 게이트 전극(8)을 갖는 n+ 게이트이다.
도 1 및 2에 도시된 종래 기술의 CMOS 픽셀 셀(10)에서, 전자 형태의 전하가 외부에서 픽셀 셀(10)로 입사하는 광에 의해 생성되고, n-형 광다이오드 영역(14)내에 저장된다. 이 전하는 전송 트랜지스터의 게이트(7)에 의해 플로팅 확산 영역(4)에 전송된다. 소스 팔로어 트랜지스터(11)는 전송된 전하로부터 출력 신호를 산출한다. 출력 신호는 전하에 n-형 광다이오드 영역(14)으로부터 추출된 전하, 또는 전자의 개수에 비례한다.
전송 게이트 장치의 특성을 최적화하는 것은 고성능의 CMOS 이미지 센서를 제공하는데 있어 중요하다. 이상적으로는, 전송 게이트는 오프 상태에서 리키지(leakage)가 매우 낮으며, 임계 전압이 낮으며, 핀 광다이오드(21)와 같은 광변환 장치 및 전송 게이트가 서로 인접한 경우에 영역(30)내의 전자의 흐름을 방해하는 전위 장벽이 없다. 이러한 특성은 종종 서로 충돌할 수 있으며, 이들을 최적화하는 것은 어렵다.
핀 광다이오드(21)와 같은 광변환 장치를 갖는 종래 기술의 CMOS 픽셀 셀에서, 전송 게이트(7)와 핀 광다이오드(21)가 인접한 경우, 광다이오드/전송 게이트 영역(30), 에 전위 장벽이 존재할 수 있다. 도 3은 CMOS 픽셀 셀(10)에 있어서 핀 광다이오드(21)에서 전송 게이트(7) 및 플로팅 확산 영역(4)으로의 방향으로 선 3-3'(도 2)의 거리(D)에 따른 픽셀 셀(10)의 전위(V)를 표시하는 그래프도이다. 도 3의 전위 특성은 전자가 핀 광다이오드(21)에서 플로팅 확산 영역(4)로 전송될 때 발생할 수 있는 전위 장벽(31)을 포함하는 전위들을 도시한다.
도 3에 도시된 것처럼, 광다이오드/전송 게이트 영역(30)에 대응하는 전위 장벽(31)이 있다. 이 전위 장벽이 너무 높다면, 전하의 일부는 광다이오드(21)에서 플로팅 확산 영역(4)으로 이동이 불가능하다. 전위 장벽이 크면 클 수록, 플로팅 확산 영역(4)으로 전송되는 전위는 더 적을 것이다. 이러한 전위 장벽은 필셀 셀(10)의 특성인 1) 전송 게이트(7)의 채널 영역에서의 p-형 도펀트(dopant) 레벨; 2) 임계 전압을 조절하는데 이용되는 전송 게이트(7) 채널 영역에서의 도펀트 레벨; 3) 전송 게이트(7) 산화물 두께; 4) 핀 광다이오드(21) 표면 p-형 도펀트 레벨; 5) 핀 광다이오드(21) n-형 도펀트 레벨; 및 6) 임의의 백그라운드 p-형도펀트 농도에 영향을 받는다.
광다이오드/전송 게이트 영역(30)에서의 전위 장벽의 존재는 CMOS 이미지 센서에서 큰 문제점이다. 광다이오드/전송 게이트 영역(30)에서의 전위 장벽은 전하 전송을 완료하지 못하게 하여, 픽셀 셀(10)의 전하 전송 효율을 감소시킨다. 또한, 광다이오드(21)에 남아있는 전하는 순차 이미지를 위해 수집되는 전하에 영향 을 미쳐서, 이미지 레그(lag)를 초래하며, 이 때에는 초기 전하로부터의 고스트 이미지가 다음 이미지에서 뚜렷해진다. 이러한 전위 장벽을 감소시키기 위한 이전의 방법들은 전송 게이트(7)에 대한 서브-임계 리키지 전류를 악화시키게 된다. CMOS 이미지 센서내의 전송 게이트(7)에 대한 전위 장벽 및 서브-임계 리키지 전류 모두를 최적화하는 것은 어렵다. 따라서, 광다이오드와 전송 게이트 구조체가 서로 인접한 영역에서 전위 장벽을 감소시키고 동시에 낮은 서브-임계 리키지 특성을 갖는 CMOS 픽셀 셀을 제조하는 기술이 소망된다.
본 발명의 실시예들은 상술한 문제점들을 해결하기 위한 것으로, 픽셀 셀을 형성하기 위한 방법 및 결과물인 픽셀 셀을 제공한다. 픽셀 셀은 기판의 표면에 형성된 광변환 장치 및 광변환 장치에 인접한 트랜지스터를 포함한다. 트랜지스터는 채널 영역 위에 위치하는 게이트를 포함한다. 게이트는 n+ 폴리실리콘의 일함수보다 큰 일함수를 갖는 적어도 하나의 게이트 영역을 포함한다. 채널 영역은 각각의 게이트 영역 아래의 각 부분들로 구성된다. 채널 영역의 적어도 일 부분에서의 도펀트 농도는 적어도 어느 정도는 각 게이트 영역의 일함수에 의해 결정된다. 대체 재료를 이용하여 게이트 일함수를 개선하고 및/또는 적어도 하나의 게이트 영역에 대한 도펀트 특성을 개선한다면, 게이트와 그 동작을 조정하고 최적화할 수 있다. 특히, 감소된 또는 생략된 채널 도핑으로 원하는 임계 전압을 얻을 수 있으며, 이로써 광다이오드와 전송 게이트가 서로 인접한 영역에서의 전위 장벽을 감소시키고 게이트에 대한 서브-임계 리키지 특성을 우수하게 하는 것을 돕는다.
도 1은 종래 기술의 CMOS 픽셀 셀의 상면도.
도 2는 도 1의 픽셀 셀에서 선 2-2'을 따라 절단한 횡단면도.
도 3은 도 2의 픽셀 셀에서 절단선 3-3'에 따른 전위 특성의 나타내는 그래프도.
도 4는 본 발명의 실시예에 따른 픽셀 셀의 횡단면도.
도 5a는 도 4의 픽셀 셀의 초기 공정을 도시하는 도면.
도 5b는 도 4의 픽셀 셀의 중간 공정을 도시하는 도면.
도 5c는 도 4의 픽셀 셀의 중간 공정을 도시하는 도면.
도 6a는 본 발명의 실시예에 따른 픽셀 셀의 일부분의 상면도.
도 6b는 도 6a의 픽셀 셀의 선 6B-B'을 따른 횡단면도.
도 7a는 본 발명의 실시예에 따른 픽셀 셀의 일부분의 상면도.
도 7b는 도 7a의 픽셀 셀의 선 7B-7B'를 따른 횡단면도.
도 8은 본 발명에 따른 픽셀 셀의 개략도.
도 9는 도 6의 픽셀 셀을 채용하는 이미지 센서의 간략화된 블럭도.
도 10은 도 9의 이미지 센서를 채용하는 컴퓨터 프로세서 시스템의 간략화된 블럭도.
이하의 설명에서, 첨부된 도면을 참조하였으며, 이는 본 명세서의 일부를 형성하며, 본 발명이 실시되는 특정 실시예를 도시한다. 도면에서, 유사한 참조 번 호는 본질적으로 전체 도면에 걸쳐 유사한 구성 요소를 지칭하는 것이다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명되며, 다른 실시예가 이용될 수 있으며, 구조적, 논리적, 전기적인 변경이 본 발명의 기술 사상 및 범위에서 벗어나지 않고 가능함이 이해될 것이다.
용어 "웨이퍼" 및 "기판"은 실리콘, SOI(silicon-on-insulator), 또는 SOS(silicon-on-sapphire) 기술, 도핑 및 비도핑 반도체, 베이스 반도체 기반에 의해 지지되는 실리콘의 에피텍셜층, 및 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 이하 설명에서 "웨이퍼" 또는 "기판"에 대해 참조될 때, 베이스 반도체 구조 또는 기반에서 영역 또는 접합을 형성하기 위하여 이전의 공정 단계들이 이용된 것으로 이해되어야 한다. 또한, 반도체는 반드시 실리콘 기반일 필요는 없으며, 실리콘-게르마늄, 게르마늄 또는 갈륨-아세나이드 기반일 수 있다.
용어 "픽셀"은 전자기 방사선을 전기적 신호로 변환하기 위한 광변환 장치 및 트랜지스터를 포함하는 픽쳐 엘리먼트 유닛을 칭한다. 설명을 위하여, 하나의 대표 픽셀만이 도면에 도시되고, 상세한 설명에서 설명되며, 일반적으로 이미지 센서에서의 전체 픽셀의 제조는 유사한 방식으로 동시에 진행될 것이다.
본 발명의 실시예는 이미지 센서용 픽셀 셀 및 이를 이용하는 장치를 제조하는 방법을 제공한다. 픽셀 셀은 게이트 전극을 포함하는 전송 트랜지스터의 게이트에 인접한 광변환 장치를 포함한다. 본 발명의 실시예에 따르면, 주어진 임계 전압(Vt)에서, 전송 게이트의 채널 영역에서의 도펀트 농도가 종래 기술의 픽셀 셀(10)(도 1 및 도 2)에 비교하여 감소 또는 제거되도록 전송 게이트의 일함수가 개 선된다. 또한, 본 발명의 실시예는 상이하게 개선된 일함수를 갖는 복수개의 영역을 포함하는 게이트 전극을 갖는 전송 게이트를 제공한다.
임계 전압(Vt) 수식은 페르미 전위(2ΦF), 벌크 전하(QB), 산화물 전하(QOX), 정규화된 게이트 유전체 커패시턴스(COX), 및 일함수 차분(ΦMS)을 포함한다. Vt에 대한 수식은 이하와 같이 서술된다.
Vt = +｜ 2ΦF ｜ + ｜QB/COX｜-｜QOX/COX｜+ ΦMS
페르미 전위(2ΦF)는 채널 도핑에 종속되고, 도핑 증가에 따라 증가한다. 벌크 전하(QB)는 동일한 방식이나, 제곱근의 관계이다. COX는 정규화된 게이트 유전체 커패시턴스로서, 게이트 유전체 두께가 증가할수록 감소된다. 산화물 전하(QOX)는 게이트 유전체 공정의 함수로서, 고정된 인터페이스 전하를 포함한다. 일함수 차분(ΦMS)은 게이트 재료(ΦM)와 기판(ΦS)의 일함수의 차이로서 정의된다. 일함수 차분은 게이트 전극의 재료에 종속되며, 기판의 페르미 레벨에 약하게 의존한다.
게이트 전극의 일함수는 재료 자체의 특징적 특성이며, 에너지의 양으로서, 일반적으로 eV로 표현되고, 재료의 페르미 레벨로부터 전자를 제거하는데 필요한 것이다. 게이트 전극의 일함수는 트랜지스터에 대한 임계 전압에 대한 영향을 주는데 있어 중요하다. 예를 들면, n+폴리실리콘과 p+폴리실리콘의 게이트 전극들 사이에 1volt 이상의 일함수의 차이가 있을 수 있다.
도면을 참조할 때, 유사한 구성 요소에 대해서는 동일한 도면 번호가 지정되며, 도 4는 본 발명의 제1 실시예에 따른 픽셀 셀(400)을 도시한다.
도 4는 기판(401)내의 분리 영역(409)을 도시한다. 전송 트랜지스터의 게이트 구조(450)가 또한 도시된다. 게이트(450)는 기판(401) 위의 제1 절연 재료층(453a), 제1 절연층(453a) 위의 게이트 전극(452), 및 게이트 전극(452) 위의 제2 절연층(453b)을 포함한다. 적층(453a, 452, 및 453b)의 측방향 대향 양측 상에 측벽 스페이서(451)가 있다.
게이트(450)에 인접하게 광변환 장치,예를 들면, 핀 광다이오드(421)가 있다. 핀 광다이오드(421)는 기판(401)내에서 제2 도전형의 영역(414) 상에 위치하는 제1 도전형의 표면층(405)을 갖는다. 또한, 게이트(450)에 인접하나 핀 광다이오드(421)의 대향측 상에는 감지 노드, 예를 들면, 플로팅 확산 영역(404)이 있다.
본 발명의 제1 실시예에서, 전송 게이트 전극(452) 일함수는 도핑 또는 비도핑 미드-갭 재료층을 포함하는 전송 게이트(450)를 형성함에 의해 개선된다. 미드-갭 재료는 p+실리콘(Si)와 n+ Si의 일함수 사이에 속하는 일함수 또는 Si의 도전성 대역과 밸런스 대역 사이에 속하는 일함수를 갖는 재료이다. 미드-갭 재료는 2 또는 그 이상의 구성 재료로 구성될 수 있다. 그러한 재료의 예로는 반도체 장치에서 통상 이용되는 Si1 - XGeX, TiN/W, Al/TiN, Ti/TiN, 및 TaSiN를 포함한다. 미드-갭내의 구성 재료 합금의 몰분율(mole fraction)을 변경시키면, 미드-갭 재료의 일함수가 변경된다.
미드-갭 재료 및 이로 인한 게이트 전극(452)의 일함수는 구성 재료의 몰분율을 변경함에 의해 맞춰져서, 게이트 전극(452)의 일함수는 종래 기술의 n+게이트 전극(8)의 일함수 보다 높다(도 2). 동일한 임계 전압(Vt)에서, 전송 게이트(450)의 채널 영역(455)내의 도펀트 농도는 게이트 전극(452)의 일함수에 의해 적어도 일부 결정되며, 종래 기술의 픽셀 셀(10)(도 1 및 2)의 경우보다 낮거나 제거될 수 있다.
채널 영역의 낮은 도펀트 농도는 전송 게이트(450)와 핀 광다이오드(421)가 서로 인접한 광다이오드/전송 게이트 영역(430)에서의 전위 장벽을 감소시키고 전송 게이트(450)의 서브-임계 리키지 특성을 개선하는 역할을 한다.
도 4에 도시된 픽셀 셀(400)의 형성이 이하 도 5a-c와 관련하여 설명된다. 이전 동작의 결과를 논리적으로 필요로 하는 경우를 제외하고는 설명되는 동작들에 대해 특별한 순서는 필요하지 않다. 따라서, 이하의 동작들이 일반적인 순서로 수행되지만, 그 순서는 예에 불과하며 변경될 수 있다.
도 5a는 기판(401)내의 분리 영역(409)을 도시한다. 양호하게는, 기판(401)은 p-형 실리콘 기판(401)이다. 분리 영역(409)은 기판(401)내에서 형성되며, 유전체 재료로 채워지며, 이는 SiO 또는 SiO2와 같은 산화물; 산화질화물(oxynitride); 실리콘 질화물과 같은 질화물; 실리콘 탄화물; 고온 폴리머; 또는 다른 적절한 재료를 포함한다. 바람직하게는, 이 예에서, 분리 영역은 공지된 STI 공정에 의해 형성되는 얇은 트랜치 분리(STI) 영역(409)이다.
도 5b에 도시된 것처럼, 전송 트랜지스터의 게이트(450)는 기판(401) 위에 형성된다. 바람직하게는, 게이트(450)는 다중층의 전송 게이트 적층체로서 기판(401) 상에 실리콘 산화물이 성장 또는 피착된 제1 절연층(453a), 미드-갭 재료로 구성된 게이트 전극(452) 및 산화물(SiO2), 질화물(실리콘 질화물), 산화질화물(실리콘 산화질화물), ON(산화물-질화물), NO(질화물-산화물), 또는 ONO(산화물-질화물-산화물)로 형성되는 제2 절연층(453b)를 포함한다. 제1 및 제2 절연층(453a 및 453b) 및 게이트 전극(452)은 화학 기상 증착(CVD) 또는 플라즈마 화학 기상 증착(PECVD)와 같은 종래 기술의 증착 방법에 의해 형성될 수 있다. 층들(453a, 452, 453b)은 도 5b에 도시된 다층 적층 구조를 형성하도록 패턴화된다.
게이트 전극(452)을 형성하는 미드-갭 재료는 p+Si와 n+Si의 일함수들 사이에 속하는 일함수를 갖는다. 미드-갭 재료는 예를 들면 Si1 - XGeX, TiN/W, Al/TiN, Ti/TiN, TaSiN 또는 임의의 다른 적절한 재료로 될 수 있다. 구성 재료의 몰분율은 원하는 일함수를 취득하도록 선택된다. 미드-갭의 일함수는 게이트(450)의 채널 영역(455)(도 4)에서의 도펀트 농도를 적어도 일부분 결정하여, 주어진 임계 전압에서, 도펀트 농도는 종래 기술의 픽셀 셀(10)과 비교하여 감소 또는 제거된다(도 1 및 2).
양호하게는, 게이트 전극(452)에 대한 미드-갭 재료는 Si1 - XGeX 층(452)이다. Ge 및 Si의 몰분율은 소망하는 일함수를 얻기 위하여 변경된다. Ge 몰분율을 증가시키면 일함수는 감소한다. 양호하게는, Si1 - XGeX층(452)에서의 Ge의 몰분율은 약 0.4이다.
또한, Si1 - XGeX층(452)는 p-형 또는 n-형 도펀트로 도핑될 수 있다. N-형 도펀트는 인, 비소, 안티몬, 또는 다른 적절한 n-형 도펀트일 수 있다. P-형 도펀트는 보론, 인듐 또는 다른 적합한 p-형 도펀트일 수 있다.
n+ 및 p+ 실리콘의 경우와 같이, p+ Si1 - xGeX는 n+ Si1 - XGeX 보다 더 높은 일함수를 갖는다. p+ 및 n+ Si1 - xGeX의 일함수는 King 등의 "Electrical Properties of Heavily Doped Polycrystalline Silicon-Germanium Films," IEEE Trans. Elect. Dev. Vol. 2(41)pp.228-232(1994년 2월)에서 논의되고, 본 명세서에 참조로 포함된다. 킹 등에 의해 논의된 것처럼, p+ 및 n+ Si1 - xGeX의 일함수는 Ge의 몰분율이 증가할수록 감소한다. 그러나, p+ Si1 - xGeX층(452)에서의 Ge의 몰분율은 n+ Si1-xGeX층(452)의 경우보다 일함수 차분에 대해 더 큰 영향을 준다. 그러므로, Ge의 동일한 범위의 몰분율에 대해, p+ Si1 - xGeX층(452)은 n+ Si1 - xGeX층(452)보다 더 넓은 범위의 일함수를 가질 것이다.
도 5b를 참조하면, 본 발명은 상술한 것과 같은 게이트(450)의 구조에 국한되지 않는다. 게이트 전극(452)의 일함수가 본 발명에 따라 맞춰지는 것을 고려할 때, 부가 층들이 추가되거나 또는 게이트(450) 구조가 해당 분야에서 소망되고 공지된 것처럼 변경될 수 있다. 예를 들면, 실리사이드층(도시 없음)이 게이트 전극(452)과 제2 절연층(453b) 사이에 형성될 수 있다. 실리사이드층은 게이트(450)내 에 또는 이미지 센서 회로의 전체 트랜지스터 게이트 구조내에 포함될 수 있으며, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브네늄 실리사이드, 또는 탄탈륨 실리사이드일 수 있다. 이러한 추가 도전층은 또한 TiN/W 또는 W/NX/W와 같은 장벽층/굴절매체 금속일 수 있으며, 또는 전체가 WNX로 형성될 수 있다.
게이트(450)가 형성될 영역 아래의 채널 영역(455)에 소망하는 도펀트를 주입하기 위하여 채널 주입이 수행될 수 있다. 채널 영역(455)을 도핑하기 위해서는 기존의 적절한 기술이 이용될 수 있다. 따라서, 예를 들면 게이트(450)가 완전 형성되기 이전 또는 이후에 채널 영역(455)이 도핑될 수 있다. 채널 영역(455)은 p-형 도펀트, 예를 들면 보론, 인듐, 또는 다른 적절한 p-형 도펀트로 주입될 수 있다. 그러나, 상술한 것처럼 채널 주입은 또한 제거될 수 있다.
도 5c를 참조하면, 게이트(450)에 인접하고, 광다이오드(421)가 형성될 위치로부터 게이트(450)의 대향측 상에 감지 노드(404)가 형성된다. 바람직하게는, 감지 노드(404)는 플로팅 확산 영역(404)이다. 플로팅 확산 영역(404)은 공지된 방법에 의해 양호하게는 n-형인 제2 도전형의 도핑 영역으로서 기판(420)내에 형성된다.
광변환 장치는 게이트(450)에 인접하고, 플로팅 확산 영역(404)에 대향하는 측면 상에 형성된다. 양호하게는, 도 5c에 도시된 것처럼, 광변환 장치는 핀 광다이오드(421)이다. 핀 광다이오드(421)는 당해 분야에서 공지된 방법에 의해 형성 될 수 있다. 따라서, 제2 도전형의 광다이오드 영역(414)은 기판(401)내에 형성된다. 양호하게는, 광다이오드 영역(414)은 약하게 도핑된 n-영역(414)이다. n-영역(414)은 게이트(450)의 에지를 따라 대략적으로 정렬되고, 광생성 전자를 수집하기 위한 광감지 전하 축적 영역을 형성한다.
제1 도전형의 도핑된 표면층(405)은 n-영역(414) 위에 형성된다. 양호하게는, 도핑된 표면층(405)은 고도로 도핑된 p+ 표면층(405)이다. p+ 표면층(405)의 활성 도펀트 농도는 양호하게는 약 1×1018 내지 10×1019 원자/㎤의 범위내, 보다 바람직하게는 5×1018원자/㎤의 범위내에 있다. 보론이 양호한 도펀트이나, 인듐과 같은 다른 적절한 p-형 도펀트도 이용될 수 있다. 양호하게는, p+ 표면층(405)이 약 800 내지 1200Å 만큼 게이트 전극으로부터 이격된다.
도 4에 도시된 구조를 완성하기 위하여, 측벽 스페이서(451)가 종래 기술에 의해 게이트(450)의 측변 상에 형성된다. 측벽 스페이서(451)는 실리콘 이산화물, 실리콘 질화물, 산화질화물, ON, NO, ONO, 또는 TEOS와 같은 적절한 유전체 재료일 수 있다.
픽셀 셀의 다른 종래 기술의 특징을 형성하기 위하여 다른 공정이 채용될 수 있다.
본 발명의 제2 실시예가 이하 설명된다. 제2 실시예는 게이트 전극(452)을 구성하는 재료를 제외하고는 도 4 내지 도 5c와 관련한 상기 제1 실시예와 유사하다. 편의상, 제2 실시예는 도 4를 참조로 설명되고, 게이트 전극(452)에 대해 상 이한 점만 서술한다. 또한, 제2 실시예에 따른 픽셀 셀(400)의 형성은 게이트 전극(452)이 상이한 재료로 형성된다는 점을 제외하고는 도 5a내지 도 5c와 관련하여 위에서 설명한 것과 유사하다. 편의상, 공정의 설명은 반복하지 않고, 게이트 전극(452)에 대한 차이만 서술한다.
본 발명의 제2 실시예에 따르면, 전송 게이트 전극(452)의 일함수는 게이트 전극(452)의 도펀트 유형 및/또는 농도를 변경함에 의해 맞춰진다. 게이트 전극(452)은 폴리실리콘 도핑층(452)이다.
양호하게는, 폴리실리콘 도핑층(452)은 도먼트 농도가 약 1×1020 원자/㎤이상인 축퇴 도핑된 p+층(452)이다. 바람직하게는, p-형 도펀트는 보론이며, p+ 층(452)은 당해 분야에서 공지인 보론-11 주입을 이용하여 도핑된다. p+ 게이트 전극(452)은 종래 기술의 픽셀 셀(100)(도 2)의 n+ 전송 게이트 전극(8) 보다 더 높은 일함수를 갖는다.
p+ 게이트 전극(452)의 일함수는 게이트(450)의 채널 영역(455)(도 4)내의 도펀트 농도를 적어도 일부분 결정하여, 주어진 임계 전압에서, 도펀트 농도는 종래 기술의 픽셀 셀(10)(도 1 및 도 2)과 비교해서 감소 또는 제거된다. 전송 게이트(450)의 채널 영역내의 낮은 도펀트 농도는 광다이오드/전송 게이트 영역(430)내의 전위 장벽을 감소시키고 전송 게이트(450)의 서브-임계 리키지 전류 특성을 개선하는 역할을 한다.
별도로, 폴리실리콘 도핑층(452)은 낮게 도핑된 p-형 또는 n-형 폴리실리콘 층(452)일 수 있다. 이러한 특징을 설명하기 위해, 용어 "낮게(lower) 도핑된"은 강하게(heavily) 도핑된 p+ 또는 n+ 영역의 농도 이하인 도펀트 농도를 지칭한다. 따라서, 낮게 도핑된 폴리실리콘은 n+ 폴리실리콘의 일함수와 p+ 폴리실리콘의 일함수 사이의 일함수를 갖는다. 주어진 임계 전압에서, 게이트(450)는 p+ Si 및 n+ Si의 일함수들 사이의 일함수를 갖는 낮게 도핑된 폴리실리콘 게이트 전극(452)을 포함한다. 낮게 도핑된 폴리실리콘층(452)의 일함수 및 이에 따른 게이트(450)의 일함수는 도펀트 유형과 농도를 변경함에 의해 맞춰진다.
폴리실리콘 게이트에서의 n-형 도펀트 농도에 대한 일함수의 의존성은 Lifshitz의 "Dependence of the Work-Function Difference Between the Polysilicon Gate and Silicon Substrate on the Doping Level in Polysilicon", IEEE Trans. Elect. Dev. Vol. ED-32(3) pp. 617-621(1985년 3월)에서 논의되고, 여기에 참조로 포함된다.
낮게 도핑된 n-형 게이트 전극(452)은 인, 비소, 안티몬, 또는 다른 적절한 n-형 도펀트로 도핑될 수 있다. 그러나, 양호하게는 낮게 도핑된 게이트 전극(452)은 p-형 게이트 전극(452)이고, 보론, 인듐, 또는 다른 적절한 p-형 도펀트가 p-형 도펀트로서 이용된다.
낮게 도핑된 게이트 전극(452)이 종래 기술을 이용하여 형성될 수 있다. 예를 들면, 인듐과 같이 열악한 활동을 하는 도펀트가 이용될 수 있다. 또한, 일 도전형인 폴리실리콘층(452)은 순차적으로 상이한 도전형의 도펀트로 반대 도핑되어 원하는 활성 도펀트 농도를 취득한다.
낮게 도핑된 게이트 전극(452)의 일함수는 게이트(450)의 채널 영역(455)(도 4)내의 도펀트 농도를 적어도 일부 결정하여, 주어진 임계 전압에서, 도펀트 농도가 종래의 픽셀 셀(10)(도 1 및 2)과 비교해서 감소 또는 제거된다. 채널 영역(455)내의 감소된 도펀트 농도는 광다이오드/전송 게이트 영역(430)내의 전위 장벽을 감소시키고, 광다이오드(421)에서 플로팅 확산 영역(404)으로의 전하 전송을 개선하는 역할을 한다.
폴리실리콘층(452)내의 활성 도펀트 농도를 낮추는 것은 폴리실리콘층(452)의 공핍을 유도할 것이다. 폴리실리콘층(452)을 기판(401)으로부터 분리시키는 산화물층(453a)과의 인터페이스 주위에서 폴리실리콘층(452)의 공핍(depletion)이 발생한다. 공핍 영역의 두께와 산화물층(453a)의 두께의 합이 총 유효 산화물층의 두께의 증가를 초래한다.
본 발명의 다른 실시예에서, 픽셀 셀은 상이하게 맞춰진 일함수를 갖는 2개 이상의 영역을 포함하는 게이트 구조를 가질 것이다. 2개의 그러한 실시예가 도 6a 내지 7b와 관련하여 이하 설명된다. 다수의 게이트 영역을 갖는 게이트 구조는 일반적으로 각각의 영역에 대해 동작들이 개별적으로 수행될 수 있음을 제외하고는 도 5a 내지 도 5c와 관련하여 상술한 것과 같이 형성된다. 또한, 게이트 구조의 채널 영역은 또한 각각의 게이트 영역하에서 상이하게 도핑될 수 있다.
게이트 영역은 상이한 재료로 형성될 수 있으며, 또는 상이한 일함수를 갖는 영역을 생성하도록 도핑되는 동일한 재료로 형성될 수 있다. 예를 들면, 일 게이 트 영역은 Si1 - XGeX로 형성되고 다른 게이트 영역은 p+ 폴리실리콘으로 형성되거나; 또는 일 게이트 영역은 p+Si1 - XGeX,로 형성되고 다른 게이트 전극은 n+Si1 -XGeX로 형성된다. 하나 이상의 게이트 영역은 n+ 폴리실리콘으로 형성될 수 있음에 유의한다. 또한, 채널 영역은 각각의 게이트 영역 하에 상이한 도펀트 농도를 가질 수 있다.
도 6a는 상이하게 맞춰진 일함수를 갖는 2개의 게이트 영역(650a 및 650b)을 포함하는 게이트, 도면에서는 전송 게이트(650), 를 갖는 픽셀 셀(600)의 일부에 대한 평면도이다. 도 6b는 선 6b-6b'를 따른 픽셀 셀(600)의 횡단면도를 도시한다. 도 6a 및 6b의 예에서, 전송 게이트 영역(650b)은 게이트 영역(650b)보다 높은 일함수를 가지나, 게이트 영역(650a)은 대신 더 높은 일함수를 가질 수 있다.
도 6a를 참조하면, 전송 게이트(650)는 광다이오드(621)로 도시된 광변환 장치와 플로팅 확산 영역(604)으로 도시된 감지 노드 사이에 위치한다. 광다이오드(621)와 플로팅 확산 영역(604)의 대향 측면들 상에 그리고 전송 게이트(650)의 부분적으로 하부에 STI 영역(609)으로 도시되는 분리 영역이 있다. STI 영역(609)은 그들 사이를 전기적인 활성 영역으로 정의하고, 도 6a 및 b의 예에서, 광다이오드(621), 플로팅 확산 영역(604), 및 채널 영역(655a, 655b)(도 6b)을 포함한다.
도 6b에 도시된 것처럼, 게이트(650)는 기판(601) 위에 그리고 STI 영역(609) 사이에 게이트 산화물층(653a)을 갖는다. 도전 영역, 652a 및 652b 는 게이트 산화물층(653a) 위에 있다. 도전 영역(652a)은 영역(652b)에 비해 낮은 일함수 를 갖는다. 따라서, 영역(652a)은 영역(652b)에 비해 상이한 재료로 형성된다. 또한, 영역(652a 및 652b)은 상이한 도핑 특성을 갖는 동일 재료로 형성되어 상이한 일함수를 수득할 수 있다. 이러한 특이점을 설명하기 위하여, 용어 "도핑 특성"은 이용된 도펀트, 도전형, 및 도펀트 농도를 참조한다. 도핑 특성의 임의의 하나 또는 임의의 조합이 상이한 일함수를 취득하기 위하여 이용된다. 도전 영역(652a)은 n-폴리실리콘 게이트 전극이며, 영역(652b)은 n+폴리실리콘의 경우보다 더 큰 일함수를 가질 것이다. 또한, 두 영역(652a 및 652b)은 n+ 폴리실리콘의 것보다 더 큰 일함수를 갖는다. 또한 영역(652a 및 652b)위에 절연층(653b)가 있다.
채널 영역(655a 및 655b)은 각각이 게이트 영역(650a 및 650b)에 대응한다. 채널 영역(655a 및 655b)은 동일 또는 상이한 도펀트 농도를 가질 것이다. 예를 들면, 게이트 영역(650a 및 650b) 모두에 대해 동일한 임계 전압이 소망되는 경우, 채널 영역(655b)은 채널 영역(655a)보다 낮은 도펀트 농도를 가질 것이다.
도 6a 및 6b에 도시된 것처럼, 게이트 영역(650a)은 간격(Da)만큼 STI(609)를 넘어 활성 영역 위로 연장한다. 유사하게, 게이트 영역(650b)은 간격(Db)만큼 STI(609)를 넘어 활성 영역 위로 연장한다. 간격(Da 및 Db)은 서로 동일 또는 상이하다.
전송 게이트와 그 동작을 소망하는 바대로 조절하고 최적화하는데 상이한 일함수, 상이한 채널 도펀트 농도, 및/또는 게이트 영역(650a 및 650b)에 대한 상이한 간격(Da 및 Db)이 이용될 수 있다.
도 7a는 3개의 게이트 영역(750a, 750b, 및 750c)을 포함하는 전송 게이트(750)으로 도시된 게이트를 갖는 픽셀 셀(700)의 일부분에 대한 평면도를 도시한다. 도 7b는 선 7B-7B'을 따른 픽셀 셀(700)의 횡단면도를 도시한다. 전송 게이트 영역(750b 및 750c)은 게이트 영역(750b)에 비해 높은 일함수를 갖는다.
도 7a를 참조하면, 전송 게이트(750)는 광다이오드(721)로 도시되는 광변환 장치와 플로팅 확산 영역(740)으로 도시되는 감지 노드 사이에 존재한다. 광다이오드(721)와 플로팅 확산 영역(704)의 대향 측면들 상에 그리고 전송 게이트(750)의 부분적으로 하부에 STI 영역(709)로 도시되는 분리 영역이 있다. 도 7a 및 도 7b의 예에서, STI 영역(709)은 이들 사이에서 광다이오드(721), 플로팅 확산 영역(704), 및 채널 영역(755a, 755b, 755c)을 포함하는 전기적 활성 영역을 정의한다(도 7b).
도 7b에 도시되는 것처럼, 게이트(750)는 기판(701) 위에 그리고 STI 영역(709) 사이에 게이트 산화물층(753a)을 갖는다. 도전 영역(752a, 752b, 및 752c)은 게이트 산화물층(753a) 위에 존재한다. 도전 영역(752a)은 영역(752b 및 752c)에 비해 낮은 일함수를 갖는다. 도전 영역(752b 및 752c)은 동일 또는 상이한 일함수를 갖는다. 따라서, 재료 및/또는 도핑 특성의 적절한 조합이 영역(752a, 752b 및 752c)에 대한 소망된 일함수를 수득하는데 이용될 수 있다. 도전 영역(752a)은 n+ 폴리실리콘으로 형성될 수 있으며, 영역(752b 및 752c)은 n+ 폴리실리콘보다 더 큰 일함수를 가질 수 있다. 또한, 영역(752a, 752b 및 752c)은 n+ 폴리실리콘의 경우보다 더 큰 일함수를 가질 수 있다. 또한 영역(752a, 752b 및 752c) 위에 절연층(753b)이 존재한다.
채널 영역(755a, 755b 및 755c)은 각각 게이트 영역(750a, 750b 및 750c)에 대응한다. 채널 영역(755a)은 채널 영역(755b 및 755c)에 비해 높은 도펀트 농도를 갖는다. 채널 영역(755b 및 755c)은 동일 또는 상이한 도펀트 농도를 갖는다.
게이트 영역(750b 및 750c)은 광다이오드(721)가 STI 영역(709)과 만나는 영역 위에 존재한다. 광다이오드(721) 및 STI 영역(709)이 만나는 영역은 일반적으로 STI 응력 관련 문제점으로 인해 높은 리키지 영역이다. 높은 일함수를 갖는 게이트 영역(750b 및 750c)을 제공하고 채널 영역(755b 및 755c)내의 도펀트 농도를 감소시키는 것은 전송 트랜지스터에 대한 서브-임계 리키지를 제어할 수 있다.
도 6a-7b에서 추가 실시예가 특정 구성을 갖는 2개 또는 3개의 게이트 영역을 갖는 전송 게이트 장치를 도시하지만, 본 발명은 특정 개수 또는 구성에 국한되지 않는다. 따라서, 게이트는 3개의 게이트 영역 이상을 가질 수 있으며, 게이트 영역은 다른 구성일 수 있다.
상술한 실시예 중 하나에서, 게이트는 도 4 내지 7b와 관련하여 상술한 것처럼 NMOS 트랜지스터 보다는 PMOS 트랜지스터의 일부일 수 있다. 게이트가 PMOS 트랜지스터의 일부인 경우, 광다이오드는 도 4 내지 7b와 관련하여 상술한 것처럼 pnp형 광다이오드 대신에 npn형 광다이오드일 것이며, 다른 구조의 도전형은 이에따라 변할 것이다.
상술한 실시예가 전송 게이트를 설명하였지만, 본 발명에 따른 픽셀 셀내의 다른 트랜지스터 게이트가 도 4 내지 7b와 관련하여 상술한 전송 게이트와 유사하 게 형성될 수 있다.
도 8로 돌아가서, 픽셀 셀(800)의 개략도가 본 발명의 실시예에 따라 설명된다. 픽셀 셀(800)은 플로팅 확산 노드(804) 및 핀 포토다이오드(821)를 가지며, 이들은 도 5c와 관련하여 상술한 것처럼 형성된다. 또한 도 4 내지 7b와 관련하여 상술한 실시예 중 하나에 따라 형성된 게이트를 갖는 전송 트랜지스터(850)가 있다.
픽셀 셀(800)은 또한 소스 팔로어 트랜지스터(870), 리셋 트랜지스터(860), 및 행 선택 트랜지스터(880)를 포함한다. 각각의 트랜지스터(860, 870, 880)는 적어도 하나의 게이트 영역을 포함한다. 리셋(860) 및 소스 팔로어(880) 트랜지스터 중 적어도 하나는 도 4 내지 7b와 관련하여 상술한 것처럼 형성되는 게이트를 갖는다. 전송(850), 리셋(860), 및 소스 팔로어(870) 게이트들은 동일하게 맞춰진 일함수를 갖도록 형성되며; 전송(850), 리셋(860), 및 소스 팔로어(870) 게이트 영역 중 하나 이상은 다른 것과는 상이하게 맞춰진 일함수를 갖도록 형성될 수 있다.
리셋(860) 및 소스 팔로어(870) 게이트의 일함수는 리셋(860) 및 소스 팔로어(870) 트랜지스터 각각의 채널 영역내의 도펀트 농도를 일부 결정할 수 있다. 별도로, 리셋(860) 및 소스 팔로어(870) 트랜지스터내의 도펀트 농도는 종래 기술의 도펀트 농도일 수 있으며, 리셋(860) 및 소스 팔로어(870) 게이트의 일함수는 리셋(800) 및 소스 팔로어(870) 트랜지스터에 대한 소망된 임계 전압을 결정할 수 있다.
실시예 중 임의의 하나에서, n-형 및 p-형 게이트 모두가 단일 픽셀 셀에 대 해 바람직할 때, 전송 게이트(850) 및 픽셀 셀의 일부로서 형성된 다른 게이트가 이중 폴리실리콘 공정에 의해 형성될 수 있으며, 여기서 당해 분야에서 공지된 것처럼 개별 마스크 레벨이 n-형 및 p-형 게이트를 형성하는데 이용될 수 있다.
본 발명이 4개의 트랜지스터(4T) 픽셀 셀과 관련하여 설명되었지만, 본 발명은 상이한 수의 트랜지스터를 갖는 다른 CMOS 픽셀 셀 설계에 적용될 수 있다. 제한없이, 이러한 설계는 3 트랜지스터(3T) 셀 또는 5 트랜지스터(5T) 셀을 포함한다. 3T 셀은 전송 트랜지스터를 생략하나, 광다이오드에 인접한 리셋 트랜지스터를 가질 수 있다. 5T 셀은 셔터 트랜지스터 또는 CMOS 트랜지스터와 같은 추가 트랜지스터에 의해 4T 셀과는 상이하다.
픽셀 셀의 설계에 종속하여, 전송 게이트는 광-변환 장치에 인접하지 않을 수 있다. 이러한 경우, 전송 트랜지스터에 대해 설명된 본 발명의 실시예는 상이한 트랜지스터에 적용될 수 있다. 제한없이, 그러한 트랜지스터는 예를 들면 리셋 트랜지스터이다.
도 9는 본 발명의 실시예에 따른 예시된 CMOS 이미지 센서(999)의 블럭도이다. 이미징 장치는 행 및 열로 정렬된 복수개의 픽셀 셀을 포함하는 픽셀 어레이(990)를 갖는다. 어레이(990)내의 하나 이상의 픽셀 셀은 도 8과 관련하여 상술한 픽셀 셀(800)이다.
이미지 센서(999)는 당해 분야에서 공지된 것처럼 동작한다. 따라서, 어레이(990)내의 각각의 행의 픽셀들은 행 선택 라인에 의해 동시에 모두 턴 온되며, 각각의 열의 픽셀들은 각각의 열 선택 라인에 의해 선택적으로 출력된다. 행 라인 은 행 어드레스 디코더(992)에 응답하여 행 구동기(991)에 의해 선택적으로 활성화된다. 열 선택 라인은 열 어드레스 디코더(971)에 응답하여 열 구동기(965)에 의해 선택적으로 활성화된다. 픽셀 어레이는 픽셀 신호 판독을 위해 적절한 행 및 열 라인을 선택하기 위한 어드레스 디코더(992 및 971)를 제어하는 타이밍 및 제어 회로(995)에 의해 동작된다. 일반적으로 픽셀 리셋 신호(Vrst) 및 픽셀 이미지 신호(Vsig)를 포함하는 픽셀 열 신호는 열 구동기(965)와 관련하여 샘플 및 홀드 회로(S/H)(961)에 의해 판독된다. 차분 신호(Vrst-Vsig)는 아날로그 디지털 변환기(ADC)에 의해 증폭되고 디지털화되는 각각의 픽셀에 대한 차동 증폭기(AMP)(962)에 의해 산출된다. 아날로그 디지털 변환기(975)는 디지털화된 픽셀 신호를 디지털 이미지를 형성하는 이미지 프로세서(985)로 공급한다.
본 발명이 CMOS 이미지 센서와 관련하여 설명하였지만, 본 발명은 CCD(charge coupled device) 이미지 센서와 같은 아날로그 구조에도 적용된다.
상술한 CMOS 이미지 센서 장치(999)를 포함하는 종래의 프로세서 기반 시스템(1010)이 도 10에 도시된다. 프로세서-기반 시스템(1010)은 CMOS 이미지 센서 장치를 포함할 수 있는 디지털 회로를 갖는 시스템의 예이다. 제한없이, 그러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 영상기기(machine vision), 차량용 네비게이션, 비디오 폰, 보안 시스템, 자동 초점 시스템, 항성 추적 시스템, 모션 검출 시스템, 이미지 안정화 시스템 및 데이터 압축 시스템을 포함할 수 있다.
프로세서 기반 시스템 예를 들면 컴퓨터 시스템은 일반적으로는 버스(1052)를 통해 입력/출력(I/O) 장치(1046)와 통신하는 마이크로프로세서와 같은 중앙 프로세싱 유닛(CPU; 1044)을 포함한다. 픽셀 어레이로부터 이미지 출력을 산출하는 CMOS 이미지 센서(999)는 또한 버스(1052)를 통해 CPU(1044)와 통신한다. 프로세서 기반 시스템(1010)은 랜덤 억세스 메모리(RAM)(1048)를 또한 포함하며, 플로피 디스크 드라이브(1054) 및 컴팩트 디스크(CD) ROM 드라이브(1056)와 같은 주변 장치를 포함하며, 이들 또한 버스(1052)를 통해 CPU(1044)와 통신한다. CMOS 이미지 센서(999)는 CPU, 디지털 신호 프로세서, 또는 마이크로프로세서와 같은 프로세서와 메모리 저장 장치 유무와 관계없이 단일 집적 회로 상에 결합되거나 또는 프로세서와는 다른 칩 상에 결합될 수 있다.
본 발명이 양호한 실시예와 결부하여 설명되었지만, 본 발명의 상술한 실시예에 국한되지 않는다. 또한, 본 발명의 서술되지 않았으나 본 발명의 기술 사상 및 범위에 상응하는 다수의 변형, 변경, 대체물 또는 등가물을 포함하도록 개조될 수 있다.
Claims (77)
- 픽셀 셀에 있어서,광변환 장치;감지 노드; 및상기 광변환 장치에서부터 상기 감지 노드로 전하를 게이팅하는 제1 트랜지스터로서, 상기 제1 트랜지스터는 길이와 폭을 갖는 게이트 전극, 및 상기 게이트 전극 아래의 채널 영역을 포함하며,상기 게이트 전극의 상기 폭은 상기 광변환 장치에서부터 상기 감지 노드로 연장하며,상기 게이트 전극의 상기 길이는 복수의 게이트 전극 영역으로 나뉘며, 적어도 하나의 상기 게이트 전극 영역은 n+ Si의 일함수보다 큰 일함수를 갖고, 또다른 상기 게이트 전극 영역은 상기 적어도 하나의 게이트 전극 영역과 상이한 일함수를 가지며,상기 채널 영역은 각각의 게이트 전극 영역 아래에 각각의 부분들을 포함하며, 상기 채널 영역의 적어도 일부분의 도핑 농도는 상기 각각의 게이트 전극 영역의 일함수에 의해 일부분 결정되는,제1 트랜지스터를 포함하는, 픽셀 셀.
- 제1항에 있어서, 상기 제1 트랜지스터는 상기 광변환 장치로부터 플로팅 확산 영역으로 광생성 전하를 전송하기 위한 전송 트랜지스터인 픽셀 셀.
- 제1항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 미드-갭 재료를 포함하는 픽셀 셀.
- 제3항에 있어서, 상기 미드-갭 재료는 Si1 - XGeX, TiN/W, Al/TiN, Ti/TiN, 및 TaSiN로 구성된 그룹으로부터 선택되는 픽셀 셀.
- 제3항에 있어서, 상기 미드-갭 재료는 Si1-XGeX이고, Si1-XGeX내의 Ge의 몰분율은 0.4인 픽셀 셀.
- 제5항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 제1 또는 제2 도전형 중 하나로 도핑되는 픽셀 셀.
- 제1항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 축퇴(degenerately) 도핑된 p+ 폴리실리콘층을 포함하는 픽셀 셀.
- 제1항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 제1 또는 제2 도전형의 약하게 도핑된 폴리실리콘층을 포함하는, 픽셀 셀.
- 제8항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 적어도 하나의 상기 게이트 전극 영역의 적어도 일부의 공핍을 허용하는 도펀트 분포를 갖는, 픽셀 셀.
- 제8항에 있어서, 상기 층은 인듐으로 도핑된, 픽셀 셀.
- 제1항에 있어서, 상기 채널 영역의 적어도 일부분에는 활성 도펀트가 거의 없는, 픽셀 셀.
- 제1항에 있어서, 상기 감지 노드에 인접하여 형성된 제2 트랜지스터 - 상기 제2 트랜지스터는 게이트 전극을 포함하고, 상기 게이트 전극은 n+ Si의 일함수보다 더 큰 일함수를 갖는 적어도 하나의 게이트 전극 영역을 포함함 - 를 더 포함하는, 픽셀 셀.
- 제12항에 있어서, 상기 제2 트랜지스터의 적어도 하나의 상기 게이트 전극 영역은 상기 제1 트랜지스터의 적어도 하나의 상기 게이트 전극 영역의 것과 동일한 재료로 형성되는, 픽셀 셀.
- 제1항에 있어서, 상기 제1 트랜지스터는 제1 및 제2 게이트 전극 영역과 상기 제1 및 제2 게이트 전극 영역 각각의 아래에 제1 및 제2 채널 부분을 포함하는, 픽셀 셀.
- 제14항에 있어서, 상기 제1 및 제2 게이트 전극 영역 각각은 상이한 거리만큼 활성 영역 위로 연장하는, 픽셀 셀.
- 제14항에 있어서, 상기 제1 및 제2 게이트 전극 영역은 상이한 일함수를 가지며, 각각의 일함수는 n+ Si의 일함수보다 더 큰, 픽셀 셀.
- 제14항에 있어서, 상기 제1 및 제2 게이트 전극 영역은 상이한 도핑 특성을 갖는 동일한 재료를 포함하는, 픽셀 셀.
- 제1항에 있어서, 상기 제1 트랜지스터는 제1, 제2 및 제3 게이트 전극 영역과 상기 제1, 제2 및 제3 게이트 전극 영역 각각의 아래에 제1, 제2 및 제3 채널 부분을 포함하는, 픽셀 셀.
- 제18항에 있어서, 상기 제1 게이트 전극 영역은 상기 제2와 제3 게이트 전극 영역 사이에 있고, 상기 제2 및 제3 게이트 전극 영역은 각각, 분리 영역과 활성 영역이 만나는 각각의 영역 위에 있고, 상기 제2 및 제3 게이트 전극 영역 중 적어도 하나는 n+ Si의 일함수 보다 더 큰 일함수를 갖는, 픽셀 셀.
- 제19항에 있어서, 상기 제2 및 제3 게이트 전극 영역은 동일한 일함수를 갖는, 픽셀 셀.
- 제19항에 있어서, 상기 제2 및 제3 채널 부분 중 적어도 하나의 도핑 농도는 각 게이트 전극 영역의 일함수에 의해 적어도 일부분 결정되는, 픽셀 셀.
- 제19항에 있어서, 상기 제1 게이트 전극 영역은 제2 및 제3 게이트 전극 영역과는 상이한 재료로 형성되는, 픽셀 셀.
- 제19항에 있어서, 상기 제1, 제2 및 제3 게이트 전극 영역은 상이한 도핑 특성을 갖는 동일 재료로 형성되는, 픽셀 셀.
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- 삭제
- 삭제
- 픽셀 셀에 있어서,광변환 장치; 및상기 광변환 장치에 인접하여 형성된 트랜지스터를 포함하며,상기 트랜지스터는 채널 영역 위에 있는 게이트 전극을 포함하며, 상기 게이트 전극은 제1, 제2 및 제3 게이트 전극 영역을 포함하며, 상기 제1 게이트 전극 영역은 상기 제2 및 제3 게이트 전극 영역 사이에 있으며, 상기 제2 및 제3 게이트 전극 영역은 분리 영역과 활성 영역이 만나는 영역 위에 있으며, 상기 제2 및 제3 게이트 전극 영역의 적어도 하나는 n+ Si의 일함수 보다 큰 일함수를 가지며, 상기 채널 영역은 각각의 게이트 전극 영역 아래에 각각 제1, 제2 및 제3 부분을 포함하는, 픽셀 셀.
- 제27항에 있어서, 상기 제2 및 제3 게이트 전극 영역은 동일한 일함수를 갖는, 픽셀 셀.
- 제27항에 있어서, 상기 제2 및 제3 채널 부분 중 적어도 하나의 도핑 농도는 상기 각각의 게이트 전극 영역의 일함수에 의해 적어도 일부분 결정되는, 픽셀 셀.
- 이미지 센서에 있어서,픽셀 셀 어레이를 포함하며, 각각의 픽셀 셀은,광변환 장치,플로팅 확산 영역, 및상기 광변환 장치에서부터 상기 플로팅 확산 영역으로 전하를 게이팅하는 트랜지스터로서, 상기 트랜지스터는 길이 및 폭을 갖는 게이트 전극, 및 상기 게이트 전극 아래의 채널 영역을 포함하며,상기 게이트 전극의 상기 폭은, 상기 광변환 장치에서부터 상기 플로팅 확산 영역으로 연장하며,상기 게이트 전극의 상기 길이는 복수의 게이트 전극 영역으로 나뉘며, 적어도 하나의 상기 게이트 전극 영역은 n+ Si의 일함수보다 큰 일함수를 갖고, 또다른 상기 게이트 전극 영역은 상기 적어도 하나의 게이트 전극 영역과 상이한 일함수를 가지며,상기 채널 영역은 각각의 게이트 전극 영역 아래에 각각의 부분들을 포함하며, 상기 채널 영역의 적어도 일부분의 도핑 농도는 각각의 게이트 전극 영역의 일함수에 의해 일부분 결정되는,트랜지스터를 포함하는, 이미지 센서.
- 제30항에 있어서, 상기 이미지 센서는 CMOS 이미지 센서인, 이미지 센서.
- 제30항에 있어서, 상기 이미지 센서는 전하 결합 소자 이미지 센서인, 이미지 센서.
- 제30항에 있어서, 상기 트랜지스터는 전송 트랜지스터인, 이미지 센서.
- 제30항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 미드-갭 재료를 포함하는, 이미지 센서.
- 제34항에 있어서, 상기 미드-갭 재료는 Sil - xGex, TiN/W, Al/TiN, Ti/TiN, 및 TaSiN로 구성된 그룹으로부터 선택되는, 이미지 센서.
- 제35항에 있어서, 상기 미드-갭 재료는 Sil- xGex이며, 상기 Sil- xGex의 Ge의 몰분율은 0.4인, 이미지 센서.
- 제36항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 제1 또는 제2 도전형 중 하나로 도핑되는, 이미지 센서.
- 제30항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 축퇴 도핑된 p+ 폴리실리콘층을 포함하는, 이미지 센서.
- 제30항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 제1 또는 제2 도전형의 약하게 도핑된 폴리실리콘층을 포함하는, 이미지 센서.
- 제39항에 있어서, 적어도 하나의 상기 게이트 전극 영역은 적어도 하나의 상기 게이트 전극 영역의 적어도 일부의 공핍을 허용하는 도펀트 분포를 갖는, 이미지 센서.
- 제30항에 있어서, 상기 채널 영역의 적어도 일부분에는 활성 도펀트가 거의 없는, 이미지 센서.
- 제30항에 있어서, 상기 트랜지스터는 제1 및 제2 게이트 전극 영역과 상기 제1 및 제2 게이트 전극 영역 각각의 아래에 제1 및 제2 채널 부분을 포함하는, 이미지 센서.
- 제42항에 있어서, 상기 제1 및 제2 게이트 전극 영역 각각은 상이한 거리만큼 활성 영역 위로 연장하는, 이미지 센서.
- 제42항에 있어서, 상기 제1 및 제2 게이트 전극 영역은 상이한 일함수를 가지며, 각각의 일함수는 n+ Si의 일함수보다 더 큰, 이미지 센서.
- 제30항에 있어서, 상기 트랜지스터는 제1, 제2 및 제3 게이트 전극 영역과 상기 제1, 제2 및 제3 게이트 전극 영역 각각의 아래에 제1, 제2 및 제3 채널 부분을 포함하는, 이미지 센서.
- 제45항에 있어서, 상기 제1 게이트 전극 영역은 상기 제2 및 제3 게이트 전극 영역 사이에 있으며, 상기 제2 및 제3 게이트 전극 영역 각각은 분리 영역과 활성 영역이 만나는 각각의 영역 위에 있으며, 상기 제2 및 제3 게이트 전극 영역 중 적어도 하나는 n+ Si의 일함수 보다 더 큰 일함수를 갖는, 이미지 센서.
- 제46항에 있어서, 상기 제2 및 제3 게이트 전극 영역은 동일한 일함수를 갖는, 이미지 센서.
- 제46항에 있어서, 제2 및 제3 채널 부분 중 적어도 하나의 도핑 농도는 각각의 게이트 전극 영역의 일함수에 의해 적어도 일부분 결정되는, 이미지 센서.
- 프로세서 시스템에 있어서,(i) 프로세서, 및(ii) 상기 프로세서에 결합된 이미지 센서를 포함하며, 상기 이미지 센서는,픽셀로서,광변환 장치,감지 노드, 및상기 광변환 장치에서부터 상기 감지 노드로 전하를 게이팅하는 트랜지스터로서, 상기 트랜지스터는 길이 및 폭을 갖는 게이트 전극, 및 상기 게이트 전극 아래의 채널 영역을 포함하며,상기 게이트 전극의 상기 폭은 상기 광변환 장치에서부터 상기 감지 노드로 연장하며,상기 게이트 전극의 상기 길이는 두 개의 게이트 전극 영역으로 나뉘며, 하나의 상기 게이트 전극 영역은 n+ Si의 일함수보다 큰 일함수를 갖고, 또다른 상기 게이트 전극 영역은 상기 하나의 게이트 전극 영역과 상이한 일함수를 가지며,상기 채널 영역은 각각의 게이트 전극 영역 아래에 각각의 부분들을 포함하고, 상기 채널 영역의 적어도 일부분의 도핑 농도는 각각의 게이트 전극 영역의 일함수에 의해 일부분 결정되는,트랜지스터를 포함하는,픽셀을 포함하는, 프로세서 시스템.
- 제49항에 있어서, 상기 이미지 센서는 CMOS 이미지 센서인, 프로세서 시스템.
- 제49항에 있어서, 상기 이미지 센서는 전하 결합 소자 이미지 센서인, 프로세서 시스템.
- 픽셀 셀 형성 방법에 있어서,광변환 장치를 형성하는 단계;감지 노드를 형성하는 단계; 및상기 광변환 장치에서부터 상기 감지 노드로 전하를 게이팅하는 제1 트랜지스터를 형성하는 단계로서, 상기 제1 트랜지스터를 형성하는 단계는 길이 및 폭을 갖는 게이트 전극을 형성하는 단계, 및 상기 게이트 전극 아래에 채널 영역을 형성하는 단계를 포함하며,상기 게이트 전극의 상기 폭은 상기 광변환 장치에서부터 상기 감지 노드로 연장하고,상기 게이트 전극의 상기 길이는 복수의 게이트 전극 영역으로 나뉘며, 적어도 하나의 상기 게이트 전극 영역은 n+ Si의 일함수보다 큰 일함수를 가지고, 또다른 상기 게이트 전극 영역은 상기 적어도 하나의 게이트 전극 영역과 상이한 일함수를 가지며,상기 채널 영역을 형성하는 단계는 각각의 게이트 전극 영역 아래에 각각의 부분들을 형성하는 단계를 포함하는,제1 트랜지스터를 형성하는 단계를 포함하는, 픽셀 셀 형성 방법.
- 제52항에 있어서, 제1 트랜지스터를 형성하는 상기 단계는 광생성 전하를 광변환 장치로부터 플로팅 확산 영역으로 전송하기 위한 전송 트랜지스터를 형성하는 단계를 포함하는 방법.
- 제52항에 있어서, 적어도 하나의 게이트 전극 영역은 미드-갭 재료층을 포함하는, 방법.
- 제54항에 있어서, 상기 미드-갭 재료층을 형성하는 단계는 Sil - xGex, TiN/W, Al/TiN, Ti/TiN, 및 TaSiN로 구성된 그룹으로부터 선택된 미드-갭 재료층을 포함하는 방법.
- 제55항에 있어서, 상기 미드-갭 재료층을 형성하는 단계는 Si1-xGex 층을 형성하는 단계를 포함하며, Ge의 몰분율은 0.4인, 방법.
- 제56항에 있어서, 상기 Si1 - xGex 층을 형성하는 단계는 Si1 - xGex층을 제1 또는 제2 도전형 중 하나로 도핑하는 단계를 포함하는 방법.
- 제52항에 있어서, 적어도 하나의 게이트 전극 영역은 축퇴 도핑된 p+ 폴리실리콘층을 포함하는, 방법.
- 제52항에 있어서, 적어도 하나의 게이트 전극 영역은 제1 또는 제2 도전형의 약하게 도핑된 폴리실리콘층을 포함하는 방법.
- 제59항에 있어서, 상기 약하게 도핑된 폴리실리콘층은, 적어도 하나의 게이트 전극 영역의 적어도 일부의 공핍을 허용하는 도펀트 분포를 갖는, 방법.
- 제60항에 있어서, 상기 약하게 도핑된 폴리실리콘층을 형성하는 단계는 인듐으로 상기 폴리실리콘을 도핑하는 단계를 포함하는, 방법.
- 제52항에 있어서, 상기 채널 영역을 형성하는 단계는 활성 도펀트 농도가 거의 없는 채널 영역의 적어도 일부분을 형성하는 단계를 포함하는, 방법.
- 제52항에 있어서, 상기 게이트 전극을 형성하는 단계는 제1 및 제2 게이트 전극 영역을 형성하는 단계를 포함하며, 상기 채널 영역을 형성하는 단계는 상기 제1 및 제2 게이트 전극 영역 각각의 아래에 제1 및 제2 채널 부분을 형성하는 단계를 포함하는, 방법.
- 제63항에 있어서, 상기 제1 및 제2 게이트 전극 영역을 형성하는 단계는 상기 제1 및 제2 게이트 전극 영역 각각이 상이한 거리만큼 활성 영역 위로 연장하도록 상기 제1 및 제2 게이트 전극 영역을 형성하는 단계를 포함하는, 방법.
- 제63항에 있어서, 상기 제1 및 제2 게이트 전극 영역은 상이한 일함수를 갖도록 형성되며, 각각의 일함수는 n+ Si 의 일함수보다 큰, 방법.
- 제52항에 있어서, 상기 게이트 전극을 형성하는 단계는 제1, 제2 및 제3 게이트 전극 영역을 형성하는 단계를 포함하며, 상기 채널 영역을 형성하는 단계는 상기 제1, 제2 및 제3 게이트 전극 영역 각각의 아래에 제1, 제2 및 제3 채널 부분을 형성하는 단계를 포함하는, 방법.
- 제66항에 있어서, 상기 제1 게이트 전극 영역은 상기 제2 및 제3 게이트 전극 영역 사이에서 형성되며, 상기 제2 및 제3 게이트 전극 영역은 분리 영역과 활성 영역이 만나는 각각의 영역 위에 각각 형성되며, 상기 제2 및 제3 게이트 전극 영역 중 적어도 하나는 n+ Si 일함수 보다 큰 일함수를 갖는, 방법.
- 제67항에 있어서, 상기 제2 및 제3 게이트 전극 영역은 동일한 일함수를 갖도록 형성되는, 방법.
- 제67항에 있어서, 상기 제2 및 제3 채널 부분을 형성하는 단계는 상기 제2 및 제3 채널 부분을 형성하여, 상기 제2 및 제3 채널 부분 중 적어도 하나의 도핑 농도는 각각의 게이트 전극 영역의 일함수에 의해 적어도 일부분 결정되는, 방법.
- 제52항에 있어서,상기 감지 노드에 인접한 제2 트랜지스터를 형성하는 단계를 더 포함하며, 상기 제2 트랜지스터를 형성하는 단계는 n+ Si의 일함수보다 더 큰 일함수를 갖는 적어도 하나의 제2 트랜지스터 게이트 전극 영역을 형성하는 단계를 포함하는 방법.
- 제70항에 있어서, 상기 적어도 하나의 제2 트랜지스터 게이트 전극 영역은, 상기 제1 트랜지스터의 적어도 하나의 게이트 전극 영역과 동일한 재료로 형성되는, 방법.
- 삭제
- 픽셀 셀을 형성하는 방법에 있어서,광변환 장치를 형성하는 단계;감지 노드를 형성하는 단계; 및상기 광변환 장치에서부터 상기 감지 노드로 전하를 게이팅하는 트랜지스터를 형성하는 단계로서, 상기 트랜지스터를 형성하는 단계는 길이 및 폭을 갖는 게이트 전극을 형성하는 단계, 및 상기 게이트 전극 아래에 채널 영역을 형성하는 단계를 포함하며,상기 게이트 전극의 상기 폭은 상기 광변환 장치에서부터 상기 감지 노드로 연장하고,상기 게이트 전극의 상기 길이는 두 개의 게이트 전극 영역으로 나뉘며, 하나의 상기 게이트 전극 영역은 n+ Si의 일함수보다 큰 일함수를 갖고, 또다른 상기 게이트 전극 영역은 상기 하나의 게이트 전극 영역과 상이한 일함수를 가지며,상기 채널 영역을 형성하는 단계는 각각의 게이트 전극 영역 아래에 각각의 부분들을 형성하는 단계를 포함하는,트랜지스터를 형성하는 단계를 포함하는, 픽셀 셀 형성 방법.
- 제73항에 있어서, 상기 두 개의 게이트 전극 영역 각각은 상이한 거리만큼 활성 영역 위로 연장하는, 방법.
- 픽셀 셀을 형성하는 방법에 있어서,광변환 장치를 형성하는 단계; 및상기 광변환 장치에 인접하여 트랜지스터를 형성하는 단계를 포함하며, 상기 트랜지스터를 형성하는 단계는 채널 영역 위에 게이트 전극을 형성하는 단계를 포함하며, 상기 게이트 전극을 형성하는 단계는 제1, 제2 및 제3 게이트 전극 영역을 형성하는 단계를 포함하며, 상기 제1 게이트 전극 영역은 상기 제2 및 제3 게이트 전극 영역 사이에 형성되며, 상기 제2 및 제3 게이트 전극 영역은 각각 분리 영역과 활성 영역이 만나는 각각의 영역 위에 형성되며, 상기 제2 및 제3 게이트 전극 영역 중 적어도 하나는 n+ Si의 일함수보다 큰 일함수를 갖도록 형성되며, 상기 채널 영역을 형성하는 단계는 상기 제1, 제2 및 제3 게이트 전극 영역 각각의 아래에 제1, 제2 및 제3 부분을 형성하는 단계를 포함하는 방법.
- 제75항에 있어서, 상기 제2 및 제3 게이트 전극 영역은 동일한 일함수를 갖도록 형성되는 방법.
- 제75항에 있어서, 상기 제2 및 제3 채널 부분 중 적어도 하나의 도핑 농도는 상기 게이트 전극 영역 각각의 일함수에 의해 적어도 일부분 결정되는 방법.
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