KR20230022369A - 이미지 센서 및 그 제조 방법 - Google Patents

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이윤기
박종훈
김범석
김정현
유현근
정윤지
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Abstract

이미지 센서의 제조 방법 및 이에 의해 제조된 이미지 센서가 제공된다. 이미지 센서의 제조 방법은 제 1 도전형의 반도체 기판을 제공하는 것; 상기 반도체 기판에 픽셀 영역들을 정의하는 픽셀 분리 트렌치를 형성하는 것; 상기 픽셀 분리 트렌치 내에 라이너 절연막을 형성하는 것; 상기 라이너 절연막 내에 제1 도전형의 도펀트를 도핑하는 것; 상기 도펀트를 도핑한 후, 상기 라이너 절연막이 형성된 상기 픽셀 분리 트렌치를 채우는 반도체막을 형성하는 것; 및 열처리 공정을 수행하여, 상기 라이너 절연막 내 상기 도펀트를 상기 반도체막으로 확산시키는 것을 포함할 수 있다.

Description

이미지 센서 및 그 제조 방법{Image sensor}
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전기적 및 광학적 특성이 보다 향상된 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 전기적 및 광학적 특성을 갖는 이미지 센서를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 전기적 및 광학적 특성을 갖는 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 제 1 도전형의 반도체 기판을 제공하는 것; 상기 반도체 기판에 픽셀 영역들을 정의하는 픽셀 분리 트렌치를 형성하는 것; 상기 픽셀 분리 트렌치 내에 라이너 절연막을 형성하는 것; 상기 라이너 절연막 내에 제1 도전형의 도펀트를 도핑하는 것; 상기 도펀트를 도핑한 후, 상기 라이너 절연막이 형성된 상기 픽셀 분리 트렌치를 채우는 반도체막을 형성하는 것; 및 열처리 공정을 수행하여, 상기 라이너 절연막 내 상기 도펀트를 상기 반도체막으로 확산시키는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판을 제공하는 것; 상기 반도체 기판의 상기 제1 면에 인접하는 소자 분리막을 형성하는 것; 상기 소자 분리막 및 상기 반도체 기판을 관통하며, 복수의 픽셀 영역들을 정의하는 픽셀 분리 구조체를 형성하는 것; 상기 픽셀 영역들의 상기 반도체 기판 내에 제 2 도전형의 광전 변환 영역들을 각각 형성하는 것; 상기 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제1 면 상에 픽셀 게이트 전극 및 트랜스퍼 게이트 전극을 형성하는 것을 포함할 수 있다. 여기서, 상기 픽셀 분리 구조체를 형성하는 것은: 상기 소자 분리막 및 상기 반도체 기판을 패터닝하여 픽셀 분리 트렌치를 형성하는 것; 상기 픽셀 분리 트렌치의 표면 상에 라이너 절연막을 증착하는 것; 상기 라이너 절연막 내에 제 1 도전형의 도펀트를 도핑하는 것; 상기 도펀트가 도핑된 상기 라이너 절연막이 형성한 후, 상기 픽셀 분리 트렌치를 채우는 언도우프트 폴리실리콘막을 형성하는 것; 상기 폴리실리콘막을 식각하여 상기 반도체 기판의 상기 제1 면보다 낮은 레벨에 상면을 갖는 폴리실리콘 패턴을 형성하는 것; 및 열처리 공정을 수행하여, 상기 라이너 절연막 내의 상기 도펀트를 상기 폴리실리콘 패턴으로 확산시키는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 제 1 도전형의 반도체 기판; 상기 반도체 기판 내에 배치되어 복수 개의 픽셀 영역들을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는: 상기 반도체 기판을 수직적으로 관통하는 반도체 패턴; 및 상기 반도체 패턴과 상기 반도체 기판 사이에 개재되는 라이너 절연 패턴을 포함하되, 상기 반도체 패턴 및 상기 라이너 절연 패턴은 제1 도전형의 도펀트를 포함하되, 상기 제1 도전형 도펀트의 농도는 상기 반도체 패턴에서 보다 상기 라이너 절연 패턴에서 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판으로서, 상기 반도체 기판은 수광 영역, 차광 영역, 및 패드 영역을 포함하는 것; 상기 수광 영역 및 상기 차광 영역에서, 상기 반도체 기판 내에 배치되어 복수의 픽셀 영역들을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는 상기 반도체 기판을 수직적으로 관통하는 반도체 패턴; 및 상기 반도체 패턴과 상기 반도체 기판 사이에 개재되는 라이너 절연 패턴을 포함하는 것; 상기 수평 영역 및 상기 차광 영역에서 상기 픽셀 영역들의 상기 반도체 기판 내에 제공된 광전 변환 영역들; 상기 차광 영역 일부에서, 상기 반도체 기판의 상기 제 2 면에 인접하며, 상기 반도체 패턴의 일부분과 접촉하는 후면 콘택 플러그; 상기 패드 영역에서, 상기 반도체 기판의 상기 제 2 면에 제공되는 도전 패드; 상기 반도체 기판의 상기 제 2 면 상에서 상기 픽셀 영역들에 대응하여 배치되는 컬러 필터들; 및 상기 컬러 필터들 상의 마이크로 렌즈들을 포함할 수 있다. 여기서, 상기 픽셀 분리 구조체의 상기 반도체 패턴 및 상기 라이너 절연 패턴은 제1 도전형의 도펀트를 포함하되, 상기 제1 도전형의 상기 도펀트 농도는 상기 반도체 패턴에서 보다 상기 라이너 절연 패턴에서 클 수 있다.
본 발명의 실시예들에 따르면, 픽셀 분리 트렌치 내의 라이너 절연막 내에 도펀트를 미리 도핑하고 나서, 픽셀 분리 트렌치 내에 1회의 증착 공정을 통해 반도체 물질을 채운 후 열 공정을 통해 도펀트가 도핑된 반도체 패턴을 형성할 수 있다. 이에 따라, 종횡비가 큰 픽셀 분리 트렌치 내에 불순물이 도핑된 반도체 패턴을 형성하는 것이 용이할 수 있다.
따라서, 이미지 센서의 제조 공정을 단순화하고 비용을 줄일 수 있으면서, 이미지 센서의 암전류 특성 및 반도체 패턴의 저항을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도들이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다.
도 5a 및 도 5b는 도 4의 P1 부분을 확대한 도면들이다.
도 6a는 도 5a의 A-A' 선을 따라 자른 영역에서 도핑 프로파일(doping profile)을 나타낸다.
도 6b는 본 발명의 실시예들에 따른 이미지 센서의 반도체 패턴에서 도핑 프로파일을 나타낸다.
도 7, 도 8, 및 도 9는 본 발명의 다양한 실시예들에 따른 이미지 센서의 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서에서 픽셀 분리 구조체의 형성 방법을 나타내는 순서도이다.
도 11 내지 도 21은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다.
도 23 및 도 24는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 22의 II-II'선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(1; Active Pixel Sensor array), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7), 및 입출력 버퍼(I/O buffer; 8)를 포함한다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(1)는 행 드라이버로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러에 제공된다.
행 드라이버(3)는 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 7)는 상관 이중 샘플러에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도들이다.
도 2a를 참조하면, 단위 픽셀(P)은 광전 변환 회로(10) 및 픽셀 회로(20)를 포함할 수 있다.
광전 변환 회로(10)는 복수의 광전 변환 소자들, 복수의 트랜스퍼 트랜지스터들, 및 플로팅 확산 영역(FD)을 포함할 수 있다. 일 예로, 광전 변환 회로는 제1 및 제2 광전 변환 소자들(PD1, PD2), 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2), 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)에 공통으로 연결되는 제1 플로팅 확산 영역(FD1)을 포함할 수 있다.
픽셀 회로(20)는 리셋 트랜지스터(RX; reset transistor), 소오스 팔로워 트랜지스터(SF; source follower transistor), 선택 트랜지스터(SX; selection transistor), 및 이중 변환 이득 트랜지스터(DCX; dual conversion gain transistor)를 포함할 수 있다. 실시예들에서, 각 단위 픽셀(P)이 4개의 픽셀 트랜지스터들(PTR)을 포함하는 것으로 개시하고 있으나, 본 발명은 이에 제한되지 않으며, 각 단위 픽셀(P)에서 픽셀 트랜지스터들(PTR)의 개수는 달라질 수 있다.
상세하게, 제1 및 제2 광전 변환 소자들(PD1, PD2)은 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 제1 및 제2 광전 변환 소자들(PD1, PD2)는, 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합일 수 있다.
제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)은 제1 및 제2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 제1 플로팅 확산 영역(FD1)로 전송한다. 제1 및 제2 트랜스퍼 신호들(TG1, TG2)에 의해 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)가 제어될 수 있다. 제1 및 제2 트랜스퍼 트랜지스터들(TX1, TX2)은 제1 플로팅 확산 영역(FD1)을 공유할 수 있다.
제1 플로팅 확산 영역(FD1)는 제1 또는 제2 광전 변환 소자(PD1, PD2)에서 생성된 전하를 전달받아 누적적으로 저장한다. 제1 플로팅 확산 영역(FD1)에 축적된 광전하들의 양에 따라 소오스 팔로워 트랜지스터(SF)가 제어될 수 있다.
리셋 트랜지스터(RX)는 리셋 게이트 전극(RG)에 인가되는 리셋 신호에 따라 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 단자는 이중 변환 이득 트랜지스터(DCX)와 연결될 수 있으며, 소오스 단자는 픽셀 전원 전압(VPIX)에 연결된다. 리셋 트랜지스터(RX)와 이중 변환 이득 트랜지스터(DCX)가 턴 온되면, 픽셀 전원 전압(VPIX)이 제1 및 제2 플로팅 확산 영역들(FD1, FD2)로 전달된다. 이에 따라, 제1 및 제2 플로팅 확산 영역들(FD1, FD2)에 축적된 전하들이 배출되어 제1 및 제2 플로팅 확산 영역들(FD1, FD2)이 리셋될 수 있다.
이중 변환 이득 트랜지스터(DCX)는 제1 플로팅 확산 영역(FD1)와 제2 플로팅 확산 영역(FD2) 사이에 연결될 수 있다. 이중 변환 이득 트랜지스터(DCX)는 제2 플로팅 확산 영역(FD2)를 통해 리셋 트랜지스터(RX)와 직렬로 연결될 수 있다. 즉, 이중 변환 이득 트랜지스터(DCX)는 제1 플로팅 확산 영역 (FD1)과 리셋 트랜지스터(RX) 사이에 연결될 수 있다. 이중 변환 이득 트랜지스터(DCX)는 이중 변환 이득 제어 신호에 응답하여 제1 플로팅 확산 영역(FD1)의 캐패시턴스(CFD1)를 가변시킴으로써 단위 픽셀(P)의 변환 이득을 가변시킬 수 있다.
구체적으로, 이미지 촬영시 저조도 및 고조도의 빛이 픽셀 어레이로 동시에 입사되거나, 강한 빛 및 약한 빛이 동시에 픽셀 어레이로 입사될 수 있다. 이에 따라, 각 픽셀은 입사되는 빛에 따라 변환 이득이 가변될 수 있다. 즉, 이중 변환 이득 트랜지스터(DCX)가 턴-오프(Turn-off)되어 단위 픽셀은 제1 변환 이득을 가질 수 있고, 이중 변환 이득 트랜지스터(DCX)가 턴-온(Turn-on)되어 제1 변환 이득보다 큰 제2 변환 이득을 가질 수 있다. 즉, 이중 변환 이득 트랜지스터(DCX)의 동작에 따라, 제1 변환 이득 모드(또는 고조도 모드)와 제2 변환 이득 모드(또는 저조도 모드)에서 상이한 변환 이득이 제공될 수 있다.
이중 변환 이득 트랜지스터(DCX)가 턴 오프될 때, 제1 플로팅 확산 영역(FD1)의 캐패시턴스는 제1 캐패시턴스(CFD1)에 해당할 수 있다. 이중 변환 이득 트랜지스터(DCX)가 턴 온될 때, 제1 플로팅 확산 영역(FD1)가 제2 플로팅 확산 영역(FD2)와 연결되어 제1 및 제2 플로팅 확산 영역들(FD1, FD2)에서 커패시턴스는 제1 및 제2 캐패시턴스(CFD1, CFD2)의 합이 될 수 있다. 다시 말해, 이중 변환 이득 트랜지스터(DCX)가 턴 온될 때, 제1 또는 제2 플로팅 확산 영역(FD1 또는 FD2)의 캐패시턴스가 증가하여 변환 이득이 감소될 수 있으며, 이중 변환 이득 트랜지스터(DCX)가 턴 오프될 때, 제1 플로팅 확산 영역(FD1)의 캐패시턴스가 감소하여 변환 이득은 증가될 수 있다.
소오스 팔로워 트랜지스터(SF)는 소오스 팔로워 게이트 전극으로 입력되는 제1 플로팅 확산 영역(FD1)의 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 소오스 팔로워 트랜지스터(SF)는 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 신호를 출력 라인(Vout)으로 출력한다. 소오스 팔로워 트랜지스터(SF)의 소오스 단자는 픽셀 전원 전압(VPIX)에 연결되고, 소오스 팔로워 트랜지스터(SF)의 드레인 단자는 선택 트랜지스터(SX)의 소오스 단자와 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 게이트 전극에 인가되는 선택 신호(SG)에 의해 선택 트랜지스터(SX)가 턴 온될 때, 소오스 팔로워 트랜지스터(SF)의 드레인 전극에 출력되는 전기적 신호를 출력 라인(Vout)으로 출력할 수 있다.
도 2b를 참조하면, 단위 픽셀(P)은 도 2a를 참조하여 설명한 바와 같이, 광전 변환 회로(10) 및 픽셀 회로(20)를 포함할 수 있으며, 광전 변환 회로(10)는 제1, 제2, 제3, 및 제4 광전 변환 소자들(PD1, PD2, PD3, PD4), 제1, 제2, 제3, 및 제4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4), 및 제1 플로팅 확산 영역(FD1)을 포함할 수 있다. 픽셀 회로(20)는 도 2a의 실시예와 마찬가지로, 4개의 픽셀 트랜지스터들(RX, DCX, SF, SEL)을 포함할 수 있다.
제1 내지 제4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 제1 플로팅 확산 영역(FD1)를 공유할 수 있다. 제1 내지 제4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)의 전송 게이트 전극들은 제1 내지 제4 트랜스퍼 신호들(TG1, TG2, TG3, TG4)에 의해 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다.
도 5a 및 도 5b는 도 4의 P1 부분을 확대한 도면들이다. 도 6a는 도 5a의 A-A' 선을 따라 자른 영역에서 도핑 프로파일(doping profile)을 나타낸다. 도 6b는 본 발명의 실시예들에 따른 이미지 센서의 반도체 패턴에서 도핑 프로파일을 나타낸다.
도 3 및 도 4를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 수직적 관점에서, 광전 변환층(10), 리드아웃 회로층(20), 및 광 투과층(30)을 포함할 수 있다.
광전 변환층(10)은, 수직적 관점에서, 리드아웃 회로층(20)과 광 투과층(30) 사이에 배치될 수 있다. 외부에서 입사된 광은 광전 변환 층(10)에서 전기적 신호로 변환될 수 있다. 광전 변환층(10)은 반도체 기판(100), 픽셀 분리 구조체(PIS), 및 광전 변환 영역들(PD)을 포함할 수 있다.
상세하게, 반도체 기판(100)은 서로 대향하는 제1 면(100a; 또는 전면) 및 제2 면(100b; 또는 후면)을 가질 수 있다. 반도체 기판(100)은 제1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 이와 달리, 반도체 기판(100)은 제1 도전형의 웰(well)을 포함하는 벌크 반도체 기판일 수도 있다.
소자 분리막(105)이 픽셀 영역들(PR) 각각에서 반도체 기판(100)의 제1 면(100a)에 인접하게 배치될 수 있다. 소자 분리막(105)은 반도체 기판(100)의 제1 면(100a)을 리세스하여 형성된 소자 분리 트렌치(T1) 내에 제공될 수 있다. 소자 분리막(105)은 절연 물질로 이루어질 수 있다. 일 예로, 소자 분리막(105)은 소자 분리 트렌치(T1)의 표면을 컨포말하게 덮는 라이너 산화막 및 라이너 질화막과, 라이너 산화막 및 라이너 질화막이 형성된 소자 분리 트렌치(T1)를 채우는 매립 산화막을 포함할 수 있다. 소자 분리막(105)은 반도체 기판(100)의 제1 면(100a)에 활성부를 정의할 수 있다. 일 예로, 소자 분리막(105)은 반도체 기판(100)에 제1 및 제2 활성부들(ACT1, ACT2)을 정의할 수 있다. 제1 및 제2 활성부들(ACT1, ACT2)은 픽셀 영역들(PR) 각각에서 서로 이격되어 배치되며, 서로 다른 크기를 가질 수 있다.
픽셀 분리 구조체(PIS)가 반도체 기판(100) 내에 배치되어 복수의 픽셀 영역들(PR)을 정의할 수 있다. 픽셀 분리 구조체(PIS)는 반도체 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 수직적으로 연장될 수 있다. 픽셀 분리 구조체(PIS)는 소자 분리막(105)의 일부분을 관통할 수 있다.
픽셀 분리 구조체(PIS)는 제1 방향(D1)을 따라 서로 나란하게 연장되는 제1 부분들 및 제1 부분들을 가로질러 제2 방향(D2)을 따라 서로 나란하게 연장되는 제2 부분들을 포함할 수 있다. 픽셀 분리 구조체(PIS)는, 평면적 관점에서, 픽셀 영역들(PR) 또는 광전 변환 영역들(PD) 각각을 둘러쌀 수 있다.
픽셀 분리 구조체(PIS)는 반도체 기판(100)의 제1 면(100a)에서 상부 폭을 가질 수 있으며, 그 바닥면에서 하부 폭을 가질 수 있다. 하부 폭은 상부 폭보다 작거나 실질적으로 동일할 수 있다. 일 예로, 픽셀 분리 구조체(PIS1)의 폭은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다. 픽셀 분리 구조체(PIS)는 반도체 기판(100)의 표면에 대해 수직한 방향(즉, 제 3 방향(D3)으로 길이를 가질 수 있다. 픽셀 분리 구조체(PIS)의 길이는 반도체 기판(100)의 수직적 두께와 실질적으로 동일할 수 있다.
보다 상세하게, 도 5a 및 도 5b를 참조하면, 픽셀 분리 구조체(PIS)는 반도체 기판(100)에 형성된 픽셀 분리 트렌치(T2) 내에 제공될 수 있다. 픽셀 분리 구조체(PIS)는 라이너 절연 패턴(111), 반도체 패턴(113), 및 매립 절연 패턴(115)을 포함할 수 있다. 픽셀 분리 구조체(PIS)는 약 10:1 내지 약 15:1의 종횡비를 가질 수 있다.
라이너 절연 패턴(111)은 반도체 패턴(113)과 반도체 기판(100) 사이에 제공될 수 있다. 라이너 절연 패턴(111)은 반도체 기판(100)과 직접 접촉할 수 있다. 라이너 절연 패턴(111)은 반도체 기판(100 보다 낮은 굴절률을 갖는 물질을 포함할 수 있다. 라이너 절연 패턴(111)은 예를 들어, 실리콘계 절연 물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 다른 예로, 라이너 절연 패턴(111)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다. 라이너 절연 패턴(111)은 약 30Å 내지 350Å의 두께를 가질 수 있다.
라이너 절연 패턴(111)은, 평면적 관점에서, 각 픽셀 영역(PR)을 둘러쌀 수 있다. 픽셀 영역들(PR)을 둘러싸는 라이너 절연 패턴들(111)은 서로 이격될 수 있다.
반도체 패턴(113)은 반도체 기판(100) 내에서 하나의 바디(single body)를 가질 수 있다. 다시 말해, 반도체 패턴(113)은 단일막으로 이루어질 수 있다. 단일막으로 이루어진 반도체 패턴(113)은 그 중심에 불연속적인 경계면(113s), 예를 들어, 씸(seam) 또는 보이드(void)를 가질 수도 있다. 반도체 패턴(113)의 상면(113t)은 반도체 기판(100a)의 상면과 다른 레벨에 위치할 수 있다. 도 5a를 참조하면, 반도체 패턴(113)의 상면(113t)은 소자 분리막(105)의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다. 이와 달리, 도 5b를 참조하면, 반도체 패턴(113)의 상면(113t)은 소자 분리막(105) 바닥면과 다른 레벨에 위치할 수도 있다.
반도체 패턴(113)은 제1 방향(D1)을 따라 서로 나란하게 연장되는 제1 부분들 및 제1 부분들을 가로질러 제2 방향(D2)을 따라 서로 나란하게 연장되는 제2 부분들을 포함할 수 있다. 반도체 패턴(113)은 제1 방향(D1) 및 제2 방향(D2)을 따라 연속적으로 연장될 수 있다.
라이너 절연 패턴(111) 및 반도체 패턴(113)은 제1 도전형의 도펀트들을 포함할 수 있다. 제1 도전형의 도펀트들은 예를 들어, 보론(B), 인(P), 비소(As), 갈륨(Ga), 인듐(In), 안티모니(Sb), 및 알루미늄(Al) 중에서 적어도 하나를 포함할 수 있다.
일 예로, 라이너 절연 패턴(111) 및 반도체 패턴(113)은 보론을 포함할 수 있으며, 라이너 절연 패턴(111)에서 보론의 도핑 농도는 약 1×1015　cm3 내지 약 1×1017　cm3일 수 있다.
실시예들에 따르면, 도 6a에 도시된 바와 같이, 라이너 절연 패턴(111)에서 제1 도전형 도펀트의 농도는 반도체 패턴(113)에서 도펀트 농도보다 클 수 있다. 실시예들에 따르면, 제1 도전형 도펀트의 도핑 농도는 라이너 절연 패턴(111)에서 최대값을 가질 수 있다. 이와 달리, 라이너 절연 패턴(111)과 반도체 패턴(113)에서 제1 도전형 도펀트의 농도는 실질적으로 동일할 수도 있다.
또한, 반도체 패턴(113)에서 도핑 농도는 반도체 기판(100)에서 제1 도전형의 도펀트 농도의 약 1배 내지 10배일 수 있다.
도 6b를 참조하면, 반도체 패턴(113) 내에서 도펀트들의 농도는 반도체 기판(100)의 제1 면(100a)에 인접한 상부 영역에서 반도체 기판(100)의 제2 면(100b)에 인접한 하부 영역에서 보다 크거나 실질적으로 동일할 수 있다.
매립 절연 패턴(115)은 반도체 패턴(113)의 상면(113t) 상에 배치될 수 있으며, 매립 절연 패턴(115)의 상면은 소자 분리막(105)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 매립 절연 패턴(115)의 바닥면은 소자 분리막(105)의 바닥면보다 낮은 레벨에 위치하거나, 동일한 레벨에 위치할 수 있다.
매립 절연 패턴(115)의 바닥면은 라운드진 형태를 가질 수도 있다. 매립 절연 패턴(115)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
다시, 도 3 및 도 4를 참조하면, 광전 변환 영역들(PD)이 각각의 픽셀 영역들(PR)의 반도체 기판(100) 내에 제공될 수 있다. 광전 변환 영역들(PD)은 입사광의 세기에 비례하여 광전하를 생성한다. 광전 변환 영역들(PD)은 반도체 기판(100)과 반대의 제2 도전형을 갖는 불순물들을 반도체 기판(100) 내에 이온 주입하여 형성될 수 있다. 제2 도전형의 광전 변환 영역(PD)은 제1 도전형의 반도체 기판(100)과의 접합(junction)에 의해 포토다이오드를 구성할 수 있다.
일부 실시예들에 따르면, 광전 변환 영역들(PD)은 반도체 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에 포텐셜 기울기를 가질 수 있도록 제1 면(100a)에 인접한 영역과 제2 면(100b)에 인접한 영역 간에 불순물 농도 차이를 가질 수도 있다. 예를 들어, 광전 변환 영역들(PD)은 수직적으로 적층된 복수 개의 불순물 영역들을 포함할 수도 있다.
리드아웃 회로층(20)이 반도체 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 리드아웃 회로층(20)은 광전 변환 영역들(PD)과 전기적으로 연결되는 리드아웃 회로들(예를 들어, MOS 트랜지스터들)을 포함할 수 있다. 다시 말해, 리드아웃 회로층(20)은 앞서 도 2a 및 도 2b를 참조하여 설명된 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 이중 변환 이득 트랜지스터(DCX), 및 증폭 트랜지스터(AX)를 포함할 수 있다.
각각의 픽셀 영역들(PR)에서, 반도체 기판(100)의 제1 활성부(ACT1)에 상에 트랜스퍼 게이트 전극들(TG)이 배치될 수 있다. 트랜스퍼 게이트 전극(TG)은, 평면적 관점에서, 각 픽셀 영역(PR)의 중심 부분에 위치할 수 있다. 트랜스퍼 게이트 전극(TG)의 일부는 반도체 기판(100) 내에 배치될 수 있으며, 트랜스퍼 게이트 전극(TG)과 반도체 기판(100) 사이에는 게이트 절연막(GIL)이 개재될 수 있다.
플로팅 확산 영역(FD)이 트랜스퍼 게이트 전극(TG) 일측의 제1 활성부(ACT1) 내에 제공될 수 있다. 플로팅 확산 영역(FD)은 반도체 기판(100)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 n형 불순물 영역일 수 있다.
각각의 픽셀 영역들(PR)에서, 제2 활성부(ACT2)에 적어도 하나의 픽셀 트랜지스터가 제공될 수 있다. 각 픽셀 영역(PR)에 제공되는 픽셀 트랜지스터(PTR)는 도 2a 및 도 2b를 참조하여 설명된 리셋 트랜지스터(RX), 소오스 팔로워 트랜지스터(SF), 이중 변환 이득 트랜지스터(DCX), 및 선택 트랜지스터(SEL) 중 하나일 수 있다.
픽셀 트랜지스터는 제2 활성부(ACT2)를 가로지르는 픽셀 게이트 전극(PG) 및 픽셀 게이트 전극(PG) 양측에서 제2 활성부(ACT2) 내에 제공되는 소오스/드레인 영역들을 포함할 수 있다.
픽셀 게이트 전극(PG)은 제2 활성부(ACT2)의 상면과 나란한 바닥면을 가질 수 있다. 픽셀 게이트 전극(PG)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다.
게이트 절연막이 픽셀 게이트 전극(PG)과 제2 활성부(ACT2) 사이에 배치될 수 있다. 게이트 절연막은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 픽셀 트랜지스터의 소오스/드레인 영역들은 제2 도전형을 갖는 불순물들을 포함할 수 있다. 일 예로, 소오스/드레인 영역들은 n형 불순물들을 포함할 수 있다.
층간 절연막들(210)이 반도체 기판(100)의 제1 면(100a) 상에서 트랜스퍼 게이트 전극(TG) 및 픽셀 게이트 전극들(PG)을 덮을 수 있다.
층간 절연막들(210) 내에 리드아웃 회로들과 연결되는 배선 구조체(221, 222)가 배치될 수 있다. 배선 구조체(221, 222)는 금속 배선들(223) 및 이들을 연결하는 콘택 플러그들(221)을 포함할 수 있다.
광 투과층(30)이 반도체 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 광 투과층(30)은 평탄 절연막(310), 격자 구조체(320), 보호막(330), 컬러 필터들(340), 마이크로 렌즈들(350), 및 패시베이션막(360)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 빛을 집광 및 필터링하여 광전 변환층(10)으로 제공할 수 있다.
상세하게, 평탄 절연막(310)은 반도체 기판(100)의 제2 면(100b)을 덮을 수 있다. 평탄 절연막(310)은 투명한 절연물질로 이루어질 수 있으며, 복수의 층들을 포함할 수 있다. 평탄 절연막(310)은 반도체 기판(100) 다른 굴절률을 갖는 절연 물질로 이루어질 수 있다. 평탄 절연막(310)은 금속 산화물 및/또는 실리콘 산화물을 포함할 수 있다.
격자 구조체(320)가 평탄 절연막(310) 상에 배치될 수 있다. 격자 구조체(320)는 픽셀 분리 구조체(PIS)과 유사하게, 평면적 관점에서 격자 형태를 가질 수 있다. 격자 구조체(320)는, 평면적 관점에서, 픽셀 분리 구조체(PIS)과 중첩될 수 있다. 즉, 격자 구조체(320)는 제1 방향(D1)으로 연장되는 제1 부분들 및 제1 부분들을 가로질러 제2 방향(D2)으로 연장되는 제2 부분들을 포함할 수 있다. 격자 구조체(320)의 폭은 픽셀 분리 구조체(PIS)의 최소 폭과 실질적으로 동일하거나 작을 수 있다.
격자 구조체(320)는 도전 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 차광 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 차광 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다. 저굴절 패턴은 유기 물질로 이루어질 수 있으며, 약 1.1 내지 1.3의 굴절률을 가질 수 있다. 예를 들어, 격자 구조체(320)는 실리카 나노 파티클들이 포함된 폴리머층일 수 있다.
보호막(330)이 평탄 절연막(310) 상에서 격자 구조체(320)의 표면을 실질적으로 균일한 두께로 덮을 수 있다. 보호막(330)은, 예를 들어, 알루미늄 산화막과 실리콘탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
컬러 필터들(340)이 픽셀 영역들(PR) 각각에 대응되어 형성될 수 있다. 컬러 필터들(340)은 격자 구조체(320)에 의해 정의되는 공간을 채울 수 있다. 컬러 필터들(340)은 단위 픽셀에 따라 적색, 녹색, 또는 청색의 컬러 필터를 포함하거나, 마젠타, 시안, 또는 옐로우의 컬러 필터를 포함할 수 있다.
마이크로 렌즈들(350)이 컬러 필터들(340) 상에 배치될 수 있다. 마이크로 렌즈들(350)은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(350)은 광투과성 수지로 형성될 수 있다.
패시베이션막(360)이 마이크로 렌즈들(350)의 표면을 컨포말하게 덮을 수 있다. 패시베이션막(360)은 예를 들어, 무기 산화물로 형성될 수 있다.
도 7, 도 8, 및 도 9는 본 발명의 다양한 실시예들에 따른 이미지 센서의 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 7, 도 8, 및 도 9에 도시된 실시예들에서 도 3 및 도 4에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 7을 참조하면, 제2 도전형의 불순물들을 포함하는 포텐셜 배리어 영역(PBR)이 픽셀 분리 구조체(PIS)의 측벽과 인접한 반도체 기판(100) 내에 제공될 수 있다. 포텐셜 배리어 영역(PBR)은 반도체 기판(100)과 동일한 제1 도전형(예를 들어 p형)의 불순물들을 포함할 수 있다. 포텐셜 배리어 영역(PBR)은 픽셀 분리 구조체(PIS)의 라이너 절연 패턴(111)의 측벽과 접할 수 있다. 포텐셜 배리어 영역(PBR)은 라이너 절연 패턴(111) 내의 불순물들과 동일한 불순물들을 포함할 수 있다. 포텐셜 배리어 영역(PBR)에 도핑된 불순물의 농도는 반도체 기판(100)에서 불순물의 농도보다 높을 수 있다. 포텐셜 배리어 영역(PBR)은 픽셀 분리 트렌치(T2)를 형성할 때, 픽셀 분리 트렌치(T2)의 표면 결함에 의해 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)에 의해 암 전류가 발생하는 것을 줄일 수 있다.
도 8을 참조하면, 픽셀 격리 구조체(PIS)는 반도체 기판(100)의 제1 면(100a)과 인접한 제1 폭보다 반도체 기판(100)의 제2 면(100b)과 인접한 제2 폭이 작을 수도 있다. 그리고, 픽셀 격리 구조체(PIS)의 폭은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다.
픽셀 분리 구조체(PIS)는, 앞서 설명한 바와 같이, 라이너 절연 패턴(111), 반도체 패턴(113), 및 매립 절연 패턴(115)을 포함할 수 있다.
픽셀 격리 구조체(PIS)는 소자 분리막(105)과 접촉할 수 있다. 일 예로, 픽셀 격리 구조체(PIS)의 라이너 절연 패턴(111)의 일부분이 소자 분리막(105)과 접촉할 수 있다. 라이너 절연 패턴(111)의 일부분은 소자 분리막(105)과 반도체 패턴(113) 사이에 배치될 수 있다.
도 9을 참조하면, 픽셀 분리 구조체(PIS)는 제1 및 제2 픽셀 분리 구조체들(PIS1, PIS2)을 포함할 수 있다. 여기서, 제1 픽셀 분리 구조체(PIS)는 앞서 도 3 및 도 4를 참조하여 설명한 픽셀 분리 구조체(PIS)와 실질적으로 동일한 특징을 포함할 수 있다. 라이너 절연 패턴(111)의 일부분이 제2 픽셀 분리 구조체(PIS2)와 접촉할 수 있으며, 제2 픽셀 분리 구조체(PIS2)와 반도체 패턴(113) 사이에 배치될 수 있다.
제2 픽셀 분리 구조체(PIS2)는 제1 픽셀 분리 구조체(PIS1)와 실질적으로 동일한 평면 구조를 가질 수 있다. 제2 픽셀 분리 구조체(PIS2)는 평면적 관점에서, 제1 픽셀 분리 구조체(PIS1)와 중첩될 수 있다. 즉, 제2 픽셀 분리 구조체(PIS2)는 제1 방향(D1)으로 연장되는 제1 부분들 및 제1 부분들과 교차하며 제2 방향(D2)을 따라 연장되는 제2 부분들을 포함할 수 있다.
제2 픽셀 분리 구조체(PIS2)가 반도체 기판(100)의 제2 면(100b)으로부터 수직 방향(D3)으로 연장되어 반도체 기판(100) 내에 제공될 수 있다. 제2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제2 면(100b)으로부터 리세스되는 트렌치 내에 제공될 수 있다.
제2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 바닥면을 가질 수 있다. 즉, 제2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제1 면(100a)과 이격될 수 있다. 제2 픽셀 분리 구조체(PIS2)는 제1 픽셀 분리 구조체(PIS1)와 접촉할 수 있다.
제2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제2 면(100b)에서 제2 상부 폭을 가질 수 있으며, 그 바닥면에서 제2 하부 폭을 가질 수 있다. 제2 하부 폭은 제2 상부 폭보다 작거나 실질적으로 동일할 수 있다. 제2 픽셀 분리 구조체(PIS2)의 폭은 반도체 기판(100)의 제2 면(100b)에서 제1 면(100a)으로 갈수록 점차 감소할 수 있다.
수직 방향(D3)으로, 제2 픽셀 분리 구조체(PIS2)의 길이는 제1 픽셀 분리 구조체(PIS1)의 길이와 다를 수 있다. 일 예에서, 제2 픽셀 분리 구조체(PIS2)의 길이는 제1 픽셀 분리 구조체(PIS1)의 길이보다 작거나 실질적으로 동일할 수 있다.
제2 픽셀 분리 구조체(PIS2)는 실리콘 산화막보다 높은 유전 상수를 갖는 적어도 하나 이상의 고유전막들로 이루어질 수 있다. 일 예로, 제2 픽셀 분리 구조체(PIS2)는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨(Y)및 란타노이드(La)로 구성된 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)을 포함할 수 있다. 예를 들어, 제2 픽셀 분리 구조체(PIS2)는 차례로 적층된 알루미늄 산화막 및 하프늄 산화막을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서에서 픽셀 분리 구조체의 형성 방법을 나타내는 순서도이다. 도 11 내지 도 21은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 5 및 도 11을 참조하면, 제1 도전형(예를 들어, p형)의 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 반도체 기판(100)은 제1 도전형 벌크(bulk) 실리콘 기판 상에 형성된 제1 도전형 에피택셜층을 포함할 수 있다. 여기서, 에피택셜층은 벌크 실리콘 기판을 씨드로 이용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 형성될 수 있으며, 에피택셜 성장 공정 동안 제1 도전형의 불순물들이 도핑될 수 있다. 예를 들어, 에피택셜층은 p형 불순물들을 포함할 수 있다.
이와 달리, 반도체 기판(100)은 제1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다. 다른 예로, 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 실리콘-게르마늄 기판일 수도 있다.
반도체 기판(100)의 제1 면(100a)을 패터닝하여 소자 분리 트렌치(T1)가 형성될 수 있다. 소자 분리 트렌치(T1)는 각각의 픽셀 영역들(PR)에 제1 및 제2 활성부들(ACT1, ACT2)를 정의할 수 있다. 소자 분리 트렌치(T1)는 반도체 기판(100)의 제1 면(100a) 상에 버퍼막(BFL) 및 마스크 패턴(MP)을 형성하고, 마스크 패턴(MP)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각하여 형성될 수 있다.
버퍼막(BFL)은 반도체 기판(100)의 제1 면(100a)에 증착 공정 또는 열산화 공정을 수행하여 형성될 수 있다. 버퍼막(BFL)은 실리콘 산화막을 포함할 수 있다.
마스크 패턴(MP)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
이어서, 소자 분리 트렌치(T1)를 채우는 소자 분리 절연막(103)이 형성될 수 있다. 소자 분리 절연막(103)은 소자 분리 트렌치(T1)가 형성된 반도체 기판(100) 상에 절연 물질을 두껍게 증착하여 형성될 수 있다. 소자 분리 절연막(103)은 소자 분리 트렌치(T1)를 채우며 마스크 패턴(MP)을 덮을 수 있다.
이어서, 도 5, 도 10, 및 도 12를 참조하면, 반도체 기판(100)에 픽셀 영역들을 정의하는 픽셀 분리 트렌치(T2)가 형성될 수 있다(S10).
픽셀 분리 트렌치(T2)는 소자 분리 절연막(103) 및 반도체 기판(100)의 제1 면(100a)을 패터닝하여 형성될 수 있다. 복수 개의 제1 및 제2 픽셀 영역들은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
상세하게, 소자 분리 절연막(103) 상에 제2 마스크 패턴(미도시)을 형성하고, 제2 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각함으로써 픽셀 분리 트렌치(T2)가 형성될 수 있다.
픽셀 분리 트렌치(T2)는 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 수직적으로 연장되어 반도체 기판(100)의 측벽 일부를 노출시킬 수 있다. 픽셀 분리 트렌치(T2)는 소자 분리 트렌치(T1)보다 깊게 형성될 수 있으며, 소자 분리 트렌치(T1)의 일부를 관통할 수 있다. 픽셀 분리 트렌치(T2)는 약 10:1 내지 약 15:1의 종횡비를 갖는 딥 트렌치(deep trench)일 수 있다.
픽셀 분리 트렌치(T2)는, 평면적 관점에서, 제1 방향(D1)으로 연장되며 균일한 폭을 갖는 복수 개의 제1 영역들 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되며 균일한 폭을 갖는 복수 개의 제2 영역들을 포함할 수 있다.
이방성 식각 공정을 수행하여 픽셀 분리 트렌치(T2)를 형성함에 따라, 픽셀 분리 트렌치(T2)의 폭은 반도체 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다. 즉, 픽셀 분리 트렌치(T2)는 경사진 측벽을 가질 수 있다. 픽셀 분리 트렌치(T2)의 바닥면은 반도체 기판(100)의 제2 면(100b)으로부터 이격될 수 있다.
픽셀 분리 트렌치(T2)를 형성한 후에, 제2 마스크 패턴은 제거될 수 있다.
도 5, 도 10, 및 도 13을 참조하면, 픽셀 분리 트렌치(T2)의 내벽을 덮는 예비 라이너 절연막(110a)이 형성될 수 있다(S20).
예비 라이너 절연막(110a)은 픽셀 분리 트렌치(T2)의 내벽 및 소자 분리 절연막(103)의 상면을 컨포말하게 덮을 수 있다. 예비 라이너 절연막(110a)은 스텝 커버리지 특성이 우수한 증착 방법을 이용하여 증착될 수 있다. 예비 라이너 절연막(110a)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 예비 라이너 절연막(110a)은 예를 들어, 약 30Å 내지 350Å의 두께로 증착될 수 있다.
도 5, 도 10, 및 도 14를 참조하면, 예비 라이너 절연막(110a)에 도핑 공정이 수행될 수 있다(S30).
도핑 공정은 예비 라이너 절연막(110a)으로 제1 도전형의 도펀트들을 도핑하는 것을 포함할 수 있다. 제1 도전형의 도펀트들을 예비 라이너 절연막(110a) 내에 도핑함으로써 라이너 절연막(110b)이 형성될 수 있다.
상기 도핑 공정은 예를 들어, 빔 라인 이온 주입(Beam lined Ion implantation) 공정 또는 플라즈마 도핑 공정(PLAD)일 수 있다. 플라즈마 도핑 공정의 경우, 소스 물질이 기체 상태로 공정 챔버 안에 공급될 수 있다. 상기 소스 물질을 플라즈마 이온화한 후, 반도체 기판(100)이 로딩되는 정전척(미도시)에 고전압의 바이어스를 인가하여, 이온화된 소스 물질들이 예비 라이너 절연막(110a) 속으로 주입될 수 있다.
플라즈마 도핑은 상대적으로 매우 깊은 위치에서도 균일한 도핑을 구현할 수 있으며, 도핑 처리 속도를 향상시킬 수 있다. 이러한 경우, 예비 라이너 절연막(110a) 내에서 위치에 관계없이 균일한 도펀트 농도를 가질 수 있다. 보다 구체적으로, 반도체 기판(100)의 제2 면(100b)과 인접한 영역에서 제1 도전형의 도펀트 농도는 반도체 기판(100)의 제2 면(100b)과 인접한 제1 예비 반도체 패턴층(153p)의 불순물 농도와 실질적으로 동일할 수 있다.
빔 라인 이온 주입 공정의 경우, 소자 분리 트렌치(T1)의 폭이 상대적으로 깊고 좁기 때문에, 라이너 절연막(110b)에 수직 깊이에 따라 균일하게 도핑하는 것이 어려울 수 있다. 이에 따라, 빔 라인 이온 주입 공정에 의해 도핑 공정을 수행하는 경우, 라이너 절연막(110b)에서 불순물 농도가 수직 깊이에 따라 달라질 수 있다. 예를 들어, 라이너 절연막(110b)의 상부의 불순물 농도가 라이너 절연막(110b)의 하부의 불순물 농도보다 클 수 있다.
또 다른 예로, 도핑 공정으로서 기체상 도핑 공정이 수행될 수 있다. 기체상 도핑 공정을 수행하는 것은 도핑 가스를 예비 라이너 절연막(110a)의 내벽으로 공급하는 것을 포함할 수 있다. 이 때, 도핑 가스는 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 3족 원소를 포함할 수 있다. 일 예로, 도핑 가스는 BCl3 또는 B2H6와 같은 붕소 함유 가스를 포함할 수 있다. 다른 예로, 도핑 가스는 BF3를 포함할 수 있다. 도핑 공정 후, 라이너 절연막(110b) 내에서 보론의 도핑 농도는 약 1×1015　cm3 내지 약 1×1017　cm3일 수 있다.
도 5, 도 10, 및 도 15를 참조하면, 라이너 절연막(110b)이 형성된 픽셀 분리 트렌치(T2)를 채우는 반도체막(112)이 형성될 수 있다(S40). 일 예로, 반도체막(112)은 불순물이 언도우프된 폴리실리콘막일 수 있다.
반도체막(112)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 이러한 경우, 반도체막(112)은 픽셀 분리 트렌치(T2) 내에서 라이너 절연막(110b)의 측벽부들 및 바닥부를 덮을 수 있다. 반도체막(112)을 증착시 도 5a에 도시된 바와 같이, 반도체막(112) 내에 불연속적인 경계면(예를 들어, 씸 또는 보이드)가 형성될 수도 있다.
도 5, 도 10, 및 도 16을 참조하면, 소자 분리 절연막(103)의 상면 및 픽셀 분리 트렌치(T2)의 상부 영역에서 반도체막(112)을 식각하여 반도체 패턴(113)이 형성될 수 있다.
반도체 패턴(113)의 상면은, 소자 분리 트렌치(T1)의 바닥면보다 높거나 동일한 레벨에 위치할 수 있다. 다시 말해, 반도체 패턴(113)은 픽셀 분리 트렌치(T2)의 하부 영역을 채울 수 있다. 이와 달리, 반도체 패턴(113)의 상면은 소자 분리 트렌치(T1)의 바닥면보다 낮은 레벨에 위치할 수 있다.
이어서 반도체 기판(100)에 대한 열처리 공정이 수행될 수 있다(S50).
실시예들에 따르면, 열처리 공정은 약 550℃내지 800℃의 온도 범위에서 수행될 수 있다. 열처리 공정시, 공정 가스로서 N2, Ar, H2, 또는 O2가 사용될 수 있다.
열처리 공정에 의해 라이너 절연막(110b) 내의 제1 도전형의 도펀트들이 반도체 패턴(113)으로 확산될 수 있다. 라이너 절연막(110b) 내의 도펀트들이 반도체 패턴(110b)으로 확산되어 반도체 패턴(113) 내에 도펀트들이 도핑될 수 있다. 즉, 도펀드들이 도우프된 폴리실리콘 패턴이 픽셀 분리 트렌치(T2) 내에 형성될 수 있다.
이와 같이, 반도체 패턴(113) 내에 도펀트들이 도핑됨에 따라, 반도체 패턴(113)의 저항이 감소될 수 있다. 또한, 도펀트가 도?壅? 반도체 패턴(113)에 소정의 전압을 인가함으로써 반도체 기판(100)과 픽셀 분리 트렌치(T2)의 계면에서의 결함들에 의한 암전류를 줄일 수 있다.
열처리 공정 후, 라이너 절연막(110b) 내에서 도핑 농도는 반도체 패턴(113) 내에서 도핑 농도보다 클 수 있다. 이와 달리, 열처리 공정 후, 라이너 절연막(110b) 내에서 도핑 농도는 반도체 패턴(113) 내에서 도핑 농도와 실질적으로 동일할 수도 있다. 일 예로, 열처리 공정 후, 라이너 절연막(110b) 내에서 제1 도전형 도펀트의 농도는 약 1×1015　cm3 내지 약 1×1017　cm3일 수 있으며, 반도체 패턴(113) 내에서 제1 도전형 도펀트의 농도는 약 1×1013　cm3 내지 약 1×1017　cm3일 수 있다.
도 5, 도 10, 및 도 17을 참조하면, 반도체 패턴(113)이 형성된 픽셀 분리 트렌치(T2)를 채우는 매립 절연막(114)이 형성될 수 있다.
매립 절연막(114)은 반도체 기판(100)의 제1 면(100a) 상에서 라이너 절연막(110)을 덮을 수 있다. 매립 절연막(114)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
매립 절연막(114)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 이러한 경우, 매립 절연막(114)은 픽셀 분리 트렌치(T2) 내에서 라이너 반도체 패턴(113)의 측벽부들 및 바닥부를 덮을 수 있다.
이와 달리, 단차 도포성이 불량한(poor) 증착 방법을 이용하여 형성될 수도 있다. 예를 들어, 매립 절연막(114)은 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 형성될 수 있다.
계속해서, 도 5, 도 10, 및 도 18을 참조하면, 마스크 패턴(MP)의 상면이 노출되도록 라이너 절연막(110) 및 매립 절연막(114)을 평탄화하여 픽셀 분리 트렌치(T2) 내에 라이너 절연 패턴(111), 라이너 반도체 패턴(113), 및 매립 절연 패턴(115)이 형성될 수 있다. 이에 따라, 픽셀 분리 트렌치(T2) 내에 픽셀 분리 구조체(PIS)가 형성될 수 있다.
픽셀 분리 구조체(PIS)를 형성한 후, 마스크 패턴(MP)이 제거될 수 있으며, 반도체 기판(100)의 제1 면(100a)이 노출되도록 소자 분리 절연막(103)을 평탄화함으로써 소자 분리 트렌치(T1) 내에 소자 분리막(105)이 형성될 수 있다. 반도체 기판(100)의 제1 면(100a)이 노출시키는 평탄화 공정에 의해 픽셀 분리 구조체(PIS)의 상면과 소자 분리막(105)의 상면은 실질적으로 공면을 이룰 수 있다.
도 5 및 도 18을 참조하면, 반도체 기판(100) 내에 제2 도전형의 광전 변환 영역들(PD)이 형성될 수 있다.
광전 변환 영역들(PD)은 반도체 기판(100) 내에 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물을 도핑함으로써 형성될 수 있다. 광전 변환 영역들(PD)은 반도체 기판(100)의 제1 면(100a) 및 제2 면(100b)과 이격될 수 있다.
실시예에서, 픽셀 분리 구조체(PIS)를 형성한 후에 광전 변환 영역들(PD)이 형성되는 것으로 설명하였으나, 광전 변환 영역들(PD)은 픽셀 분리 구조체(PIS)를 형성하기 전에 형성될 수도 있다.
계속해서, 도 5, 도 10, 및 도 19를 참조하면, 반도체 기판(100)의 제1 면(100a) 상에 리드아웃 회로들을 구성하는 MOS 트랜지스터들이 형성될 수 있다.
상세하게, 트랜스퍼 게이트 전극들(TG)이 픽셀 영역들(PR)에 각각 형성될 수 있다. 트랜스퍼 게이트 전극들(TG)을 형성하는 것은, 반도체 기판(100)을 패터닝하여 픽셀 영역들(PR) 각각에 게이트 리세스 영역을 형성하는 것, 게이트 리세스 영역 내벽을 컨포말하게 덮는 게이트 절연막을 형성하는 것, 및 게이트 리세스 영역을 채우는 게이트 도전막을 형성하는 것, 및 게이트 도전막을 패터닝하는 것을 포함한다.
나아가, 게이트 도전막을 패터닝하여 트랜스퍼 게이트 전극들(TG)을 형성할 때, 픽셀 영역들(PR)의 각각에 리드아웃 트랜지스터들의 게이트 전극들이 함께 형성될 수 있다.
트랜스퍼 게이트 전극들(TG)을 형성한 후, 트랜스퍼 게이트 전극들(TG) 일측들의 반도체 기판(100) 내에 플로팅 확산 영역들(FD)이 형성될 수 있다. 플로팅 확산 영역들(FD)은 제2 도전형의 불순물들을 이온주입하여 형성될 수 있다. 나아가, 플로팅 확산 영역들(FD)을 형성할 때, 리드아웃 트랜지스터들의 소오스/드레인 불순물 영역들이 형성될 수 있다.
반도체 기판(100)의 제1 면(100a) 상에 층간 절연막들(210) 및 배선 구조체(221, 222)가 형성될 수 있다.
층간 절연막들(210)은 트랜스퍼 트랜지스터들 및 로직 트랜지스터들을 덮을 수 있다. 층간 절연막들(210)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화되도록 형성될 수 있다.
층간 절연막들(210) 내에 플로팅 확산 영역(FD) 또는 리드아웃 트랜지스터들과 연결되는 콘택 플러그들(221)이 형성될 수 있다. 층간 절연막들(210) 사이에 금속 배선들(223)이 형성될 수 있다. 콘택 플러그들(221) 및 금속 배선들(223)은, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(WN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
도 5, 도 10, 및 도 20을 참조하면, 반도체 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 반도체 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 반도체 기판(100)의 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 및 등방성 식각하는 것을 포함한다. 반도체 기판(100)을 박막화하기 위해 반도체 기판(100)의 상하가 반전될 수 있다.
일 예로, 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 반도체 기판(100)의 벌크 실리콘 기판이 제거되고, 에피택셜층이 노출될 수 있다. 이어서, 이방성 또는 등방성 식각 공정을 수행하여 에피택셜층의 노출된 표면에 존재하는 표면 결함들이 제거될 수 있다. 노출된 에피택셜층의 표면은 반도체 기판(100)의 제2 면(100b)에 해당할 수 있다.
반도체 기판(100)에 대한 박막화 공정에 의해 반도체 기판(100)의 제2 면(100b)에서 픽셀 분리 구조체(PIS)의 반도체 패턴(113)이 노출될 수 있다. 반도체 패턴(113)의 표면 및 측벽 절연 패턴(113)의 표면은 반도체 기판(100)의 제2 면(100b) 과 실질적으로 동일한 레벨에 위치할 수 있다.
이어서, 반도체 기판(100)의 제2 면(100b) 상에 평탄 절연막(310)이 형성될 수 있다. 평탄 절연막(310)은 반도체 패턴(113)의 표면 및 반도체 기판(100)의 제2 면(100b)을 덮을 수 있다. 평탄 절연막(310)은 알루미늄 산화물 및/또는 하프늄 산화물과 같은 금속 산화물을 증착하여 형성될 수 있다.
도 5, 도 10, 및 도 21을 참조하면, 평탄 절연막(310) 상에 격자 구조체(320)가 형성될 수 있다. 격자 구조체(320)는 차광 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 차광 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 차광 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다. 저굴절 패턴은 유기 물질로 이루어질 수 있으며, 약 1.1 내지 1.3의 굴절률을 가질 수 있다. 예를 들어, 격자 구조체(320)는 실리카 나노 파티클들이 포함된 폴리머층일 수 있다.
격자 구조체(320)은 제1 방향(D1) 및 제2 방향(D2)으로 연장되며 격자 형태를 가질 수 있다. 격자 구조체(320)은, 평면적 관점에서, 반도체 패턴(113)과 중첩될 수 있다.
보호막(330)이 평탄 절연막(310) 상에서 격자 구조체(320)의 표면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 보호막(330)은, 예를 들어, 알루미늄 산화막과 실리콘탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
이어서, 보호막(330) 상에 제1 및 제2 픽셀 영역들 각각에 대응하여 컬러 필터들(340)이 형성될 수 있다. 컬러 필터들(340)은 청색, 적색, 및 녹색 컬러 필터들을 포함할 수 있다.
이어서, 컬러 필터들(340) 상에 마이크로 렌즈들(350)이 각각 형성될 수 있다. 마이크로 렌즈들(350)은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(350)는 광투과성 수지로 형성될 수 있다.
패시베이션막(350)이 마이크로 렌즈 어레이(340)의 상면을 컨포말하게 덮을 수 있다. 패시베이션막(350)은 예를 들어, 무기 산화물로 형성될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다. 도 23 및 도 24는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 22의 II-II'선을 따라 자른 단면을 나타낸다.
도 22 및 도 23을 참조하면, 이미지 센서는 센서 칩(1) 및 로직 칩(2)을 포함할 수 있다. 센서 칩(1)은 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함할 수 있다.
픽셀 어레이 영역(R1)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열된 복수 개의 단위 픽셀들(P)을 포함할 수 있다. 단위 픽셀들(P) 각각은 광전 변환 소자 및 독출 소자들을 포함할 수 있다. 픽셀 어레이 영역(R1)의 단위 픽셀들(P) 각각에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
픽셀 어레이 영역(R1)은 수광 영역(AR) 및 차광 영역(OB)을 포함할 수 있다. 차광 영역(OB)은 평면적 관점에서, 수광 영역(AR)을 둘러쌀 수 있다. 다시 말해, 차광 영역(OB)이, 평면적 관점에서, 수광 영역(AR)의 상하 및 좌우에 배치될 수 있다. 차광 영역(OB)에는 빛이 입사되지 않는 기준 픽셀들이 제공되며, 기준 픽셀들(P)에서 발생하는 기준 전하량을 기준으로 수광 영역(AR)의 단위 픽셀들(P)에서 센싱되는 전하량을 비교함으로써, 단위 픽셀들(P)에서 감지되는 전기적 신호 크기를 산출할 수 있다.
패드 영역(R2)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 패드 영역(R2)은 외부 소자들과의 전기적 접속이 용이하도록, 평면적 관점에서, 픽셀 어레이 영역(R1)을 둘러쌀 수 있다. 도전 패드들(CP)은 단위 픽셀들(P)에서 발생한 전기적 신호를 외부 장치로 입출력할 수 있다.
수광 영역(AR)에서 센서 칩(1)은 앞서 설명된 이미지 센서와 동일한 기술적 특징들을 포함할 수 있다. 즉, 센서 칩(1)은, 앞서 설명한 바와 같이, 수직 방향으로, 리드아웃 회로층(20)과 광 투과층(30) 사이의 광전 변환층(10)을 포함할 수 있다. 센서 칩(1)의 광전 변환층(10)은, 앞서 설명한 것처럼, 반도체 기판(100), 픽셀 영역들을 정의하는 픽셀 분리 구조체, 및 픽셀 영역들 내에 제공된 광전 변환 영역들(PD)을 포함할 수 있다. 픽셀 분리 구조체(PIS)는 수광 영역 및 차광 영역(OB)에서 실질적으로 동일한 구조를 가질 수 있다.
광 투과층(30)은 차광 영역(OB)에서 차광 패턴(OBP), 후면 콘택 플러그(PLG), 및 콘택 패턴(CT), 유기막(345) 및 패시베이션막(350)을 포함할 수 있다.
픽셀 분리 구조체(PIS) 중 일부분은 차광 영역(OB)에서 후면 콘택 플러그(PLG)와 연결될 수 있다.
상세하게, 반도체 패턴(113)은 차광 영역(OB)에서 후면 콘택 플러그(PLG)와 연결될 수 있다. 콘택 패턴(CT) 및 후면 콘택 플러그(PLG)를 통해 반도체 패턴(113)에 네거티브(negative) 바이어스가 인가될 수 있다. 이에 따라, 픽셀 분리 구조체(PIS)와 반도체 기판(100)의 경계에서 발생하는 암전류를 줄일 수 있다.
후면 콘택 플러그(PLG)는 픽셀 분리 구조체(PIS)의 폭보다 큰 폭을 가질 수 있다. 후면 콘택 플러그(PLG)는 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 후면 콘택 플러그(PLG)는 티타늄 및/또는 티타늄 질화물을 포함할 수 있다.
콘택 패턴(CT)이 후면 콘택 플러그(PLG)가 형성된 콘택 홀 내에 매립될 수 있다. 콘택 패턴(CT)은 후면 콘택 플러그(PLG)와 다른 물질을 포함할 수 있다. 예를 들어, 콘택 패턴(CT)은 알루미늄(Al)을 포함할 수 있다.
콘택 패턴(CT)은 픽셀 분리 구조체(PIS)의 반도체 패턴(113)과 전기적으로 연결될 수 있다. 콘택 패턴(CT)를 통해 픽셀 분리 구조체(PIS)의 반도체 패턴(113)에 네거티브(negative) 바이어스가 인가될 수 있으며, 네거티브 바이어스가 차광 영역(OB)에서 수광 영역(AR)으로 전달될 수 있다.
차광 영역(OB)에서, 차광 패턴(OBP)이 후면 콘택 플러그(PLG)로부터 연속적으로 연장되어 평탄 절연막(310) 상면에 배치될 수 있다. 즉, 차광 패턴(OBP)은 후면 콘택 플러그(PLG)와 동일한 물질을 포함할 수 있다. 차광 패턴(OBP)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 차광 패턴(OBP)은 티타늄 및/또는 티타늄 질화물을 포함할 수 있다. 차광 패턴(OBP)은 픽셀 어레이의 수광 영역(AR)으로 연장되지 않을 수 있다.
차광 패턴(OBP)은 차광 영역(OB)에 제공된 광전 변환 영역들(PD)로 광이 입사되는 것을 차단할 수 있다. 차광 영역(OB)의 기준 픽셀 영역들에서 광전 변환 영역들(PD)은 광전 신호를 출력하지 않고, 노이즈 신호를 출력할 수 있다. 상기 노이즈 신호는 열 발생 또는 암 전류 등에 의해 생성되는 전자들에 의해 발생할 수 있다.
보호막(320)은 액티브 픽셀 센서 어레이 영역(R1)에서 패드 영역(R2)으로 연장될 수 있다. 보호막(320)은 차광 패턴(OBP)의 상면을 덮을 수 있다.
필터링막(345)이 차광 영역(OB)에서 보호막(320)을 덮을 수 있다. 필터링막(345)은 컬러 필터들(330)과 다른 파장의 빛을 차단할 수 있다. 예를 들어, 필터링막(345)은 적외선을 차단할 수 있다. 필터링막(345)은 블루 컬러 필터를 포함할 수 있으나, 이에 제약되지 않는다.
유기막(355) 및 패시베이션막(360)이 에지 영역(ER)에서 보호막(320) 상에 제공될 수 있다. 유기막(355)은 마이크로 렌즈들(340)과 동일한 물질을 포함할 수 있다.
차광 영역(OB)에서, 제1 관통 도전 패턴(510)이 반도체 기판(100)을 관통하여 리드아웃 회로층(20)의 금속 배선(223) 및 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제1 관통 도전 패턴(510)은 서로 다른 레벨에 위치하는 제1 바닥면 및 제2 바닥면을 가질 수 있다. 제1 매립 패턴(511)이 제1 관통 도전 패턴(510)의 내부에 제공될 수 있다. 제1 매립 패턴(511)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다.
패드 영역(R2)에서, 반도체 기판(100)의 제2 면(100b)에 도전 패드들(CP)이 제공될 수 있다. 도전 패드들(CP)은 반도체 기판(100)의 제2 면(100b) 내에 매립될 수 있다. 일 예로, 도전 패드들(CP)은 패드 영역(R2)에서 반도체 기판(100)의 제2 면(100b)에 형성된 패드 트렌치 내에 제공될 수 있다. 도전 패드들(CP)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 이미지 센서의 실장 공정에서, 본딩 와이어가 도전 패드들(CP)에 본딩될 수 있다. 도전 패드들(CP)은 본딩 와이어를 통해 외부 장치와 전기적으로 연결될 수 있다.
패드 영역(R2)에서, 제2 관통 도전 패턴(520)이 반도체 기판(100)을 관통하여 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제2 관통 도전 패턴(520)은 반도체 기판(100)의 제2 면(100b) 상으로 연장되어 도전 패드들(CP)과 전기적으로 연결될 수 있다. 제2 관통 도전 패턴(520)의 일부분이 도전 패드들(CP)의 바닥면 및 측벽을 덮을 수 있다. 제2 매립 패턴(521)이 제2 관통 도전 패턴(520)의 내부에 제공될 수 있다. 제2 매립 패턴(521)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다. 패드 영역(R2)에서, 제1 및 제2 픽셀 분리 구조체들(PIS1, PIS2)이 제2 관통 도전 패턴(520) 주위에 제공될 수 있다.
로직 칩(2)은 로직 반도체 기판(1000), 로직 회로들(TR), 로직 회로들과 연결되는 배선 구조체들(1111), 및 로직 층간 절연막들(1100)을 포함할 수 있다. 로직 층간 절연막들(1100) 중 최상층막은 센서 칩(1)의 리드아웃 회로층(20)과 접합될 수 있다. 로직 칩(2)은 제1 관통 도전 패턴(510) 및 제2 관통 도전 패턴(520)을 통해 센서 칩(1)과 전기적으로 연결될 수 있다.
일 예에서, 센서 칩(1)과 로직 칩(2)은 제1 및 제2 관통 도전 패턴들을 통해 서로 전기적으로 연결되는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 24에 도시된 실시예에 따르면, 도 23에 도시된 제1 및 제2 관통 도전 패턴들은 생략될 수 있으며, 센서 칩(1)과 로직 칩(2)의 최상부 메탈층에 제공되는 본딩 패드들을 서로 직접 접합시킴으로써, 센서 칩(1)과 로직 칩(2)이 전기적으로 연결될 수도 있다.
상세하게, 이미지 센서의 센서 칩(1)은 리드아웃 회로층(20)의 최상부 메탈층에 제공된 제1 본딩 패드들(BP1)을 포함할 수 있으며, 로직 칩(2)은 배선 구조체(111)의 최상층 메탈층에 제공된 제2 본딩 패드들(BP2)을 포함할 수 있다. 제1 및 제2 본딩 패드들(BP1, BP2)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
센서 칩(1)의 제1 본딩 패드들(BP1)과 로직 칩(2)의 제2 본딩 패드들(BP2)은 하이브리드 본딩(hybrid bonding) 방식으로 서로 직접 전기적으로 연결될 수 있다. 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제1 및 제2 본딩 패드들(BP1, BP2)이 구리(Cu)로 이루어진 경우, 구리(Cu)-구리(Cu) 본딩에 의해 물리적 및 전기적으로 연결될 수 있다. 또한, 센서 칩(1)의 절연막 표면과 로직 칩(2)의 절연막 표면이 유전체-유전체 본딩에 의해 접합될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 도전형의 반도체 기판을 제공하는 것;
    상기 반도체 기판에 픽셀 영역들을 정의하는 픽셀 분리 트렌치를 형성하는 것;
    상기 픽셀 분리 트렌치 내에 라이너 절연막을 형성하는 것;
    상기 라이너 절연막 내에 제1 도전형의 도펀트를 도핑하는 것;
    상기 도펀트를 도핑한 후, 상기 라이너 절연막이 형성된 상기 픽셀 분리 트렌치를 채우는 반도체막을 형성하는 것; 및
    열처리 공정을 수행하여, 상기 라이너 절연막 내 상기 도펀트를 상기 반도체막으로 확산시키는 것을 포함하는 이미지 센서의 제조 방법.
  2. 제 1 항에 있어서,
    상기 열처리 공정 후, 상기 라이너 절연막에서 상기 도펀트의 농도는 상기 반도체막에서 상기 도펀트의 농도보다 큰 이미지 센서의 제조 방법.
  3. 제 1 항에 있어서,
    상기 열처리 공정을 수행하기 전에, 상기 반도체막을 식각하여 상기 반도체막의 상면이 상기 반도체 기판의 상면보다 낮은 레벨에 위치하는 이미지 센서의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도펀트를 도핑하는 것은 플라즈마 도핑 공정, 빔 라인 이온 주입 공정, 또는 기체상 도핑 공정을 수행하는 것을 포함하는 이미지 센서의 제조 방법.
  5. 제 1 항에 있어서,
    상기 열처리 공정 후, 상기 반도체 패턴에서 상기 제1 도전형의 상기 도펀트의 농도는 상기 반도체 기판에서 상기 제1 도전형의 상기 도펀트의 농도보다 약 8배 내지 9배인 이미지 센서의 제조 방법.
  6. 제 1 항에 있어서,
    상기 픽셀 분리 트렌치의 종횡비는 약 10:1 내지 15:1인 이미지 센서의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체막은 단일 폴리실리콘막으로 이루어진 이미지 센서의 제조 방법.
  8. 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판을 제공하는 것;
    상기 반도체 기판의 상기 제1 면에 인접하는 소자 분리막을 형성하는 것;
    상기 소자 분리막 및 상기 반도체 기판을 관통하며, 복수의 픽셀 영역들을 정의하는 픽셀 분리 구조체를 형성하는 것;
    상기 픽셀 영역들의 상기 반도체 기판 내에 제 2 도전형의 광전 변환 영역들을 각각 형성하는 것;
    상기 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제1 면 상에 픽셀 게이트 전극 및 트랜스퍼 게이트 전극을 형성하는 것을 포함하되,
    상기 픽셀 분리 구조체를 형성하는 것은:
    상기 소자 분리막 및 상기 반도체 기판을 패터닝하여 픽셀 분리 트렌치를 형성하는 것;
    상기 픽셀 분리 트렌치의 표면 상에 라이너 절연막을 증착하는 것;
    상기 라이너 절연막 내에 제 1 도전형의 도펀트를 도핑하는 것;
    상기 도펀트가 도핑된 상기 라이너 절연막이 형성한 후, 상기 픽셀 분리 트렌치를 채우는 언도우프트 폴리실리콘막을 형성하는 것;
    상기 폴리실리콘막을 식각하여 상기 반도체 기판의 상기 제1 면보다 낮은 레벨에 상면을 갖는 폴리실리콘 패턴을 형성하는 것; 및
    열처리 공정을 수행하여, 상기 라이너 절연막 내의 상기 도펀트를 상기 폴리실리콘 패턴으로 확산시키는 것을 포함하는 이미지 센서의 제조 방법.
  9. 제 8 항에 있어서,
    상기 열처리 공정 후, 상기 라이너 절연막에서 상기 도펀트의 농도는 상기 폴리실리콘 패턴에서 상기 도펀트의 농도보다 큰 이미지 센서의 제조 방법.
  10. 제 8 항에 있어서,
    상기 열처리 공정 후, 상기 제1 도전형의 상기 도펀트의 농도는 상기 반도체 기판 내에서 보다 상기 폴리실리콘 패턴에서 약 8배 내지 9배인 이미지 센서의 제조 방법.
  11. 제 8 항에 있어서,
    상기 픽셀 분리 구조체를 형성하는 것은, 상기 열처리 공정 후, 상기 폴리실리콘 패턴 상에 매립 절연 패턴을 형성하는 것을 더 포함하되,
    상기 매립 절연 패턴의 상면은 상기 소자 분리막의 상면과 공면을 이루는 이미지 센서의 제조 방법.
  12. 제 8 항에 있어서,
    상기 반도체 기판의 상기 제 2 면 상에 평탄 절연막을 형성하는 것을 더 포함하되,
    상기 평탄 절연막은 상기 라이너 절연막의 하면 및 상기 폴리실리콘 패턴의 하면과 접촉하는 이미지 센서의 제조 방법.
  13. 제 12 항에 있어서,
    상기 평탄 절연막 상에 상기 픽셀 영역들에 대응하는 컬러 필터들을 형성하는 것; 및
    상기 컬러 필터들 상에 마이크로 렌즈들을 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
  14. 제 8 항에 있어서,
    상기 반도체 패턴의 일부분에 접속되는 후면 콘택 플러그를 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
  15. 제 8 항에 있어서,
    상기 픽셀 분리 트렌치는 제 1 방향을 따라 연장되는 복수의 제 1 영역들 및 상기 제 1 영역들과 교차하며 상기 제1 방향과 교차하는 제 2 방향을 따라 연장되는 복수의 제 2 영역들을 포함하되,
    상기 폴리실리콘 패턴은 상기 제 1 방향 및 상기 제 2 방향을 따라 연속적으로 연장되는 이미지 센서의 제조 방법.
  16. 제 1 도전형의 반도체 기판;
    상기 반도체 기판 내에 배치되어 복수 개의 픽셀 영역들을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는:
    상기 반도체 기판을 수직적으로 관통하는 반도체 패턴; 및
    상기 반도체 패턴과 상기 반도체 기판 사이에 개재되는 라이너 절연 패턴을 포함하되,
    상기 반도체 패턴 및 상기 라이너 절연 패턴은 제1 도전형의 도펀트를 포함하되, 상기 제1 도전형 도펀트의 농도는 상기 반도체 패턴에서 보다 상기 라이너 절연 패턴에서 큰 이미지 센서.
  17. 제 16 항에 있어서,
    상기 반도체 패턴은 단일 폴리실리콘막으로 이루어진 이미지 센서.
  18. 제 16 항에 있어서,
    상기 제1 도전형의 상기 도펀트의 농도는 상기 반도체 기판 내에서 보다 상기 반도체 패턴에서 약 8배 내지 9배인 이미지 센서.
  19. 제 16 항에 있어서,
    상기 반도체 기판은 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고,
    상기 반도체 패턴 내에서 상기 도펀트의 농도는 상기 반도체 기판의 상기 제 1 면에서 상기 제 2 면으로 갈수록 감소하는 이미지 센서.
  20. 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판으로서, 상기 반도체 기판은 수광 영역, 차광 영역, 및 패드 영역을 포함하는 것;
    상기 수광 영역 및 상기 차광 영역에서, 상기 반도체 기판 내에 배치되어 복수의 픽셀 영역들을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는 상기 반도체 기판을 수직적으로 관통하는 반도체 패턴; 및 상기 반도체 패턴과 상기 반도체 기판 사이에 개재되는 라이너 절연 패턴을 포함하는 것;
    상기 수평 영역 및 상기 차광 영역에서 상기 픽셀 영역들의 상기 반도체 기판 내에 제공된 광전 변환 영역들;
    상기 차광 영역 일부에서, 상기 반도체 기판의 상기 제 2 면에 인접하며, 상기 반도체 패턴의 일부분과 접촉하는 후면 콘택 플러그;
    상기 패드 영역에서, 상기 반도체 기판의 상기 제 2 면에 제공되는 도전 패드;
    상기 반도체 기판의 상기 제 2 면 상에서 상기 픽셀 영역들에 대응하여 배치되는 컬러 필터들; 및
    상기 컬러 필터들 상의 마이크로 렌즈들을 포함하되,
    상기 픽셀 분리 구조체의 상기 반도체 패턴 및 상기 라이너 절연 패턴은 제1 도전형의 도펀트를 포함하되,
    상기 제1 도전형의 상기 도펀트 농도는 상기 반도체 패턴에서 보다 상기 라이너 절연 패턴에서 큰 이미지 센서.

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