KR20220134488A - 이미지 센서 - Google Patents
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Abstract
이미지 센서가 제공된다. 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되며, 복수의 픽셀 영역들을 정의하는 제 1 트렌치 내에 제공되는 제 1 픽셀 분리 구조체; 및 상기 반도체 기판의 상기 제 2 면으로부터 수직적으로 연장되는 제 2 트렌치 내에 제공되며, 상기 제 1 픽셀 분리 구조체와 중첩되는 제 2 픽셀 분리 구조체를 포함하되, 상기 제 1 픽셀 분리 구조체는: 상기 제 1 트렌치 내에 갭 영역을 정의하는 라이너 반도체 패턴으로서, 상기 라이너 반도체 패턴은 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함하는 것; 상기 라이너 반도체 패턴과 상기 반도체 기판 사이에 배치된 라이너 절연 패턴; 및 상기 라이너 반도체 패턴의 상기 갭 영역 내에 제공된 캡핑 절연 패턴을 포함할 수 있다.
Description
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 전기적 및 광학적 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 전기적 및 광학적 특성을 갖는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되며, 복수의 픽셀 영역들을 정의하는 제 1 트렌치 내에 제공되는 제 1 픽셀 분리 구조체; 및 상기 반도체 기판의 상기 제 2 면으로부터 수직적으로 연장되는 제 2 트렌치 내에 제공되며, 상기 제 1 픽셀 분리 구조체와 중첩되는 제 2 픽셀 분리 구조체를 포함하되, 상기 제 1 픽셀 분리 구조체는: 상기 제 1 트렌치 내에 갭 영역을 정의하는 라이너 반도체 패턴으로서, 상기 라이너 반도체 패턴은 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함하는 것; 상기 라이너 반도체 패턴과 상기 반도체 기판 사이에 배치된 라이너 절연 패턴; 및 상기 라이너 반도체 패턴의 상기 갭 영역 내에 제공된 캡핑 절연 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되어 픽셀 영역들 각각을 둘러싸는 제 1 픽셀 분리 구조체로서, 상기 제 1 픽셀 분리 구조체는 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함하는 라이너 반도체 패턴을 포함하는 것; 상기 반도체 기판의 상기 제 2 면으로부터 수직적으로 연장되며, 상기 제 1 픽셀 분리 구조체와 중첩되는 제 2 픽셀 분리 구조체; 및 상기 제 2 픽셀 분리 구조체의 일부분을 관통하여 상기 제 1 픽셀 분리 구조체의 상기 라이너 반도체 패턴과 연결되는 후면 콘택 플러그를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판; 상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되어 픽셀 영역들 각각을 둘러싸는 제 1 픽셀 분리 구조체로서, 상기 제 1 픽셀 분리 구조체는 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함하는 라이너 반도체 패턴, 상기 반도체 기판과 상기 라이너 반도체 패턴 사이의 라이너 절연 패턴, 및 상기 라이너 반도체 패턴 상의 캡핑 절연 패턴을 포함하는 것; 상기 반도체 기판의 상기 제 2 면으로부터 수직적으로 연장되며, 상기 제 1 픽셀 분리 구조체와 중첩되는 제 2 픽셀 분리 구조체; 상기 픽셀 영역들 각각의 상기 반도체 기판 내에 제공되며 제 2 도전형의 불순물들을 포함하는 광전 변환 영역; 상기 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제 1 면에 활성부를 정의하며, 상기 반도체 기판의 상기 제 1 면에 인접한 소자 분리막; 상기 픽셀 영역들 각각의 상기 활성부에 배치된 트랜스퍼 게이트 전극; 상기 제 2 픽셀 분리 구조체의 일부분을 관통하여 상기 제 1 픽셀 분리 구조체의 상기 라이너 반도체 패턴과 연결되는 후면 콘택 플러그; 상기 반도체 기판의 상기 제 2 면 상에서 상기 픽셀 영역들에 대응되는 컬러 필터들; 상기 컬러 필터들 사이에 배치되며, 상기 제 2 픽셀 분리 구조체와 중첩되는 격자 구조체; 및 상기 컬러 필터들 상의 마이크로 렌즈들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 본 발명의 실시예들에 따르면, 픽셀 분리 구조체에서 광 흡수율이 높은 도전성 반도체 물질의 양을 최소화할 수 있다. 이에 따라, 픽셀 분리 구조체의 반도체 물질로 입사광이 흡수되는 것을 줄일 수 있으며, 픽셀 분리 구조체의 반도체 물질에 음의 전압을 인가하여 반도체 기판과 픽셀 분리 구조체 사이의 계면에서의 결함들에 의한 암전류를 줄일 수 있다. 따라서, 이미지 센서의 전기적 및 광학적 특성을 동시에 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 일부를 나타내는 평면도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 1의 I-I'선을 따라 자른 단면을 나타낸다.
도 3a 내지 도 3i는 본 발명의 다양한 실시예들에 따른 이미지 센서의 일부를 확대한 도면들로서, 도 2의 P1 부분을 확대한 도면들이다.
도 4는 본 발명의 다양한 실시예들에 따른 이미지 센서의 일부를 확대한 도면으로서, 도 2의 P2 부분을 확대한 도면이다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로서, 도 1의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 15의 선을 따라 자른 단면을 나타낸다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 1의 I-I'선을 따라 자른 단면을 나타낸다.
도 3a 내지 도 3i는 본 발명의 다양한 실시예들에 따른 이미지 센서의 일부를 확대한 도면들로서, 도 2의 P1 부분을 확대한 도면들이다.
도 4는 본 발명의 다양한 실시예들에 따른 이미지 센서의 일부를 확대한 도면으로서, 도 2의 P2 부분을 확대한 도면이다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로서, 도 1의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 15의 선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 일부를 나타내는 평면도이다. 도 2는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 1의 I-I'선을 따라 자른 단면을 나타낸다. 도 3a 내지 도 3i는 본 발명의 다양한 실시예들에 따른 이미지 센서의 일부를 확대한 도면들로서, 도 2의 P1 부분을 확대한 도면들이다. 도 4는 본 발명의 다양한 실시예들에 따른 이미지 센서의 일부를 확대한 도면으로서, 도 2의 P2 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 수직적 관점에서, 광전 변환층(10), 리드아웃 회로층(20), 및 광 투과층(30)을 포함할 수 있다.
광전 변환층(10)은, 수직적 관점에서, 리드아웃 회로층(20)과 광 투과층(30) 사이에 배치될 수 있다. 외부에서 입사된 광은 광전 변환 영역들(PD)에서 전기적 신호로 변환될 수 있다. 광전 변환층(10)은 반도체 기판(101), 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2), 및 광전 변환 영역들(PD)을 포함할 수 있다.
상세하게, 반도체 기판(101)은 서로 대향하는 제 1 면(100a; 또는 전면) 및 제 2 면(100b; 또는 후면)을 가질 수 있다. 반도체 기판(101)은 제 1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 이와 달리, 반도체 기판(101)은 제 1 도전형의 웰(well)을 포함하는 벌크 반도체 기판(101)일 수도 있다.
반도체 기판(101)은 중심 영역(CR) 및 중심 영역(CR) 둘레의 에지 영역(ER)을 포함할 수 있다. 중심 영역은 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)에 의해 정의되는 복수의 픽셀 영역들(PR)을 포함할 수 있으며, 에지 영역은 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)에 의해 정의되는 복수의 더미 픽셀 영역들(DPR)을 포함할 수 있다.
소자 분리막(105)이 픽셀 영역들(PR) 각각에서 반도체 기판(101)의 제 1 면(100a)에 인접하게 배치될 수 있다. 소자 분리막(105)은 반도체 기판(101)의 제 1 면(100a)을 리세스하여 형성된 제 1 트렌치(T1) 내에 제공될 수 있다. 소자 분리막(105)은 절연 물질로 이루어질 수 있다. 일 예로, 소자 분리막(105)은 제 1 트렌치(T1)의 표면을 컨포말하게 덮는 라이너 산화막 및 라이너 질화막과, 라이너 산화막 및 라이너 질화막이 형성된 제 1 트렌치(T1)를 채우는 매립 산화막을 포함할 수 있다. 소자 분리막(105)은 반도체 기판(101)의 제 1 면(100a)에 활성부를 정의할 수 있다.
제 1 픽셀 분리 구조체(PIS1)가 반도체 기판(101)의 제 1 면(100a) 대해 수직한 방향(즉, 제 3 방향(D3)으로 연장되어 반도체 기판(101) 내에 제공될 수 있다. 제 1 픽셀 분리 구조체(PIS1)는 반도체 기판(101)의 제 1 면(100a)으로부터 리세스되는 제 2 트렌치(T2) 내에 제공될 수 있다.
제 1 픽셀 분리 구조체(PIS1)는 소자 분리막(105)의 일부분을 관통할 수 있다. 제 1 픽셀 분리 구조체(PIS1)는 중심 영역(CR)에서 복수의 픽셀 영역들(PR)을 정의할 수 있으며, 에지 영역(ER)에서 복수의 더미 픽셀 영역들(DPR)을 정의할 수 있다. 여기서, 제 1 픽셀 분리 구조체(PIS1)는 제 1 방향(D1)을 따라 서로 나란하게 연장되는 제 1 부분들 및 제 1 부분들을 가로질러 제 2 방향(D2)을 따라 서로 나란하게 연장되는 제 2 부분들을 포함할 수 있다. 제 1 픽셀 분리 구조체(PIS1)는 중심 영역(CR)에서 에지 영역(ER)으로 제 1 방향 및 제 2 방향을 따라 연속적으로 연장될 수 있다.
제 1 픽셀 분리 구조체(PIS1)는, 평면적 관점에서, 픽셀 영역들(PR) 각각 및 더미 픽셀 영역들(DPR) 각각을 둘러쌀 수 있다. 픽셀 영역들(PR)은 중심 영역(CR)에서 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)에 의해 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 분리될 수 있다. 더미 픽셀 영역들(DPR)은 에지 영역(ER)에서 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)에 의해 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 분리될 수 있다.즉, 픽셀 영역들(PR) 및 더미 픽셀 영역들(DPR)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
제 1 픽셀 분리 구조체(PIS1)의 상면은 반도체 기판(101)의 제 1 면(100a)과 실질적으로 공면(coplanar)을 이룰 수 있다. 제 1 픽셀 분리 구조체(PIS1)의 상면은 소자 분리막(105)의 상면과 실질적으로 공면을 이룰 수 있다.
제 1 픽셀 분리 구조체(PIS1)는 반도체 기판(101)의 제 1 면(100a)과 제 2 면(100b) 사이에서 바닥면을 가질 수 있다. 제 1 픽셀 분리 구조체(PIS1)는 반도체 기판(101)의 제 2 면(100b)과 이격될 수 있다. 제 1 픽셀 분리 구조체(PIS1)는 반도체 기판(101)의 제 1 면(100a)에서 제 1 상부 폭을 가질 수 있으며, 그 바닥면에서 제 1 하부 폭을 가질 수 있다. 제 1 하부 폭은 제 1 상부 폭보다 작거나 실질적으로 동일할 수 있다. 일 예로, 제 1 픽셀 분리 구조체(PIS1)의 폭은 반도체 기판(101)의 제 1 면(100a)에서 제 2 면(100b)으로 갈수록 점차 감소할 수 있다. 제 1 픽셀 분리 구조체(PIS1)는 반도체 기판(101)의 표면에 대해 수직한 방향(즉, 제 3 방향(D3)으로 제 1 길이를 가질 수 있다.
실시예들에 따르면, 제 1 픽셀 분리 구조체(PIS1)는 라이너 절연 패턴(111), 라이너 반도체 패턴(113), 및 캡핑 절연 패턴(115)을 포함할 수 있다.
상세하게, 도 3a를 참조하면, 라이너 절연 패턴(111)은 반도체 기판(101)의 제 1 면(100a)으로부터 리세스되는 제 2 트렌치(T2)의 내벽을 컨포말하게 덮을 수 있다. 라이너 절연 패턴(111)은 라이너 반도체 패턴(113)과 반도체 기판(101) 사이에 제공될 수 있다. 라이너 절연 패턴(111)은 반도체 기판(101)과 직접 접촉할 수 있다. 라이너 절연 패턴(111)의 바닥면은 제 2 픽셀 분리 구조체(PIS2)와 접촉할 수 있다. 라이너 절연 패턴(111)의 바닥면은 제 2 픽셀 분리 구조체(PIS2)의 일부와 접촉할 수도 있다.
라이너 절연 패턴(111)은 반도체 기판(101) 보다 낮은 굴절률을 갖는 물질을 포함할 수 있다. 라이너 절연 패턴(111)은 예를 들어, 실리콘계 절연 물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 다른 예로, 라이너 절연 패턴(111)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다.
라이너 반도체 패턴(113)은 라이너 절연 패턴(111)이 제공된 제 2 트렌치(T2)의 일부를 채울 수 있다. 라이너 반도체 패턴(113)은 라이너 절연 패턴(111)의 일부를 컨포말하게 덮을 수 있다. 즉, 라이너 반도체 패턴(113)은 라이너 절연 패턴(111)의 상부 측벽 상에 제공되지 않을 수 있다.
라이너 반도체 패턴(113)은 측벽부들 및 측벽부들을 연결하는 바닥부들을 포함할 수 있으며, 측벽부들 및 바닥부들에 의해 제 2 트렌치(T2) 내에 갭 영역이 정의될 수 있다. 라이너 반도체 패턴(113)의 바닥부는 반도체 기판(101)의 제 2 면(100b)에 인접할 수 있다. 라이너 반도체 패턴(113)의 측벽부들의 상면들은 반도체 기판(101)의 제 1 면(100a)과 수직적으로 이격될 수 있다. 일 예로, 도 3a에 도시된 바와 같이, 반도체 기판(101)의 제 1 면(100a)을 기준으로, 라이너 반도체 패턴(113)의 측벽부들의 상면들이 소자 분리막(105)의 바닥면들보다 낮은 레벨에 위치할 수 있다. 다른 예로, 도 3h 및 도 3i에 도시된 바와 같이, 반도체 기판(101)의 제 1 면(100a)을 기준으로, 라이너 반도체 패턴(113)의 측벽부들의 상면들이 소자 분리막(105)의 바닥면들보다 높은 레벨에 위치할 수 있다.
실시예들에 따르면, 라이너 반도체 패턴(113)의 측벽부들은 라이너 절연 패턴(111) 상에서 제 1 두께(d1)을 가질 수 있다. 나아가, 라이너 반도체 패턴(113)의 측벽부들의 상부 부분들은 반도체 기판(101)의 제 1 면(100a)으로 갈수록 감소하는 두께를 가질 수 있다. 즉, 라이너 반도체 패턴(113)의 측벽부들의 상부들은 뾰족한 스페이서 형태를 가질 수 있다.
라이너 반도체 패턴(113)의 바닥부는 라이너 절연 패턴(111) 상에서 제 2 두께(d2)를 가질 수 있다. 여기서, 제 2 두께(d2)는 제 1 두께(d1)와 실질적으로 동일하거나 작을 수 있다. 한편, 도 3b에 도시된 실시예에 따르면, 라이너 반도체 패턴(113)의 바닥부들은 측벽부들의 제 1 두께(d1)보다 큰 제 2 두께(d2)를 가질 수 있다.
라이너 반도체 패턴(113)의 바닥부는 라이너 절연 패턴(111)과 접촉할 수 있다. 즉, 라이너 절연 패턴(111)의 일부분은 라이너 반도체 패턴(113)의 바닥부와 제 2 픽셀 분리 구조체(PIS2) 사이에 배치될 수 있다. 이와 달리, 도 3c를 참조하면, 라이너 반도체 패턴(113)의 바닥부는 제 2 픽셀 분리 구조체(PIS2)와 접촉할 수도 있다.
또 다른 예로, 도 3e에 도시된 실시예에 따르면, 제 1 픽셀 분리 구조체(PIS1)는 제 2 픽셀 분리 구조체(PIS2)와 수직적으로 이격될 수 있다. 이에 따라, 라이너 절연 패턴(111)의 바닥 부분은 반도체 기판(101)과 접촉할 수 있다. 즉, 라이너 절연 패턴(111)의 바닥면과 제 2 픽셀 분리 구조체(PIS2) 사이에 반도체 기판(101)의 일부가 존재할 수 있다.
라이너 반도체 패턴(113)은 언도우프트 폴리실리콘막 또는 불순물이 도우프된 폴리실리콘막을 포함할 수 있다. 라이너 반도체 패턴(113) 내의 불순물들은 반도체 기판(101)의 도전형과 동일한 도전형을 가질 수 있다. 라이너 반도체 패턴(113) 내의 불순물들은, 예를 들어, 보론(B), 인(P), 비소(As), 갈륨(Ga), 인듐(In), 안티모니(Sb), 및 알루미늄(Al) 중에서 적어도 하나를 포함할 수 있다.
라이너 반도체 패턴(113)은 라이너 절연 패턴(111)에 의해 반도체 기판(101)과 이격될 수 있다. 이에 따라, 이미지 센서 동작 시, 라이너 반도체 패턴(113)이 반도체 기판(101)과 전기적으로 분리될 수 있다.
라이너 반도체 패턴(113)은 픽셀 어레이 영역 전체에 제공되는 하나의 바디(single body)를 가질 수 있다. 즉, 라이너 반도체 패턴(113)은 중심 영역 및 에지 영역에 공통으로 제공되는 하나의 바디(single body)를 가질 수 있다.
라이너 반도체 패턴(113)은 에지 영역(ER)에서, 후면 콘택 플러그(PLG)와 연결될 수 있다. 콘택 패턴(CT) 및 후면 콘택 플러그(PLG)를 통해 라이너 반도체 패턴(113)에 네거티브(negative) 바이어스가 인가될 수 있다. 이에 따라, 제 1 픽셀 분리 구조체(PIS1)와 반도체 기판(101)의 경계에서 발생하는 암전류를 줄일 수 있다.
캡핑 절연 패턴(115)은 라이너 반도체 패턴(113)에 의해 정의되는 갭 영역 내에 배치될 수 있다. 캡핑 절연 패턴(115)은 라이너 반도체 패턴(113)을 덮을 수 있으며, 라이너 절연 패턴(111)의 상부 측벽을 덮을 수 있다. 캡핑 절연 패턴(115)은 소자 분리막(105)의 상면과 실질적으로 동일한 레벨에 상면을 가질 수 있다. 캡핑 절연 패턴(115)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
이에 더하여, 제 2 도전형의 불순물들을 포함하는 포테셜 배리어 영역(PBR)이 제 1 픽셀 분리 구조체(PIS1)의 측벽과 인접한 반도체 기판(101) 내에 제공될 수 있다. 포테셜 배리어 영역(PBR)은 반도체 기판(101)과 동일한 도전형(예를 들어 p형)의 불순물들을 포함할 수 있다. 포테셜 배리어 영역(PBR)에 도핑된 불순물의 농도는 반도체 기판(101)에서 불순물의 농도보다 높을 수 있다. 포테셜 배리어 영역(PBR)은 제 2 트렌치(T2)를 형성할 때, 제 2 트렌치(T2)의 표면 결함에 의해 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)에 의해 암 전류가 발생하는 것을 줄일 수 있다.
도 3f, 도 3g, 및 도 3i에 도시된 실시예들에 따르면, 제 1 픽셀 분리 구조체(PIS1)는 라이너 반도체 패턴(113)의 갭 영역 내에 정의되는 에어(air) 갭(AG) 또는 보이드(void)를 더 포함할 수 있다.
상세하게, 도 3f를 참조하면, 캡핑 절연 패턴(115)의 바닥면이 라이너 반도체 패턴(113)의 바닥부와 수직적으로 이격되어 라이너 반도체 패턴(113)의 갭 영역 내에 에어 갭(AG)을 정의할 수 있다. 즉, 라이너 반도체 패턴(113)의 측벽부들 일부 및 바닥부가 에어 갭(AG)을 정의할 수 있다. 캡핑 절연 패턴(115)의 바닥면은, 반도체 기판(101)의 제 1 면(100a)을 기준으로, 라이너 반도체 패턴(113)의 측벽부들의 상면들보다 낮은 레벨에 위치하거나, 높은 레벨에 위치할 수 있다. 또한, 캡핑 절연 패턴(115)의 바닥면은 라운될 수 있다.
도 3g를 참조하면, 캡핑 절연 패턴(115)이 불균일한 두께로 라이너 반도체 패턴(113)을 덮을 수 있으며, 라이너 반도체 패턴(113)의 갭 영역 내에 캡핑 절연 패턴(115)에 의해 둘러싸인 에어 갭(AG)이 정의될 수 있다.
다시, 도 1 및 도 2를 참조하면, 제 2 픽셀 분리 구조체(PIS2)가 반도체 기판(101)의 제 2 면(100b)으로부터 수직 방향(D3)으로 연장되어 반도체 기판(101) 내에 제공될 수 있다. 제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(101)의 제 2 면(100b)으로부터 리세스되는 제 3 트렌치(T3) 내에 제공될 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(101)의 제 1 면(100a)과 제 2 면(100b) 사이에서 바닥면을 가질 수 있다. 즉, 제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(101)의 제 1 면(100a)과 이격될 수 있다. 제 2 픽셀 분리 구조체(PIS2)는 제 1 픽셀 분리 구조체(PIS1)와 접촉할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(101)의 제 2 면(100b)에서 제 2 상부 폭을 가질 수 있으며, 그 바닥면에서 제 2 하부 폭을 가질 수 있다. 제 2 하부 폭은 제 2 상부 폭보다 작거나 실질적으로 동일할 수 있다. 제 2 픽셀 분리 구조체(PIS2)의 폭은 반도체 기판(101)의 제 2 면(100b)에서 제 1 면(100a)으로 갈수록 점차 감소할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 제 1 픽셀 분리 구조체(PIS1)와 실질적으로 동일한 평면 구조를 가질 수 있다. 제 2 픽셀 분리 구조체(PIS2)는 평면적 관점에서, 제 1 픽셀 분리 구조체(PIS1)와 중첩될 수 있다. 즉, 제 2 픽셀 분리 구조체(PIS2)는 제 1 방향(D1)으로 연장되는 제 1 부분들 및 제 1 부분들과 교차하며 제 2 방향(D2)을 따라 연장되는 제 2 부분들을 포함할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 수직 방향(D3)으로 제 2 길이를 가질 수 있으며, 제 2 길이는 제 1 픽셀 분리 구조체(PIS1)의 제 1 길이와 다를 수 있다. 일 예에서, 제 2 픽셀 분리 구조체(PIS2)의 제 2 길이는 제 1 길이보다 작거나 실질적으로 동일할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 실리콘 산화막보다 높은 유전 상수를 갖는 적어도 하나 이상의 고유전막들로 이루어질 수 있다. 일 예로, 제 2 픽셀 분리 구조체(PIS2)는 표면 유전막(121) 및 갭필 유전막(123)을 포함할 수 있다.
표면 유전막(121)은 제 3 트렌치(T3)의 내벽 및 반도체 기판(101)의 제 2 면(100b)을 균일한 두께로 덮을 수 있다. 갭필 절연막(123)은 표면 유전막(121)이 형성된 제 3 트렌치(T3)를 채울 수 있으며, 반도체 기판(101)의 제 2 면 상에서 실질적으로 평탄한 상면을 가질 수 있다. 표면 및 갭필 유전막들(121, 123)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨(Y)및 란타노이드(La)로 구성된 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)을 포함할 수 있다. 예를 들어, 표면 유전막(121)은 알루미늄 산화막을 포함할 수 있으며, 갭필 유전막(123)은 하프늄 산화막을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 제 2 픽셀 분리 구조체(PIS2)의 표면 유전막(121)은 제 1 픽셀 분리 구조체(PIS1)의 라이너 절연 패턴(111)과 접촉할 수 있다.
도 3c를 참조하면, 제 2 픽셀 분리 구조체(PIS2)의 표면 유전막(121)은 제 1 픽셀 분리 구조체(PIS1)의 라이너 반도체 패턴(113)의 바닥부와 접촉할 수도 있다.
도 3d를 참조하면, 제 2 픽셀 분리 구조체(PIS2)는 제 1 픽셀 분리 구조체(PIS1)와 어긋나게 배치될 수 있다. 이러한 경우, 제 2 픽셀 분리 구조체(PIS2)가 제 1 픽셀 분리 구조체(PIS1)의 바닥면 일부와 접촉할 수 있다.
도 3e를 참조하면, 제 2 픽셀 분리 구조체(PIS2)는 제 1 픽셀 분리 구조체(PIS1)와 중첩되되, 수직적으로 이격될 수 있다. 즉, 제 1 픽셀 분리 구조체(PIS1)와 제 2 픽셀 분리 구조체(PIS2) 사이에 반도체 기판(101)의 일부가 존재할 수 있다.
다시, 도 1 및 도 2를 참조하면, 광전 변환 영역들(PD)이 각각의 픽셀 영역들(PR)의 반도체 기판(101) 내에 제공될 수 있다. 광전 변환 영역들(PD)은 입사광의 세기에 비례하여 광전하를 생성한다. 광전 변환 영역들(PD)은 반도체 기판(101)과 반대의 제 2 도전형을 갖는 불순물들을 반도체 기판(101) 내에 이온 주입하여 형성될 수 있다. 제 1 도전형의 반도체 기판(101)과 제 2 도전형의 광전 변환 영역의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다.
일부 실시예들에 따르면, 광전 변환 영역들(PD)은 반도체 기판(101)의 제 1 면(100a)과 제 2 면(100b) 사이에 포텐셜 기울기를 가질 수 있도록 제 1 면(100a)에 인접한 영역과 제 2 면(100b)에 인접한 영역 간에 불순물 농도 차이를 가질 수도 있다. 예를 들어, 광전 변환 영역들(PD)은 수직적으로 적층된 복수 개의 불순물 영역들을 포함할 수도 있다.
각각의 픽셀 영역들(PR) 및 더미 픽셀 영역들(DPR)에서, 반도체 기판(101)의 제 1 면(100a) 상에 트랜스퍼 게이트 전극들(TG)이 배치될 수 있다. 트랜스퍼 게이트 전극(TG)은, 평면적 관점에서, 각 픽셀 영역(PR)의 중심 부분에 위치할 수 있다. 트랜스퍼 게이트 전극(TG)의 일부는 반도체 기판(101) 내에 배치될 수 있으며, 트랜스퍼 게이트 전극(TG)과 반도체 기판(101) 사이에는 게이트 절연막(GIL)이 개재될 수 있다.
플로팅 확산 영역(FD)이 트랜스퍼 게이트 전극(TG) 일측의 반도체 기판(101) 내에 제공될 수 있다. 플로팅 확산 영역(FD)은 반도체 기판(101)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 n형 불순물 영역일 수 있다.
리드아웃 회로층(20)이 반도체 기판(101)의 제 1 면(100a) 상에 배치될 수 있다. 리드아웃 회로층(20)은 광전 변환층(10)과 연결되는 리드아웃 회로들을 포함할 수 있다. 광전 변환층(10)에서 변환된 전기적 신호는 리드아웃 회로층(20)에서 신호 처리될 수 있다.
상세하게, 리드아웃 회로층(20)은 MOS 트랜지스터들(예를 들어, 리셋 트랜지스터, 소오스 팔로워 트랜지스터, 및 선택 트랜지스터)을 포함할 수 있다.
층간 절연막들(210)이 반도체 기판(101)의 제 1 면(100a) 상에 적층될 수 있으며, 층간 절연막들(210)은 리드아웃 회로들을 구성하는 MOS 트랜지스터들 및 트랜스퍼 게이트 전극(TG)을 덮을 수 있다. 층간 절연막들(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막들(210) 내에 리드아웃 회로들과 연결되는 배선 구조체(221, 222)가 배치될 수 있다. 배선 구조체(221, 222)는 금속 배선들(222) 및 이들을 연결하는 콘택 플러그들(221)을 포함할 수 있다.
광 투과층(30)이 반도체 기판(101)의 제 2 면(100b) 상에 배치될 수 있다. 광 투과층(30)은 중심 영역(CR)에서 격자 구조체(310), 보호막(320), 컬러 필터들(330), 마이크로 렌즈들(340), 및 패시베이션막(350)을 포함할 수 있다. 광 투과층(30)은 에지 영역(ER)에서 차광 패턴(OBP), 후면 콘택 플러그(PLG), 및 콘택 패턴(CT), 유기막(345) 및 패시베이션막(350)을 포함할 수 있다.
상세하게, 중심 영역(CR)에서, 격자 구조체(310)가 갭필 절연막(123)의 상면 상에 배치될 수 있다. 격자 구조체(310)는 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)과 유사하게, 평면적 관점에서 격자 형태를 가질 수 있다. 격자 구조체(310)는, 평면적 관점에서, 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)과 중첩될 수 있다. 즉, 격자 구조체(310)는 제 1 방향(D1)으로 연장되는 제 1 부분들 및 제 1 부분들을 가로질러 제 2 방향(D2)으로 연장되는 제 2 부분들을 포함할 수 있다. 격자 구조체(310)의 폭은 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)의 최소 폭과 실질적으로 동일하거나 작을 수 있다.
격자 구조체(310)는 도전 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 도전 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 도전 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다. 저굴절 패턴은 유기 물질로 이루어질 수 있으며, 약 1.1 내지 1.3의 굴절률을 가질 수 있다. 예를 들어, 격자 구조체는 실리카 나노 파티클들이 포함된 폴리머층일 수 있다.
중심 영역(CR)에서, 보호막(320)이 갭필 절연막(123)의 상면 상에서 격자 구조체(320)의 표면을 실질적으로 균일한 두께로 덮을 수 있다. 보호막(320)은, 예를 들어, 알루미늄 산화막과 실리콘탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
중심 영역(CR)에서 컬러 필터들(330)은 보호막(330) 상에 픽셀 영역들(PR) 각각에 대응하여 제공될 수 있다. 컬러 필터들(330)은 청색, 적색, 및 녹색 컬러 필터들을 포함할 수 있다. 다른 예로, 컬러 필터들(330)은 마젠타, 시안, 및 옐로우 컬러 필터들을 포함할 수도 있다. 또 다른 예로, 컬러 필터들(330) 중 일부는 화이트 컬러 필터 또는 적외선 필터를 포함할 수도 있다.
마이크로 렌즈들(340)이 픽셀 영역들(PR) 각각에 대응하여 컬러 필터들(330) 상에 배치될 수 있다. 다른 예로, 마이크로 렌즈들(340) 중 적어도 하나는 적어도 2개의 컬러 필터들 상에 배치될 수 있다.
마이크로 렌즈들(340)은 서로 교차하는 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있다. 마이크로 렌즈들(340)은 위로 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(340)는 이미지 센서로 입사하는 빛의 경로를 변경시켜 빛을 집광시킬 수 있다. 마이크로 렌즈들(340)은 광투과성 수지로 형성될 수 있다.
패시베이션막(350)이 마이크로 렌즈들(340)의 상면을 컨포말하게 덮을 수 있다. 패시베이션막(350)은 예를 들어, 무기 산화물로 형성될 수 있다.
에지 영역(ER)에서, 후면 콘택 플러그(PLG)가 제 2 픽셀 분리 구조체(PIS2)의 일부분 및 반도체 기판(101)의 일부분을 관통하여 제 1 픽셀 분리 구조체(PIS1)의 라이너 반도체 패턴(113)과 연결될 수 있다. 이미지 센서의 동작시 후면 콘택 플러그(PLG)에 음의 바이어스 전압이 인가될 수 있다.
후면 콘택 플러그(PLG)는 제 2 픽셀 분리 구조체(PIS2)의 폭보다 큰 폭을 가질 수 있다. 후면 콘택 플러그(PLG)는 제 2 픽셀 분리 구조체(PIS2)의 서로 교차하는 제 1 부분의 일부 및 제 2 부분의 일부를 관통할 수 있다. 후면 콘택 플러그(PLG)의 바닥면은 반도체 기판(101)의 제 2 면(100b)으로부터 제 2 픽셀 분리 구조체(PIS2)의 바닥면보다 멀리 이격될 수 있다. 즉, 반도체 기판(101)의 제 2 면(100b)을 기준으로, 후면 콘택 플러그(PLG)의 바닥면은 제 2 픽셀 분리 구조체(PIS2)의 바닥면보다 낮은 레벨에 위치할 수 있다.
후면 콘택 플러그(PLG)는 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 후면 콘택 플러그는 티타늄 및/또는 티타늄 질화물을 포함할 수 있다.
보다 상세하게, 도 4를 참조하면, 후면 콘택 플러그(PLG)는 반도체 기판(101)의 제 2 면(100b)을 리세스하여 형성된 콘택 홀의 내벽을 컨포말하게 덮을 수 있다. 후면 콘택 플러그(PLG)는 라이너 반도체 패턴(113)의 측벽부들과 접촉할 수 있다. 또한, 제 1 픽셀 분리 구조체(PIS1)가 에어 갭(AG)을 포함하는 경우, 후면 콘택 플러그(PLG)의 일부가 라이너 반도체 패터의 갭 영역 일부로 삽입될 수 있다. 이에 따라, 라이너 반도체 패턴(113)의 측벽부들의 내벽들 일부와 접촉할 수 있다.
콘택 패턴(CT)은 후면 콘택 플러그(PLG)가 형성된 콘택 홀 내에 매립될 수 있다. 콘택 패턴(CT)은 후면 콘택 플러그(PLG)와 다른 물질을 포함할 수 있다. 예를 들어, 콘택 패턴(CT)은 알루미늄(Al)을 포함할 수 있다.
콘택 패턴(CT)은 제 1 픽셀 분리 구조체(PIS1)의 라이너 반도체 패턴(113)과 전기적으로 연결될 수 있다. 콘택 패턴(CT)를 통해 제 1 픽셀 분리 구조체(PIS1)의 반도체 패턴에 네거티브(negative) 바이어스가 인가될 수 있으며, 네거티브 바이어스가 에지 영역(ER)에서 중심 영역(CR)으로 전달될 수 있다.
에지 영역(ER)에서, 차광 패턴(OBP)이 후면 콘택 플러그(PLG)로부터 연속적으로 연장되어 제 2 픽셀 분리 구조체(PIS2)의 갭필 절연막(123)의 상면에 배치될 수 있다. 즉, 차광 패턴(OBP)은 후면 콘택 플러그(PLG)와 동일한 물질을 포함할 수 있따. 차광 패턴(OBP)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 차광 패턴(OBP)은 티타늄 및/또는 티타늄 질화물을 포함할 수 있다. 차광 패턴(OBP)은 픽셀 어레이의 중심 영역(ER)으로 연장되지 않을 수 있다.
보호막(320)이 차광 패턴(OBP)의 상면 및 콘택 패턴(CT)의 상면을 덮을 수 있다.
유기막(345) 및 패시베이션막이 에지 영역(ER)에서 보호막(320) 상에 제공될 수 있다. 유기막(345)은 마이크로 렌즈들(340)과 동일한 물질을 포함할 수 있다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로서, 도 1의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 1 및 도 5를 참조하면, 제 1 도전형(예를 들어, p형)의 반도체 기판(101)이 제공될 수 있다. 반도체 기판(101)은 서로 대향하는 제 1 면(100a) 및 제 2 면(100b)을 가질 수 있다. 반도체 기판(101)은 제 1 도전형 벌크(bulk) 실리콘 기판(100) 상에 형성된 제 1 도전형 에피택셜층을 포함할 수 있다. 이와 달리, 반도체 기판(101)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다. 다른 예로, 반도체 기판(101)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 실리콘-게르마늄 기판일 수도 있다.
반도체 기판(101), 즉, 에피택셜층은 벌크 실리콘 기판(100)을 씨드로 이용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 형성될 수 있으며, 에피택셜 성장 공정 동안 제 1 도전형의 불순물들이 도핑될 수 있다. 예를 들어, 에피택셜층은 p형 불순물들을 포함할 수 있다.
반도체 기판(101)의 제 1 면(100a)을 패터닝하여 제 1 트렌치(T1)가 형성될 수 있다. 제 1 트렌치(T1)는 각각의 픽셀 영역들(PR) 및 더미 픽셀 영역들(DPR)에 활성부들을 정의할 수 있다.
제 1 트렌치(T1)는 반도체 기판(101)의 제 1 면(100a) 상에 버퍼막(BFL) 및 제 1 마스크 패턴(MP1)을 형성하고, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 반도체 기판(101)을 이방성 식각하여 형성될 수 있다.
버퍼막(BFL)은 반도체 기판(101)의 제 1 면(100a)에 증착 공정 또는 열산화 공정을 수행하여 형성될 수 있다. 버퍼막(BFL)은 실리콘 산화막을 포함할 수 있다. 제 1 마스크 패턴(MP1)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 제 1 트렌치(T1)의 바닥면은 제 1 불순물 영역(110a) 이격될 수 있다.
이어서, 제 1 트렌치(T1)를 채우는 매립 절연막(103)이 형성될 수 있다. 매립 절연막(103)은 제 1 트렌치(T1)가 형성된 반도체 기판(101) 상에 절연 물질을 두껍게 증착하여 형성될 수 있다. 매립 절연막(103)은 제 1 트렌치(T1)를 채우며 제 1 마스크 패턴(MP1)을 덮을 수 있다.
도 1 및 도 6을 참조하면, 픽셀 영역들(PR) 및 더미 픽셀 영역들(DPR)을 정의하는 제 2 트렌치(T2)가 형성될 수 있다. 제 2 트렌치(T2)는 매립 절연막(103) 및 반도체 기판(101)의 제 1 면(100a)을 패터닝하여 형성될 수 있다.
상세하게, 매립 절연막(103) 상에 제 2 마스크 패턴(MP2)을 형성하고, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 반도체 기판(101)을 이방성 식각함으로써 제 2 트렌치(T2)가 형성될 수 있다.
제 2 트렌치(T2)는 반도체 기판(101)의 제 1 면(100a)에서 제 2 면(100b)으로 수직적으로 연장되어 에피택셜층의 측벽을 노출시킬 수 있다. 제 2 트렌치(T2)는 제 1 트렌치(T1)보다 깊게 형성될 수 있으며, 제 1 트렌치(T1)의 일부를 관통할 수 있다.
제 2 트렌치(T2)는, 평면적 관점에서, 제 1 방향(D1)으로 연장되며 균일한 폭을 갖는 복수 개의 제 1 영역들 및 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되며 균일한 폭을 갖는 복수 개의 제 2 영역들을 포함할 수 있다.
이방성 식각 공정을 수행하여 제 2 트렌치(T2)를 형성함에 따라, 제 2 트렌치(T2)의 폭은 반도체 기판(101)의 제 1 면(100a)에서 제 2 면(100b)으로 갈수록 점차 감소할 수 있다. 즉, 제 2 트렌치(T2)는 경사진 측벽을 가질 수 있다. 제 2 트렌치(T2)의 바닥면은 반도체 기판(101)의 제 2 면(100b)으로부터 이격될 수 있다.
제 2 트렌치(T2)를 형성한 후에, 제 2 마스크 패턴(MP2)은 제거될 수 있다. 이에 더하여, 제 2 트렌치(T2)를 형성한 후, 제 2 트렌치(T2)의 내벽을 따라 제 1 도전형의 불순물들을 포함하는 포텐셜 배리어 영역(도 3a의 PBR 참조)이 형성될 수 있다. 일 예로, 포텐셜 배리어 영역은 p형 불순물들을 포함할 수 있다.
도 1 및 도 7을 참조하면, 제 2 트렌치(T2)의 내벽을 컨포말하게 덮는 라이너 절연막(110)이 형성될 수 있다. 라이너 절연막(110)은 매립 절연막(103)의 상면을 컨포말하게 덮을 수 있다. 라이너 절연막(110)은 스텝 커버리지 특성이 우수한 증착 방법을 이용하여 증착될 수 있다. 라이너 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 1 및 도 8을 참조하면, 라이너 절연막(110) 상에 라이너 반도체 패턴(113)이 형성될 수 있다. 라이너 반도체 패턴(113)을 형성하는 것은 라이너 반도체막의 증착 공정 및 라이너 반도체막의 식각 공정을 인시츄(in-situ)로 진행하는 것을 포함할 수 있다.
라이너 반도체막은 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있다.
실시예들에 따르면, 라이너 반도체막의 증착 공정시 제 1 도전형의 불순물을 포함하는 소스 가스가 이용될 수 있다. 소스 가스는 실란(silane)계 화합물을 포함하는 제 1 가스 및 상기 불순물, 예를 들어, 보론(B)을 포함하는 화합물을 포함하는 제 2 가스를 포함할 수 있다. 제 1 가스 및 제 2 가스가 화학적으로 반응하여, 라이너 반도체막이 형성될 수 있다. 이와 같이 형성된 라이너 반도체막은 위치에 관계없이 균일한 불순물 농도를 가질 수 있다. 라이너 반도체막은 제 1 도전형의 불순물을 포함하는 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다.
일 예로, 라이너 반도체막의 증착 공정시 SiH4 (또는 Si2H6) 및 BCl3(또는 B2H6)가 사용될 수 있으며, 약 300 ~ 530℃의 저온에서 증착 공정이 수행될 수 있다.
라이너 반도체막의 식각 공정시 염소를 포함하는 에천트 가스가 이용될 수 있다. 라이너 반도체막의 식각 공정시 식각 속도는 제 2 트렌치(T2)의 내벽에서보다 반도체 기판(101)의 제 1 면(100a) 상에서 빠를 수 있다. 이에 따라, 반도체 기판(101)의 제 1 면(100a) 상에서 라이너 반도체막이 식각되어 라이너 절연막(110)이 노출될 수 있으며, 제 2 트렌치(T2) 내에 라이너 반도체막이 잔류할 수 있다.
라이너 반도체막의 증착 및 식각 공정은 라이너 반도체 패턴(113)의 상면이 제 1 트렌치(T1)의 바닥면보다 낮은 레벨에 상면이 위치할 때까지 반복 수행될 수 있다. 이와 달리, 라이너 반도체막의 증착 및 식각 공정은 라이너 반도체 패턴(113)의 상면이 반도체 기판(101)의 제 1 면(100a)보다 낮고 제 1 트렌치(T1)의 바닥면보다 높은 레벨에 위치하도록 반복 수행될 수 있다.
이와 같이 형성된 라이너 반도체 패턴(113)은 제 2 트렌치(T2)의 내측벽들 상의 측벽부들 및 제 2 트렌치(T2)의 바닥면 상의 바닥부를 포함할 수 있다. 또한, 라이너 반도체 패턴(113)의 측벽부들은 반도체 기판(101)의 제 1 면(100a)으로 갈수록 뾰족한 스페이서 형태를 가질 수 있다.
도 1 및 도 9를 참조하면, 라이너 반도체 패턴(113)이 형성된 제 2 트렌치(T2)를 채우는 캡핑 절연막(114)이 형성될 수 있다.
캡핑 절연막(114)은 반도체 기판(101)의 제 1 면(100a) 상에서 라이너 절연막(110)을 덮을 수 있다. 캡핑 절연막(114)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
캡핑 절연막(114)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 이러한 경우, 캡핑 절연막(114)은 제 2 트렌치(T2) 내에서 라이너 반도체 패턴(113)의 측벽부들 및 바닥부를 덮을 수 있다.
이와 달리, 단차 도포성이 불량한(poor) 증착 방법을 이용하여 형성될 수 있다. 예를 들어, 캡핑 절연막(114)은 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 형성될 수 있다. 이러한 경우, 캡핑 절연막(114)은 도 3f 및 도 3g에 도시된 바와 같이, 제 2 트렌치(T2) 내에서 라이너 반도체 패턴(113)의 바닥부와 이격되어 제 2 트렌치(T2) 내에 에어 갭을 형성할 수도 있다. 단차 도포성이 불량한 증착 공정을 이용함에 따라, 도 3f에 도시된 바와 같이, 에어 갭에 라이너 반도체 패턴(113)의 바닥부 및 측벽부들의 일부들이 노출될 수 있다.
계속해서, 제 1 마스크 패턴(MP1)의 상면이 노출되도록 라이너 절연막(110) 및 캡핑 절연막(114)을 평탄화하여, 도 10에 도시된 바와 같이, 제 2 트렌치(T2) 내에 라이너 절연 패턴(111), 라이너 반도체 패턴(113), 및 캡핑 절연 패턴(115)이 형성될 수 있다. 이에 따라, 제 2 트렌치(T2) 내에 제 1 픽셀 분리 구조체(PIS1)가 형성될 수 있다.
제 1 픽셀 분리 구조체(PIS1)를 형성한 후, 제 1 마스크 패턴(MP1)이 제거될 수 있으며, 반도체 기판(101)의 제 1 면(100a)이 노출되도록 매립 절연막(103)을 평탄화함으로써 제 1 트렌치(T1) 내에 소자 분리막(105)이 형성될 수 있다. 반도체 기판(101)의 제 1 면(100a)이 노출시키는 평탄화 공정에 의해 제 1 픽셀 분리 구조체(PIS1)의 상면과 소자 분리막(105)의 상면은 실질적으로 공면을 이룰 수 있다.
계속해서, 도 10을 참조하면, 반도체 기판(101)의 제 1 면(100a) 상에 리드아웃 회로들을 구성하는 MOS 트랜지스터들이 형성될 수 있다.
상세하게, 트랜스퍼 게이트 전극들(TG)이 픽셀 영역들(PR) 및 더미 픽셀 영역들(DPR)에 각각 형성될 수 있다. 트랜스퍼 게이트 전극들(TG)을 형성하는 것은, 반도체 기판(101)을 패터닝하여 픽셀 영역들(PR) 및 더미 픽셀 영역들(DPR) 각각에 게이트 리세스 영역을 형성하는 것, 게이트 리세스 영역 내벽을 컨포말하게 덮는 게이트 절연막을 형성하는 것, 및 게이트 리세스 영역을 채우는 게이트 도전막을 형성하는 것, 및 게이트 도전막을 패터닝하는 것을 포함한다.
나아가, 게이트 도전막을 패터닝하여 트랜스퍼 게이트 전극들(TG)을 형성할 때, 픽셀 영역들(PR)의 각각에 리드아웃 트랜지스터들의 게이트 전극들이 함께 형성될 수 있다.
트랜스퍼 게이트 전극들(TG)을 형성한 후, 트랜스퍼 게이트 전극들(TG) 일측들의 반도체 기판(101) 내에 플로팅 확산 영역들(FD)이 형성될 수 있다. 플로팅 확산 영역들(FD)은 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다. 나아가, 플로팅 확산 영역들(FD)을 형성할 때, 리드아웃 트랜지스터들의 소오스/드레인 불순물 영역들이 형성될 수 있다.
반도체 기판(101)의 제 1 면(100a) 상에 층간 절연막들(210), 콘택 플러그들(221), 및 연결 배선들(223)이 형성될 수 있다.
층간 절연막들(210)은 트랜스퍼 게이트 전극들(TG) 및 반도체 가판(101)의 제 1 면(100a)을 덮을 수 있다. 층간 절연막들(210)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화되도록 형성된다. 예를 들어, 층간 절연막들(210)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다.
층간 절연막들(210) 내에 플로팅 확산 영역(FD) 또는 리드아웃 트랜지스터들과 연결되는 콘택 플러그들(221)이 형성될 수 있다. 층간 절연막들(210) 사이에 연결 배선들(223)이 형성될 수 있다. 리드아웃 트랜지스터들의 전기적 연결을 위한 배선들은, 위치의 제약 없이, 배치될 수 있다. 콘택 플러그들(221) 및 연결 배선들(223)은, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(WN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
도 1 및 도 11을 참조하면, 반도체 기판(101)의 일부를 제거하는 박막화 공정을 수행하여, 반도체 기판(101)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 반도체 기판(101)의 제 2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 및 등방성 식각하는 것을 포함한다. 반도체 기판(101)을 박막화하기 위해 반도체 기판(101)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 반도체 기판(101)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 반도체 기판(101)의 표면 결함들이 제거될 수 있다.
일 예로, 반도체 기판(101)에 대한 박막화 공정을 수행함에 따라, 벌크 실리콘 기판(100)이 제거되고, p형 에피택셜층이 잔류할 수 있다. 실시예들에서, 박막화 공정에 의해 잔류하는 반도체 기판(101)의 두께는 약 8㎛ 내지 15㎛ 일 수 있다.
이어서, 반도체 기판(101)의 제 2 면(100b)을 패터닝하여 제 3 트렌치(T3)가 형성될 수 있다.
제 3 트렌치(T3)는 반도체 기판(101)의 제 2 면(100b) 상에 버퍼막(BFL) 및 제 3 마스크 패턴(MP3)을 형성하고, 제 3 마스크 패턴(MP3)을 식각 마스크로 이용하여 반도체 기판(101)을 이방성 식각하여 형성될 수 있다.
버퍼막(BFL)은 반도체 기판(101)의 제 3 면(300a)에 증착 공정 또는 열산화 공정을 수행하여 형성될 수 있다. 버퍼막(BFL)은 실리콘 산화막을 포함할 수 있다. 제 3 마스크 패턴(MP3)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
제 3 트렌치(T3)는 제 1 픽셀 분리 구조체(PIS1)를 노출시킬 수 있다. 제 3 트렌치(T3)는 제 1 픽셀 분리 구조체(PIS1)의 라이너 절연막(110) 또는 라이너 반도체 패턴(113)을 노출시킬 수 있다.
도 1 및 도 12를 참조하면, 제 3 트렌치(T3) 내에 표면 유전막(121) 및 갭필 유전막(123)이 차례로 적층될 수 있다. 표면 유전막(121) 및 갭필 유전막(123)을 형성함으로써, 제 3 트렌치(T3) 내에 제 2 픽셀 분리 구조체(PIS2)가 형성될 수 있다.
표면 유전막(121)은 제 3 트렌치(T3)의 표면들 및 반도체 기판(101)의 제 2 면(100b) 상에 컨포말하게 증착될 수 있다. 표면 유전막 및 갭필 유전막들(121, 123)은 원자층 증착(ALD) 공정을 수행하여 형성될 수 있다. 갭필 유전막(123)은 표면 유전막(121)이 형성된 제 3 트렌치(T3)을 채울 수 있으며, 반도체 기판(101)의 제 2 면(100b) 상에서 실질적으로 평탄한 상면을 가질 수 있다. 표면 및 갭필 유전막들(121, 123)은 알루미늄 산화물 및/또는 하프늄 산화물과 같은 금속 산화물을 포함할 수 있다. 나아가, 패드 영역(R2)에서, 표면 및 갭필 유전막들(121, 123)은 패드 트렌치(PT) 내벽을 컨포말하게 덮을 수 있다.
도 1 및 도 13을 참조하면, 에지 영역(ER)에서, 반도체 기판(101)의 일부분 및 제 2 픽셀 분리 구조체의 일부분을 관통하여 제 1 픽셀 분리 구조체(PIS1)의 반도체 패턴 일부를 노출시키는 콘택 홀이 형성될 수 있다.
콘택 홀의 내벽 및 갭필 유전막(123)의 상면 상에 도전막이 증착될 수 있다. 도전막을 증착한 후, 도전막에 대한 패터닝 공정을 수행하여 중심 영역(CR)에서 도전막이 제거될 수 있다. 이에 따라, 에지 영역(ER)에 차광 패턴(OBP) 및 후면 콘택 플러그(PLG)가 형성될 수 있다. 도전막은 예를 들어, 구리, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다.
이어서, 후면 콘택 플러그(PLG)가 형성된 콘택 홀 내에 콘택 패턴(CT)이 채워질 수 있다. 콘택 패턴(CT)은 후면 콘택 플러그(PLG)와 다른 도전 물질을 포함할 수 있다. 예를 들어, 콘택 패턴(CT)는 알루미늄을 포함할 수 있다.
도 1 및 도 14를 참조하면, 갭필 유전막(123)의 상면 상에 격자 구조체(310)가 형성될 수 있다. 격자 구조체(310)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되며 격자 형태를 가질 수 있다. 격자 구조체(310)는 도전막 및 저굴적막을 차례로 증착하고 패터닝하여 형성될 수 있다. 격자 구조체(310)는 도전 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 도전 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 도전 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다.
보호막(320)이 갭필 유전막(123)의 상면 상에서 격자 구조체(310)의 표면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 보호막(320)은 중심 영역(CR)에서 에지영역(ER)으로 연장될 수 있으며, 에지 영역(ER)에서 차광 패턴(OBP)의 상면 및 콘택 패턴(CT)의 상면을 덮을 수 있다. 보호막(320)은, 예를 들어, 알루미늄 산화막과 실리콘탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
보호막(320)을 형성한 후, 픽셀 영역들(PR) 각각에 대응하여 컬러 필터들(340)이 형성될 수 있다. 컬러 필터들(340)은 청색, 적색, 및 녹색 컬러 필터들을 포함할 수 있다.
이어서, 다시 도 2를 참조하면, 컬러 필터들(330) 상에 마이크로 렌즈들(340)이 각각 형성될 수 있다. 마이크로 렌즈들(340)은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(340)는 광투과성 수지로 형성될 수 있다.
마이크로 렌즈들(340)을 형성한 후, 마이크로 렌즈들(340)의 상면을 컨포말하게 덮는 패시베이션막(350)이 형성될 수 있다. 패시베이션막(350)은 예를 들어, 무기 산화물로 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다. 도 16 및 도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 15의 선을 따라 자른 단면을 나타낸다.
도 15 및 도 16을 참조하면, 이미지 센서는 센서 칩(1) 및 로직 칩(2)을 포함할 수 있다. 센서 칩(1)은 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함할 수 있다.
픽셀 어레이 영역(R1)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열된 복수 개의 단위 픽셀들(P)을 포함할 수 있다. 단위 픽셀들(P) 각각은 광전 변환 소자 및 독출 소자들을 포함할 수 있다. 픽셀 어레이 영역(R1)의 단위 픽셀들(P) 각각에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
픽셀 어레이 영역(R1)은 수광 영역(AR) 및 차광 영역(OB)을 포함할 수 있다. 차광 영역(OB)은 평면적 관점에서, 수광 영역(AR)을 둘러쌀 수 있다. 다시 말해, 차광 영역(OB)이, 평면적 관점에서, 수광 영역(AR)의 상하 및 좌우에 배치될 수 있다. 차광 영역(OB)에는 빛이 입사되지 않는 기준 픽셀들이 제공되며, 기준 픽셀들(P)에서 발생하는 기준 전하량을 기준으로 수광 영역(AR)의 단위 픽셀들(P)에서 센싱되는 전하량을 비교함으로써, 단위 픽셀들(P)에서 감지되는 전기적 신호 크기를 산출할 수 있다.
패드 영역(R2)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 패드 영역(R2)은 외부 소자들과의 전기적 접속이 용이하도록, 평면적 관점에서, 픽셀 어레이 영역(R1)을 둘러쌀 수 있다. 도전 패드들(CP)은 단위 픽셀들(P)에서 발생한 전기적 신호를 외부 장치로 입출력할 수 있다.
센서 칩(1)은, 앞서 설명한 바와 같이, 수직 방향으로, 리드아웃 회로층(20)과 광 투과층(30) 사이의 광전 변환층(10)을 포함할 수 있다.
센서 칩(1)의 광전 변환층(10)은, 앞서 설명한 것처럼, 반도체 기판(101), 픽셀 영역들을 정의하는 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2), 및 픽셀 영역들 내에 제공된 광전 변환 영역들(PD)을 포함할 수 있다. 여기서, 반도체 기판(101)은 앞서 설명한 실시예들의 에피택셜층에 해당할 수 있다.
수광 영역(AR)에서 센서 칩(1)은 앞서 설명된 이미지 센서와 동일한 기술적 특징들을 포함할 수 있다.
제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)이 차광 영역(OB)의 반도체 기판(101) 내에 배치될 수 있다. 제 1 픽셀 분리 구조체(PIS1) 중 일부분은 차광 영역(OB)에서 콘택 플러그(PLG)와 연결될 수 있다.
갭필 유전막(123)은 수광 영역(AR)에서 차광 영역(OB) 및 패드 영역(R2)으로 연장될 수 있다.
차광 영역(OB)에서, 차광 패턴(OBP)이 갭필 유전막(123) 상에 배치될 수 있다. 차광 패턴(OBP)은 차광 영역(OB)에 제공된 광전 변환 영역들(PD)로 광이 입사되는 것을 차단할 수 있다. 차광 영역(OB)의 기준 픽셀 영역들에서 광전 변환 영역들(PD)은 광전 신호를 출력하지 않고, 노이즈 신호를 출력할 수 있다. 상기 노이즈 신호는 열 발생 또는 암 전류 등에 의해 생성되는 전자들에 의해 발생할 수 있다. 차광 패턴(OBP)은 예를 들어, 텅스텐, 구리, 알루미늄, 또는 이들의 합금과 같은 금속을 포함할 수 있다.
보호막(320)은 액티브 픽셀 센서 어레이 영역(R1)에서 패드 영역(R2)으로 연장될 수 있다. 보호막(320)은 차광 패턴(OBP)의 상면을 덮을 수 있다.
필터링막(FL)이 차광 영역(OB)에서 보호막(320)을 덮을 수 있다. 필터링막(FL)은 컬러 필터들(330)과 다른 파장의 빛을 차단할 수 있다. 예를 들어, 필터링막(FL)은 적외선을 차단할 수 있다. 필터링막(FL)은 블루 컬러 필터를 포함할 수 있으나, 이에 제약되지 않는다.
차광 영역(OB)에서, 제 1 관통 도전 패턴(510)이 반도체 기판(101)을 관통하여 리드아웃 회로층(20)의 금속 배선(221) 및 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제 1 관통 도전 패턴(510)은 서로 다른 레벨에 위치하는 제 1 바닥면 및 제 2 바닥면을 가질 수 있다. 제 1 매립 패턴(511)이 제 1 관통 도전 패턴(510)의 내부에 제공될 수 있다. 제 1 매립 패턴(511)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다.
패드 영역(R2)에서, 반도체 기판(101)의 제 2 면(100b)에 도전 패드들(CP)이 제공될 수 있다. 도전 패드들(CP)은 반도체 기판(101)의 제 2 면(100b) 내에 매립될 수 있다. 일 예로, 도전 패드들(CP)은 패드 영역(R2)에서 반도체 기판(101)의 제 2 면(100b)에 형성된 패드 트렌치 내에 제공될 수 있다. 도전 패드들(CP)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 이미지 센서의 실장 공정에서, 본딩 와이어가 도전 패드들(CP)에 본딩될 수 있다. 도전 패드들(CP)은 본딩 와이어를 통해 외부 장치와 전기적으로 연결될 수 있다.
패드 영역(R2)에서, 제 2 관통 도전 패턴(520)이 반도체 기판(101)을 관통하여 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제 2 관통 도전 패턴(520)은 반도체 기판(101)의 제 2 면(100b) 상으로 연장되어 도전 패드들(CP)과 전기적으로 연결될 수 있다. 제 2 관통 도전 패턴(520)의 일부분이 도전 패드들(CP)의 바닥면 및 측벽을 덮을 수 있다. 제 2 매립 패턴(521)이 제 2 관통 도전 패턴(520)의 내부에 제공될 수 있다. 제 2 매립 패턴(521)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다. 패드 영역(R2)에서, 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)이 제 2 관통 도전 패턴(520) 주위에 제공될 수 있다.
로직 칩(2)은 로직 반도체 기판(1000), 로직 회로들(TR), 로직 회로들과 연결되는 배선 구조체들(1111), 및 로직 층간 절연막들(1100)을 포함할 수 있다. 로직 층간 절연막들(1100) 중 최상층막은 센서 칩(1)의 리드아웃 회로층(20)과 접합될 수 있다. 로직 칩(2)은 제 1 관통 도전 패턴(510) 및 제 2 관통 도전 패턴(520)을 통해 센서 칩(1)과 전기적으로 연결될 수 있다.
일 예에서, 센서 칩(1)과 로직 칩(2)은 제 1 및 제 2 관통 도전 패턴들을 통해 서로 전기적으로 연결되는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 17에 도시된 실시예에 따르면, 도 16에 도시된 제 1 및 제 2 관통 도전 패턴들은 생략될 수 있으며, 센서 칩과 로직 칩의 최상부 메탈층에 제공되는 본딩 패드들을 서로 직접 접합시킴으로써, 센서 칩과 로직 칩이 전긱적으로 연결될 수도 있다.
상세하게, 이미지 센서의 센서 칩(1)은 리드아웃 회로층(20)의 최상부 메탈층에 제공된 제 1 본딩 패드들(BP1)을 포함할 수 있으며, 로직 칩(2)은 배선 구조체(111)의 최상층 메탈층에 제공된 제 2 본딩 패드들(BP2)을 포함할 수 있다. 제 1 및 제 2 본딩 패드들(BP1, BP2)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
센서 칩(1)의 제 1 본딩 패드들(BP1)과 로직 칩(2)의 제 2 본딩 패드들(BP2)은 하이브리드 본딩(hybrid bonding) 방식으로 서로 직접 전기적으로 연결될 수 있다. 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제 1 및 제 2 본딩 패드들(BP1, BP2)이 구리(Cu)로 이루어진 경우, 구리(Cu)-구리(Cu) 본딩에 의해 물리적 및 전기적으로 연결될 수 있다. 또한, 센서 칩(1)의 절연막 표면과 로직 칩(2)의 절연막 표면이 유전체-유전체 본딩에 의해 접합될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되며, 복수의 픽셀 영역들을 정의하는 픽셀 분리 구조체를 포함하되,
상기 픽셀 분리 구조체는:
갭 영역을 정의하는 라이너 반도체 패턴으로서, 상기 라이너 반도체 패턴은 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함하는 것;
상기 라이너 반도체 패턴과 상기 반도체 기판 사이에 배치된 라이너 절연 패턴; 및
상기 라이너 반도체 패턴의 상기 갭 영역 내에 제공된 캡핑 절연 패턴을 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 픽셀 분리 구조체는 상기 캡핑 절연 패턴에 의해 상기 갭 영역 내에 정의되는 에어 갭을 더 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 픽셀 분리 구조체는 제 1 방향을 따라 연장되는 복수의 제 1 부분들 및 상기 제 1 부분들과 교차하며 제 2 방향을 따라 연장되는 복수의 제 2 부분들을 포함하되,
상기 라이너 반도체 패턴은 상기 제 1 방향 및 상기 제 2 방향을 따라 연속적으로 연장되는 이미지 센서. - 제 1 항에 있어서,
상기 라이너 반도체 패턴의 상기 바닥부의 두께는 상기 측벽부들의 두께와 실질적으로 동일하거나 큰 이미지 센서. - 제 1 항에 있어서,
상기 라이너 반도체 패턴의 상기 측벽부들은 상기 제 1 면에 인접할수록 감소하는 두께를 갖는 이미지 센서. - 제 1 항에 있어서,
상기 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제 1 면에 인접한 소자 분리막을 더 포함하되,
상기 라이너 반도체 패턴의 상기 측벽부들의 상면들은 상기 소자 분리막의 바닥면과 상기 반도체 기판의 상기 제 1 면 사이의 레벨에 위치하는 이미지 센서. - 제 1 항에 있어서,
상기 라이너 반도체 패턴은 상기 반도체 기판과 동일한 제 1 도전형의 불순물들을 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 픽셀 영역들 각각에 제공되며 제 2 도전형의 불순물들을 포함하는 광전 변환 영역들을 더 포함하되,
상기 라이너 반도체 패턴의 상기 측벽부들은, 평면적 관점에서, 상기 광전 변환 영역들 각각을 둘러싸는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판의 일부분을 관통하여 상기 라이너 반도체 패턴과 연결되는 후면 콘택 플러그를 더 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 픽셀 분리 구조체는 상기 반도체 기판의 상기 제 1 면에서 최대 폭을 갖고,
상기 후면 콘택 플러그의 폭은 상기 픽셀 분리 구조체의 최대 폭보다 큰 이미지 센서. - 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되어 픽셀 영역들 각각을 둘러싸는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함하는 라이너 반도체 패턴을 포함하는 것; 및
상기 픽셀 분리 구조체의 상기 라이너 반도체 패턴의 일부분과 연결되는 콘택 플러그를 포함하는 이미지 센서. - 제 11 항에 있어서,
상기 후면 콘택 플러그는 상기 라이너 반도체 패턴의 상기 측벽부들과 접촉하는 이미지 센서. - 제 11 항에 있어서,
일 방향으로, 상기 후면 콘택 플러그의 폭은 상기 픽셀 분리 구조체의 폭보다 큰 이미지 센서. - 제 11 항에 있어서,
상기 콘택 플러그는 상기 제 2 픽셀 분리 구조체의 최대 폭보다 큰 폭을 갖는 이미지 센서. - 제 11 항에 있어서,
상기 픽셀 분리 구조체는 상기 라이너 반도체 패턴과 상기 반도체 기판 사이에 제공되는 라이너 절연 패턴 및 상기 라이너 반도체 패턴의 상기 바닥부 및 상기 측벽부들에 의해 정의되는 갭 영역을 채우는 캡핑 절연 패턴을 더 포함하는 이미지 센서. - 제 11 항에 있어서,
상기 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제 1 면에 인접한 소자 분리막을 더 포함하되,
상기 라이너 반도체 패턴의 상기 측벽부들의 상면들은 상기 소자 분리막의 바닥면과 수직적으로 이격되는 이미지 센서. - 제 11 항에 있어서,
상기 픽셀 분리 구조체는 제 1 방향을 따라 연장되는 복수의 제 1 부분들 및 상기 제 1 부분들과 교차하며 제 2 방향을 따라 연장되는 복수의 제 2 부분들을 포함하되,
상기 라이너 반도체 패턴은 상기 제 1 방향 및 상기 제 2 방향을 따라 연속적으로 연장되는 이미지 센서. - 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판;
상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되어 픽셀 영역들 각각을 둘러싸는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함하는 라이너 반도체 패턴, 상기 반도체 기판과 상기 라이너 반도체 패턴 사이의 라이너 절연 패턴, 및 상기 라이너 반도체 패턴 상의 캡핑 절연 패턴을 포함하는 것;
상기 픽셀 영역들 각각의 상기 반도체 기판 내에 제공되며 제 2 도전형의 불순물들을 포함하는 광전 변환 영역;
상기 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제 1 면에 활성부를 정의하며, 상기 반도체 기판의 상기 제 1 면에 인접한 소자 분리막;
상기 픽셀 영역들 각각의 상기 활성부에 배치된 트랜스퍼 게이트 전극;
상기 픽셀 분리 구조체의 상기 라이너 반도체 패턴과 연결되는 후면 콘택 플러그;
상기 반도체 기판의 상기 제 2 면 상에서 상기 픽셀 영역들에 대응되는 컬러 필터들;
상기 컬러 필터들 사이에 배치되며, 상기 픽셀 분리 구조체와 중첩되는 격자 구조체; 및
상기 컬러 필터들 상의 마이크로 렌즈들을 포함하는 이미지 센서. - 제 18 항에 있어서,
상기 라이너 반도체 패턴은 상기 제 1 도전형을 갖는 불순물들을 포함하는 이미지 센서. - 제 18 항에 있어서,
상기 라이너 반도체 패턴의 상기 측벽부들은 상기 픽셀 영역들의 상기 광전 변환 영역 각각을 둘러싸는 이미지 센서.
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