KR100779382B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 플로팅확산영역과 함께 광전하를 축전하는 모스캐패시터를 갖는 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다. 이를 위해 본 발명은, 게이트패턴이 형성될 제1 영역과 캐패시터가 형성될 제2 영역을 포함하는 기판을 제공하는 단계, 상기 제2 영역의 기판에 불순물을 이온주입하여 캐패시터의 제1 전극을 형성하는 단계, 상기 제1 전극이 형성된 기판 전면에 절연막과 전도막을 순차적으로 형성하는 단계, 상기 절연막과 전도막을 식각하여 제1 영역에 게이트패턴을 형성하고, 제2 영역에 상기 제1 전극을 포함하는 캐패시터패턴을 형성하는 단계 및 상기 게이트패턴의 양측 기판에 소스/드레인영역을 형성하고, 동시에 캐패시터패턴의 일측 기판에 제1 전극과 접하는 플로팅확산영역을 형성하는 단계를 포함하는 씨모스 이미지센서의 제조 방법을 제공한다.

캐패시터, PIP캐패시터, MIM캐패시터, MOS캐패시터

Description

씨모스 이미지 센서 및 그 제조 방법{CMOS IMAGE SENSOR, AND METHOD FOR FABRICATING THE SAME}

도 1은 종래기술에 따른 씨모스 이미지 센서의 단위픽셀을 나타낸 회로도.

도 2A 내지 도 2C는 종래기술에 따른 CMOS 이미지센서의 PIP 캐패시터 형성 방법을 나타낸 공정 순서도.

도 3A 내지 도 3E는 본 발명의 일실시예에 따른 캐패시터 형성방법을 나타낸 공정 순서도.

도 4는 본 발명의 일실시예에 따른 MOS캐패시터의 선형성을 설명하기 위한 그래프.

도 5는 본 발명의 일실시예에 따른 CMOS 이미지 센서의 단위픽셀을 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

501 : 포토다이오드 502 : 플로팅확산영역

500 : MOS캐패시터 Tx : 트랜스퍼 트랜지스터

Rx : 리셋 트랜지스터 Dx : 드라이브 트랜지스터

Sx : 셀렉트 트랜지스터

본 발명은 반도체 제조 기술에 관한 것으로 특히, 씨모스 이미지 센서의 제조 방법에 관한 것이다.

반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 캐패시터(capacitor)가 요구되고 있는데, 캐패시터의 고속화를 위해서는 캐패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 해야 하며, 대용량화를 위해서는 캐패시터 전극 사이에 내재하는 유전막의 두께를 감소시키거나 유전률이 높은 유전막을 사용하거나 또는 캐패시터 전극의 면적을 증가시켜야 한다.

반도체 소자에서는 통상적으로 MOS(metal oxide semiconductor) 구조, PIP(polysilicon insulator polysilicon) 구조 및 MIM(metal insulator metal) 구조등의 캐패시터를 사용하고 있다.

한편, CMOS(complementary metal oxide semiconductor) 이미지센서(image sensor)에서도 위와 같은 캐패시터를 사용하는데, 도 1은 이를 뒷받침하는 도면으로써, 플로팅확산영역(12, floating diffusion region)과 연결된 캐패시터(10)가 위치하고 있는 것을 볼 수 있다. 여기서, 포토다이오드(11), 트랜스퍼 트랜지스터(Tx, transfer transistor), 리셋 트랜지스터(reset transistor, Rx), 드라이브 트랜지스터(drive transistor, Dx) 및 셀렉트 트랜지스터(select transistor, Sx)는 CMOS 이미지센서가 기본적으로 구비하고 있는 것들로써, 일반적인 사항이므로 설명은 생략하도록 한다.

플로팅확산영역(12)과 연결된 캐패시터(10)는 플로팅확산영역(12)의 전하 축적 효율을 향상시키기 위한 목적으로 형성되는데, 일반적으로 PIP 캐패시터로 형성한다.

도 2A 내지 도 2C는 종래기술에 따른 CMOS 이미지센서의 PIP 캐패시터 형성 방법을 나타낸 공정 순서도이다.

우선, 도 2A에 도시된 바와 같이, 소자분리막(22)이 형성된 기판(21)에 제1 절연막(23)과 제1 전도막(24)과 제2 절연막(25) 및 제2 전도막(26)을 순차적으로 형성한다.

여기서, 제1 및 제2 절연막(23, 25)과 제1 및 제2 전도막(24, 26)은 각각 산화막과 폴리실리콘막인 것이 바람직하다.

다음으로, 도 2B에 도시된 바와 같이, 제2 전도막(26)과 제2 절연막(25)을 선택적 식각한다. 여기서, 게이트 패턴이 형성될 영역(A)에서는 제2 전도막(26)과 제2 절연막(25)을 완전히 식각하여 제거하고, 캐패시터가 형성될 영역(B)에서는 위의 두 막(25A, 26A)을 잔류시킨다.

다음으로, 도 2C에 도시된 바와 같이, 제1 전도막(24)과 제1 절연막(23)을 선택적 식각한다.

이로써, 게이트 패턴이 형성될 영역(A)에는 제1 전도막(24B)과 제1 절연 막(23B)이 잔류하여 게이트 패턴(23B, 24B)이 형성되고, 캐패시터가 형성될 영역(B)에는 제1 절연막(23A), 제1 전도막(24A), 제2 절연막(25A) 및 제2 전도막(26A)이 잔류하여 캐패시터(24A, 25A, 26A)가 형성된다.

이와 같이 PIP 캐패시터를 갖는 CMOS 이미지센서는 게이트 패턴의 제조 공정에 있어서, 제2 절연막(25)과 제2 전도막(26)은 불필요하게 형성된후 사라지는 막에 해당하고, 제2 절연막(25)과 제2 전도막(26)을 포함하는 캐패시터에 의해 CMOS 이미지센서의 수직 높이가 상승하는 문제점을 야기시킨다.

따라서, 플로팅확산영역(12)과 함께 광전하를 축전하는 캐패시터의 제조 공정을 단순화시킬 필요성이 요구되고 있따.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플로팅확산영역과 함께 광전하를 축전하는 모스캐패시터를 갖는 씨모스 이미지 센서 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 입사광을 집광하여 광전하를 생성하는 포토다이오드, 상기 광전하를 축전하는 플로팅확산영역, 상기 플로팅확산영역과 전원전압단 사이에 연결되어 상기 광전하를 축전하는 모스캐패시터, 상기 포토다이오드와 연결되며 리셋기능을 하는 리셋트랜지스터, 상기 광 전하를 인가받아 소스팔로워 버퍼증폭기 역할을 하는 드라이브트랜지스터, 상기 드라이브트랜지스터와 연결되며 컬럼을 선택하는 셀렉트트랜지스터를 포함하는 씨모스 이미지 센서를 제공한다.

그리고, 본 발명의 다른측면에 따르면, 게이트패턴이 형성될 제1 영역과 캐패시터가 형성될 제2 영역을 포함하는 기판을 제공하는 단계, 상기 제2 영역의 기판에 불순물을 이온주입하여 캐패시터의 제1 전극을 형성하는 단계, 상기 제1 전극이 형성된 기판 전면에 절연막과 전도막을 순차적으로 형성하는 단계, 상기 절연막과 전도막을 식각하여 제1 영역에 게이트패턴을 형성하고, 제2 영역에 상기 제1 전극을 포함하는 캐패시터패턴을 형성하는 단계 및 상기 게이트패턴의 양측 기판에 소스/드레인영역을 형성하고, 동시에 캐패시터패턴의 일측 기판에 제1 전극과 접하는 플로팅확산영역을 형성하는 단계를 포함하는 씨모스 이미지센서의 제조 방법을 제공한다.

본 발명은 플로팅확산노드에 형성되여 플로팅확산영역의 전하축적능력을 향상시키는 캐패시터의 제조 방법에 있어서, CMOS 이미지 센서의 수직 높이를 감소시키고, 선택적으로 캐패시터의 절연막(=유전막)의 두께를 가변시킬 수 있으며, 캐패시터 제조 공정을 단순화 시키는 CMOS 이미지 센서를 제공한다.

이를 위해 기존에 PIP 구조로 캐패시터를 형성하던 것을 MOS 캐패시터로 변경한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3A 내지 도 3E는 본 발명의 일실시예에 따른 캐패시터 형성방법을 나타낸 공정 순서도이다.

우선, 도 3A에 도시된 바와 같이, 소자분리막(102)이 형성된 기판(101)에 이온주입 마스크패턴(103)을 형성한다.

이 이온주입 마스크패턴(103)은 캐패시터의 제1 전극이 형성될 예정영역을 오픈(open)한 형태를 갖는다.

이어서, 이 이온주입 마스크패턴(103)을 이용하여 기판(101)에 비소(As) 또는 인(P)을 이온주입한다. 비소 또는 인은 5~100KeV, 1E13~1E16/cm²의 도즈량의 조건으로 이온주입된다.

이렇게 형성된 이온주입 영역을 제1 전극(104)이라 칭하기로 한다.

다음으로, 도 3B에 도시된 바와 같이, 제1 전극(104)이 형성된 결과물 상에 절연막(105)과 전도막(106)을 순차적으로 형성한다.

절연막(105)은 게이트산화막으로, 성장공정을 통해 형성하는 것이 바람직하고, 전도막(106)은 폴리실리콘, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게는 폴리실리콘을 사용한다.

여기서, 제1 전극(104) 상에 성장된 절연막(105A)은 다른영역에서 형성된 절연막(105B)의 두께보다 두껍게 형성된다. 이는 불순물 즉, 비소 또는 인의 도즈량 에 따라 절연막(105)의 성장 두께가 차이가 나기 때문이다. 예컨대, 비소 또는 인이 이온주입된 영역과 그렇지 않은 영역에서 절연막(105) 즉, 산화막을 성장시키면, 비소 또는 인이 이온주입된 영역에서 두꺼운 산화막이 성장되고, 아울러 큰 도즈량으로 이온주입된 영역에서 보다 두껍게 성장된다.

때문에, 원하고자 하는 캐패시터의 절연막(105A)의 두께를 확보할 수 있어, 원하고자 하는 캐패시터의 캐패시턴스(capacitance)을 확보할 수 있다. 이는 포토다이오드의 사이즈(size)에 대응하여 전하공유(charge sharing)을 방지하기 위한 캐패시턴스를 확보할 수 있는 주요한 사항에 해당한다.

다음으로, 도 3C에 도시된 바와 같이, 절연막(105)과 전도막(106)을 선택적으로 식각한다.

이 식각으로 인해 게이트 패턴(105B, 106B)과 캐패시터용 유전막(105A) 및 제2 전극(106A)이 형성된다.

이후, 포토다이오드용 불순물을 이온주입하여 포토다이오드를 형성한다.

다음으로, 도 3D에 도시된 바와 같이, 게이트 패턴(105B, 106B)의 양측 기판(101)과 캐패시터 패턴(104, 105A, 106A)의 일측 기판(101)에 소스/드레인(source/drain)용 불순물을 이온주입한다. 이때, 플로팅확산영역(107A)도 함께 형성된다.

여기서, 캐패시터 패턴(104, 105A, 106A)의 제1 전극(104)과 소스/드레인용 불순물이 이온주입되어 형성된 플로팅확산영역(107A)은 서로 연결되어야 한다.

그리고, 게이트 패턴(105B, 106B)와 캐패시터 패턴(104, 105A, 106A)의 양측 벽에는 질화막 스페이서를 형성하여 측벽면을 보호할 수 있다.

다음으로, 도 3E에 도시된 바와 같이, 불순물이 이온주입된 결과물 상에 층간절연막(108)을 형성한다. 층간절연막(108)은 일반적으로 산화막을 사용한다.

이어서, 층간절연막(108)을 선택적 식각하여 게이트 패턴(105B, 106B)의 상부와 소스/드레인 영역(107B)과 제2 전극(106A) 상부와 플로팅확산영역(107A)을 노출시킨다.

이어서, 콘택플러그용 물질막을 매립하여 콘택플러그(109A, 109B, 110)를 형성하고, 금속막을 형성하여 금속배선을 형성한다.

이렇게 제조된 MOS캐패시터의 선형성(linearity)은 도 4와 같다. 평균값의 경우, 선형성(y) = 20.129x²+129.78x+150.46 값을 갖는다. 여기서, x²의 상수값이 약 20ppm/V²으로 좋은 선형성을 갖게 한다.

도 5는 본 발명의 일실시예에 따른 CMOS 이미지 센서의 단위픽셀을 나타낸 회로도이다.

도 5를 참조하면, CMOS 이미지 센서의 단위픽셀은 입사광을 집광하여 광전하를 생성하는 포토다이오드(501), 포토다이오드(501)에서 생성된 광전하를 플로팅확산영역(502)으로 운송하기 위한 트랜스퍼트랜지스터(Tx), 광전하를 축전하는 플로팅확산영역(502), 플로팅확산영역(502)과 전원전압단(VDD) 사이에 연결되어 광전하를 축전하는 MOS캐패시터(500), 포토다이오드(501)와 연결되며 리셋(reset)기능을 하는 리셋트랜지스터(Rx), 광전하를 인가받아 소스팔로워 버퍼증폭기(source follow buffer amplifier) 역할을 하는 드라이브트랜지스터(Dx), 드라이브트랜지스터(Dx)와 연결되며 컬럼(column)을 선택하는 셀렉트트랜지스터(Sx)를 구비하고 있는 것을 볼 수 있다.

단위픽셀상에서 보았을 경우, 플로팅확산영역(502)과 MOS캐패시터(500)가 연결되어 플로팅확산영역(502) 및 MOS캐패시터(500)가 광전하를 축전한다. 즉, 광전하를 축전할수 있는 능력을 향상시킴으로써 포토다이오드(501)와의 전하공유(charge sharing)을 방지할 수 있고, 다이나믹 레인지(dynamic range)를 증가시켜 CMOS 이미지 센서의 신호처리(signal processing) 능력을 향상시킬 수 있다.

본 발명의 일실시예를 요약하면 다음과 같다.

우선, CMOS 이미지 센서 제조 공정의 단순화이다. 종래는 제1 절연막 형성→제1 폴리실리콘막 형성→제2 절연막 형성→제2 폴리실리콘막 형성 후, 패터닝에 의해 게이트패턴과 캐패시터패턴을 획득하던 것에 반해, 본 발명은 제2 절연막 형성 및 제2 폴리실리콘막 형성이라는 공정을 생략할 수 있다.

또한, 캐패시터의 제1 전극으로 작용하는 제1 전극(104)의 도핑 도즈량을 변화시켜 원하고자 하는 캐패시터의 캐패시턴스를 확보할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 도 3a에서 N형 타입의 불순물을 이용하여 제1 전극을 형성하였으나, P형 타입의 불순물 즉, 붕소를 이용할 수도 있다. 또한, 공정 조건은 동일하게 진행할 수 있다.

이상에서 살펴본 바와 같이, 본 발명은 플로팅확산영역과 함께 광전하를 축전하는 캐패시터를 MOS캐패시터로 제조 한다.

따라서, 기존의 PIP 및 MIM캐패시터에 비해 공정이 단순화되어, 경제적인 측면을 향상시킬 수 있다.

Claims (5)

1. 입사광을 집광하여 광전하를 생성하는 포토다이오드;

   상기 광전하를 축전하는 플로팅확산영역;

   상기 플로팅확산영역과 전원전압단 사이에 연결되어 상기 광전하를 축전하는 모스캐패시터;

   상기 포토다이오드와 연결되며 리셋기능을 하는 리셋트랜지스터;

   상기 광전하를 인가받아 소스팔로워 버퍼증폭기 역할을 하는 드라이브트랜지스터;

   상기 드라이브트랜지스터와 연결되며 컬럼을 선택하는 셀렉트트랜지스터

   를 포함하는 씨모스 이미지 센서.
2. 제1항에 있어서,

   상기 포토다이오드에서 생성된 광전하를 플로팅확산영역으로 운송하기 위한 트랜스퍼트랜지스터를 더 포함하는 씨모스 이미지 센서.
3. 게이트패턴이 형성될 제1 영역과 캐패시터가 형성될 제2 영역을 포함하는 기판을 제공하는 단계;

   상기 제2 영역의 기판에 불순물을 이온주입하여 캐패시터의 제1 전극을 형성하는 단계;

   상기 제1 전극이 형성된 기판 전면에 절연막과 전도막을 순차적으로 형성하는 단계;

   상기 절연막과 전도막을 식각하여 제1 영역에 게이트패턴을 형성하고, 제2 영역에 상기 제1 전극을 포함하는 캐패시터패턴을 형성하는 단계; 및

   상기 게이트패턴의 양측 기판에 소스/드레인영역을 형성하고, 동시에 캐패시터패턴의 일측 기판에 제1 전극과 접하는 플로팅확산영역을 형성하는 단계

   를 포함하는 씨모스 이미지센서의 제조 방법.
4. 제3항에 있어서,

   상기 제1 전극은 비소(As) 또는 인(P)을 이온주입하여 형성하는 것을 특징으로 하는 씨모스 이미지센서의 제조 방법.
5. 제2항에 있어서,

   상기 이온주입은 5~100KeV, 1E13~1E16/cm²의 도즈량으로 진행하는 것을 특징으로 하는 씨모스 이미지센서의 제조 방법.

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