KR20060030513A - 플로팅 확산 게이트 캐패시터를 가지는 4ｔ 씨모스 이미지센서 - Google Patents

플로팅 확산 게이트 캐패시터를 가지는 4ｔ 씨모스 이미지센서 Download PDF

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마이크론 테크놀로지, 인크
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Abstract

플로팅 확산 노드의 저장 용량을 선택적으로 증가시키기 위하여, 상기 플로팅 확산 노드에 연관되어 있는 게이트 캐패시터를 채용한 픽셀 셀이 제공된다. 상기 게이트 캐패시터는 픽셀 셀의 다른 게이트들을 형성하는데 사용되는 공정 단계와 동일한 공정 단계를 사용하여 또한 동시에 형성될 수 있다. 낮은 빛 조건에서는 저장 노드의 고유한 용량이 충분하다. 높은 빛 조건에서 게이트 캐패시터가 선택적으로 활성화되고, 따라서 게이트 캐패시터에 의하여 제공되는 부가적인 용량이 더해져서, 저장 노드의 용량이 증가된다. 본 발명은 전하 공유, 즉 출력 신호의 지연을 없애고, 고 다이내믹 레인지 및 고 출력 신호를 생성할 수 있다. 그러한 픽셀 셀의 형성 방법들은 CMOS 및 CCD 이미징 디바이스, CMOS 및 CCD 이미징 디바이스들 내의 이미지 픽셀 어레이들, 및 CMOS 및 CCD 이미져 시스템들에 적용될 수 있다.
픽셀, 이미져

Description

플로팅 확산 게이트 캐패시터를 가지는 4Ｔ 씨모스 이미지 센서{4T CMOS IMAGE SENSOR WITH FLOATING DIFFUSION GATE CAPACITOR}
본 발명은 저장 캐패시터를 가지는 이미지 센서의 픽셀 회로에 관련된 것이다.
이미지 센서 회로는, 픽셀 셀들의 촛점 플레인 어레이(focal plane array)를 포함하는데, 각 셀은, 광-생성(photo-generated) 전하를 수집하기 위하여, 서브스트레이트내의 전하 축적 영역 위에 있는, 포토게이트, 포토컨덕터 또는 포토다이오드 중 어느 하나를 포함한다. 통상적인 4 트랜지스터 CMOS 이미져에서, 픽셀 셀의 활성 요소들은 다음을 수행한다: (1)광자(photon)를 전하로 변환; (2)이미지 전하의 축적; (3)전하 증폭을 수반하여, 전하를 플로팅 확산 노드로 전달; (4)전하를 전달하기 전에 플로팅 확산 노드를 알려진 상태로 리세팅; (5)리드아웃을 위하여 픽셀을 선택; 및 (6)픽셀 전하를 나타내는 신호를 출력 및 증폭. 3 트랜지스터 픽셀 셀에서 픽셀 셀의 활성 요소들은 다음을 수행한다: (1)광자를 전하로 변환; (2)광변환(photoconversion) 디바이스에 의하여 이미지 전하를 축적; (3)전하 축적 전에 광변환 디바이스를 알려진 상태로 리세팅; (4)리드아웃을 위하여 픽셀을 선택; 및 (5)픽셀 전하를 나타내는 신호를 출력 및 증폭.
도 1a 및 도 1b에는, 통상적인 CMOS 이미지 센서 4 트랜지스터(4T) 픽셀(10)의 반도체 웨이퍼 단편이 도시되어 있다. 도 1b는 도 1a의 1B-1B 의 단면도이다. 픽셀(10)은 일반적으로, 포토다이오드(21) 안에서 생성된 광전자 전하를, 센싱 노드로서 작용하는 플로팅 확산 영역(25)으로 전달하는 전달 게이트(50)를 포함한다. 플로팅 확산 영역(25)은, 센싱 노드를 리세팅하기 위한 게이트(40)를 가지는 리셋 트랜지스터에 연결된다. 게이트(60)를 가지는 소스 팔로어 트랜지스터는 게이트(80)를 가지는 열 선택 트랜지스터에 연결된다. 불순물이 도핑된 소스/드레인 영역들(22)이 게이트들(40,60,80) 주변에 제공된다. 스페이서(92)가 게이트들(40,50,60,80)의 측면을 따라서 형성될 수 있다.
도 1b에서는 예시적으로, 포토다이오드(21)가 서브스트레이트(20)의 표면(15)의 바로 아래에 얕게 박힌 포토다이오드로 도시되어 있다. 포토다이오드(21)는 전형적으로, p-타입 서브스트레이트(20) 내에, p-타입 표면 영역(24)과 n-타입 포토다이오드 영역(26)으로 구성된, 광민감성(photosensitive) p-n-p 접합 영역을 가진다. 트렌치 분리 영역들(28)이 서브스트레이트(20) 내에 형성되어 픽셀 어레이 내에서 픽셀들을 분리한다. 반투명한 또는 투명한 절연층(30)이 픽셀(10) 위에 형성될 수 있다. 접촉부(32,도 1a)가 절연층(30) 내에 형성되어, 소스/드레인 영역들(22), 플로팅 확산 영역(25), 및 게이트 라인들을 연결하기 위한 다른 연결 및 픽셀(10) 내의 다른 연결들을 제공한다.
도 2는, 통상적인 4 트랜지스터(4T) CMOS 이미지 센서 픽셀을 도시한 것으로 서, 선택적으로 폴리실리콘 캐패시터(Cpoly)(100)를 적용한 것이다. 광자들(112)이 포토다이오드(21)의 영역 안에서, 서브스트레이트(20)의 표면(15) 바로 아래에서 흡수된다. 전자-홀 쌍이 생성되고, 전달 게이트(50)가 "오프(off)"되어 있는 한, 전자들은 포토다이오드(21)의 n-영역(26)에 수집된다. 포토다이오드(21)는, p-n-p 포토다이오드의 최고 적용 전압인, 핀 전압(Vpin)에 의하여 특징지어진다. 전달 게이트(50)가 일단 활성화되면(즉, '온(on)'되면), 광-생성된 전자들이 n-영역(26)으로부터 플로팅 확산 영역(25)으로 흘러갈 수 있다. 일정 시간이 경과한 후, 전달 게이트(50)가 다시 "오프" 상태로 돌아가도록 스위칭된다.
도 3은, 빛이 집적되는 도중에, 통상적인 4T CMOS 센서 픽셀의 포텐셜 다이어그램이다. 픽셀의 전체 웰 전하 용량은 포토다이오드(21)에서 생성되어 저장될 수 있는 전자들의 최대 수이다. 포토다이오드(21)로 전달되는 광자(112)는 영역(21)에서 전자들을 생성한다. 전자들을 홀드하는 포토다이오드(21)의 전하 용량이 빗금친 영역(120)으로 표시되어 있다. 이 영역(120)은 포토다이오드(21)의 핀 전위(Vpin) 및 포토다이오드 용량(CPD)에 의하여 근사적으로 결정된다. 생성된 전자의 수가 최대 전하 용량에 이르면, 포토다이오드(21)는 포화되고 입사되는 광자들(112)에 대하여 더 이상 반응할 수 없게 된다. 초과 전하들이 서브스트레이트(20)를 통하여 이웃 픽셀들로 이동하면서 초과 전하들은 이웃 픽셀들에 블루밍 효과(blooming effect)를 야기한다. 게이트(50)가 켜짐에 의하여 전자들이 포토다이오드(21)로부터 플로팅 확산 노드(25)로 전달되는 때에, 전자들을 저장하는 "능력"은 플로팅 확산 노드(25)의 용량 및 캐패시터(100)의 용량에 의하여 결정된다.
도 4는 통상적인 4 트랜지스터(4T) CMOS 센서 픽셀 셀 내에서 전하 이동을 예시적으로 도시한 것이다. 포토다이오드(21)의 전체-웰 용량이 플로팅 확산 노드(25)의 전하 홀딩 용량보다 클 때, 포토다이오드(21)와 플로팅 확산 노드(25) 간에 전하가 공유되게 된다. 이러한 경우, 전달 게이트(50)가 "오프" 상태로 돌아가면, 포토다이오드(21)는, 다음 프래임의 생성된 신호 전하와 혼합되게 되는 신호 전하를 여전히 가지게 되고, 이는 이미지 지연(lag)을 야기한다. 플로팅 확산 노드(25)의 이러한 포화는 통상적인 4T 픽셀의 다이내믹 레인지를 제한하게 된다.
픽셀의 크기가 작아질수록 플로팅 확산 노드 용량이 작아지고 이는 픽셀의 다이내믹 레인지를 더 작게한다. 따라서 픽셀이 작아지는 경우에도, 낮은 빛 및 높은 빛 조건에 대하여는 좋은 출력 반응을 제공하도록 다이내믹 레인지를 개선하는 것이 요구된다. 이러한 목적을 위하여, 전하 저장 용량을 높이기 위하여, 예컨대 캐패시터(100, 도 2)와 같은 저장 캐패시터들이 플로팅 확산 노드와 함께 사용되는 것이 권장되어 왔다. 예를 들어서, 미국 특허 제6,429,470호 및 제6,204,524호를 참조하기 바란다. 그러나, 그러한 캐패시터들은 플로팅 확산 노드의 용량을 증가시키는 반면에, 그들이 플로팅 확산 노드와 함께 항상 회로화되어야 하므로 상대적으로 경직된다. 더욱이 플로팅 확산 노드에 연결된 캐패시터를 형성하기 위해서는 부가적인 공정 단계를 필요로 한다.
본 발명의 실시예들은, 플로팅 확산 노드의 저장 용량을 증가시키도록 선택적으로 작동될 수 있는, 플로팅 확산 노드와 연관된 게이트 캐패시터를 가지는 4 트랜지스터(4T) 이미지 센서 픽셀 셀을 제공한다. 이 게이트 캐패시터는 픽셀 셀의 다른 트랜지스터들의 게이트들과 동일한 공정 단계를 사용하여 동시에 경제적으로 형성될 수 있다.
어떤 경우에는 저장 노드의 고유한 용량에만 의존하는 것이 바람직하지만, 다른 경우에는 저장 노드의 고유한 용량에다 부가적인 캐패시터에 의하여 제공되는 부가적인 용량을 더한 것에 의존하는 것이 바람직할 수도 있다. 본 발명에서 게이트 캐패시터는 필요한 경우에 저장 노드에 용량을 더하도록 선택적으로 작동될 수 있다.
본 발명의 특징 및 장점들을 첨부된 도면 및 설명되는 실시예들을 통하여 더욱 명확하게 이해될 수 있다.
도 1a는 통상적인 4 트랜지스터(4T) CMOS 이미지 센서 픽셀 단편의 평면도이다.
도 1b는 도 1a의 1B-1B 라인의 단면도이다.
도 2는 통상적인 4T CMOS 이미지 센서를 도시한 것이다.
도 3은 빛이 집적되는 동안 통상적인 4T CMOS 센서의 포텐셜 다이아그램이다.
도 4는 통상적인 4T CMOS 센서에서 전하 전달을 설명하는 도면이다.
도 5는 본 발명의 일실시예에 따른 4T CMOS 픽셀의 평면도이다.
도 6은 도 5의 A-A' 라인의 단면도이다.
도 7a, 도 7b 및 도 7c는 본 발명의 일실시예에 따라서 만들어진 픽셀의 작동에 대한 에너지 밴드 다이아그램이다.
도 8은 본 발명에 따라서 만들어진 픽셀의 작동의 타이밍 다이아그램이다.
도 9는 본 발명의 일실시예에 따른 픽셀 어레이를 가지는 CMOS 이미져 집적 회로의 블록도이다.
도 10은 도 9에 도시된 CMOS 이미져를 이용하는 이미지 프로세서 시스템을 도시한 것이다.
도 11은 본 발명의 일실시예에 따른 CCD 이미져의 단순화된 회로이다.
다음의 상세한 설명은 첨부된 도면을 참조하여 설명되고, 첨부된 도면은 본 발명의 특정한 실시예를 설명하는 것이다. 이러한 실시예들은 당업자들이 본 발명을 실시하는데 충분할 정도로 상세한 것이고, 다른 실시예들이 사용될 수도 있다고 이해되고, 본 발명의 사상 및 범위를 벗어나지 않고, 구조적, 논리적, 전자적인 변화가 가능하다.
'서브스트레이트' 및 "웨이퍼" 라는 용어는 본 명세서에서 교환적으로 사용되는데, 내부 또는 표면에 회로가 형성될 수 있는 임의의 반도체 구조를 포함하는 것으로 이해된다. 이 구조는, 실리콘-온-절연체(SOI), 실리콘-온-사파이어(SOS), 도핑된 및 도핑되지 않은 반도체, 베이스 반도체 기초(base semiconductor foundation)에 의하여 지지되는 실리콘의 에피텍셜 층 및 다른 반도체 구조들을 포 함할 수 있다. 반도체는 실리콘-베이스일 필요도 없다. 반도체는 실리콘-게르마늄, 게르마늄 또는 게르마늄-비소일 수도 있다. 다음의 설명에서 서브스트레이트가 참조될 때에는, 베이스 반도체 또는 기초(foundation) 안에 또는 그 위에, 층들, 영역들 또는 접합들을 생성하기 위하여 필요한 그 이전 단계의 공정이 이미 사용되었을 수도 있다.
여기서, '픽셀'이라는 용어는, 전자기적인 조사(radiation)를 전자적인 신호로 변환하기 위한 트랜지스터들과 같은, 포토센서 및 디바이스를 포함하는 픽쳐 요소 유닛 셀을 지칭하는 것이다. 설명을 위하여, 하나의 대표적인 픽셀에 대하여 설명이 되지만, 이미져 내의 모든 픽셀들의 제조는 유사한 방법으로 동시에 진행될 것이다. 도 5 내지 도8에서 동일한 참조 번호는 동일한 요소를 지칭하는 것이다.
본 발명은 반도체 디바이스의 다른 성분들과의 집적을 위한, 임의의 배열 및 배향을 가지는 픽셀 셀들에 적용될 수 있는 것으로 이해되어야 한다. 본 발명은, 광-생성 전하의 초기의 축적을 위하여, 포토다이오드를 대신하여, 선택적으로 포토게이트, 포토컨덕터 또는 다른 이미지-전하 변환 디바이스를 포함할 수 있다.
본 명세서에서 사용되는, 'n' 및 'p'는 각각 일반적으로 사용되는 바와 같이, 각각 전자 및 홀 타입 캐리어를 주요한 캐리어로서 증진시키는 도너(donor) 및 어셉터(acceptor) 타입 불순물들을 나타내는 것이다. '+' 표시는 해당 불순물의 도핑 농도가 '+'가 없는 불순물 타입의 도핑보다 높은 것을 의미한다. 반대로, '-'는 해당 불순문의 도핑 농도가 '-'가 없는 불순물 타입의 도핑보다 낮은 것을 의미한다.
도 5는 본 발명의 일실시예에 따른 4T CMOS 픽셀의 평면도이다. 도 5에는, 트랜지스터 게이트(50), 리셋 트랜지스터 게이트(40), 소스 팔로어 트랜지스터 게이트(60) 및 리드아웃 트랜지스터 게이트(80)를 포함하는 4 트랜지스터 픽셀(210)이 도시되어 있다. 포토다이오드(21) 및 플로팅 확산 노드(25)가 또한 도시되어 있다. 트랜지스터들, 연관된 게이트들(50,40,60,80), 포토다이오드(21) 및 플로팅 확산 노드(25)는 도 1a에 도시된 구조와 동일하게 번호가 부여되고 동일한 기능을 수행한다. 도 5에 도시된 픽셀은 또한, 플로팅 확산 캐패시터(82)를 추가적으로 포함하고 있는데, 이는 플로팅 확산 노드(25)와 전기적으로 연결된 하나의 하부 캐패시터 플레이트와 접촉부(83)와 연결된 상부 캐패시터 플레이트를 가진다. 도 1a, 도 1b, 도 2와 관련되어 설명된 동일한 번호의 요소들의 구조 및 작동은 또한 도 5에도 적용된다.
도 5에서 보이는 바와 같이, 플로팅 확산 캐패시터(82)는 플로팅 확산 노드(25)의 부분 위에 형성되고 전달 게이트(50)와 리셋 게이트(40) 사이에 위치한다. 캐패시터(82)는 플로팅 확산 노드(25)를 포함하는 활성 영역을 덮는다. 캐패시터(82)는, 통상적인 픽셀 상의 트랜지스터 게이트에 비하여 더 큰 영역을 차지할 수 있다. 캐패시터(82)는 단지 소스 터미널만을 필요로 한다. 캐패시터(82)의 하부 전극이 플로팅 확산 노드(25)이므로 드레인 터미널은 필요하지 않다. 캐패시터(82)의 상부 전극과 전기적으로 연결되어 있는 접촉부(83)를 연결하기 위하여 금속 라인이 형성될 수 있다. 도 5는, 도 1에서 설명된 바 있는 소스 팔로어 게이트(60) 및 열 선택 게이트(80)를 또한 도시하고 있다.
캐패시터(82)는, 전달 게이트(50)를 포함하여, 픽셀 트랜지스터들의 폴리실리콘 게이트들과 유사한 방법으로, 픽셀 셀 트랜지스터들의 다른 게이트들을 형성하는데 사용되는 공정 단계들과 동시에 형성될 수 있다. 예를 들어서, 절연층은 게이트 산화물 층으로서 서브스트레이트을 덮어서 형성된 블랭킷일 수 있는데, 폴리실리콘 블랭킷 층이 형성되고, 그런 다음 절연층의 블랭킷이 형성된다. 다음 단계로 그 층은 포토리소그래픽적으로 패턴되어 캐패시터(82) 및 다른 트랜지스터 게이트를 형성한다. 따라서 픽셀 어레이를 함유하는 칩 상의, 게이트 캐패시터(82), 전달 게이트(50), 소스 팔로어 게이트(60), 열 선택 게이트(80) 및 리셋 게이트(40) 및 다른 트랜지스터 게이트 구조들을 형성하기 위한 마스킹 및 에칭 단계가 모두 동시에 수행될 수 있다. 캐패시터(82)는 이미져의 광민감성 영역, 예를 들어서 포토다이오드(21)를 막지 않는 영역에 형성된다.
도 6은 도 5의 A-A' 라인의 단면도이다. 도 6에서 보이는 바와 같이, 도시된 캐패시터(82)는 트렌치 분리 영역(28)의 적어도 일부분을 덮고 있다. 그러나, 캐패시터(82)는, 픽셀 어레이를 함유하는 칩 상의, 전달 게이트(50), 리셋 게이트(40), 소스 팔로어 게이트(60), 열 선택 게이트(80) 및 다른 트랜지스터 게이트 구조를 형성하는 동일한 공정 단계를 사용하여, 서브스트레이트(20)의 임의의 다른 부분에 형성될 수 있다. 선택적으로 TEOS(tetraethyl orthosilicate)의 캡 층 또는 다른 코팅 화합물이, 화학 증기 증착(CVD) 또는 다른 증착 기술을 이용하여, 게이트위에 형성될 수 있다.
도 6에서 보이는 바와 같이, 선택적인 측면 스페이서들(92)이 전달 게이트 (50) 및 캐패시터(82) 양 측면을 따라서 형성되어 있다. 도 6에서 동일한 번호의 요소들은 동일한 요소를 나타낸다. 선택적인 접촉부(83)가 캐패시터(82)의 상부 표면 위에 형성되어 있다. 트렌치 분리 영역(28)은 STI 공정, 실리콘의 로컬 산화(LOCOS) 공정 또는 다른 공정에 의하여 형성될 수 있다.
반투명한 또는 투명한 절연층(미도시)이 선택적으로, 픽셀의 요소들 위에 형성될 수 있다. 이러한 층들은 SiO2, BPSU, PSG, BSG, SOB, BPSG 또는 TEOS 또는 평면화되는 데에 적합한 임의의 물질을 포함할 수 있다. 예를 들어, 소스/드레인 영역, 플로팅 확산 영역(25)과의 전기적인 연결, 게이트 라인들을 연결하기 위한 다른 연결 및 픽셀(210) 내의 다른 연결들을 제공하기 위하여, 절연층내의 접촉부들(미도시)이 통상적인 공정 방법들에 의하여 형성될 수 있다. 그런 다음 접촉 홀들이 금속화되어 포토게이트, 리셋 게이트, 전달 게이트 및 확산들의 전기적으로 연결을 제공한다.
일반적으로, 공정 단계들은 필요한 경우 또는 특정한 공정 흐름을 위하여 변경될 수 있다. 위에서 설명된 제조 방법은 단순히 예시적인 것일 뿐이다. 위에서 설명된 기술은 다양한 제조 기술들로 구현될 수 있다.
도 5 내지 도8을 참조하면, 플로팅 확산 노드(25)와 연관된 게이트 캐패시터(82)는 플로팅 확산 노드(25)의 저장 용량을 선택적으로 증가시킬 수 있다. 어떠한 경우에는, 예를 들어서, 낮은 빛 조건에서는, 단지 플로팅 확산 노드(25)의 고유한 용량에만 의존하는 것이 바람직하다. 그러한 낮은 빛 조건에서, 캐패시터(82)는 " 오프" 상태로 즉, 비활성 상태로 유지된다. 따라서, 캐패시터(82)는 활성화되지 않고 접촉부(83)는 떠있거나 접지되어 있다. 빛 세기가 더 센 상황을 포함하는 다른 상황에서는, 플로팅 확산 노드(25)의 고유한 용량 및 캐패시터(82)에 의하여 제공되는 부가적인 용량, 양자에 의존하는 것이 바람직하다. 이러한 "높은 빛" 조건에서는, 예를 들어서, 게이트 캐패시터(82)는 접촉부(83)에 전압을 가함에 의하여 선택적으로 활성화되어 부가적인 전하 저장 용량을 제공한다. 캐패시터(82)의 이러한 선택적인 게이팅은 포토다이오드(21)로부터 노드(25)로 전달된 전하를 저장하는 데에 부가적인 용량을 제공한다.
본 발명에 따른 픽셀(210)의 예시적인 동작이 도 7a, 7b, 7c 및 도 8에 도시되어 있다. 캐패시터(82)가 "오프" 상태일 때 플로팅 확산 용량은 단지 플로팅 확산 노드(25) p+/n 접합으로부터 발생한다. 캐패시터(82)가 "온" 상태이면, 캐패시터(82)의 용량이 플로팅 확산 노드(25)의 용량에 더해진다. 그 결과, 플로팅 확산 노드(25)의 전체 용량이 증가한다.
도 7a에서, 게이트 캐패시터(82) 및 전달 게이트(50)는 "오프" 상태에 있다. 전하 집적 시간의 끝에, 리셋 게이트(40) 주변에 형성된 리셋 트랜지스터에 의하여 먼저 리셋된 플로팅 확산 노드(25)가, 포토다이오드(21)로부터 전자 전하(120)를 받기 위하여 준비되어 있다. 캐패시터(82)는, 전달 게이트(50)가 켜지기 전에 켜진다. 도 7b에서 보이는 바와 같이, 캐패시터(82)와 전달 게이트(50)가 일단 켜지면, 전자 전하들(120)이 방출되어 포토다이오드(21)로부터 플로팅 확산 노드(25)로 이동한다. 캐패시터(82)로 인하여 플로팅 확산 노드(25)의 전체 용량이 충분히 크므 로, 포토다이오드(21)에 남아 있는 전하는 없다. 포토다이오드(21)와의 전하 공유가 없으므로, 신호의 지연이 없다.
도 7c에서 보이는 바와 같이, 플로팅 확산 노드(25)로 전하 전달이 완료된 후에, 다음 픽셀 동작은 전달 게이트(50) 및 캐패시터(82)를 끄는 것을 포함한다. 전자 전하들(120)은 플로팅 확산 노드(25)에 있고, 노드(25)에 연결되어 있는 게이트를 가지는 소스 팔로어 트랜지스터에 의하여 읽혀진다. 소스 팔로어 트랜지스터는 저장된 전하들을 출력 전압으로 변환한다.
도 7a 내지 도 7c, 도 8을 보면, 리셋 게이트(40), 게이트 캐패시터(82), 전달 게이트(50)의 작동 타이밍도의 일예가 도시되어 있다. 도 8에서 보이는 바와 같이, 리셋 트랜지스터(40)가 활성화된 후, 전자 전하들(120)을 포토다이오드(21)로부터 플로팅 확산 노드(25)로 전달하기 위하여, 전달 게이트(50)를 켜기 전에 캐패시터(82)를 켠다.
도 9는 열 및 칼럼으로 배열될 복수개의 픽셀들을 함유하는 픽셀 어레이(800)를 가지는 CMOS 이미져 집적 회로(808)의 블록도이다. 어레이(800)의 각 열의 픽셀들은 열 선택 라인에 의하여 동시에 모두 켜지고, 각 칼럼의 픽셀은 각 칼럼 선택 라인들에 의하여 선택적으로 출력된다.
열 라인들은 열 어드레스 디코더(820)에 반응하는 열 드라이버(810)에 의하여 선택적으로 활성화된다. 칼럼 선택 라인은 칼럼 어드레스 디코더(870)에 반응하는 칼럼 선택기(860)에 의하여 선택적으로 활성화된다. 픽셀 어레이(800)는, 픽셀 신호 리드아웃을 위하여 적절한 열 및 칼럼 라인들을 선택하기 위하여, 어드레스 디코더들(820,870)을 제어하는, 타이밍 및 제어 회로(850)에 의하여 작동된다. 타이밍 및 제어 회로(850)는 게이트 캐패시터(82)를 선택적으로 작동시키는 타이밍 신호를 생성하는데 사용될 수 있다.
픽셀 리셋 신소(Vrst) 및 픽셀 이미지 신호(Vsig)를 포함하는, 픽셀 칼럼 신호가, 칼럼 선택기(860)와 연관되어 있는 샘플 앤 홀드 회로(861)에 의하여 읽혀진다. 각 픽셀에 대하여, 차등 증폭기(862)에 의하여 차등 신호(Vrst-Vsig)가 생성되고 증폭되고 아날로그-디지털 변환기(ADC, 875)에 의하여 디지털화된다. 아날로그-디지털 변환기(875)는 디지털화된 픽셀 신호를 이미지 프로세서(880)로 제공하고, 이미지 프로세서(880)에서, 청색 픽셀로부터 읽혀지는 신호들은 청색 빛 세기의 레벨로 처리되고, 녹색 픽셀로부터 읽혀지는 신호들은 녹색 빛 세기의 레벨로 처리되고, 적색 픽셀로부터 읽혀지는 신호들은 적색 빛 레벨로 처리된다. 결과적인 적색, 녹색 및 청색 픽셀 값들은 RGB 출력 이미지를 정의하는 다른 구성 요소로 제공될 수 있다.
도 10에는, 도 5 내지 도 8에서 설명된 바와 같은 픽셀 셀을 가지는 이미져 디바이스(808)를 포함하는 프로세서-기반 시스템(880)이 도시되어 있다. 프로세서-기반 시스템(880)은 CMOS 이미져 디바이스를 포함하는 디지털 회로를 가지는 시스템을 예시한 것이다.
프로세서-기반 시스템(880)은, 버스(1289)를 통하여 입력/출력(I/O) 디바이스(1282)와 통신하는, 마이크로프로세서와 같은 중앙처리장치(CPU)(1286)를 포함한 다. 픽셀 어레이로부터 이미지 출력을 생성하는 이미져(808) 또한 버스(1289)를 통하여 CPU(1286)과 통신한다. 프로세서-기반 시스템(880)은 RAM(1283)을 또한 포함할 수 있고, 버스(1289)를 통하여 CPU(1286)와 또한 통신하는, 플로피 디스크 드라이브(1285) 및 컴팩트 디스크(CD) ROM 드라이브(1284)와 같은 주변 디바이스를 포함할 수 있다. 이미져(808)는, 프로세서와 동일한 칩에 또는 다른 칩에 메모리를 포함하거나 또는 포함하지 않고, CPU, 디지털 신호 프로세서, 마이크로프로세서와 같은 프로세서와 결합할 수 있다.
위에서 설명한 본 발명의 실시예들에서는 특정 조건, 예를 들어서 높은 빛 조건에서 캐패시터를 선택적으로 활성화하거나, 또는 반대로 낮은 빛 조건에서 캐패시터를 비활성화로(꺼진 상태) 유지함에 의하여 용량이 제어되는, 플로팅 확산 게이트 캐패시터를 포함하는 픽셀 셀을 설명하였다. 당업자라면, 본 발명의 범위에서 반도체 디바이스 내의 하나 또는 그 이상의 프로세싱 성분들과 별개로 또는 함께 구성된 다른 다양한 타입의 픽셀 셀 및 이미져 디바이스를 인식할 수 있을 것이다. 본 발명에서 캐패시터의 선택적인 활성화는, 고 다이내믹 레인지, 고 출력 신호, 고 신호-대-잡음 비율 및 임의 타입의 빛 조건 하에서 전하 저장 용량을 적합하게 할 뿐만 아니라, 전하 공유, 즉 출력 신호의 지연 현상이 없는 높은 변환 이득을 얻도록 한다.
위에서 설명한 내용에서 본 발명은, CMOS 이미지 센서를 위한 4 트랜지스터 픽셀 셀에 사용되는 것으로 설명되어 있지만, 본 발명의 권리범위는 여기에 한정되는 것이 아니고, 본 발명은 3 트랜지스터 픽셀 셀들 및 4 트랜지스터들보다 더 많 은 수의 트랜지스터를 가지는 픽셀 셀에도 적용될 수 있다. 본 발명에서의 게이트 캐패시터는 또한 임의의 적당한 이미지 센서와 함께 사용될 수 있으며, 예를 들어서, CCD 이미지 센서와 함께 사용될 수 있다. 더욱이 도 5 내지 도 8에서는 하나의 게이트 트랜지스터가 도시되고 설명되어 있지만, 하나 이상의 게이트 캐패시터가 플로팅 확산 노드와 연결될 수 있는 것으로 이해되어야 한다.
도 11은 게이트 캐패시터(482)를 가지는 CCD 이미져의 예에 대한 단순화된 회로(400)를 보여준다. 게이트 트랜지스터(482)는 플로팅 확산 노드(425)와 전압 소스(VDD)에 전기적으로 연결한다. CCD 이미지 센서의 출력 단계는 출력 신호로서 순서적인 픽셀 신호들을 제공하고, CMOS 이미져의 픽셀에서 사용되는 이러한 구성요소들과 유사한 방식으로, 플로팅 확산 노드(425), 게이트를 가지는 소스 팔로어 트랜지스터(480), 리셋 게이트(460) 등을 이용한다. 소스 팔로어(460)는 저장된 전하를 전압으로 변환하고 게이트를 가지는 열 선택 트랜지스터(480)에 연결되어 있다. CMOS 이미져와는 상이하게, 레지스터(486)가 광-생성 전하의 입력 및 출력을 위하여 작동한다.
위에서 설명한 이미져 디바이스는, 예를 들어서 1.3 메가픽셀로부터 4 메가픽셀에 이르기까지 다른 크기로 형성될 수 있다. 더욱이, 본 발명의 상기한 실시예는 얕게 묻힌 포토다이오드를 가지는 CMOS 픽셀을 포함한다. 본 발명의 권리범위는 다른 구성 내의 다른 타입의 포토센시티브 요소들을 포함한다.
위에서 설명한 내용 및 도면은 본 발명의 목적, 특성 및 잇점을 달성하는 바 람직한 실시예를 설명하는 것이다. 본 발명의 장점들과 바람직한 실시예에 대하여 위에서 설명이 되었지만, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않고 치환, 부가, 삭제, 변경 및/또는 다른 변화를 인식할 수 있다. 따라서, 본 발명은 위의 설명에 의하여 제한되지 아니하고 단지 첨부된 청구항들에 의하여만 제한된다.

Claims (27)

  1. 포토센서를 가지고 전하를 생성하는 단계;
    상기 포토센서로부터 저장 노드로 전하를 전달하는 단계;
    상기 노드의 전하 저장 용량을 선택적으로 증가시키는 단계; 및
    상기 노드로 전달된 전하에 대응하여 전자적인 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 이미져의 작동 방법.
  2. 청구항 1에 있어서, 상기 노드의 전하 저장 용량을 선택적으로 증가시키는 단계는, 상기 노드에 연결된 게이트 캐패시터를 선택적으로 활성화하는 것을 포함하는 것을 특징으로 하는 이미져의 작동 방법.
  3. 청구항 2에 있어서, 상기 게이트 캐패시터를 활성화하는 것은, 상기 전달 단계 동안에 포토센서 내의 모든 전하들을 실질적으로 제거하도록 동작하는 것임을 특징으로 하는 이미져의 작동 방법.
  4. 청구항 1에 있어서, 상기 노드의 전하 저장 용량을 선택적으로 증가시키는 것은, 상기 전하 전달 단계 전에 이루어지는 것임을 특징으로 하는 이미져의 작동 방법.
  5. 청구항 1에 있어서, 상기 이미져는 CMOS 이미져인 것을 특징으로 하는 이미져의 작동 방법.
  6. 청구항 1에 있어서, 상기 이미져는 CCD 이미져인 것을 특징으로 하는 이미져의 작동 방법.
  7. 서브스트레이트; 및
    픽셀 어레이를 포함하는 집적 회로에 있어서, 상기 픽셀 어레이 내의 각 픽셀은,
    광자 에너지를 수신하여 상기 광자 에너지를 광전자 전하로 변환하도록 작동하는 포토센서;
    상기 광전자 전하를 수신하는 플로팅 확산 영역; 및
    상기 플로팅 확산 영역의 전하 저장 용량을 증가시키도록 작동하는, 상기 플로팅 확산 영역에 연결된, 하나 이상의 게이트 캐패시터를 포함하는 것을 특징으로 하는 집적 회로.
  8. 청구항 7에 있어서, 상기 포토센서는, 포토다이오드, 포토게이트 및 포토컨덕터로 구성된 그룹으로부터 선택되는 것임을 특징으로 하는 집적 회로.
  9. 청구항 7에 있어서, 상기 하나 이상의 게이트 캐패시터는, 상기 플로팅 확산 영역과 전기적으로 연결된 하부 캐패시터 플레이트 및 접촉부와 연결된 상부 캐패시터 플레이트를 포함하는 것임을 특징으로 하는 집적 회로.
  10. 청구항 7에 있어서, 상기 적어도 하나의 게이트 캐패시터는, 전달 게이트와 리셋 게이트 사이에 위치하는 것임을 특징으로 하는 집적 회로.
  11. 청구항 7에 있어서, 상기 하나 이상의 게이트 캐패시터는, 상기 플로팅 확산 영역의 일부분 위에 형성되는 것임을 특징으로 하는 집적 회로.
  12. 청구항 7에 있어서, 상기 픽셀 어레이는 CMOS 픽셀 어레이인 것임을 특징으로 하는 집적 회로.
  13. 청구항 7에 있어서, 상기 픽셀 어레이는 타이밍 및 제어 회로에 의하여 작동되는 것임을 특징으로 하는 집적 회로.
  14. 청구항 13에 있어서, 상기 타이밍 및 제어 회로는, 상기 하나 이상의 게이트 캐패시터를 선택적으로 작동시키는 타이밍 신호를 생성하는 것임을 특징으로 하는 집적 회로.
  15. 광자 에너지를 감지하고 저장하는 포토센서를 서브스트레이트 상에 형성하는 단계;
    상기 서브스트레이트 상에 전달 게이트를 형성하는 단계;
    상기 서브스트레이드 상에 플로팅 확산 영역을 형성하는 단계; 및
    상기 서브스트레이트 위에 형성되고, 상기 플로팅 확산 영역과 연결되는 게이트 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 픽셀 형성 방법.
  16. 청구항 15에 있어서, 상기 게이트 캐패시터는, 상기 플로팅 확산 영역의 일부분 위에 형성되는 것임을 특징으로 하는 픽셀 형성 방법.
  17. 입사광을 수신하여 광전자 전하를 생성하는 포토센싱 영역;
    상기 포토센싱 영역으로부터 광생성된 전하를 수신하는 확산 영역; 및
    상기 확산 영역의 용량을 증가시키도록 선택적으로 작동하는, 적어도 하나의 캐패시터를 포함하는 것을 특징으로 하는 이미져의 픽셀.
  18. 청구항 17에 있어서, 상기 각 캐패시터는 게이트 캐패시터인 것을 특징으로 하는 이미져의 픽셀.
  19. 이미지 센서의 높은 변환 이득을 달성하는 방법에 있어서,
    서브스트레이트의 표면 또는 그 아래에 있으며, 광자 에너지를 감지하고 상기 광자 에너지를 광전자 전하로 변환하도록 작동하는, 하나 이상의 포토센서를 활 성화하는 단계;
    저장 노드의 전하 저장 용량을 증가시키기 위하여 게이트 캐패시터를 활성화하는 단계;
    각 포토센서에서 생성된 상기 광전자 전하를 상기 저장 노드로 전달하는 단계; 및
    상기 저장 노드에서 상기 광전자 전하를 전자적인 신호로 변환하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 높은 변환 이득을 달성하는 방법.
  20. 이미징 디바이스 내의 이미지 픽셀 어레이로서, 상기 픽셀 어레이 내의 각 픽셀은,
    광자 에너지를 수신하고 상기 광자 에너지를 광전자 전하로 변환하도록 작동하는 포토센서;
    상기 광전자 전하를 수신하는 플로팅 확산 영역; 및
    상기 플로팅 확산 영역에 연결되고, 상기 플로팅 확산 영역의 전하 저장 용량을 증가시키도록 선택적으로 작동하는, 하나 이상의 게이트 캐패시터를 포함하는 것을 특징으로 하는 이미지 픽셀 어레이.
  21. 청구항 20에 있어서, 상기 포토센서는, 포토다이오드, 포토게이트 및 포토컨덕터로 구성된 그룹 중에서 선택되는 것임을 특징으로 하는 이미지 픽셀 어레이.
  22. 프로세서; 및
    상기 프로세서에 연결된 이미징 디바이스로서, 상기 이미징 디바이스는, 픽셀 어레이를 포함하되, 픽셀 어레이내의 각 픽셀은,
    광자 에너지를 수신하고 상기 광자 에너지를 광전자 전하로 변환하도록 작동하는 포토센서;
    상기 광전자 전하를 수신하는 플로팅 확산 영역; 및
    상기 플로팅 확산 영역에 연결되고, 상기 플로팅 확산 영역의 전하 저장 용량을 증가하도록 선택적으로 작동하는, 하나 이상의 게이트 캐패시터를 포함하는 것을 특징으로 하는 CMOS 이미져 시스템.
  23. 청구항 22에 있어서, 상기 픽셀 어레이의 작동을 위하여 타이밍 및 제어 회로를 더 포함하는 것을 특징으로 하는 CMOS 이미져 시스템.
  24. 청구항 23에 있어서, 상기 타이밍 및 제어 회로는, 상기 하나 이상의 게이트 캐패시터를 선택적으로 작동시키기 위한 타이밍 신호를 생성하는 것을 특징으로 하는 CMOS 이미져 시스템.
  25. 청구항 22에 있어서, 상기 적어도 하나의 게이트 캐패시터는, 상기 이미져 시스템이 낮은 빛 신호 조건 및 높은 빛 신호 조건에 대한 반응성이 증대되도록, 총 전하 용량을 증가시키는 것을 특징으로 하는 CMOS 이미져 시스템.
  26. 광-생성된 전하의 입력 및 출력을 위한 레지스터;
    상기 저장 노드에 연결되고, 상기 저장 노드의 전하 저장 용량을 증가시키도록 선택적으로 작동하는, 하나 이상의 게이트 캐패시터를 포함하는 것을 특징으로 하는 CCD 이미져.
  27. 프로세서; 및
    상기 프로세서에 연결된 CCD 이미져로서, 상기 CCD 이미져는
    광-생성 전하의 입력 및 출력을 위한 레지스터;
    상기 레지스터로부터 생성된 광-생성 전하를 수신하도록 연결된 저장 노드; 및
    상기 저장 노드에 연결되고, 상기 저장 노드의 전하 저장 용량을 증가시키도록 선택적으로 작동하는, 하나 이상의 게이트 캐패시터를 포함하는 것을 특징으로 하는 CCD 이미져 시스템.
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