CN101371361B - 具有改进的表面耗尽的图像传感器 - Google Patents
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Abstract
本发明提供一种具有像素单元的图像传感器装置，所述像素单元具有针扎光电二极管，所述针扎光电二极管利用在n型区域上的高K介电层的固定电荷来实现针扎效应而无需在所述n型区域上植入p型层，本发明还提供形成此装置的方法。
Description
技术领域
本发明涉及成像器技术。明确地说，本发明涉及具有针扎光电二极管(pinnedphotodiode)的成像器装置。
背景技术
在此项技术中，人们已知CMOS成像器。例如在第6,140,630号美国专利、第6,376,868号美国专利、第6,310,366号美国专利、第6,326,652号美国专利、第6,204,524号美国专利和第6,333,20号美国专利中描述了示范性CMOS成像电路、其处理步骤和成像电路的各种CMOS元件的功能的详细描述，所述专利中的每一者都转让给MicronTechnology，Inc.(美光科技公司)。上述专利的揭示内容特此以全文引用的方式并入本文。
4T(四晶体管式)布局中的CMOS图像传感器单元的典型像素包含：光电二极管，其作为光电转换装置；转移栅极，其用于将在光电二极管的电荷积累区域中产生的光电电荷转移到浮动扩散区域(感测节点)。浮动扩散区域通常连接到源极跟随器晶体管的栅极。源极跟随器晶体管将输出信号提供到行选择存取晶体管，其具有用于将输出信号选择性地选通到像素单元的列线的栅极。重设晶体管在每次从光电二极管的电荷积累区域转移电荷之前，使用在源极/漏极区域处施加的电源电压将浮动扩散区域重设为指定电荷电平。通常由浅沟槽隔离区域将像素与成像器阵列的其它类似单元隔离。3T(三晶体管式)像素单元类似地运作，但由于没有转移晶体管，所以改为将电荷从光电二极管直接转移到源极跟随器晶体管。
在CCD和CMOS成像器两者的图像传感器技术中都利用针扎光电二极管。将针扎光电二极管称作为“针扎”，这是因为当光电二极管完全耗尽时，光电二极管中的电势保持为常数值。针扎光电二极管通常包含n型传导性电荷积累区域，其顶部和底部由p型传导性层界定；顶部是植入层且底部层是上面形成有图像传感器像素的衬底。也可能利用电荷积累区域是p型的相反掺杂方案。针扎光电二极管减小来自硅的表面状态(陷阱点；悬键)的影响。除了较低像素噪声以外，由于对表面-界面陷阱的抑制和改进的蓝色响应，针扎光电二极管还提供减小的暗电流，这是因为易于用针扎光电二极管来收集
在硅-硅-二氧化物界面附近产生的“蓝色电子”。
在p+/n-/p-型针扎光电二极管中，顶表面通常通过植入而高度掺杂有受体(acceptor)。视植入物种(通常是硼、BF2)能量和用量而定，此类植入往往产生尾部分布和侧向扩展。此情形呈现两个问题：n-二极管区域的补偿，和因此导致的减小填充因数；和较深的p+/n结，其导致光电二极管和转移栅极区域的复杂优化问题。
在图像传感器装置作为一部分的所有集成电路技术中，始终希望按比例缩小装置的尺寸且同时增加装置的密度。当按比例缩小具有针扎光电二极管的图像传感器时，光电二极管必然越来越小，且变得较难以在光电二极管中产生针扎效应(pinning effect)，这是因为光电二极管的电荷积累n型区域靠近衬底表面。光电二极管的n区域有必要远离衬底表面，因为衬底表面具有可干扰光电二极管操作的陷阱点。为了补偿较小的光电二极管面积，将n区域进一步推入到衬底中，从而在深度上获得其在宽度上损失的尺寸，以使得缓和填充因数的减小。然而，光电二极管形状的此类改变可导致像素之间的串扰，这是因为光电二极管扩展到了隔离结构(例如，浅沟槽隔离(STI))下方。
发明内容
本发明涉及具有并不利用衬底的上部掺杂层(p或n)来促进针扎效应的针扎光电二极管的像素单元。在本发明的示范性实施例中，可在衬底和替代上部p型层的光电二极管的n型区域上提供高K介电层，以便形成常规的衬底中像素单元。在本发明的另一示范性实施例中，光电二极管可在像素电路上升高，且可包括n型层和上覆的高K介电层。在这些示范性实施例中的任一者中，可在光电二极管的n型区域与高K介电层之间提供氧化物(或其它介电质)。
通过结合附图而提供的以下具体实施方式，将更好地理解本发明的这些和其它特征。
附图说明
图1到图4展示根据本发明的用于制造像素单元的各个处理步骤的晶片横截面。
图5展示根据本发明的由图1到图4所说明的工艺制造的像素单元。
图6到图9展示根据本发明的用于制造像素单元的各个处理步骤的晶片横截面。
图10展示根据本发明的由图6到图9所说明的工艺制造的像素单元。
图11展示根据本发明的实施例而构造的成像器。
图12展示并入根据本发明的实施例而构造的至少一个成像器的处理器系统。
图13和图14展示根据本发明的像素单元的电路布局。
具体实施方式
虽然将根据特定示范性实施例来描述本发明，但所属领域的技术人员将易于了解同样在本发明的范围内的其它实施例。因此，仅参考所附权利要求书来定义本发明的范围。
以下描述中的术语“衬底”指代适合于制造集成电路的任何支撑层，通常是基于半导体的，但未必如此。衬底可以是基于硅的，可包含由基底半导体基础支撑的硅外延层，可以是基于蓝宝石的、绝缘体上硅(SOI)、金属、聚合物，或适合于支撑集成电路或图像传感器的任何其它材料。当在以下描述中提到衬底或晶片时，可能已经利用先前工艺步骤在基底半导体或基础中或上部形成区域或结。
术语“像素”指代光电元件单位单元，其含有用于将电磁辐射转换成电信号的电荷积累式光电转换装置和相关联晶体管。仅为了举例，将本文中所讨论的像素说明且描述为4T(4晶体管式)CMOS像素电路。应了解，本发明并不限于四晶体管式(4T)像素或CMOS技术，而是可与具有少于四个晶体管(例如，3T)或多于四个晶体管(例如，5T)的其它像素布置以及其它半导体成像器技术(例如，CCD和其它技术)一起使用。虽然本文中参考一个像素的架构和制造来描述本发明，但应了解，所述像素是通常排列于成像器阵列(其具有以行和列布置的像素)中的多个像素的代表性像素。因此，不应以限制性意义来理解以下具体实施方式，且仅由所附权利要求书来定义本发明的范围。
现在将参看附图来解释本发明，其中在全部图式中类似参考数字一致地用于类似特征。图1到图5展示像素单元100的各种处理阶段，其中在图5中展示为完成结构。所形成的像素单元100在衬底10中其表面处没有掺杂层，例如，常规CMOS像素中用来形成针扎p+/n-/p-型光电二极管的上部p型掺杂层(但是，如果光电二极管102是n/p/n布局，那么将省略上部n型掺杂层)。然而，像素单元100确实具有针扎光电二极管102，且作为p+/n-/p-光电二极管102操作，这是因为像素单元100利用衬底10上的具有固定电荷的高K介电层42(替代例如衬底10内的掺杂p型层)，所述高K介电层42的功能类似于具有固定电荷(Qf)电容器板。如果高K介电层42材料的分子的固有偶极矩在材料中没有完全随机地定向，那么层42将具有固定电荷。此定向越不随机，固定电荷就越多。此偶极矩定向是材料和其化学计量的特性。偶极矩的具体定向将决定固定电荷是正还是负，举例来说，氧化铝往往产生负电荷，而一些氮化物往往产生正电荷。基于此固定电荷性质而选择高K介电层42的材料，且可根据高K介电层42的电荷而选择相关联光电二极管102的传导区域的个别掺杂特性。
高K介电层42优选地含有固定负电荷(例如由氧化铝产生)，且可在衬底10表面处形成空穴积累区域，而光电二极管102的n型区域32充当电荷积累区域。此情形导致光电二极管活性区中的电容性耦合。高K介电层42的负电荷在n型区域32上方的衬底10表面处形成带正电的、浅的、富含少数载流子的区域，其功能类似于极浅但高度集中并界定的p型层。
从光电二极管102省略常规使用的上部p型层且改为利用高K介电层42的电荷效应，可允许光电二极管102在衬底10中具有比在像素单元缩放比例中原本可获得的深度浅的深度。n型区域32可较大，例如较接近于衬底10的表面，且深达在考虑串扰行为的情况下可允许的深度，以便改进填充因数。另外，克服了与植入分布曲线的尾部分布相关联的p型掺杂剂意外或无意植入到n型区域中的问题，这是因为并未在n型区域上执行p型植入。此情形也改善了所得光电二极管102的填充因数，因为所述n型区域更符合n型且受到良好控制。
在衬底10中提供图5的像素单元100。必要时，可在衬底10中提供外延层p阱26，以便提供集中的p型区域(在其中形成光电二极管102)；然而，由于硅衬底或外延层通常是没有进行附加掺杂的p型，所以可能不一定需要植入。在衬底10内、在p阱26(如果提供)内提供n型区域32。还在衬底10内提供源极/漏极区域38；如果像素单元100是4T(或多于四个晶体管)布局，那么源极/漏极区域38可以是浮动扩散区域，或者，如果像素是3T(或少于三个晶体管)布局，那么源极/漏极区域38可以是用于将光电二极管102连接到重设电路(重设电压Vaa)的活性区。在图13处展示根据本发明的4T像素电路，在图14中展示根据本发明的3T像素电路。
提供晶体管栅极16，以便选通光电二极管102与源极/漏极区域38之间的电荷。如果像素单元100具有四个或四个以上晶体管，那么晶体管栅极16通常是转移栅极，其将在光电二极管102处积累的电荷选通到浮动扩散区域(例如，源极/漏极区域38)。如果像素单元100具有三个晶体管，那么晶体管栅极16通常是重设栅极，在这种状况下，区域38连接到重设电势导体(未图示)。不管晶体管栅极16的具体功能，晶体管栅极16包括典型MOS晶体管特征，即，晶体管栅极16具有在栅极氧化物层14上的栅极电极层18，且由侧壁间隔物40和绝缘盖20来绝缘。
由浅沟槽隔离(STI)区域44来将像素单元100与图像传感器阵列的其它类似像素单元隔离。作为晶体管栅极16的部分的栅极氧化物14在衬底10上延伸，以使得至少覆盖光电二极管102。在栅极氧化物14上提供高K介电层42。
高K介电层42可由具有化学计量AlxOy的氧化铝制成，其中x通常约为2且y通常约为3。然而，可调整所述化学计量以在材料中实现所要固定电荷，所述固定电荷至少部分地基于化学计量而改变。也可将其它高K介电材料(即，具有比氧化硅大的介电常数(意味着高于约3.9)的材料)用于层42，例如，氧化锆(ZrOx)、氧化铪(HfOx)和硅酸铪(HfaSibOc)。高K介电层42的厚度也在确定固定电荷方面起作用，且应在提供层42时与化学计量一起加以考虑。通过使用这些参数，约 
厚度的Al2O3或HfO2的高K介电层42可具有约2×1012cm-2到约10×1012cm-2的固定电荷。
像素单元100作为标准CMOS成像器像素操作。当光照射光电二极管102时，光电二极管102在由高K介电层42与n型区域32之间的感应电容互动所引起的有效p-n结处产生电荷。例如由晶体管栅极16将在光电二极管102处产生并积累的电荷选通到例如源极/漏极区域38的浮动扩散区域(如果像素单元100是4T(图13)或更多)，或选通到形成为光电二极管102的n型区域32的延伸部的浮动扩散区域(如果像素单元100是3T(图14))。由连接到浮动扩散区域的源极跟随器晶体管将浮动扩散区域处的电荷转换成像素输出电压信号，且由行选择晶体管将此输出信号选通到读取电路(未图示)。在从像素单元100读出信号之后，可激活重设栅极(3T布置(图14)中的栅极16，其并未相对于其它像素布置而展示)以将电压源(例如，Vaa)连接到光电二极管102，以便重设像素单元100。
图1到图4展示如图5中所展示的像素单元100在各个制造阶段的横截面。各图大体展示可用来形成像素单元100的依序步骤；然而，也可使用其它或额外处理步骤。现在参看图1，提供衬底10。尽管可使用如上文所讨论的适合于用作衬底的其它半导体或其它材料，但衬底10通常是硅。必要时，可将衬底10生长为支撑硅基底上的外延层。
起始浅沟槽隔离(STI)，以便形成约 
到约 
深、优选地约 
深的沟槽12，所述沟槽将变成STI区域44(图5)，其通常是氧化物材料且用来将像素单元100与图像传感器阵列的其它像素单元电隔离。在此项技术中，人们熟知包含沟槽12的蚀刻的STI处理，且可使用标准处理技术。必要时，可掺杂STI沟槽12下方的衬底10的部分，以改进电隔离。
在衬底上形成晶体管栅极16，其在像素单元100的一些实施例中可以是转移晶体管的部分或在其它实施例中可以是重设晶体管的部分，且晶体管栅极16通常与像素单元100的其它晶体管(例如，源极跟随器晶体管和行选择晶体管(未图示))的栅极同时形成。可通过在衬底10上形成栅极氧化物14、在栅极氧化物14上形成传导层18且在传导层18上形成绝缘层20来制造此栅极16(以及像素单元100的其它栅极)。可通过例如化学气相沉积或溅镀的已知技术来形成这些层14、18和20。栅极氧化物14通常是二氧化硅，但也可以是其它材料，且栅极氧化物14沉积在像素单元100的区中的衬底10上且包含沉积到STI沟槽12中。栅极氧化物层14可为从约10 
到约80 
厚，其中优选为约50 
。传导层18通常是经掺杂的多晶硅，但也可以是其它传导材料。绝缘层20通常是氮化物或TEOS(tetraethyl orthosilicate oxide，正硅酸乙酯)，但也可以是其它绝缘材料。用光致抗蚀剂掩模来图案化这些层14、18和20，且将栅极氧化物14用作挡止层进行蚀刻，以便留下如图3中所展示的栅极堆叠16。
现在参看图2，展示图1的晶片在随后制造阶段的横截面。在衬底10上形成光致抗蚀剂掩模22，以便保护将成为光电二极管102的区域，同时暴露接近晶体管栅极16和接近像素的将形成像素晶体管的源极/漏极区域处的任何其它晶体管栅极的衬底10表面。将p型掺杂剂24(例如，硼)植入到衬底10中，以便在其中形成p阱26。必要时，可在此处理阶段形成像素单元100晶体管的源极/漏极区域，但优选地在随后处理阶段(图4)中形成这些区域。接着可去除光致抗蚀剂掩模22。
现在参看图3，其展示图2中所展示的处理阶段的随后处理阶段的晶片。在形成p阱26且去除光致抗蚀剂掩模22之后，可涂覆另一光致抗蚀剂掩模28，其暴露将形成光电二极管102处的衬底10表面。将n型掺杂剂30(例如，磷)植入到衬底10中(直接植入到其中且如所展示与其成一角度)，以便形成n型掺杂区域32。此n型区域32将形成光电二极管102的电荷积累部分。优选地，此n型区域距衬底10表面约8,000 深。
现在参看图4，此图展示图3中所展示的晶片在随后制造阶段的横截面。在去除光致抗蚀剂28之后，可形成另一光致抗蚀剂掩模34，以便保护衬底10的光电二极管102区域。可将n型掺杂剂36(例如，磷或砷)植入到衬底10中，以便形成接近栅极16的活性区38以及在像素单元100的任何其它晶体管处的源极/漏极区域。必要时，掺杂剂植入36也可相对于衬底10成一角度，以使得掺杂区域延伸到栅极下方。可通过已知技术来完成掺杂剂植入。
图5展示图4的晶片在随后处理阶段的横截面。在去除光致抗蚀剂34之后，通过已知技术在栅极氧化物层14和晶体管栅极16上沉积绝缘层40。接着蚀刻此绝缘层40，以便形成用于晶体管栅极16的保护性侧壁，从而在衬底10上留下栅极氧化物14。接着，在衬底10上沉积高K介电层42，且进行图案化和蚀刻，以便在衬底10的光电二极管102区域上留下层42，如图5中所展示。可通过例如CVD或溅镀的已知技术来沉积高K介电层42。如上文所讨论，高K介电层42可以是许多种不同材料，但优选为氧化铝(AlxOy)、氧化锆(ZrOx)氧化铪(HfOx)或硅酸铪(HfaSibOc)。如上文所讨论，高K介电层42可在材料组份、化学计量和厚度方面变化，以便获得所要的固定电荷特性；
然而，优选地，高K介电层42的厚度在约20 
与约200 之间。可在STI沟槽12内形成高K介电层42并保留下来(图4)。在沟槽12内的高K介电层42上形成STI绝缘材料44。在此制造阶段，像素单元100大体上完成。随后处理可包含在像素单元100与其它电路之间形成保护性绝缘层和传导互连。
图10中展示替代结构，其展示根据本发明的像素单元200的另一示范性实施例。图10的像素单元200包含升高的光电二极管202，其提供在衬底50上，此情形与如图5中所展示的实施例中大体上在衬底内相反。与平面的、未升高的像素不同，人们常规地认为难以在升高的像素中形成针扎光电二极管。升高的像素(例如，图10的像素单元200)提供与平面像素相比的若干优点，包含较高的量子效率和减小的光学串扰(由于十分接近微透镜而获得)。虽然图10的光电二极管202的定位被升高且因此与图5的平面配置的光电二极管102不同，但其具有许多类似点且是针扎光电二极管。替代n型区域80上的p型层(如在常规像素单元中存在的)，像素单元200的光电二极管202利用在n型区域80上的高K介电层86。氧化物层84分离n型区域80上的高K介电层86，以便形成虚拟p+/n-/p-二极管。由于利用了高K介电层86且省略了p型层，所以此结构包含上文相对于图5中所展示的像素单元100所讨论的优点。
在衬底50上形成图10的像素单元200。由衬底50内的STI区域52且由围绕升高的光电二极管202的其它隔离构件(例如，氧化物区域(未图示))来将像素单元200与图像传感器阵列的其它类似像素单元隔离。提供用于操作像素单元200的晶体管；图10中展示这些晶体管中的具有栅极54的转移晶体管和具有栅极56的重设晶体管。图10展示示范性4T像素单元200的横截面，但本发明并不限于此。转移晶体管栅极54与源极/漏极区域66和68相关联，且通过到源极/漏极区域66的触点76将转移晶体管栅极54在n型区域(电荷积累区域)处与上覆光电二极管202连接。
转移晶体管栅极54在源极/漏极区域68处连接到重设晶体管栅极56，所述源极/漏极区域68可以是像素单元200的浮动扩散区域且与源极跟随器晶体管(未图示)电连接。重设晶体管栅极56还与源极/漏极区域70相关联，所述源极/漏极区域70可连接到用于重设光电二极管202的重设电压Vaa。
在晶体管和衬底50上提供层间介电质74，以便保护晶体管且将衬底50与升高的光电二极管202分离。此层间介电质74可以是如此项技术中已知的许多种不同绝缘材料，但优选为BPSG或类似材料。层间介电质74优选为约1,000 
厚。可提供从光电二极管202的n型区域80到衬底50的可选触点78作为连接带，以便通过将衬底的电荷连通到n型区域80来辅助对光电二极管进行针扎。
图6到图9展示图10中所展示的像素单元200的各个制造阶段。图6展示具有各自栅极54和56的转移晶体管和重设晶体管的形成。提供衬底50，其可类似于图5中所展示的结构的衬底10或与衬底10相同。如此项技术中已知的，围绕像素单元200(图10)形成STI区域52。在衬底50上形成通常是氧化硅的栅极氧化物58。在栅极氧化物层58上形成传导层60，其通常是经掺杂的多晶硅，但也可以是其它材料。在传导层60上形成绝缘盖层62。提供植入64，以便形成源极/漏极区域66、68和70。在栅极54和56上形成绝缘侧壁72。栅极54和56以及源极/漏极区域66、68和70的形成是众所周知的工艺，且可由已知技术来完成。
现在参看图7，其展示图6的晶片在随后处理阶段的横截面。图7展示，在衬底50以及晶体管栅极54和56上沉积层间介电质74。层间介电质74优选为BPSG，但也可以是其它绝缘材料；层间介电质74优选为约1,000 厚且可由已知技术来沉积。可由化学机械研磨(CMP)来平面化层间介电质74，以便为随后制造步骤做准备。由已知蚀刻和沉积技术来穿过层间介电质74形成将光电二极管202(图10)连接到下伏电路的触点76以及可将光电二极管202(图10)连接到衬底的可选触点78。触点76和78可以是许多种传导材料，例如钨、镍、钛、经掺杂的合金和形成在层74中的通路中的其它材料。
现在参看图8，其展示图7的晶片在随后处理阶段的横截面。图8展示在层间介电质74以及触点76和78上沉积一个将提供光电二极管202(图10)的n型区域80的硅层。可将n型掺杂剂82植入以形成n型区域80，或者，可在沉积期间掺杂区域80。优选地，蚀刻n型区域80，以便提供浅沟槽(其中将形成上覆层)；然而，此举是可选的。
现在参看图9，其展示图8的晶片在随后处理阶段的横截面。图9展示在n型区域80上形成氧化物层84。氧化物层84可以是氧化硅且可为约10 
到约80 
厚，优选地约50 。可由已知技术来沉积氧化物层84。在氧化物层84上形成高K介电层86，其可以是与图5的像素单元100的层42相同的材料。高K介电层86可为约20 
到约200 
厚。可使用化学机械研磨(CMP)且将n型区域80用作挡止来平面化晶片。此举导致图10中所展示的结构。
图11说明可利用本发明的任何实施例的示范性成像器700(即，图像传感器)。成像器700具有像素阵列705，其包括如上文相对于图5和图10所描述而构造或使用其它像素架构的像素单元(例如，100和200)。由行驱动器710响应行地址解码器720而选择性地激活行线。列驱动器760和列地址解码器770也包含在成像器700中。由控制地址解码器720、770的时序和控制电路750来操作成像器700。根据本发明，控制电路
750也控制行驱动器电路710和列驱动器电路760。
与列驱动器760相关联的取样和保持电路761读取用于选定像素的像素重设信号Vrst和像素成像信号Vsig。由差分放大器762针对每一像素放大差分信号(Vrst-Vsig)，且由模拟-数字转换器775(ADC)将所述信号数字化。模拟-数字转换器775将经数字化的像素信号供应到用于形成数字图像的图像处理器780。图像处理器780也可确定成像器700的增益设置，可使用所述增益设置来设定施加到像素转移晶体管栅极的电压的电平。
图12展示处理器系统1000，其是经修改以包含本发明的成像装置1008(例如，具有如图5和图10中所说明的像素单元(例如，100或200)的成像装置)的典型处理器系统。处理器系统1000是具有可包含图像传感器装置的数字电路的系统的示范性系统。此类系统可包含(但不限于)计算机系统、相机系统、扫描仪、机器视觉、车辆导航、视频电话、监视系统、自动对焦系统、星体跟踪系统、运动检测系统、图像稳定化系统，和数据压缩系统，以及采用成像器的其它系统。
系统1000(例如，相机系统)通常包括例如微处理器的中央处理单元(CPU)1002，其通过总线1020与输入/输出(I/O)装置1006通信。成像装置1008也通过总线1020与CPU 1002通信。基于处理器的系统1000还包含随机存取存储器(RAM)1004，且可包含例如快闪存储器的可移除存储器1014，它们也通过总线1020与CPU 1002通信。在具有或不具有位于单个集成电路上或与处理器位于不同芯片上的存储器存储的情况下，成像装置1008可与例如CPU、数字信号处理器或微处理器的处理器组合。
上文已描述本发明的各种实施例。虽然已参考这些具体实施例来描述本发明，但希望所述描述说明本发明且不希望所述描述是限制性的。在不脱离如所附权利要求书中所定义的本发明的精神和范围的情况下，所属领域的技术人员可想到各种修改和应用。
Claims (47)
1.一种包括光电二极管的像素单元，所述光电二极管包括电荷积累区域、在所述电荷积累区域上的氧化物层、在所述电荷积累区域与所述氧化物层之间的虚拟p型层、在所述氧化物层上的固定电荷层，以及浅沟槽隔离区域，其中所述氧化物层和所述固定电荷层在所述浅沟槽隔离区域下延伸。
2.根据权利要求1所述的像素单元，其中所述固定电荷层包括高K介电材料。
3.根据权利要求1所述的像素单元，其中在所述电荷积累区域与所述氧化物层之间不存在p型植入区域。
4.根据权利要求1所述的像素单元，其中所述固定电荷层包括氧化铝。
5.根据权利要求4所述的像素单元，其中所述氧化铝具有化学计量AlxOy，其中x为2且y为3。
6.根据权利要求1所述的像素单元，其中所述固定电荷层包括从由氧化铪、氧化锆和硅酸铪组成的群组中选择的材料。
7.根据权利要求1所述的像素单元，其中所述电荷积累区域提供在衬底内。
8.根据权利要求7所述的像素单元，其中所述氧化物层至少部分地提供在所述衬底上。
9.根据权利要求1所述的像素单元，其中所述氧化物层是栅极氧化物。
10.根据权利要求1所述的像素单元，其中所述电荷积累区域、所述氧化物层和所述固定电荷层提供在衬底上。
11.根据权利要求1所述的像素单元，其中所述电荷积累区域与所述氧化物层之间的衬底没有相对于所述电荷积累区域反掺杂。
12.一种像素单元，其包括：
光电二极管，所述光电二极管包括：
半导体衬底；
在所述衬底内的n型掺杂电荷积累区域；
在所述衬底上的氧化硅层，其中所述电荷积累区域与所述氧化硅层之间的所述衬底没有相对于所述电荷积累区域反掺杂；
在所述氧化硅层上的Al2O3层；以及
浅沟槽隔离区域，其中所述氧化硅层和所述Al2O3层中的至少一者在所述浅沟槽隔离区域下延伸。
13.一种包括针扎光电二极管的像素单元，所述光电二极管包括电荷积累区域、在所述电荷积累区域上的氧化物层，和在所述氧化物层上的固定电荷层，所述固定电荷层包括从由氧化铪、氧化锆和硅酸铪组成的群组中选择的材料并且在浅沟槽隔离区域下延伸。
14.一种像素单元，其包括：
光电二极管，其包括：
衬底；
在所述衬底上升高的n型掺杂电荷积累区域；
在所述n型掺杂电荷积累区域上的氧化硅层；
在所述氧化硅层上的Al2O3层；以及
浅沟槽隔离区域，其中所述氧化硅层和所述Al2O3层中的至少一者在所述浅沟槽隔离区域下延伸。
15.一种处理器系统，其包括：
处理器和耦合到所述处理器的图像传感器，所述图像传感器包括像素阵列，每一像素包括光电二极管，所述光电二极管具有n型电荷积累区域、在所述n型电荷积累区域上的氧化物层、在所述n型电荷积累区域与所述氧化物层之间的虚拟p型层、在所述氧化物层上的固定电荷层，以及浅沟槽隔离区域，其中所述氧化物层和所述固定电荷层中的至少一者在所述浅沟槽隔离区域下延伸。
16.根据权利要求15所述的处理器系统，其中所述固定电荷层包括高K介电材料。
17.根据权利要求15所述的处理器系统，其中在所述n型电荷积累区域与所述氧化物层之间不存在p型植入区域。
18.根据权利要求15所述的处理器系统，其中所述固定电荷层包括氧化铝。
19.根据权利要求18所述的处理器系统，其中所述氧化铝具有化学计量AlxOy，其中x为2且y为3。
20.根据权利要求15所述的处理器系统，其中所述固定电荷层包括从由氧化铝、氧化铪、氧化锆和硅酸铪组成的群组中选择的材料。
21.根据权利要求15所述的处理器系统，其中所述n型电荷积累区域提供在衬底内。
22.根据权利要求21所述的处理器系统，其中所述氧化物层至少部分地提供在所述衬底上。
23.根据权利要求15所述的处理器系统，其中所述氧化物层是栅极氧化物。
24.根据权利要求15所述的处理器系统，其中所述n型电荷积累区域、所述氧化物层和所述固定电荷层提供在衬底上。
25.一种形成图像传感器像素的方法，其包括：
提供衬底；
形成n型区域；
在所述n型区域上形成氧化物层；
在所述氧化物层上形成固定电荷层，以及
在所述衬底内、所述氧化物层和固定电荷层中的至少一者上提供浅沟槽隔离区域。
26.根据权利要求25所述的方法，其中所述固定电荷层包括高K介电材料。
27.根据权利要求25所述的方法，其中在所述n型区域与所述氧化物层之间不提供p型植入区域。
28.根据权利要求26所述的方法，其中所述高K介电层包括氧化铝。
29.根据权利要求28所述的方法，其中所述氧化铝具有化学计量AlxOy，其中x和y经调整以影响所述固定电荷层的固定电荷。
30.根据权利要求29所述的方法，其中x为2且y为3。
31.根据权利要求25所述的方法，其中所述固定电荷层包括从由氧化铝、氧化铪、氧化锆和硅酸铪组成的群组中选择的材料。
32.根据权利要求25所述的方法，其中所述n型区域提供在所述衬底内。
33.根据权利要求32所述的方法，其中所述氧化物层至少部分地提供在所述衬底上。
34.根据权利要求25所述的方法，其中所述氧化物层是栅极氧化物。
35.根据权利要求25所述的方法，其中所述n型区域、所述氧化物层和所述固定电荷层提供在衬底上。
36.一种形成针扎光电二极管的方法，其包括：
提供电荷积累区域；
在所述电荷积累区域上形成具有固定电荷的介电层；
用氧化物层将所述电荷积累区域与所述介电层分离；以及
在所述介电层和所述氧化物层的至少一者上提供浅沟槽隔离区域。
37.根据权利要求36所述的方法，其中所述介电层包括高K介电材料。
38.根据权利要求37所述的方法，其中所述高K介电材料包括氧化铝。
39.根据权利要求38所述的方法，其中所述氧化铝具有化学计量AlxOy，其中x和y经调整以影响所述介电层的所述固定电荷。
40.根据权利要求39所述的方法，其中x为2且y为3。
41.根据权利要求36所述的方法，其中所述介电层包括从由氧化铝、氧化铪、氧化锆和硅酸铪组成的群组中选择的材料。
42.根据权利要求36所述的方法，其中所述电荷积累区域提供在衬底内。
43.根据权利要求42所述的方法，其中所述氧化物层至少部分地提供在所述衬底上。
44.根据权利要求36所述的方法，其中所述氧化物层是栅极氧化物。
45.根据权利要求36所述的方法，其中所述电荷积累区域、所述氧化物层和所述介电层提供在衬底上。
46.一种包括光电二极管的像素单元，所述光电二极管包括电荷积累区域、在所述电荷积累区域上的氧化物材料、在所述电荷积累区域与所述氧化物材料之间的虚拟p型区域、在所述氧化物材料上的固定负电荷材料，其中所述固定负电荷材料包括氧化铪、氧化锆和硅酸铪中的至少一者，其中所述氧化物材料和所述固定负电荷材料中的至少一者在浅沟槽隔离区域下延伸。
47.一种像素单元，其包括：
光电二极管，所述光电二极管包括：
半导体衬底；
在所述衬底内的n型掺杂电荷积累区域；
在所述衬底上的氧化物材料，其中所述电荷积累区域与所述氧化物材料之间的所述衬底没有相对于所述电荷积累区域反掺杂；及
在所述氧化物材料上的固定电荷材料，其包括氧化铪、氧化锆和硅酸铪中的至少一者；以及
浅隔离沟槽隔离区域，其中所述光电二极管的所述氧化物材料和所述固定电荷材料中的至少一者在所述浅隔离沟槽隔离区域下延伸。
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