JP5136110B2 - 固体撮像装置の製造方法 - Google Patents

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Description

本発明は、ＣＣＤ（電荷結合素子）、ＭＯＳ（金属酸化膜半導体）型やＣＭＯＳ（相補金属酸化膜半導体）型の固体撮像装置の製造方法に関する。より詳細には、センサ部やその周辺にて生じ得る暗電流の防止技術としてＨＡＤ（Hole Accumulation Diode，Hole Accumulated Diode ）構造を採用する固体撮像装置の製造方法に関する。
撮像部内に複数の光電変換素子（フォトダイオード：Photo Diode など）から成る電荷生成部（センサ部）を備えたＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置（イメージセンサとも言われる）が、画像を取り込む手段として様々な分野で利用されている。
一般に、固体撮像装置は、センサ部（受光部）の主要部をなすフォトダイオードなどで構成された各受光素子で受光面から入射した入射光を受光して光電変換を行ない、発生した電荷を検出回路によって検出し、その後増幅し、順次出力する。
固体撮像装置の一構成例として、Ｎ型シリコン基板（第１導電型の半導体基板）上に、第２導電型の半導体層としてのＰ型不純物（Ｐウェル）が形成されており、第２導電型の半導体層に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（以下第１センサ領域ともいう）を具備したセンサ部（受光部）が形成される。光を受光し光電変換して得た信号電荷が、この電荷蓄積層に蓄積される。
図９は、ＨＡＤ構造がない場合の暗電流を説明する図である。図１０は、イオン注入により形成されたＨＡＤ構造の暗電流に対する利点を説明する図である。固体撮像装置においては、フォトダイオード中の結晶欠陥や、図９に示すように、フォトダイオードとその上層の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、たとえば埋込み型フォトダイオード構造やＨＡＤ構造が知られている。
埋込み型フォトダイオードは、第１導電型（たとえばｎ型）の半導体領域（以下ｎ型半導体領域と称する）を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃い第２導電型（前例との対比ではｐ型）の半導体領域（以下正孔蓄積領域と称する）を形成して構成される。その埋込み型フォトダイオードの作製方法としては、ｐ型不純物となる硼素（ボロン）Ｂやフッ化硼素（二臭化ボロン）ＢＦ2 をイオン注入し、アニール処理（熱処理）して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。
ＨＡＤ構造は、図１０に示すように、Ｎ+ 型不純物領域からなるＮＰダイオードの表面側の電荷蓄積層上にさらに、Ｐ+型不純物領域からなる正孔蓄積層（以下第２センサ領域ともいう）が積層された構造となっている。ここでは、イオン注入（インプラ）によりＨＡＤ構造を形成する場合で説明する。
図９に示すようなＨＡＤ構造無しでは界面準位に起因して生成（Generation）された電子が暗電流としてフォトダイオード中に流れ込むが、図１０に示すようなＨＡＤ構造では界面に形成された正孔蓄積層（Hole Accumulation 層）によって、界面準位起因による暗電流が抑制できる。
すなわち、ＨＡＤ構造の固体撮像装置は、入射光に応じて発生した電荷を蓄積する信号電荷蓄積層上に、感度の向上と表面暗電流を抑える目的で積層された正孔蓄積層を有するＨＡＤセンサ構造のセンサ部を備えたものとなる。前述のように、信号電荷蓄積層はＮ+ 型不純物をイオン注入することによって形成され、正孔蓄積層はＰ+ 型不純物をイオン注入することによって形成される。このＨＡＤセンサ構造のセンサ部において、正孔蓄積層の下に存在するＮ型半導体層（信号電荷蓄積層）とさらにその下部に存在するＰ型半導体層が、光電変換を行なうフォトダイオードの役割をなしている。このようなＨＡＤ構造を持つ固体撮像装置では、熱励起によって基板の表面で発生した電子が正孔蓄積層で捕捉され、暗電流の発生が抑制されて感度の向上が図られる。
一方、埋込み型フォトダイオード構造とするに当たっては、フォトダイオードや各種のトランジスタを形成したシリコン基板の裏側を研磨することにより薄膜化し、基板裏面側から光を入射させて光電変換する裏面照射型の固体撮像装置が提案されている（特許文献１参照）。上述したように、暗電流を抑制するため、フォトダイオードの部位には浅く濃いｐ型半導体領域（正孔蓄積領域）が形成されているが、裏面照射型の固体撮像装置の場合、この正孔蓄積領域は、基板の表面側および裏面側に形成される。
特開２００３−３１７８５号公報
しかしながら、従来のイオン注入法を用いて、埋込み型フォトダイオードを形成する際には、不純物の活性化のために７００℃以上という高温の熱処理が必要不可欠である。このため、４００℃以下の低温プロセスではイオン注入によるｐ型半導体領域の形成は困難である。また、不純物の拡散を抑制するために、高温での長時間の活性化を避けたい場合も、イオン注入およびアニールを施すｐ型半導体領域の形成方法は好ましくない。
また、特許文献１の製法を採る場合、イオン注入による浅く濃いｐ型半導体領域の形成には限界がある。このため、暗電流の抑制のためにｐ型半導体領域の不純物濃度をさらに上げようとすると、ｐ型半導体領域が深くなる。ｐ型半導体領域が深くなると、フォトダイオードのｐｎ接合が転送ゲートから離れるために、転送ゲートによる読出し能力が低下する虞れがある。
また、ＨＡＤ構造の場合、信号電荷が蓄積される部分は、電圧ポテンシャルの高い所である信号電荷蓄積層となる。この信号電荷蓄積層に蓄積されている信号電荷を読み出すときには、転送ゲート電極を介して転送ゲートに電圧を掛けてチャネルを作り、フローティングディフュージョンに電荷を転送する。
しかしながら、センサ部（受光領域）にＨＡＤ構造を用いた固体撮像装置においては、表面チャネルの転送ゲート電極でＨＡＤ構造の信号電荷をたとえばＦＤ部へ完全転送するために、ＨＡＤ構造の半導体基板表面側における信号電荷が蓄積される部分であるＮ型の信号電荷蓄積層を浅くするプロファイル設計が必要となる。何故なら、ゲートによるチャネル（電荷転送経路）は基板表面にできるので、信号電荷蓄積層が深いと、転送効率が悪くなるからであり、できるだけ信号電荷蓄積層を浅い所に形成するのが望ましい。
このように信号電荷蓄積層を浅い所に形成するには、その上面に設けられている正孔蓄積層を相当程度に薄くしなければならない。つまり、正孔蓄積層をＨＡＤ構造のシリコン表面の極めて浅い（近い）所に薄く形成することになる。しかしながら、正孔蓄積層の深さは、ＨＡＤ表面の界面準位に起因する暗電流とトレードオフの関係にあり、正孔蓄積層を浅くすると暗電流が増加する可能性がある。たとえば、シリコン表面は界面準位だらけであり、この界面準位が原因となって発生する暗電流を抑制するため、界面準位が正孔で埋められた（ピニング；pinning という）状態を形成するべく、すなわち接合が界面準位に直接触れることのないように、濃いＰ＋を注入する。このことは、「正孔蓄積層を薄くしたい」ということに対して逆行するものとなる。
また、正孔蓄積層の深さは、正孔蓄積層を形成する際のイオン注入時のＨＡＤ上積層膜の膜厚ばらつきの影響を受け易く、浅くするに従って、深さばらつきが暗電流増加に与える影響が大きくなる。信号電荷蓄積層を深い所に形成でき、正孔蓄積層の膜厚をある程度確保できれば、膜厚が少々ばら付いても影響は少なく、膜厚ばらつきの影響を無視できるが、薄くすればするほど、相乗的に影響を受けるようになる。このように、ＨＡＤ構造にするには製法の工夫が必要になる。
本発明は、上記事情に鑑みてなされたものであり、センサ部やその周辺にて生じ得る界面準位に起因した暗電流を低減することが可能な仕組みを提供することを目的とする。特に、ＨＡＤ構造にするための新規な製法を提供する。
本発明に係る表示装置の一形態は、光などの電磁波を検知して信号電荷を生成するフォトダイオードなど主要部とする電荷生成部が半導体基板に形成され、電荷生成部の検知面上に負の固定電荷を有する負電荷蓄積層が形成されている固体撮像装置の製造方法であって、電荷生成部の検知面上に酸素を供給可能な酸素供給膜を形成する（酸素供給膜形成工程）。その後、電荷生成部の検知面上の酸素供給膜を覆うように金属膜を形成し（金属膜形成工程）、この金属膜に対して不活性雰囲気中で熱処理（アニール処理）を行なうことで、電荷生成部の検知面上の酸素供給膜との間で負電荷蓄積層をなす金属膜の酸化物を形成する（酸化熱処理工程）。なお、好ましくは、熱処理後に残存する未酸化の金属膜を除去しておくとよい（金属膜除去工程）。
因みに、電荷生成部で生成された信号電荷に基づき画素信号を生成する画素信号生成部、電荷生成部や電荷生成部の周辺に配置され、画素信号生成部で生成された画素信号を画素信号生成部や装置外に読み出すための制御回路機能を備えた駆動制御部あるいは画素信号生成部から読み出した画素信号を処理する信号処理部などのトランジスタを有する周辺回路が配置される場合は、以下のようにする。電荷生成部の検知面上に酸素を供給可能な酸素供給膜を形成し（酸素供給膜形成工程）、また、電荷生成部の検知面を除く周辺回路を含む領域の半導体基板上に酸素を含まない酸素非供給膜を形成する（酸素非供給膜形成工程）。そして、電荷生成部の検知面上の酸素供給膜および電荷生成部の検知面を除く周辺回路を含む領域の半導体基板上の酸素非供給膜を覆うように金属膜を形成する（金属膜形成工程）。その後、金属膜に対して不活性雰囲気中で熱処理（アニール処理）を行なうことで、電荷生成部の検知面上の酸素供給膜との間で負電荷蓄積層をなす金属膜の酸化物を形成し（酸化熱処理工程）、この熱処理後に残存する未酸化の金属膜を除去する（金属膜除去工程）。
要するに、後に負電荷蓄積層となる酸化物絶縁膜を残したい領域である電荷生成部の検知面には酸素供給膜が存在するが酸素非供給膜は存在せず、また、周辺回路のトランジスタを考慮したときには、酸化物絶縁膜を残したくない検知面以外の周辺回路を含む領域には酸素非供給膜が存在するが酸素供給膜は存在しない状態を形成しておき、それらの全体を覆うように、後に負電荷蓄積層となる酸化物絶縁膜のベース材としての金属膜を成膜し、熱処理を行なうことで、電荷生成部の検知面においては酸素供給膜と金属膜との間で金属元素の酸化物絶縁膜を形成させるのである。このとき、検知面以外の周辺回路を含む領域については、酸素非供給膜と金属膜との間では熱反応が起きず、酸化物絶縁膜は形成されない。金属膜とその酸化物絶縁膜の除去容易性を比べた場合、金属膜の方がエッチングが容易である。そこで、電荷生成部側とその周辺回路に対して全体的にドライエッチングやウェットエッチングなどの除去処理を加えることで、検知面以外の周辺回路を含む領域においては酸素非供給膜上に形成されている除去加工が容易な金属膜を除去し、検知面上においては除去加工が困難な金属酸化膜を残すようにする。
本発明の一形態によれば、電荷生成部の検知面上に負電荷蓄積層が形成された固体撮像装置の製造に当たり、電荷生成部の検知面上には酸素供給膜を形成し、酸化物絶縁膜を残したくない領域である電荷生成部の検知面以外の周辺回路を含む領域には酸素非供給膜を形成し、後に負電荷蓄積層となる酸化物絶縁膜のベース材としての金属膜をそれら酸素供給膜と酸素非供給膜上に成膜し、不活性雰囲気中で熱処理を加えるようにした。
電荷生成部の検知面上では、金属膜は下地の酸素供給膜と熱反応し境界部分に金属酸化膜が形成される一方、電荷生成部の検知面以外の周辺回路を含む領域上では、金属膜は下地の酸素非供給膜と熱反応しないため、金属膜の状態が維持される。そこで、全体にエッチングなどの除去処理を加えることで、検知面以外の周辺回路を含む領域においては金属膜を除去するが、検知面上においては金属酸化膜を残しておく。こうすることで、電荷生成部の検知面上にのみに酸化物絶縁膜を形成することができ、この酸化物絶縁膜を負電荷蓄積層として機能させることができる。
電荷生成部の検知面上に負の固定電荷を有する負電荷蓄積層を形成することにより、電荷生成部の表面を正孔蓄積状態とさせるＨＡＤ構造にすることができ、界面準位に起因した暗電流成分を抑制することができる。また、正孔蓄積層を形成するためのイオン注入およびアニールを施すこともなく、もしくは低濃度のドーズ量であっても電荷生成部の検知面を正孔蓄積状態にすることができ、界面準位に起因の暗電流を抑制することができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。図示のように、画像形成装置１は、画素アレイ部１０（画素部）と周辺回路部１１を備える。
画素アレイ部１０には、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）や画素信号生成部を有する単位画素３が設けられる（後述する図２を参照）。周辺回路部１１には、画素アレイ部１０の信号を順次画素アレイ部１０外やさらにチップ外に読み出すための制御回路機能を備えた駆動制御部７や画素アレイ部１０から読み出した画素信号Ｓｏを処理する信号処理部（カラム処理部２６）が設けられ、それらにはトランジスタが使用される。
たとえば、図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラム回路２５を有するカラム処理部２６と、出力回路２８（S/A:センスアンプ）とを備えている。
固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
カラム回路２５は、画素信号Ｓｏの基準レベルである画素リセット直後の信号レベル（以下リセットレベルと称する）と信号レベルとの間で差分処理（ＣＤＳ処理：Correlated Double Sampling／相関二重サンプリング）を実行することで、リセットレベルと信号レベルの差で示される信号成分を取得する差分処理部２５ａと、画素信号の基準レベルであるリセットレベルと信号レベルとの差である信号成分をＮビットデジタルデータに変換するＡＤ変換部（ＡＤＣ）２５ｂの機能を備えている。差分処理部２５ａとＡＤ変換部２５ｂは、その配置順は自由である。なお、画素信号をＡＤ変換部２５ｂでデジタルデータに変換することは必須ではない。差分処理部２５ａの差分処理により、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。
なお、カラム回路２５にて画素信号電圧ＶｘをＡＤ変換してデジタルデータにして水平転送することに限らず、画素信号電圧Ｖｘに対応するアナログ情報を水平転送するものであってもよい。この際には、画素列ごとに、差分処理部２５ａにて画素信号電圧ＶｘのリセットレベルＳrst と信号レベルＳsig との差分をとっておくのがよい。
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、クロックに同期してカラム処理部２６のカラム回路２５の列アドレスを順番に選択し、画素信号をデジタル変換したデータを水平信号線１８へ読み出す読出走査部の機能を持つ水平走査部１２（列走査回路）と、画素アレイ部１０の行アドレスを選択しその行に必要なパルスを供給する垂直走査部１４（行走査回路）と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラム回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。水平信号線１８は、カラム回路２５で生成されたデータを転送するためのバスラインである。
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素やカラム処理部２６などの周辺回路部１１は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。
なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
データ記憶・転送出力部２７を設けない基本構成の場合は、ＡＤ変換部２５ｂもしくは差分処理部２５ａの出力を水平信号線１８に接続する。差分処理部２５ａによりアナログで差分処理してからＡＤ変換部２５ｂでデジタルデータに変換する場合にはＡＤ変換部２５ｂの出力が水平信号線１８に接続されるし、逆に、ＡＤ変換部２５ｂでデジタルデータに変換してから差分処理部２５ａにより差分処理する場合には差分処理部２５ａの出力が水平信号線１８に接続される。以下、図１のように、前者の場合で説明する。
ＡＤ変換部２５ｂには、水平走査部１２から制御線１２ｃを介して制御パルス（水平データ転送クロックφＨ）を入力する。ＡＤ変換部２５ｂは、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、データを保持する。
本実施形態では、個々のカラム回路２５の出力側は、図示のように、ＡＤ変換部２５ｂの後段に、このＡＤ変換部２５ｂの保持したカウント結果を保持するＮビットのメモリ装置としてのデータ記憶・転送出力部２７と、ＡＤ変換部２５ｂとデータ記憶・転送出力部２７との間に配されたデータ切替部の一例であるスイッチ２７ａ（ＳＥＬ）を備える。データ記憶・転送出力部２７を備える構成を採る場合、スイッチ２７ａには、他の垂直列のスイッチ２７ａと共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。
スイッチ２７ａは、ロード機能に基づき、メモリ転送指示パルスＣＮ８が供給されると、対応する自列のＡＤ変換部２５ｂのデータをデータ記憶・転送出力部２７に転送する。データ記憶・転送出力部２７は、転送されたデータを保持・記憶する。
本実施形態の水平走査部１２は、スイッチ２７ａを設けたことに対応して、カラム処理部２６の各差分処理部２５ａとＡＤ変換部２５ｂが、それぞれが担当する処理を行なうのと並行して、各データ記憶・転送出力部２７が保持していたデータを読み出す読出走査部の機能を持つ。
データ記憶・転送出力部２７を備えた構成とすれば、ＡＤ変換部２５ｂが保持したＡＤ変換データを、データ記憶・転送出力部２７に転送することができるため、ＡＤ変換部２５ｂのＡＤ変換処理と、ＡＤ変換結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
たとえばＡＤ変換部２５ｂにて画素データのＡＤ変換結果をラッチ（保持・記憶）することでＡＤ変換を完了する。その後、所定のタイミングでデータ記憶・転送出力部２７に転送し、記憶・保持しておく。この後、カラム回路２５は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される制御パルスに同期したシフト動作に基づき、データ記憶・転送出力部２７に記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。
＜単位画素の回路構成例＞
図２は、図１に示した固体撮像装置１に使用される単位画素の典型的な回路構成例（４ＴＲ構成）を示す図である。
単位画素３の構成は、通常のＣＭＯＳイメージセンサと同様である。画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる４ＴＲ構成のものや、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。図では４ＴＲ構成で示している。
４ＴＲ構成の単位画素３は、フォトダイオードなどを主要部とする電荷生成部３２、転送パルスTRG が供給される読出選択用トランジスタ３４（転送トランジスタ）、リセットパルスRST が供給されるリセットトランジスタ３６、フローティングディフュージョン３８、垂直選択パルスVSELが供給される垂直選択用トランジスタ４０、および増幅用トランジスタ４２を有する。リセットトランジスタ３６、フローティングディフュージョン３８、垂直選択用トランジスタ４０、増幅用トランジスタ４２で画素信号生成部５が構成される。
フォトダイオードPDなどの受光素子DET を主要部に有して構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND とすることもある。
読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続され、制御入力端（ゲート）には転送パルスTRG が供給される。
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST が入力される。
垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。垂直選択線５２には、垂直選択信号ＳＥＬが印加される。
増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。
さらに垂直信号線１９は、その一端がカラム処理部２６側に延在するとともに、その経路において、垂直信号線１９に対し電流源として機能する読出電流源部２４（詳細にはその内部の定電流源Ｉ）が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。
リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下FD電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９に出力する。ここで、垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。
ここで、各トランジスタの動作は、読出選択用トランジスタ３４、リセットトランジスタ３６、および垂直選択用トランジスタ４０の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行なわれる。
＜単位画素の断面構造＞
図３は、固体撮像装置１の単位画素３（電荷生成部３２および周辺回路）の概略断面図である。ここでは、カラー撮像用のもので示す。
本実施形態の電荷生成部３２は、一例としては、ｎ型シリコンの基板１３０（第１導電型の半導体基板NSUB）上に、第２導電型の半導体層としてのｐ型不純物（Ｐウェル）が形成されており、第２導電型の半導体層に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（第１センサ領域）を具備したフォトダイオードPDをセンサ部１３１（受光部）として形成する。つまり、ｎ型の半導体基板NSUBを用い、電荷生成部３２としてＰウェル内にｎ型のフォトダイオードPDを形成し、光入射側に単位画素３を構成するトランジスタや配線層などを形成する。
たとえば、基板１３０には、単位画素を構成する複数の電荷生成部３２が形成されている。電荷生成部３２は、基板１３０中のｐｎ接合により構成される。たとえば、電荷生成部３２の部位には、基板１３０に第１導電型であるｎ型の電荷蓄積領域１４１（第１導電型領域、ｎ型の電荷蓄積領域）が形成され、電荷蓄積領域１４１の周囲にはｐ型ウェル１４２（Ｐwell）が形成されている。
電荷生成部３２の基板１３０の光入射側には、酸化シリコンＳｉＯ2 などからなる絶縁層１３２を介して、遮光層１３３が形成されている。遮光層１３３には、電荷生成部３２の部位に開口部１３３ａが形成されている。遮光層１３３上には、たとえば窒化シリコンＳｉＮからなる保護層１３４が形成されている。
保護層１３４上には、所望の波長領域の光のみを通過させるカラーフィルタ１３５が形成されている。また、カラーフィルタ１３５上には、入射光を電荷生成部３２へ集光させるマイクロレンズ１３６が形成されている。
基板１３０の絶縁層１３２側には、各種のトランジスタが形成される。図示を割愛するが、基板１３０の絶縁層１３２内には、トランジスタの電極や多層の金属配線を含む配線層が形成されている。また、図示を割愛するが、基板１３０の画素信号生成部５が配置される部分には、図２に示した単位画素３を構成する各トランジスタ３４，３６，４０，４２が形成される。また、図示を割愛するが、基板１３０における周辺回路部にはｐウェルおよびｎウェルが形成されており、これらウェルにＣＭＯＳ回路が形成されている。
さらに、このようなセンサ部１３１（フォトダイオードPD）において、Ｎ+ 型不純物領域からなるＮＰダイオードの光入射側の電荷蓄積領域１４１上にさらに、Ｐ+ 型不純物領域からなる薄い正孔蓄積領域１４３（第２導電型領域）が積層されたＨＡＤ構造とする。ＨＡＤ構造にすれば暗電流などの不要電荷によるノイズを抑制できる。一方、電荷生成部３２以外の周辺回路（画素信号生成部５など）の上層側は絶縁保護膜１９０が製膜され、その上層に電荷生成部３２と一体的に絶縁層１３２などが形成されている。
ここで、本実施形態の正孔蓄積領域１４３は、光電変換部となるフォトダイオードで構成されたセンサ部１３１の受光面上、すなわちフォトダイオードを構成する電荷蓄積領域１４１（第１導電型領域：ｎ型の電荷蓄積領域）の受光面上に所要の膜厚を有する、負（マイナス）の固定電荷を有する膜、たとえば少なくとも一部が結晶化した絶縁膜（以下負電荷蓄積層１８２と称する）で形成され、この負電荷蓄積層１８２を他の絶縁膜（絶縁層１８４および絶縁層１３２）で挟み込んだ構造をなしている。
＜境界部の断面構造＞
図４は、単位画素３の電荷生成部３２のセンサ部１３１（フォトダイオードなど）と画素信号生成部５を構成するトランジスタの境界部に着目した断面構造の概要を示した図である。図４に示すように、本実施形態の構成においては、基板１３０（Ｓｉ基板）上の画素アレイ部１０には、電荷生成部３２（図ではフォトダイオードで示す）と画素信号生成部５を構成するトランジスタが形成されている。図示しないが、周辺回路部１１にもトランジスタが形成される。基板１３０には、素子分離のための絶縁物が満たされたＳＴＩ１６０（Shallow Trench Isolation）が設けられ、このＳＴＩ１６０によって電荷生成部３２やトランジスタの領域が区分けされている。
電荷生成部３２の上層側には、正孔蓄積領域１４３が配置されるが、電荷生成部３２（フォトダイオード）の電荷蓄積領域１４１上に先ず酸化シリコンＳｉＯ2 などの絶縁層１８４が配置されその上層に正孔蓄積領域１４３をなす酸化ハフニウムＨｆＯ2 などの負電荷蓄積層１８２が配置されている。画素アレイ部１０および周辺回路部１１の何れにおいても、トランジスタの領域には、ゲート領域１７０とソース／ドレイン領域となるエクステンション拡散領域１７８が設けられている。
ゲート領域１７０は、ゲート電極１７２の両側にサイドウォール１７４（絶縁膜スペーサ）が形成された構造となっている。本例では、電荷生成部３２側と同じ材質の絶縁層１８４が先ずゲート電極１７２の両側部に形成され、さらに外側に別の材質（たとえば窒化シリコンＳｉＮ）の絶縁層１８５が形成されてサイドウォール１７４を構成している。
さらに、電荷生成部３２の領域を除く部分（ＳＴＩ１６０やトランジスタ）の上層側には、窒化シリコンＳｉＮなどの絶縁保護膜１９０が成膜されている。そして、図示を割愛するが、電荷生成部３２側の負電荷蓄積層１８２やＳＴＩ１６０およびトランジスタ側の絶縁保護膜１９０を一体的に覆うように、それらのさらに上層には、絶縁層１３２や遮光層１３３や保護層１３４などが成膜される。さらに、保護層１３４上にはカラーフィルタ１３５、その上にオンチップマイクロレンズ１３６が形成される。
＜界面の順位境界部の断面構造＞
図５は、本実施形態の正孔蓄積領域１４３の利点を説明する図である。本実施形態の正孔蓄積領域１４３は、マイナスの固定電荷を有する膜（負電荷蓄積層１８２）を電荷生成部３２（センサ部１３１（フォトダイオードなどの受光部））上層に形成することで、マイナスの固定電荷起因のバンドベンディング（Band Bending）を発生させ、界面に正孔蓄積層（Hole Accumulation 層）を形成する構造を採っている。負電荷蓄積層１８２中のマイナスの固定電荷を用いることで、イオン注入およびアニールを施すことなくＨＡＤ構造を形成することが可能となる。
ここで、負電荷蓄積層１８２としては、膜中に負の固定電荷を形成する材料であればよき、たとえば、ハフニウムＨｆ、ジルコニウムＺｒ、アルミニウムＡｌ、タンタルＴａ、チタンＴｉ、イットリウムＹ、ランタノイド（Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ）などの金属元素の酸化物絶縁膜が好適であり、膜中に少なくとも一部が結晶化した領域を有するものとする。
すなわち、電荷蓄積領域１４１（第１導電型領域：ｎ型の電荷蓄積領域）の表面側に正孔蓄積領域１４３（第２導電型領域：ｐ型の正孔蓄積領域）を有する、いわゆる埋込み型のフォトダイオード構造は、界面準位起因のキャリア生成に起因した暗電流を、界面近傍を正孔（ホール）蓄積状態にすることによって抑制している。ここで、イオン注入によって正孔蓄積状態にできない場合は、フォトダイオード中の不純物プロファイル（ドーパント・プロファイル）でなく、フォトダイオードの上層の膜の固定電荷によって表面近傍を正孔蓄積状態にすればよい。また、この受光部に接する膜は、より界面準位を低減できた方が暗電流の低減には好適である。そのために必要なことは、界面準位が少ない上に、膜中に負の固定電荷を有する膜を形成することである。このような、界面準位が少ない上に、膜中に負の固定電荷を形成する材料としては、特に、ＡＬＤ（Atomic Layer Deposition ）法による酸化ハフニウムが好適である。
近年、低消費電力向けＬＳＩでは、低リーク電流を達成するために数ｎｍレベルの酸化ハフニウムが検討されており、さらに、酸化ハフニウムは結晶化するとリーク電流が増加することが知られている。一般的には、ゲート絶縁膜用途の数ｎｍ程度の膜厚の酸化ハフニウム膜は、５００℃程度の温度で結晶化するといわれている。そのため、耐熱性を向上するために酸化ハフニウムにＳｉを添加し、結晶化温度を上昇させるなどの対策が用いられている。しかしながら、ゲート絶縁膜用途でなく、イメージセンサのフォトダイオード表面に酸化ハフニウム膜を形成する場合は、リーク電流という特性は問題にならない。
このように従来のＭＯＳ−ＬＳＩで用いられなかった厚い膜厚の酸ハフニウム膜を形成した際には、結晶化温度が低下し３００℃程度で結晶化が開始することが分かった。図示を割愛するが、熱処理時間の延長とともに、フラットバンド電圧Ｖｆｂがプラスにシフトして行く、つまり、酸ハフニウム膜中の負の電荷が増加すると言うことを見出している。また、熱処理温度が高い方がフラットバンド電圧Ｖｆｂはプラスにシフト、つまり酸ハフニウム膜中の負の電荷が増加すると言うことを見出している。結晶化温度を下げると、絶縁膜中の負電荷を増やすことができると言うことを見出しており、固体撮像装置において好適である。
以上、酸化ハフニウム膜を適度の膜厚（数ｎｍ以上）の膜厚にして熱処理を施すことにより、４００℃以下の温度で酸化ハフニウムの結晶膜が形成され、また熱処理の増加、つまり結晶化が進行するに伴い酸化ハフニウム膜に負の電荷が形成されることが新たに見出されている。これは、従来のＭＯＳ−ＬＳＩ用とゲート絶縁膜用途としては固定電荷が多いこと、かつ結晶化することによるリーク電流の増加という避けるべき特性である。しかし、本実施形態では、酸化ハフニウム膜は、固体撮像装置のフォトダイオード表面への正孔蓄積効果に対して非常に適している。これにより、４００℃以下の低温プロセスでフォトダイオード表面を正孔蓄積状態にすることを可能とし暗電流抑制が実現できる。
前例では、酸化ハフニウム膜について説明したが、その他、ジルコニウムＺｒ、アルミニウムＡｌ、タンタルＴａ、チタンＴｉ、イットリウムＹ、ランタノイドなどの酸化物絶縁膜についても、膜中に負の固定電荷を形成することができることを見出している。受光面上にこれらの酸化物絶縁膜を形成することにより、フォトダイオード表面を正孔蓄積状態にすることが可能になり、暗電流抑制が実現できる。付加的な効果として、負電荷蓄積層１８２とその上の絶縁膜(絶縁層１３２）により反射防止膜が形成され、低暗電流かつ高感度を実現できる。
＜製造方法：比較例＞
図６は、本実施形態の固体撮像装置１の特に正孔蓄積領域１４３を製造する手順（製造工程）に対する比較例の製法を説明する図（断面図）である。同図は模式的断面図であり、電荷生成部３２と画素信号生成部５の部分を示している。
先ず、図６（１）に示すように、半導体基板１３０の画素アレイ部１０に２次元アレイ状にフォトダイオードを含む複数の電荷生成部３２やトランジスタを有する周辺回路（画素信号生成部５など）を形成する。因みに、このとき、周辺回路部１１には、ＣＭＯＳトランジスタからなるロジック回路などを形成する。
次に、図６（２）に示すように、電荷生成部３２および周辺回路（画素信号生成部５や周辺回路部１１）の全面上にＡＬＤ法によって後に負電荷蓄積層１８２となる酸化金属膜（たとえば酸化ハフニウム膜）を形成する。このＡＬＤ法によって酸化金属膜を形成する際には、基板１３０の表面つまりセンサ部１３１の光検知面と酸化金属膜との界面にたとえば１ｎｍ程度の酸化シリコン膜が絶縁層１８４として形成される。
次に、図６（３）に示すように、酸化金属膜の結晶化アニールを行ない、酸化金属膜中に負の固定電荷を形成することで負電荷蓄積層１８２とする。
この後、図示を割愛するが、金属膜１８２ａ上に絶縁層１３２や遮光層１３３や保護層１３４その他の膜（層）などを形成していくことで、目的の固体撮像装置１を得る。このとき、電荷生成部３２以外の周辺回路を含む領域は、絶縁層１３２の成膜前に絶縁層１８４や負電荷蓄積層１８２を除去し絶縁保護膜１９０を成膜することが必要となる。
＜製造方法の問題点とその対策＞
このように、正孔蓄積領域１４３の形成のために、マイナスの固定電荷を有する負電荷蓄積層１８２として、ハフニウムＨｆ、ジルコニウムＺｒ、アルミニウムＡｌ、タンタルＴａ、チタンＴｉ、イットリウムＹ、ランタノイドなどの酸化物絶縁膜を使用して、これらの酸化物絶縁膜（たとえばＨｆＯ2 、以下同様）を受光部上層に形成することで、界面に正孔蓄積層を形成することができる。
しかしながら、これらの酸化物絶縁膜は加工が困難であり、不要な部分について除去しようとしたとき除去し切れないことが起こり得る。たとえば、電荷生成部３２の周辺回路（画素信号生成部５など）には酸化物絶縁膜が残存することは不要であり除去してしまいたいのであるが、除去し切れずに残り易い。これらの酸化物絶縁膜がたとえば画素信号生成部５を構成するトランジスタのゲート上部に残った場合、これらの酸化物絶縁膜の固定電荷により閾値電圧のシフトが発生し、トランジスタが駆動しない不具合が発生する。
そこで、本実施形態では、これらの酸化物絶縁膜のベースとなる金属膜自体は、その酸化物絶縁膜よりも加工が容易である点に着目して、正孔蓄積領域１４３を製造する手法として、以下のような手法を採ることにする。
すなわち、これらの酸化物絶縁膜（後に負電荷蓄積層１８２となる）を残したい領域に酸素を供給可能な膜（以下酸素供給膜と称する）を形成し、酸化物絶縁膜を除去したい領域に酸素を含まない膜（以下酸素非供給膜と称する）を形成する。ここで、酸素供給膜としては、酸素を含むものであればよく、たとえば、酸化シリコンＳｉＯ2 や酸素ドープシリコンカーバイド膜ＳｉＣＯなどを使用すればよい。また、酸素非供給膜としては、酸素を含まないものであればよく、たとえば、窒化シリコンＳｉＮ（シリコン窒化膜）やシリコンカーバイドＳｉＣやシリコンカーバイド窒素ドープシリコンカーバイドＳｉＣＮなどを使用すればよい。
そして、その基板上に、酸化物絶縁膜のベースとなる金属（ハフニウムＨｆ、ジルコニウムＺｒ、アルミニウムＡｌ、タンタルＴａ、チタンＴｉ、イットリウムＹ、ランタノイドなど）を形成後、アニールを加えることにより、酸素供給膜上の酸化物絶縁膜のベースとなる金属（ベース金属）が下地と反応し、そのベース金属の酸化物が絶縁膜として形成される。一方、酸素非供給膜上の酸化物絶縁膜のベース金属は下地と反応しないため、酸化物絶縁膜のベース金属の状態が維持される。
その後、加工が容易な酸化物絶縁膜のベース金属のみをＷＥＴエッチングやＤＲＹエッチングなどで除去することにより、所望の領域（つまり正孔蓄積領域１４３を構成する負電荷蓄積層１８２の領域）のみに酸化物絶縁膜を形成することができる。
このような製法を採っても、イオン注入やアニールを施すことなく、センサ部１３１の検知面上に負の固定電荷を有する負電荷蓄積層１８２を用いることのできるＨＡＤ構造を具備した固体撮像装置１を製造できる。
＜製造方法：本実施形態＞
図７および図８は、本実施形態の固体撮像装置１の特に正孔蓄積領域１４３を製造する手順（製造工程）を説明する図（断面図）である。
先ず、図示を割愛するが、基板１３０（Ｓｉ基板）の表面に素子分離を行なうためのＳＴＩ１６０を形成する。たとえば、画素アレイ部１０および周辺回路部１１の基板１３０に活性領域とフィールド領域を定義して、フィールド領域の基板１３０にトレンチを形成し、トレンチ内に絶縁膜を満たしてＳＴＩ構造のフィールド酸化膜を形成することで、活性領域とフィールド領域とを区分する。
次に、基板１３０の全面にゲート絶縁膜およびポリシリコン（多結晶シリコン）などの導電層を順次に蒸着し、リソグラフィー技術やＲＩＥ技術（Reactive Ion Etching; 反応性イオンエッチング技術）によりゲート電極パターン用マスクを用いたエッチング工程でゲート絶縁膜および導電層を選択的に除去して、画素アレイ部１０および周辺回路部１１のトランジスタ領域にゲート絶縁膜（図示せず）とゲート電極１７２を形成する。さらに、画素アレイ部１０の基板１３０のうち、電荷生成部３２を限定するマスクを用いてイオン注入技術やリソグラフィー技術などにより基板１３０の活性領域に不純物イオンを注入して、センサ部１３１（フォトダイオード）を形成する。たとえば、基板１３０がＰ型半導体基板である場合には、フォトダイオードを形成するためにｎ型不純物イオンを注入する。これらの一連の電荷生成部３２や周辺回路のトランジスタを形成する工程を素子形成工程と称する。この際、エクステンション拡散領域１７８（ソース／ドレイン領域）も形成しておいてもよい。ゲート電極１７２がマスクとして機能するので、自己整合的にエクステンション拡散領域１７８が形成される。
次に、電荷生成部３２の検知面（受光面）には酸素を供給可能な酸素供給膜を形成し（酸素供給膜形成工程）、また、電荷生成部３２の検知面を除く周辺回路を含む領域の半導体基板には酸素を含まない酸素非供給膜を形成する（酸素非供給膜形成工程）。つまり、後に負電荷蓄積層１８２となる酸化物絶縁膜を残したい領域である電荷生成部３２（センサ部１３１）の検知面には酸素供給膜が存在するが酸素非供給膜は存在せず、一方、酸化物絶縁膜を残したくない検知面以外の周辺回路（画素信号生成部５など）を含む領域には酸素非供給膜が存在するが酸素供給膜は存在しない状態を形成する。このような状態とするものである限り、酸素供給膜形成工程と酸素非供給膜形成工程の順序や手法はどのようなものであってもよい。以下では、ゲート電極１７２にサイドウォール１７４を形成することを考慮した手法で説明する。
先ず、図７（１）に示すように、基板１３０の全面に（電荷生成部３２の検知面および周辺回路を含む領域を覆うように）、ゲート電極１７２のサイドウォール１７４をなすサイドウォール膜として、酸素供給膜（たとえば酸化シリコンＳｉＯ2 ）と好ましくは酸素非供給（たとえば膜窒化シリコンＳｉＮ）をこの順に成膜する（事実上の酸素供給膜形成工程に相当）。この後、画素アレイ部１０の基板１３０のうち、電荷生成部３２のみをレジストで覆う。この工程でのサイドウォール膜の形成用に酸素非供給を使用することは必須ではない。この後に、再度、酸素非供給を成膜する工程が存在するからである。
たとえば、酸化シリコンＳｉＯ2 の成膜時において、高温酸化（ＨＴＯ：High Temperture Oxide)膜とする場合であれば、プロセスガスはＳｉＨ４、Ｎ２Ｏ、温度は７００℃〜８００℃、圧力は５０−２００Ｐａ、膜厚は５ｎｍ〜２０ｎｍにする。また、ＬＰ−ＴＥＯＳ（Low Pressure Tetra Ethyl Orthorhombic Silicated ）膜とする場合であれば、プロセスガスはＴＥＯＳ、温度は６００〜７００℃、圧力は３０〜１００Ｐａ、膜厚は５ｎｍ〜２０ｎｍとする。因みに、ＬＰ−ＴＥＯＳ膜は、ステップカバレージ、厚さの均一性、および生産性などに優れてギャップフィルが不要であることが知られている。しかし、ＬＰ−ＴＥＯＳ膜は、膜質が不安定であるため、後続の熱工程でアウトガッシング（outgassing）が激しく発生する難点がある。また、窒化シリコンＳｉＮの成膜時においては、プロセスガスはＤＣＳ（ジクロロシラン），ＮＨ３、温度は６５０〜７５０℃、圧力は２０〜１００Ｐａ、膜厚は１０ｎｍ〜３０ｎｍとする。
次に、図７（２）に示すように、電子ビーム（ＥＢ）などにより、酸素供給膜（酸化シリコンＳｉＯ2 ）と酸素非供給膜（窒化シリコンＳｉＮ）の積層膜をゲート電極１７２側へエッチバックしてゲート電極１７２の両側にサイドウォール１７４を形成し、この後、レジストを剥離する。
次に、図７（３）に示すように、基板１３０の全面に（電荷生成部３２の検知面および周辺回路を含む領域を覆うように）、酸素非供給膜（たとえば窒化シリコンＳｉＮ）を成膜し、さらに、図７（４）に示すように、電荷生成部３２以外をレジストで覆い、電荷生成部３２上の酸素非供給膜（窒化シリコンＳｉＮ膜）を除去する（事実上の酸素非供給膜形成工程に相当）。エクステンション拡散領域１７８（ソース／ドレイン領域）の形成が未だであれば、エクステンション拡散領域１７８を形成する。
こうすることで、電荷生成部３２の検知面には酸素供給膜が存在するが酸素非供給膜は存在せず、一方、検知面以外の周辺回路を含む領域には酸素非供給膜が存在するが酸素供給膜は存在しない状態が形成される。また、この過程で、ゲート電極１７２の側面にサイドウォール１７４を形成しておくことができ、そのサイドウォール１７４を利用してエクステンション拡散領域１７８を自己整合的に形成できる利点もある。
次に、図８（１）に示すように、レジストを除去し、基板１３０の全面に（電荷生成部３２の検知面および周辺回路を含む領域を覆うように）、後に負電荷蓄積層１８２となる酸化物絶縁膜のベース材としての金属（ハフニウムＨｆ、ジルコニウムＺｒ、アルミニウムＡｌ、タンタルＴａ、チタンＴｉ、イットリウムＹ、ランタノイドなど：ベース金属と称する）の何れかを含む金属膜１８２ａを成膜する。たとえば、直流スパッタ（ＤＣ Sputter）で、そのパワーは１００〜１０００Ｗ、Ａｒガスの流量は１０〜５０sccm（standard cc/min ）として、ハフニウムＨｆの膜厚を２〜６ｎｍとする。
次に、図８（２）に示すように、窒素（Ｎ2 ）などの中性ガス雰囲気（不活性ガス雰囲気）中でアニール処理（熱処理）を行ない、電荷生成部３２（センサ部１３１）上の酸素供給膜（たとえばＳｉＯ2 ）と酸化物絶縁膜のベース金属（ハフニウムＨｆ、ジルコニウムＺｒ、アルミニウムＡｌ、タンタルＴａ、チタンＴｉ、イットリウムＹ、ランタノイドなどの金属材）を含む金属膜１８２ａの境界で両者を反応（酸化反応）させ、そのハフニウムＨｆ、ジルコニウムＺｒ、アルミニウムＡｌ、タンタルＴａ、チタンＴｉ、イットリウムＹ、ランタノイドなどの金属元素の酸化物絶縁膜（金属酸化膜）を形成する（酸化アニール処理を行なう）とともに、金属膜１８２ａの結晶化アニール処理を行ない、金属膜１８２ａ中に負の固定電荷を形成する。
たとえば、窒素雰囲気でのアニール処理であれば、温度は５００℃以上で好ましくは６００〜１０００Ｃとし、圧力は１〜７６０Ｔｏｒｒとし、時間は１〜３０ｍｉｎとする。酸化物絶縁膜のベース金属としてハフニウムＨｆを使用した場合、その出来上がりの酸化ハフニウムＨｆＯ2 の膜厚は４〜７ｎｍ程度にする。
このアニール処理時には、電荷生成部３２以外の基板１３０上の酸化物絶縁膜のベース金属（ハフニウムＨｆなど）は下地の酸素非供給膜（ＳｉＮ膜など）とは反応せず、酸化物絶縁膜のベース金属（ハフニウムＨｆなど）の状態（つまり熱処理後に残存する未酸化の金属膜１８２ａ）で残存する。なお、電荷生成部３２側においても、酸素供給膜と金属膜１８２ａとの境界よりも上層側で酸化し切れなかったものは金属膜１８２ａとして残っている。
この後、図８（３）に示すように、電荷生成部３２側と周辺回路（画素信号生成部５）に対してエッチングなどの除去処理を加えることで、センサ部１３１以外の周辺回路を含む領域においては金属膜１８２ａを除去するが、センサ部１３１上においては金属酸化膜を残しておく。すなわち、電荷生成部３２以外の基板１３０上に残存する酸化物絶縁膜とはならなかった未酸化のベース金属（ハフニウムＨｆなど）のみを、ＷＥＴエッチングやＤＲＹエッチングなどで除去することにより、電荷生成部３２上の正孔蓄積領域１４３を構成する負電荷蓄積層１８２の領域のみに酸化物絶縁膜を形成する。電荷生成部３２（センサ部１３１）の検知面上にのみに酸化物絶縁膜を形成することができ、この酸化物絶縁膜を負電荷蓄積層１８２として機能させることができる。なお、電荷生成部３２の検知面上に、アニール処理後に残存する未酸化の金属膜も同時に除去される。
たとえばＤＲＹエッチングの場合、湿式化学薬品を用いて除去することで、電荷生成部３２上のみに酸化物絶縁膜を形成することができる。湿式化学薬品としては、たとえば、酸化物絶縁膜のベース金属がハフニウムＨｆであれば、希釈フッ化水素（ＤＨＦ：Dilute HydroFluoric ）酸の水溶液を使用すればよい。ハフニウムＨｆは、希釈フッ化水素ＤＨＦで容易に除去できるため、電荷生成部３２上のみに酸化ハフニウムＨｆＯ2 を形成することができる。
このように、本実施形態の製法によれば、負電荷蓄積層１８２をなす酸化物絶縁膜を残したい領域に酸化シリコンＳｉＯ2 などの酸素供給膜を形成し、負電荷蓄積層１８２以外の酸化物絶縁膜を残したくない（除去したい）領域には窒化シリコンＳｉＮなどの酸素非供給膜を形成し、その後に、基板１３０の全面にハフニウムＨｆなどの酸化物絶縁膜のベース金属膜を成膜してから、不活性ガス雰囲気でアニールを加えることにより、電荷生成部３２領域の酸素供給膜上のベース金属膜は下地の酸素供給膜と反応し、そのベース金属膜の酸化膜が絶縁膜として形成される。この絶縁膜は、結晶化アニールにより金属膜１８２ａとして形成されるもので、金属膜１８２ａ中に負の固定電荷を形成するので、負電荷蓄積層１８２として好適なものとなる。
一方、負電荷蓄積層１８２以外の酸化物絶縁膜を除去したい領域に成膜された窒化シリコンＳｉＮなどの酸素非供給膜上のベース金属膜は下地の酸素非供給膜と反応しないため、ベース金属膜の状態であるから、負電荷蓄積層１８２の領域の未反応のベース金属膜も含めて、ベース金属膜がその後のエッチングで容易に除去でき、所望の領域（負電荷蓄積層１８２の領域）のみに酸化ハフニウムＨｆＯ2 などの酸化物絶縁膜を形成することができる。
ＣＭＯＳ固体撮像装置の概略構成図である 単位画素の典型的な回路構成例を示す図である。 単位画素（電荷生成部、周辺回路）の概略断面図である。 センサ部と画素信号生成部を構成するトランジスタに着目した断面構造の概要を示した図である。 本実施形態の正孔蓄積領域の利点を説明する図である。 本実施形態の正孔蓄積領域の製造手順に対する比較例を説明する図である。 本実施形態の正孔蓄積領域の製造手順を説明する図である。 本実施形態の正孔蓄積領域の製造手順を説明する図（図７の続き）である。 ＨＡＤ構造がない場合の暗電流を説明する図である。 イオン注入により形成されたＨＡＤ構造の利点を説明する図である。
符号の説明
１…固体撮像装置、１０…画素アレイ部、１１…周辺回路部、１２…水平走査部、１３０…基板、１３１…センサ部、１３２…絶縁層、１３３…遮光層、１３４…保護層、１３５…カラーフィルタ、１３６…マイクロレンズ、１４…垂直走査部、１４１…電荷蓄積領域、１４２…ｐ型ウェル、１４３…正孔蓄積領域、１６０…ＳＴＩ、１７０…ゲート領域、１７２…ゲート電極、１７４…サイドウォール、１７８…エクステンション拡散領域、１８…水平信号線、１８２…負電荷蓄積層、１８２ａ…金属膜、１８４，１８５…絶縁層、１９…垂直信号線、１９０…絶縁保護膜、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラム回路、２５ｂ…ＡＤ変換部、２５ａ…差分処理部、２６…カラム処理部、２７…データ記憶・転送出力部、２８…出力回路、３…単位画素、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５…画素信号生成部

Claims (9)

  1. 電磁波を検知して信号電荷を生成する電荷生成部が半導体基板に形成され、前記電荷生成部の検知面上に負の固定電荷を有する負電荷蓄積層が形成されている固体撮像装置の製造方法であって、
    前記電荷生成部の検知面上に酸素を供給可能な酸素供給膜を形成する酸素供給膜形成工程と、
    前記電荷生成部の検知面の前記酸素供給膜を覆うように金属膜を形成する金属膜形成工程と、
    前記金属膜に対して不活性雰囲気中で熱処理を行なうことで、前記電荷生成部の検知面の前記酸素供給膜との間で前記負電荷蓄積層をなす前記金属膜の酸化物を形成する熱処理工程と、
    を有することを特徴とする固体撮像装置の製造方法。
  2. 電磁波を検知して信号電荷を生成する電荷生成部、並びに、前記電荷生成部で生成された信号電荷に基づき画素信号を生成する画素信号生成部、当該電荷生成部や前記電荷生成部の周辺に配置され、前記画素信号生成部で生成された画素信号を前記画素信号生成部や装置外に読み出すための制御回路機能を備えた駆動制御部、あるいは前記画素信号生成部から読み出した画素信号を処理する信号処理部などの周辺回路が半導体基板に形成され、前記電荷生成部の検知面上に負の固定電荷を有する負電荷蓄積層が形成されている固体撮像装置の製造方法であって、
    前記電荷生成部の検知面に酸素を供給可能な酸素供給膜を形成する酸素供給膜形成工程と、
    前記電荷生成部の検知面を除く前記周辺回路を含む領域の前記半導体基板に酸素を含まない酸素非供給膜を形成する酸素非供給膜形成工程と、
    前記電荷生成部の検知面の前記酸素供給膜および前記電荷生成部の検知面を除く前記周辺回路を含む領域の前記酸素非供給膜を覆うように金属膜を形成する金属膜形成工程と、
    前記金属膜に対して不活性雰囲気中で熱処理を行なうことで、前記電荷生成部の検知面上の前記酸素供給膜との間で前記負電荷蓄積層をなす前記金属膜の酸化物を形成する熱処理工程と、
    前記熱処理後に残存する未酸化の前記金属膜を除去する金属膜除去工程と、
    を有することを特徴とする固体撮像装置の製造方法。
  3. 前熱処理工程は、前記金属膜の酸化物の一部を結晶化させることで、前記負電荷蓄積層を形成する
    ことを特徴とする請求項１または２に記載の固体撮像装置の製造方法。
  4. 前記金属膜形成工程は、スパッタで前記金属膜を形成する
    ことを特徴とする請求項１または２に記載の固体撮像装置の製造方法。
  5. 前記金属膜形成工程は、前記金属膜の材料として、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドの何れかを含む金属材を使用する
    ことを特徴とする請求項１または２に記載の固体撮像装置の製造方法。
  6. 前記熱処理工程は、窒素雰囲気で、５００℃以上の温度で処理する
    ことを特徴とする請求項１または２に記載の固体撮像装置の製造方法。
  7. 前記酸素供給膜形成工程と前記酸素非供給膜形成工程は、
    前記電荷生成部の検知面および前記周辺回路を含む領域を覆うように前記酸素供給膜を形成し、
    その後、前記周辺回路を含む領域については、前記酸素供給膜を除去しつつ前記周辺回路のトランジスタのゲート電極に前記酸素供給膜でサイドウォールを形成し、
    その後、前記電荷生成部の検知面および前記周辺回路を含む領域を覆うように前記酸素非供給膜を形成し、
    その後、前記電荷生成部の検知面については、前記酸素非供給膜を除去する
    ことで実現される
    ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
  8. 前記酸素供給膜形成工程と前記酸素非供給膜形成工程は、
    前記電荷生成部の検知面および前記周辺回路を含む領域を覆うように半導体基板側から前記酸素供給膜と前記酸素非供給膜をこの順に形成し、
    その後、前記周辺回路を含む領域については、前記酸素供給膜と前記酸素非供給膜を除去しつつ前記周辺回路のトランジスタのゲート電極に前記酸素供給膜と前記酸素非供給膜でサイドウォールを形成し、
    その後、前記電荷生成部の検知面および前記周辺回路を含む領域を覆うように前記酸素非供給膜を形成し、
    その後、前記電荷生成部の検知面については、前記酸素非供給膜を除去する
    ことで実現される
    ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
  9. 前記半導体基板における前記検知面側に前記周辺回路を構成するトランジスタを形成する素子形成工程を有する
    ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
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