KR101680899B1 - 고체 촬상 장치 및 그 제조 방법 - Google Patents

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Abstract

고체 촬상 장치는 포토다이오드를 갖고, 상기 포토다이오드는 각각 반도체 기판에 형성된 N형 영역과, 상기 N형 영역 상에 형성된 제1 탄화 실리콘층과, 상기 제1 탄화 실리콘층 위에 형성되며 붕소가 도핑된 제1 실리콘층을 포함하는 P형 영역을 포함하다. 이러한 고체 촬상 장치의 제조 방법이 또한 설명된다.

Description

고체 촬상 장치 및 그 제조 방법{SOLID-STATE IMAGE PICKUP DEVICE AND FABRICATION PROCESS THEREOF}
본 발명은 고체 촬상 장치 및 그 제조 방법에 관한 것이다.
고체 촬상 장치용으로는 광전 변환부가 형성된 기판 표면의 상부에 전극과 배선을 형성하고, 전극과 배선 상방으로부터 광을 입사시키는 표면 조사형 구조가 일반적이다. 상기 기판에 실리콘 기판을 사용한 전하 결합 소자(CCD), CMOS 센서 등의 고체 촬상 장치에서는 최근 노이즈 저감을 위해 이미지 센서가 되는 광전 변환부에 매립형 구조를 채용한다.
표면 조사형 구조의 고체 촬상 장치의 단면도를 도 8에 도시한다.
도 8에 도시한 바와 같이, 고체 촬상 장치(100)는 표면 조사형 구조를 갖는 CMOS형 고체 촬상 장치이다.
각 화소의 수광 센서부는 "HAD(Hole Accumulation Diode) 구조"라고 불리는 구조, 구체적으로, 수광 센서부 표면에 P형의 불순물을 주입함으로써 잉여 전자를 피닝시키는 구조를 갖는다. 이 HAD 구조에 의해, 백색점 및 암전류의 저감을 실현한다.
각 수광 센서부는 실리콘 기판(101) 내에 포토다이오드(PD)가 형성되고, 실리콘 기판(101) 위로 층간 절연막(102)을 통해서 다층의 배선층(103)이 배치되고, 또한 배선층(103)보다도 상층에 컬러 필터(104) 및 렌즈(105)가 배치된 구성을 갖는다. 입사광(L)은 렌즈(105)로부터 컬러 필터(104), 배선층(103)의 인접 개별부 사이의 층간 절연막(102)을 통과하고, 수광 센서부의 포토다이오드(PD)에 입사된다.
이제, 도 9a 및 도 9b를 참조하여, 표면 조사형의 CMOS 고체 촬상 장치에서의 각 매립형 센서의 제조 방법을 설명한다.
도 9a에 도시한 바와 같이, 우선, 이온 주입에 의해 실리콘 기판(201)의 표면에 형성한 산화막(231)을 통과해 이 실리콘 기판(201)에 P형 매립 영역(202)을 형성한다. 이 이온 주입은 HAD 센서의 오버플로우 배리어를 형성하기 위해 실시되는 것으로, 실리콘 기판(201)으로부터 방출된 전자가 수광 센서부에 들어가지 않도록 한다.
다음에, 상기 산화막(231)을 통과해서, 상기 실리콘 기판(201)에 P형 소자 분리 영역(221)을 형성한다. P형 소자 분리 영역(221)은 화소간의 소자 분리와 형성용의 영역으로서의 상기 P형 매립 영역(202) 상의 상기 실리콘 기판(201)에 형성된다. 그 후, 상기 산화막(231)을 제거한다.
도 9b에 도시한 바와 같이, 상기 실리콘 기판(201) 위로 게이트 절연막(211)을 형성하고, 이 게이트 절연막(211)을 통해서 전송 게이트(212)를 형성한다. 그 후, 상기 실리콘 기판(201) 위로 다시 부호 232로 나타낸 산화막을 형성한다. 이 때, 전송 게이트(212) 하부 이외의 게이트 절연막(211)은 제거되거나, 남겨져서 있을 수 있다. 도면에서는 제거된 경우를 나타냈다.
이하와 같이 HAD 구조의 수광 센서부의 형성을 행한다.
우선, 이온 주입에 의해 상기 산화막(232)을 통해서 상기 실리콘 기판(201)에 N형 영역(203)을 형성한다. 이 이온 주입은 화소 고감도용과 수광 센서부 형성용의 2단계로 행한다. 화소 고감도용의 이온 주입은 깊은 깊이로 행하지는 반면, 수광 센서부 형성용의 이온 주입은 상기 화소 고감도용의 이온 주입보다도 비교적 얕게 실시된다.
다음에, 실리콘 기판(201)에 상기 산화막(232)을 통과시키고, 상기 N형 영역(203) 위로 이온 주입에 의해 P형 영역(204)을 형성한다. 이 이온 주입은 수광 센서부 표면의 피닝(pinning) 강화를 위해 실시된다. 이 때, 전하 전송을 고려해서 전송 게이트(212)의 측벽에 인접한 영역에서 실리콘 기판(201)에 이온이 들어가지 않도록 기울여져 이온 주입된다.
상술한 바와 같이, 상기 N형 영역(203)과 P형 영역(204) 사이에 형성되는 PN 접합으로 포토다이오드(PD)가 구성된다.
이상에 설명한 HAD 구조를 갖는 매립형 센서 구조의 고체 촬상 장치에 의해, 지금까지 수광 센서부 표면에 발생하고 있었던 암전류 등 노이즈를 상당히 저감할 수 있다.
따라서, 상기 HAD 구조를 갖는 매립형의 고체 촬상 장치는 고체 촬상 장치로서 우수한 특성을 실현할 수 있다고 여겨진다.
그러나, 제조 과정에서, 수광 센서부 내의 P형 영역(204)의 붕소(B)가 실리콘 기판(201)의 N형 영역(203)으로 확산함으로써, 최종적인 붕소의 불순물 농도 프로파일이 넓어지는 문제점을 포함한다. 도면에서는 점선으로 붕소(B)의 불순물 프로파일을 나타내고, 실선으로 N형 불순물(예를 들어, 인) 프로파일을 나타낸다.
따라서, 가파른 불순물 농도 프로파일을 형성하기가 어렵다. 수광 센서부 내의 PN 접합의 브로드화에 의해, 포화 전하량(Qs)이 상당히 저하한다.
또한, 각 장치 파라미터와의 이러한 편차(deviations)에 의해 센서 특성이 열화하고, 채널 영역으로의 붕소의 침입에 의한 백색점 및 흑점이 증가하고, 붕소 확산량의 불안정성에 의한 센서 특성의 편차 등을 야기하는 원인이 된다.
상기 문제점을 해결하기 위해서, 열에 의해 발생하는 붕소의 확산을 억제하는 것이 바람직하다.
한편, MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)에서는 붕소의 확산을 방지하는 몇몇 기술이 보고된다.
예를 들어, 32nm 노드 이후의 선단 MOS 장치(예를 들어, nMOSFET)에서, 초 미세화에 수반하여 문제가 되는 단채널 효율을 억제하기 위해서, SiC층을 사용한 급경사 채널과 할로(Halo) 프로파일 구조를 갖는 장치가 제안된다. 이 nMOSFET를 도 10의 (a)의 개략 구성 단면도 및 도 10의 (b) 및 (c)의 단면 사진도를 참조하여 설명한다.
도 10의 (a)에 도시한 바와 같이, 임계치 전압(Vt) 조정용의 이온 주입후에 실리콘을 에피택셜 성장시키는 방법이 보고된다. 예를 들어, 붕소 확산 영역(313)을 형성한 후, 에피택셜 성장에 의해 실리콘 에피택셜 성장층(311)을 형성한다. 이 경우, 형성 공정을 통해 서멀 버짓이 존재하기 때문에, 최종적인 채널 주입 프로파일은 보다 넓어진다. 이러한 넓어진 최종적인 채널 주입 프로파일이 되는 이유는 열에 의해 붕소가 확산되기 때문이며, 이것 때문에 nMOSFET(310)의 트랜지스터 특성은 급격하게 저하하고, 특성 편차는 증가한다.
이에 따라 도 10의 (b)에 도시한 바와 같이, SiC층(312)을 도입한다. 이 SiC층(312)은 붕소 확산에 대한 불순물 확산 배리어로서 에피택셜 성장에 의해 형성된다. 탄소(C)는 붕소(B) 확산을 저감시키는 재료의 하나로 생각되기 때문에, nMOSFET(310)에서, 실리콘 에피택셜 성장층(311) 밑에 SiC층(312)을 형성하는 기술이 개발되고 있다. SiC층(312)이 형성됨으로써 붕소의 확산을 억제하는 것이 가능해진다(예를 들어, A.Hakozaki, H.Itokawa, N.Kusanoki, I.Mizushima, S.Inaba, S.Kawanaka 및 Y.Toyoshima, "Steep Channel & Halo Profiles Utilizing Boron-Diffusion-Barrier(SiC) for 32nm Node and Beyond" 2008 Symposium on VLSI Technology Digests of Technical Papers (2008), 이하 비특허 문헌1이라함).
이 기술을 실시한 결과, 도 11에 도시한 바와 같이, 실리콘 에피택셜 성장층(311)과 붕소 확산 영역(313) 사이의 채널부에 존재하는 불순물 농도를 안정화시키는 것이 가능해진다(예를 들어, 비특허 문헌1 참조).
또한, 도 12에 도시한 바와 같이, 이는 임계치 전압(Vth)의 변화 및 이동도 열화를 억제시킬 수 있고 동시에 공핍층(depletion layer)의 확대를 억제할 수 있기 때문에, 단채널 효율을 억제하는 것을 나타낸다(예를 들어, 비특허 문헌1 참조).
도 13에 도시된 개략적 구성 단면도를 참조하여, 헤테로 접합 바이폴라 트랜지스터에서의 SiC층으로의 붕소의 확산 억제 방법에 대해서 설명한다.
도 13에 도시한 바와 같이, 이미터 전극(430)을 실리콘으로 형성하고, 베이스를 실리콘 게르마늄(SiGe)으로 형성한 헤테로 접합 바이폴라 트랜지스터(401)에서, 고주파 고출력 트랜지스터를 실현하기 위해서, 베이스층에 탄소를 포함하는 실리콘 게르마늄층(427)을 형성한다.
구체적으로는 P형 실리콘 기판(421)에 트렌치 분리 영역(422)이 형성되고, 그 트렌치 분리 영역(422) 사이에 서브 콜렉터층(423)이 형성된다. 이 서브 콜렉터층(423) 위로 제2 콜렉터 확산층(424)이 형성되고, 이 제2 콜렉터 확산층(424)과 N+형 콜렉터 인출층(426) 사이에 소자 분리 영역(425)을 개재하여 N+형 콜렉터 인출층(426)을 형성한다. 또한, 상기 P형 실리콘 기판(421) 위에는 기생 용량의 저감을 도모하기 위해서, 에피택셜 성장에 의해, 탄소를 포함하는 실리콘 게르마늄층(427)이 형성된다. 이 탄소를 포함하는 실리콘 게르마늄층(427)은 에피택셜 성장 중에 붕소(B)가 도입되어서, 이 탄소를 포함하는 실리콘 게르마늄층(427)은 P형 도전성을 구비한다. 카본 농도는 약 0.5%이다.
탄소를 포함하는 실리콘 게르마늄층(427) 위로는 산화막(428)이 형성된다. 이 산화막(428)에 형성된 개구부(429)를 통해서 상기 탄소를 포함하는 실리콘 게르마늄층(427)에 접속하는 이미터 전극(430)이 형성된다.
온도 약 900℃ 정도로 이미터 전극(430)의 인을 베이스층인 탄소를 포함하는 실리콘 게르마늄층(427)으로 확산시켜, 이미터층(431)을 형성한다.
일반적으로, 고농도의 인이 확산하면, 격자간 실리콘을 방출하기 때문에 베이스층의 붕소(B)가 확산하기 쉬운 상태를 생성한다. 그러나, 상술한 바와 같이, 베이스층을 탄소를 포함하는 실리콘 게르마늄층(427)으로 형성함으로써, 탄소(C)가 격자간 실리콘과 상호작용하고, 격자간 탄화 실리콘(SiC)을 형성하는 대신에 격자간 실리콘을 소멸시킨다. 이로 인해, 열에 의한 붕소(B)의 증속 확산을 억제시킬 수 있다고 보고되고 있다(예를 들어, 일본 특허 공개 제 2005-167125호 공보 참조).
본 발명의 목적은 수광 센서부 내의 P형 영역의 붕소가 N형 영역으로 확산함으로써, 최종적인 붕소의 불순물 농도 프로파일이 넓어져 포화 전하량이 상당히 저하하는 문제점을 해결하는 것이다.
본 발명은 수광 센서부 내의 P형 영역의 붕소가 N형 영역으로 확산하는 것을 억제할 수 있어서, 포화 전하량의 저하를 억제하는 것이 가능하게 한다.
본 발명의 실시 형태에 관한 고체 촬상 장치는 포토다이오드를 갖고, 상기 포토다이오드 각각은 반도체 기판에 형성된 N형 영역과, 상기 N형 영역 상에 형성된 제1 탄화 실리콘층과, 상기 제1 탄화 실리콘층 상에 형성되며 붕소가 도핑된 제1 실리콘층으로 이루어지는 P형 영역을 포함한다.
본 발명의 실시 형태에 관한 고체 촬상 장치로는 포토다이오드를 구성하는 N형 영역과 붕소가 도핑된 P형 영역 사이에 제1 탄화 실리콘층이 형성된다. 따라서, P형 영역의 붕소가 N형 영역으로 확산되는 것을 제1 탄화 실리콘층이 억제한다. 이에 의해, P형 영역과 N형 영역 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 된다.
본 발명의 다른 실시 형태에 관한 고체 촬상 장치의 제조 방법은 반도체 기판 상에 에피택셜 성장에 의해 제1 탄화 실리콘층을 형성하는 단계와, 상기 제1 탄화 실리콘층 상에 에피택셜 성장에 의해 제1 실리콘층을 형성하는 단계와, 상기 반도체 기판에 이온 주입에 의해 포토다이오드의 N형 영역을 형성하는 단계와, 상기 N형 영역 상에 상기 제1 실리콘층에 붕소를 이온 주입해서 포토다이오드의 P형 영역을 형성하는 단계를 포함한다.
본 발명의 다른 실시 형태에 관한 고체 촬상 장치의 제조 방법에서는 포토다이오드를 구성하는 N형 영역과 제1 실리콘층에 붕소를 이온 주입해서 형성된 P형 영역 사이에 제1 탄화 실리콘층을 형성한다. 따라서, P형 영역의 붕소가 N형 영역으로 확산되는 것을 제1 탄화 실리콘층이 억제한다. 이에 의해, P형 영역과 N형 영역 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 된다.
본 발명의 실시 형태에 관한 고체 촬상 장치는 P형 영역과 N형 영역 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 된다. 따라서, 포화 전하량(Qs)을 증가시킬 수 있다.
본 발명의 다른 실시 형태에 관한 고체 촬상 장치의 제조 방법은 P형 영역과 N형 영역 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 되기 때문에, 포화 전하량(Qs)을 증가시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 구성의 제1 예를 나타낸 개략 구성 단면도이다.
도 2는 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 구성의 제2 예를 나타낸 개략 구성 단면도이다.
도 3a 내지 도 3g는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 제1 예를 도시한 개략 제조 방법 단면도이다.
도 4a 내지 도 4e는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 제2 예를 도시한 개략 제조 방법 단면도이다.
도 5a 및 도 5b는 고체 촬상 장치의 제조 방법의 제2 예의 변형예를 도시한 개략 제조 방법 단면도이다.
도 6a 내지 도 6d는 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 제3 예를 도시한 개략 제조 방법 단면도이다.
도 7은 본 발명의 실시 형태에 관한 고체 촬상 장치가 적용된 고체 촬상 시스템의 일례를 도시한 블록도이다.
도 8은 종래의 표면 조사형 구조의 고체 촬상 장치의 일례를 나타낸 부분 단면도이다.
도 9a 및 도 9b는 종래의 표면 조사형의 CMOS 고체 촬상 장치에서의 매립형 센서의 제조 방법을 나타낸 단면 제조 방법도이다.
도 10의 (a)는 SiC층을 사용한 급경사 채널과 할로 프로파일 구조를 갖는 nMOSFET를 나타낸 개략 구성 단면도이고, 도 10의 (b) 및 (c)는 nMOSFET을 도시한 단면 사진도이다.
도 11은 붕소의 깊이 방향의 농도 분포도이다.
도 12는 종방향 전기장의 깊이 방향의 분포도이다.
도 13은 헤테로 접합 바이폴라 트랜지스터에서의 SiC층으로의 붕소의 확산 억제 방법에 대해서 나타낸 개략 구성 단면도이다.
도 14는 본 발명에 관한 제3 실시 형태에서 고체 촬상 장치의 부분 단면도이다.
도 15는 본 발명에 관한 제3 실시 형태에서 고체 촬상 장치의 부분 블록도이다.
도 16a 및 도 16b는 본 발명에 관한 제3 실시 형태에서 포토다이오드의 부분의 밴드도이다.
도 17a 내지 도 17i는 본 발명에 관한 제3 실시 형태에서 고체 촬상 장치의 제조 방법을 도시하는 도면이다.
도 18은 본 발명에 관한 제4 실시 형태에서 고체 촬상 장치의 부분 단면도이다.
도 19a 및 도 19b는 본 발명에 관한 제4 실시 형태에서 고체 촬상 장치의 제조 방법을 도시하는 도면이다.
도 20은 본 발명에 관한 제5 실시 형태에서 고체 촬상 장치의 부분 단면도이다.
도 21a 및 도 21b는 본 발명에 관한 제5 실시 형태에서 고체 촬상 장치의 제조 방법의 제1 예를 도시하는 도면이다.
도 22a 및 도 22b는 본 발명에 관한 제5 실시 형태에서 고체 촬상 장치의 제조 방법의 제2 예를 도시하는 도면이다.
도 23은 본 발명에 관한 제6 실시 형태에서 고체 촬상 장치의 부분 단면도이다.
도 24a 내지 도24g는 본 발명에 관한 제6 실시 형태에서 고체 촬상 장치의 제조 방법을 도시하는 도면이다.
도 25는 본 발명에 관한 제6 실시 형태의 제1 변형예에서 고체 촬상 장치의 부분 단면도이다.
도 26은 본 발명에 관한 제6 실시 형태의 제2 변형예에서 고체 촬상 장치의 부분 단면도이다.
이하, 본 발명의 실시 형태에 대해서 설명한다. 설명은 하기의 순서로 행한다.
1. 제1 실시 형태
2. 제2 실시 형태
3. 제3 실시 형태(이면 조사형에서 화소간 소자 분리 영역이 기판을 관통하고 있을 경우)
4. 제4 실시 형태(이면 조사형에서 화소간 소자 분리 영역이 기판을 관통하고 있지 않은 경우)
5. 제5 실시 형태(이면 조사형에서 화소간 소자 분리 영역과 포토다이오드의 P 영역의 불순물 농도가 다른 경우)
6. 제6 실시 형태(이면 조사형에서 포토다이오드의 수광면이 곡면의 경우)
7. 기타
<1. 제1 실시 형태>
[고체 촬상 장치의 구성의 제1 예]
본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 구성의 제1 예를, 도 1에 도시된 개략 구성 단면도를 참조하여 설명한다.
도 1에 도시한 바와 같이, 반도체 기판(11)으로 실리콘 기판을 사용하고, 이 반도체 기판(11)에 붕소(B)가 도핑된 P형 매립 영역(12)이 형성된다. 이 P형 매립 영역(12)은 HAD 구조의 수광 센서부(포토다이오드)의 오버플로우 배리어 영역이 된다.
상기 P형 매립 영역(12) 상의 상기 반도체 기판(11)에는 화소를 분리하는 화소간 소자 분리 영역(41)이 형성된다. 이 화소간 소자 분리 영역(41)은 예를 들어, P형 불순물 영역으로 형성된다. 이 P형 불순물 영역은 예를 들어, 붕소를 도핑한 영역으로 형성된다.
상기 반도체 기판(11) 위로는 제1 탄화 실리콘(SiC)층(21)이 형성된다. 이 제1 탄화 실리콘층(21)의 막 두께는 예를 들어, 5nm 내지 10nm로 설정될 수 있다. 제1 탄화 실리콘층(21)의 탄소(C) 농도는 0.1atom% 내지 0.5atom%로 설정될 수 있다.
상기 제1 탄화 실리콘층(21)은 예를 들어, 상기 반도체 기판(11)의 결정 구조를 계승한 에피택셜 성장층으로 형성된다.
또한, 상기 제1 탄화 실리콘층(21) 위로는 제1 실리콘층(22)이 형성된다. 이 제1 실리콘층(22)은 예를 들어, 비도핑 실리콘층으로 형성되고, 그 막 두께는 예를 들어, 10nm 내지 20nm로 설정될 수 있다. 상기 제1 실리콘층(22)도 베이스로서 제1 탄화 실리콘층(21)의 결정 구조를 계승한 에피택셜 성장층으로 형성된다.
상기 화소간 소자 분리 영역(41) 상의 상기 제1 실리콘층(22)에는 화소간 소자 분리 영역(42)이 형성된다. 이 화소간 소자 분리 영역(42)은 예를 들어, P형 불순물 영역으로 형성된다. 이 P형 불순물 영역은 예를 들어, 붕소를 도핑한 영역으로 형성된다.
상기 제1 탄화 실리콘층(21)과 상기 P형 매립 영역(12) 사이 및 화소간 소자 분리 영역(41) 사이의 반도체 기판(11)에는 N형 영역(13)이 형성된다. 이 N형 영역(13)은 예를 들어, N형 불순물을 상기 반도체 기판(11)에 도핑해서 형성되고, 이 N형 불순물에는 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등이 사용될 수 있다. 본 실시예에서는, 일례로서 인(P)이 사용되고 있다.
상기 화소간 소자 분리 영역(42) 사이의 상기 제1 실리콘층(22)에는 피닝 강화 영역이 되는 P형 영역(14)이 형성된다.
이와 같이 N형 영역(13)과 P형 영역(14)으로 이루어지는 포토다이오드(15)가 구성된다.
또한, 도시하고 있지 않지만, 상기 P형 매립 영역(12)과 상기 포토다이오드(15) 사이에, 탄화 실리콘층이 형성될 수 있다. 이 탄화 실리콘층에 의해, P형 매립 영역(12)으로부터 N형 영역(13)으로의 붕소의 확산이 방지될 수 있다.
상기 포토다이오드(15)의 측방의 상기 제1 실리콘층(22) 및 화소간 소자 분리 영역(42) 위로는 게이트 절연막(16)을 통해서 전송 게이트(17)가 형성된다. 이 전송 게이트(17)는 전하 전송을 고려해서 P형 영역(14)과 소정의 간격을 두고 형성되는 것이 바람직하다. 도시하고 있지 않지만, 화소 트랜지스터가 되는 예를 들어, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극도 상기 제1 실리콘층(22) 위로 게이트 절연막(도시하지 않음)을 통해서 형성된다.
상기 게이트 절연막(16)은 예를 들어, 산화 실리콘막으로 형성된다. 상기 전송 게이트(17)는 예를 들어, 폴리실리콘막으로 형성될 수 있다. 이 폴리실리콘막의 막 두께는 예를 들어, 180nm이다. 이 막 두께는 적절히 변경될 수 있다.
이와 같이 고체 촬상 장치(1)의 각 수광 센서부가 구성된다.
상기 고체 촬상 장치(1)에서는 P형 영역(14)과 N형 영역(13) 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 된다. 따라서, 포화 전하량(Qs)의 증가가 가능하게 된다.
채널 영역으로의 붕소의 침입이 방지되므로, 백색점 및 흑점의 발생을 억제할 수 있고, 또 붕소의 확산이 억제될 수 있다. 따라서, 센서 특성이 안정된다.
[고체 촬상 장치의 구성의 제2 예]
상기 고체 촬상 장치의 제1 예에서 설명한 구성에서, P형 불순물 영역으로 이루어지는 화소간 소자 분리 영역의 주위에 탄화 실리콘층을 형성하는 것이 바람직하다. 그 구성을 본 발명의 제1 실시 형태에 관한 고체 촬상 장치의 구성의 제2 예로서, 도 2의 개략 구성 단면도를 참조하여 설명한다.
반도체 기판(11)은 반도체 기판(11) 위에 형성된 제1 탄화 실리콘층(21) 및 제1 실리콘층(22)을 포함해서 상술한 반도체 기판(11)을 포함한다는 점을 이해해야 한다.
도 2에 도시한 바와 같이, 반도체 기판(11)으로서 실리콘 기판을 사용하고, 이 반도체 기판(11)에 붕소(B)가 도핑된 P형 매립 영역(12)이 형성된다. 이 P형 매립 영역(12)은 HAD 구조의 수광 센서부(포토다이오드)의 오버플로우 배리어 영역이 된다.
상기 P형 매립 영역(12) 상의 상기 반도체 기판(11)에는 화소를 분리하는 화소간 분리 홈(51)이 형성된다. 이 화소간 분리 홈(51)의 내부 벽에는 제2 탄화 실리콘(SiC)층(52)이 형성된다. 이 제2 탄화 실리콘층(52)의 막 두께는 예를 들어, 10nm 내지 25nm로 설정될 수 있다. 제2 탄화 실리콘층(52)의 탄소(C) 농도는 0.1atom% 내지 0.5atom%로 설정될 수 있다.
각 제2 탄화 실리콘층(52)은 예를 들어, 상기 반도체 기판(11)의 결정 구조를 계승한 에피택셜 성장층으로 형성된다.
상기 화소간 분리 홈(51)의 내부에는 상기 제2 탄화 실리콘층(52)을 통해서 붕소를 도핑한 실리콘(Si)층(53)이 충전된다. 이 실리콘층(53)은 예를 들어, 붕소(B) 농도를 3×1016/㎤로 설정될 수 있다.
상기 제2 탄화 실리콘층(52)과 상기 실리콘층(53)으로 화소간 소자 분리 영역(43)이 형성된다.
상기 반도체 기판(11) 위에 형성되는 제1 탄화 실리콘층(21)과 상기 P형 매립 영역(12) 사이에서 또한 화소간 소자 분리 영역(43) 사이의 반도체 기판(11)에는 N형 영역(13)이 형성된다. 이 N형 영역(13)은 상기 반도체 기판(11)에 N형 불순물 도핑해서 형성되고, 이 N형 불순물에는 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등이 사용되고 있다. 본 실시 형태에서는 일례로서, 인(P)이 사용되고 있다.
상기 화소간 소자 분리 영역(43) 사이의 상기 제1 탄화 실리콘층(21) 위에 형성되는 제1 실리콘층(22)에는 피닝 강화 영역이 되는 P형 영역(14)이 형성된다(도 1 참조).
이와 같이 N형 영역(13)과 P형 영역(14)으로 이루어지는 포토다이오드(15)가 구성된다.
도시하고 있지 않지만, 상기 P형 매립 영역(12)과 상기 포토다이오드(15) 사이에, 탄화 실리콘층이 형성될 수 있다. 이 탄화 실리콘층에 의해, P형 매립 영역(12)으로부터 N형 영역(13)으로의 붕소의 확산이 방지된다.
다시 도 1을 참조하여, 상기 N형 영역(13)의 불순물 농도 분포를 실선으로, 상기 P형 영역(14)의 불순물 농도 분포를 파선으로 나타냈다. 이 불순물 농도 분포에서는 도면의 우 방향으로 이동함에 따라 농도는 높아진다.
다시 이제 도 2를 참조하여, 상기 포토다이오드(15)의 측방의 상기 제1 실리콘층(22) 및 화소간 소자 분리 영역(43) 위로는 게이트 절연막(16)을 통해서 전송 게이트(17)가 형성된다. 이 전송 게이트(17)는 전하 전송을 고려해서 P형 영역(14)과 소정의 간격을 두고 형성되는 것이 바람직하다. 또한, 도시하고 있지 않지만, 화소 트랜지스터가 되는 예를 들어, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극도 상기 제1 실리콘층(22) 위로 게이트 절연막(도시하지 않음)을 통해서 형성된다.
상기 게이트 절연막(16)은 예를 들어, 산화 실리콘막으로 형성된다. 한편, 상기 전송 게이트(17)는 예를 들어, 폴리실리콘막으로 형성된다. 이 폴리실리콘막의 막 두께는 예를 들어, 180nm이다. 이 막 두께는 적절히 변경될 수 있다.
이와 같이 고체 촬상 장치(1)의 수광 센서부가 구성된다.
상기 고체 촬상 장치(1)에서는 P형 영역(14)과 N형 영역(13) 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 된다. 따라서, 포화 전하량(Qs)의 증가가 가능하게 된다. 각 화소간 소자 분리 영역(43)에서, 붕소를 도핑한 실리콘층(53)의 주위에 제2 탄화 실리콘층(52)이 형성된다. 따라서, P형 영역(14)과 N형 영역(13) 사이의 PN 접합에 형성된 제1 탄화 실리콘층(21)과 마찬가지로 붕소(B)의 확산을 방지할 수 있다. 따라서, 불순물 농도 프로파일을 가파르게 할 수 있다.
채널 영역으로의 붕소의 침입이 방지되므로, 백색점 및 흑점의 발생을 억제할 수 있고, 또 붕소의 확산이 억제된다. 따라서, 센서 특성이 안정된다.
<2. 제2 실시 형태>
[고체 촬상 장치의 제조 방법의 제1 예]
본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 제1 예를, 도 3a 내지 도 3g의 개략적 제조 방법 단면도를 참조하여 설명한다. 이 설명은 일례로서, CMOS형 이미지 센서에 대해서 나타낸다. 레지스트막의 제거 공정, 및 로직부 형성 공정에 대해서는 구체적으로 나타내지 않는 한 설명을 생략한다는 것을 이해하자.
도 3a에 도시한 바와 같이, 반도체 기판(11)으로서 실리콘 기판을 구비한다.
상기 반도체 기판(11) 상에 이온 주입시의 완충 막이 되는 산화막(31)을 형성한다. 이 산화막(31)은 예를 들어, 열산화법 또는 화학 기상 성장법 등에 의해, 예를 들어, 산화 실리콘막으로 형성한다.
다음에, 상기 산화막(31) 상에 HAD 센서의 오버플로우 배리어를 형성하는 영역에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로 사용해서, 산화막(31)을 통해서 상기 반도체 기판(11)에 붕소(B)를 이온 주입해서 P형 매립 영역(12)을 형성한다. 이 P형 매립 영역(12)은 반도체 기판(11)으로부터 방출된 전자가 형성될 수광 센서부에 들어가지 않도록 하기 위해서 형성된다. 상기 이온 주입은 예를 들어, 주입 에너지로서 2,000keV이상의 고 에너지를 필요로 한다. 이와 같이 하여, HAD 센서를 위한 오버플로우 배리어 영역이 되는 P형 매립 영역(12)이 형성된다.
도시하고 있지 않지만, 상기 P형 매립 영역(12) 상에 예를 들어, 이온 주입에 의해 탄화 실리콘층을 형성해도 좋다. 이 탄화 실리콘층에 의해, P형 매립 영역(12)으로부터 후에 형성되는 포토다이오드의 N형 영역으로의 붕소의 확산이 방지된다.
그 후, 상기 레지스트막을 제거한다.
다음에, 도 3b에 도시한 바와 같이, 화소간 소자 분리 영역(41)을 형성하는 영역에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막(31)을 통해서 반도체 기판(11)에 붕소(B)를 이온 주입한다. 이 이온 주입에 의해, 상기 P형 매립 영역(12) 상의 반도체 기판(11)에 화소간 소자 분리 영역(41)이 형성된다.
그 후, 상기 레지스트막을 제거한다.
다음에, 불산으로 상기 산화막(31)을 제거한다. 도면에서는 산화막(31)을 제거하는 직전의 상태를 나타냈다.
도 3c에 도시한 바와 같이, 에피택셜 성장법에 의해, 상기 반도체 기판(11) 위로 제1 탄화 실리콘(SiC)층(21)을 형성한다. 이 에피택셜 성장은 실리콘(Si) 프리커서 가스를 수소(H2) 가스 중으로 열분해함으로써 프라임 웨이퍼와 같은 결정 구조를 갖는 실리콘 박막을 형성하는 기술이다. 상기 제1 탄화 실리콘층(21)의 막 두께는 예를 들어, 5nm 내지 10nm로 설정될 수 있다. 제1 탄화 실리콘층(21)의 탄소(C) 농도는 0.1atom% 내지 0.5atom%로 설정될 수 있다.
상기 제1 탄화 실리콘층(21)을 형성하는 에피택셜 성장의 구체적인 조건의 일례를 이하에 설명한다.
예를 들어, 원료 가스로서 모노실란(SiH4)과 모노메틸 실란(SiH3CH3: MMS), 수소(H2)를 사용한다. 에피택셜 성장 분위기의 압력을 1.33kPa, 모노실란(SiH4)의 유량을 150㎤/min, 모노메틸 실란(SiH3CH3: MMS)의 유량을 100㎤/min, 수소(H2)의 유량을 20L/min, 기판 온도를 600℃로 설정했다.
또한, 상기 제1 탄화 실리콘층(21)의 에피택셜 성장 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다는 점을 이해해야 한다. 에피택셜 성장 분위기 압력은 0.67 내지 2.67kPa로 설정할 수 있다. 또 모노실란(SiH4)의 유량을 100㎤/min 내지 300㎤/min, 모노메틸 실란(MMS)의 유량을 50㎤/min 내지 200㎤/min, 수소(H2)의 유량을 10L/min 내지 30L/min로 설정할 수 있다. 또한 기판 온도를 550℃ 내지 650℃로 설정할 수 있다.
다음에, 도 3d에 도시한 바와 같이, 에피택셜 성장법에 의해, 상기 제1 탄화실리콘층(21) 위로 제1 실리콘층(22)을 형성한다. 이 제1 실리콘층(22)은 예를 들어, 비도핑 실리콘층으로 형성된다. 제1 실리콘층(22)의 막 두께는 예를 들어, 10nm 내지 20nm로 설정될 수 있다.
상기 제1 실리콘층(22)을 형성하는 에피택셜 성장의 구체적인 조건의 일례를 이하에 설명한다.
예를 들어, 원료 가스로서 디클로로실란(SiCl2H2: DCS), 수소(H2)를 사용한다. 에피택셜 성장 분위기의 압력을 1.33kPa, 디클로로실란(SiCl2H2: DCS)의 유량을 25㎤/min, 수소(H2)의 유량을 20L/min, 기판 온도를 750℃로 설정했다.
상기 제1 실리콘층(22)을 형성하는 에피택셜 성장 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다. 에피택셜 성장 분위기의 압력을 0.67 내지 2.67kPa, 디클로로실란(SiCl2H2: DCS)의 유량을 10㎤/min 내지 50㎤/min, 수소(H2)의 유량을 10L/min 내지 30L/min, 기판 온도를 700℃ 내지 800℃로 설정할 수 있다.
다음에, 도 3e에 도시한 바와 같이, 상기 제1 실리콘층(22) 상에 이온 주입시의 완충 막이 되는 산화막(32)을 형성한다. 이 산화막(32)은 예를 들어, 열산화법 또는 화학 기상 성장법 등에 의해, 예를 들어, 산화 실리콘막으로 형성한다.
다음에, 상기 산화막(32) 위로 화소간 소자 분리 영역(42)을 형성하는 영역에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막(32)을 통해서 제1 실리콘층(22)에 붕소(B)를 이온 주입한다. 이 이온 주입에 의해, 상기 화소간 소자 분리 영역(41) 상의 제1 실리콘층(22)에 화소간 소자 분리 영역(42)이 형성된다.
그 후, 상기 레지스트막을 제거한다.
도 3f에 도시한 바와 같이, 상기 산화막(32) 상에 수광 센서부를 형성하는 영역 위에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막(32), 제1 실리콘층(22), 제1 탄화 실리콘층(21) 등을 통해서 반도체 기판(11)에 인을 이온 주입한다. 이 이온 주입에 의해, P형 매립 영역(12) 상의 화소간 소자 분리 영역(41) 사이의 반도체 기판(11)에 N형 영역(13)이 형성된다.
그 후, 상기 레지스트막을 제거한다.
다음에, 상기 산화막(32) 상에 피닝을 강화시키는 영역 위에 개구를 형성한 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막(32)을 통해서 붕소의 이온 주입을 행한다. 이 이온 주입에 의해, 화소간 소자 분리 영역(42) 사이의 제1 실리콘층(22)에 피닝 강화 영역이 되는 P형 영역(14)이 형성된다.
이와 같이 하여, N형 영역(13)과 P형 영역(14)으로 포토다이오드(15)가 구성된다.
또한, 상기 N형 영역(13)의 불순물 농도 분포를 실선으로, 상기 P형 영역(14)의 불순물 농도 분포를 파선으로 나타냈다. 이 불순물 농도 분포에 따르면, 도면 우 방향으로 이동함에 따라 농도는 높아진다.
그 후, 상기 산화막(32)을 예를 들어, 습식 에칭에 의해 제거한다. 도면에서는 산화막(32)을 제거하는 직전의 상태를 나타냈다.
다음에, 도 3g에 도시한 바와 같이, N형 영역(13)과 P형 영역(14)으로 이루어지는 포토다이오드(15)의 측방의 제1 실리콘층(22) 및 화소간 소자 분리 영역(42) 상에 게이트 절연막(16)을 통해서 전송 게이트(17)를 형성한다. 이 때, 전송 게이트(17)는 전하 전송을 고려해서 P형 영역(14)과 소정의 간격을 두고 형성되는 것이 바람직하다. 또한, 도시하고 있지 않지만, 화소 트랜지스터가 되는 예를 들어, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극을 상기 전송 게이트(17)와 동시에 형성할 수도 있다.
상기 게이트 절연막(16)은 상기 제1 실리콘층(22) 위로 산화 실리콘막을 성막해서 형성한다. 게이트 절연막(16) 위로 전송 게이트를 형성할 때 유용한 도전막으로서, 예를 들어, 폴리실리콘막을 형성한다. 이 폴리실리콘막의 막 두께는 180nm로 설정될 수 있다.
다음에, 화소부의 전송 게이트 형성 영역을 피복한 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 폴리실리콘막의 건식 에칭을 행한다. 이 건식 에칭에 의해, 전송 게이트(17)가 형성된다. 이후의 공정은 공지된 공정과 동일한 방식으로 문제없이 행해질 수 있다.
또한, 상기 전송 게이트(17)를 형성함과 동시에, 도시하고 있지 않지만, 소정의 화소 트랜지스터의 형성 위치에, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극을 형성할 수도 있다는 것을 이해해야 한다.
이와 같이 하여, 고체 촬상 장치(1)가 형성된다.
상기 고체 촬상 장치(1)의 제조 방법에서는 P형 영역(14)과 N형 영역(13) 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 된다. 따라서, 포화 전하량(Qs) 증가가 가능하게 된다.
채널 영역으로의 붕소의 침입이 방지되므로, 백색점 및 흑점의 발생을 억제할 수 있고, 또 붕소의 확산이 억제된다. 따라서, 센서 특성이 안정된다.
[고체 촬상 장치의 제조 방법의 제2 예]
본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법을, 도 4a 내지 도 4e의 제조 방법 단면도를 참조하여 설명한다. 여기서, 상기 화소간 소자 분리 영역(41, 42)을 얕은 홈 분리에 의해 형성하는 방법을 설명한다. 또한, 반도체 기판(11)은 상기 설명한 반도체 기판(11)뿐만 아니라 반도체 기판(11) 위에 형성된 제1 탄화 실리콘층(21) 및 제1 실리콘층(22)을 포함하도록 고려될 수 있다는 점을 이해해야 한다. 화소간 소자 분리 영역(43)의 형성과 관련하여, 제1 탄화 실리콘층(21) 및 제1 실리층(22)을 포함해서 설명한다.
도 4a에 도시한 바와 같이, 반도체 기판(11) 상에 이온 주입시의 완충 막이 되는 산화막(31)을 형성한다. 이 산화막(31)은 예를 들어, 열산화법 또는 화학 기상 성장법 등에 의해, 예를 들어, 산화 실리콘막으로 형성한다.
다음에, 상기 산화막(31) 상에 각 HAD 센서의 오버플로우 배리어를 형성하는 영역에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막(31)을 통해서 상기 반도체 기판(11)에 붕소(B)를 이온 주입해서 P형 매립 영역(12)을 형성한다. P형 매립 영역(12)은 반도체 기판(11)으로부터 방출된 전자가 형성될 수광 센서부에 들어가지 않도록 하기 위해서 형성된다. 상기 이온 주입은 예를 들어, 주입 에너지로서 2,000keV이상의 고 에너지를 필요로 한다. 이와 같이 하여, HAD 센서의 오버플로우 배리어 영역이 되는 P형 매립 영역(12)이 형성된다.
그 후, 상기 레지스트막을 제거한다.
다음에, 상기 산화막(31) 위로 하드 마스크가 되는 절연막(33)을 형성한다. 이 절연막(33)은 예를 들어, 질화 실리콘막으로 형성되는 것이 바람직하다.
다음에, 상기 절연막(33) 위로 화소 분리 홈을 형성하는 영역에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로 사용하여 절연막(33)을 건식 에칭해서 가공한다.
도 4b에 도시한 바와 같이, 상기 절연막(33)을 마스크로 사용하여 건식 에칭에 의해, 상기 반도체 기판(11)의 가공을 행하고, 화소간 분리 홈(51)을 형성한다. 이 화소간 분리 홈(51)은 상기 P형 매립 영역(12) 상의 반도체 기판(11)에 형성된다. 상기 건식 에칭에 의한 반도체 기판(11)의 가공 예를 하기에 설명한다.
상기 건식 에칭에서는 일례로서, 취화 수소(HBr), 불화질소(NF3) 및 산소(O2)를 사용한다. 에칭 분위기의 압력을 16.7Pa, 바이어스 전력을 450W로 설정한다. 또 각 가스 유량은 예를 들어, 취화 수소(HBr)의 유량을 230㎤/min, 불화질소(NF3)의 유량을 35㎤/min, 산소(O2)의 유량을 17㎤/min로 설정했다.
또한, 상기 건식 에칭 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다는 것을 이해해야 한다. 에칭 분위기의 압력을 2.67 내지 26.7kPa, 바이어스 전력을 200W 내지 1,000W로 설정할 수 있다. 또 취화 수소(HBr)의 유량을 200㎤/min 내지 400㎤/min, 불화질소(NF3)의 유량을 0.0㎤/min 내지 50㎤/min, 산소(O2)의 유량을 5㎤/min 내지 50㎤/min의 범위 내에서 설정할 수 있다.
상기의 조건에서 가공하였을 경우, 화소간 분리 홈(51)의 폭이 0.25㎛로 마무리되었다.
건식 에칭용의 하드 마스크가 되는 상기 절연막(33)을 질화 실리콘막으로 형성했을 경우에는 열 인산의 습식 에칭함으로써 제거한다.
다음에, 도 4c에 도시한 바와 같이, 상기 반도체 기판(11)에 대하여 선택적으로 에피택셜 성장시킴으로써, 상기 화소간 분리 홈(51)의 내부 벽에 제2 탄화 실리콘(SiC)층(52)을 형성한다. 이 때, 반도체 기판(11)의 표면 위에 산화막(31)이 형성되어 있기 때문에, 이 부분에서는 에피택셜 성장은 일어나지 않는다.
이 에피택셜 성장은 실리콘(Si) 프리커서 가스를 수소(H2) 가스 중으로 열분해함으로써 프라임 웨이퍼와 같은 결정 구조를 갖는 실리콘 박막을 형성하는 기술이다. 상기 제2 탄화 실리콘층(52)의 막 두께는 예를 들어, 10nm 내지 25nm로 설정될 수 있다. 제2 탄화 실리콘층(52)의 탄소(C) 농도는 0.1atom% 내지 0.5atom%로 설정될 수 있다.
상기 제2 탄화 실리콘층(52)을 형성하는 상기 선택적 에피택셜 성장의 구체적인 조건의 일례를 이하에 설명한다.
예를 들어, 원료 가스로서 디클로로실란(SiCl2H2: DCS), 염화 수소(HCl), 모노메틸 실란(SiH3CH3: MMS), 수소(H2)를 사용한다. 에피택셜 성장 분위기의 압력을 6.7kPa, 디클로로실란(SiCl2H2: DCS)의 유량을 80㎤/min, 염화 수소(HCl)의 유량을 15㎤/min, 모노메틸 실란(SiH3CH3: MMS)의 유량을 50㎤/min, 수소(H2)의 유량을 20L/min, 기판 온도를 700℃로 설정했다.
또한, 상기 제2 탄화 실리콘층(52)의 에피택셜 성장 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다. 성막 분위기의 압력을 2.67kPa 내지 10.7kPa의 범위로 설정할 수 있다. 또 디클로로실란(DCS)의 유량을 40㎤/min 내지 120㎤/min, 염화 수소(HCl)의 유량을 5㎤/min 내지 125㎤/min, 모노메틸 실란(MMS)의 유량을 25㎤/min 내지 100㎤/min, 수소(H2)의 유량을 10L/min 내지 30L/min의 범위에서 설정할 수 있다. 또한 기판 온도를 650℃ 내지 750℃ 범위로 할 수 있다.
다음에, 도 4d에 도시한 바와 같이, 상기 반도체 기판(11)(실질적으로는 제2 탄화 실리콘(SiC)층(52)) 상에 선택적으로 에피택셜 성장시킨 붕소를 도핑한 실리콘(Si)층(53)으로 각 화소간 분리 홈(51)을 충전한다. 붕소(B)를 도핑한 실리콘(Si)층(53)의 막 두께는 예를 들어, 0.2nm 내지 0.23nm, 붕소(B)를 도핑한 실리콘(Si)층(53)의 붕소(B) 농도는 예를 들어, 3×1016/㎤로 설정될 수 있다. 이와 같이 하여, 화소간 소자 분리 영역(43)이 형성된다.
구체적인 조건으로서, 붕소(B)를 도핑한 실리콘(Si)층(53)의 선택적 에피택셜 성장 조건을 이하에 설명한다.
예를 들어, 원료 가스로서, 모노실란(SiH4), 디보란(B2H6), 염화 수소(HCl), 및 수소(H2)를 사용하고, 에피택셜 성장 분위기의 압력을 1.33kPa로 설정한다.
상기 모노실란(SiH4)의 유량을 150㎤/min, 디보란(B2H6)의 유량을 5㎤/min(디보란(B2H6) 농도는 1 00ppm/H2로 설정될 수 있음), 염화 수소(HCl)의 유량을 150㎤/min, 수소(H2)의 유량을 20L/min로 설정될 수 있다.
또 기판 온도를 750℃로 설정한다.
상기 에피택셜 성장 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다는 것을 이해해야 한다.
예를 들어, 에피택셜 성장 분위기의 압력을 0,67kPa 내지 2.67kPa의 범위로 설정할 수 있다. 또한, 모노실란(SiH4)의 유량을 100㎤/min 내지 200㎤/min, 디보란(B2H6)의 유량을 1㎤/min 내지 10㎤/min, 염화 수소(HCl)의 유량을 100㎤/min 내지 200㎤/min, 수소(H2)의 유량을 10L/min 내지 30L/min의 각 범위로 설정할 수 있다. 또한 기판 온도를 700℃ 내지 800℃로 설정할 수 있다.
그 후, 상기 산화막(31)을, 예를 들어, 습식 에칭에 의해 제거한다. 도면에서는 산화막(31)을 제거한 상태를 나타냈다.
다음에, 도 4e에 도시한 바와 같이, 상기 반도체 기판(11) 상에 수광 센서부를 형성하는 영역 위에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로 해서 반도체 기판(11)에 인을 이온 주입한다. 이 이온 주입에 의해, P형 매립 영역(12) 상의 화소간 소자 분리 영역(43) 사이의 반도체 기판(11)에 N형 영역(13)이 형성된다.
다음에, 상기 N형 영역(13) 상의 반도체 기판(11)에, 피닝 강화 영역이 되는 P형 영역(14)을 형성한다.
이 때, 미리, 반도체 기판(11) 상에 형성해 둔 제1 탄화 실리콘층(21)을 경계로 해서, 그 하부측의 반도체 기판(11)에 N형 영역(13)을 형성하고, 그 상부측의 반도체 기판(11)(실질적으로는 제1 실리콘층(22))에 P형 영역(14)을 형성하는 것이 바람직하다.
이렇게 형성된 N형 영역(13)과 P형 영역(14)으로 이루어지는 포토다이오드(15)의 측방의 제1 실리콘층(22) 및 화소간 소자 분리 영역(43) 상에 게이트 절연막(16)을 통해서 전송 게이트(17)를 형성한다. 이 때, 전송 게이트(17)는 전하 전송을 고려해서 P형 영역(14)과 소정의 간격을 두고 형성되는 것이 바람직하다.
도시하고 있지 않지만, 화소 트랜지스터가 되는 예를 들어, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극을 상기 전송 게이트(17)와 동시에 형성할 수도 있다.
상기 게이트 절연막(16)은 상기 제1 실리콘층(22) 위에 산화 실리콘막을 성막해서 형성한다. 계속해서, 게이트 절연막(16) 위에 전송 게이트를 형성하는 도전막으로서, 예를 들어, 폴리실리콘막을 형성한다. 이 폴리실리콘막의 막 두께는 180nm로 설정될 수 있다.
다음에, 화소부 전송 게이트 형성 영역을 피복한 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 폴리실리콘막의 건식 에칭을 행한다. 이 건식 에칭에 의해, 전송 게이트(17)가 형성된다. 이후의 공정은 종래와 같아서 문제없이 행해질 수 있다.
또한, 상기 전송 게이트(17)를 형성함과 동시에, 도시하고 있지 않지만, 소정의 화소 트랜지스터의 형성 위치에, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극을 형성할 수도 있다.
이와 같이 하여, 고체 촬상 장치(1)가 형성된다.
상기 고체 촬상 장치의 제조 방법에서는 P형 영역(14)과 N형 영역(13) 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 된다. 따라서, 포화 전하량(Qs)의 증가가 가능하게 된다. 또한, 화소간 소자 분리 영역(43)에서, 붕소를 도핑한 실리콘층(53)의 주위에 제2 탄화 실리콘층(52)이 형성되므로, P형 영역(14)과 N형 영역(13) 사이의 PN 접합과 마찬가지로 붕소(B)의 확산을 방지할 수 있다. 따라서, 불순물 농도 프로파일을 가파르게 형성할 수 있다.
또한, 채널 영역으로의 붕소의 침입이 방지되므로, 백색점 및 흑점의 발생을 억제할 수 있고, 또 붕소의 확산이 억제된다. 따라서, 센서 특성이 안정된다.
산화막의 경우, 고 종횡비 형상을 가지므로 매립성에 문제가 있다. 한편, 실리콘층은 에피택셜 성장에 의해 형성되기 때문에 매립성을 고려할 필요가 없다.
[고체 촬상 장치의 제조 방법의 변형예]
본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 변형예를, 도 5a 및 도 5b의 제조 방법 단면도를 참조하여 설명한다. 이 고체 촬상 장치의 제조 방법의 변형예는 상기 고체 촬상 장치의 제조 방법의 제2 예의 변형예다.
도 5a에 도시한 바와 같이, 상기 도 4c를 참조하여 설명한 공정까지는 상기 제2 예와 같은 제조 방법을 거친다. 구체적으로 설명하면, 반도체 기판(11)에 대하여 에피택셜 성장시킴으로써, 상기 반도체 기판(11)에 형성된 화소간 분리 홈(51)의 내부 벽에 제2 탄화 실리콘(SiC)층(52)을 형성한다.
다음에 일반적으로의 에피택셜 성장법에 의해, 상기 반도체 기판(11)(실질적으로는 제2 탄화 실리콘(SiC)층(52))에 대하여 에피택셜 성장시킨 붕소(B)를 도핑한 실리콘(Si)층(53)으로 화소간 분리 홈(51)을 충전한다. 이 때, 산화막(31) 위로도 실리콘층(53)이 횡방향으로 성장한다. 이러한 선택성의 없는 조건의 에피택셜 성장에서는 균등하게 실리콘층(53)이 성장된다.
상기 실리콘층(53)의 막 두께는 예를 들어, 0.2nm 내지 0.23nm, 붕소(B) 농도는 예를 들어, 3×1016atoms/㎤로 설정될 수 있다.
상기 붕소(B)를 도핑한 실리콘층(53)의 에피택셜 성장 조건의 일례를 이하에 설명한다.
원료 가스로서, 모노실란(SiH4), 디보란(B2H6), 염화 수소(HCl), 및 수소(H2)를 사용하고, 에피택셜 성장 분위기의 압력을 1.33kPa로 설정한다.
상기 모노실란(SiH4)의 유량을 150㎤/min, 디보란(B2H6)의 유량을 5㎤/min(디보란(B2H6) 농도는 100ppm/H2로 설정됨), 염화 수소(HCl)의 유량을 150㎤/min, 수소(H2)의 유량을 20L/min로 설정될 수 있다.
또 기판 온도를 800℃로 설정한다.
상기 에피택셜 성장 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다는 것을 이해해야 한다.
예를 들어, 에피택셜 성장 분위기의 압력을 0,67kPa 내지 2.67kPa의 범위로 설정할 수 있다. 또한, 모노실란(SiH4)의 유량을 100㎤/min 내지 200㎤/min, 디보란(B2H6)의 유량을 1㎤/min 내지 10㎤/min, 염화 수소(HCl)의 유량을 100㎤/min 내지 200㎤/min, 수소(H2)의 유량을 10L/min 내지 30L/min의 각 범위로 설정할 수 있다. 또한 기판 온도를 700℃ 내지 900℃로 설정할 수 있다.
다음에, 도 5b에 도시한 바와 같이, 상기 산화막(31)(도 5a 참조) 상에 존재하고 있는 붕소를 도핑한 실리콘층(53)(도 5a 참조)을 건식 에칭함으로써 제거한다. 또한, 산화막(31)을 에칭에 의해 제거한다. 또는, 반도체 기판(11) 표면상의 잉여 실리콘층(53) 및 산화막(31)을 화학적 기계 연마(CMP)에 의해 제거해도 좋다.
이 결과, 화소간 분리 홈(51)의 내부에 제2 탄화 실리콘층(52)을 통해서 형성된 붕소를 도핑한 실리콘층(53)으로, 화소간 소자 분리 영역(43)이 형성된다.
그 후, 도 4e를 참조하여 설명한 공정 및 그 이후 공정을 행하는 것이 필요하다.
이 변형예에서는 균등하게 실리콘층(53)이 성장되어, 실리콘층(53)이 성장되는 동안 화소간 분리 홈(51)의 내부에서의 보이드의 발생이 억제될 수 있다.
[고체 촬상 장치의 제조 방법의 제3 예]
본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 제조 방법의 제3 예를, 도 6a 내지 도 6d의 제조 방법 단면도를 참조하여 설명한다.
도 6a에 도시한 바와 같이, 상기 제1 예와 마찬가지로, 반도체 기판(11)에 붕소(B)를 이온 주입해서 P형 매립 영역(12)을 형성한다. 또한 상기 P형 매립 영역(12) 상의 반도체 기판(11)에 붕소(B)를 이온 주입하고, 화소간 소자 분리 영역(41)을 형성한다.
다음에, 반도체 기판(11) 위로 제1 탄화 실리콘층(21), 제1 실리콘층(22)을 형성한다.
다음에, 상기 제1 실리콘층(22) 상에 에피택셜 성장법에 의해, 제3 탄화 실리콘층(23)을 형성한다.
이 에피택셜 성장은 실리콘(Si) 프리커서 가스를 수소(H2) 가스 중으로 열분해함으로써 프라임 웨이퍼와 같은 결정 구조를 갖는 실리콘 박막을 형성하는 방법이다. 상기 제3 탄화 실리콘층(23)의 막 두께는 예를 들어, 5nm 내지 10nm로 설정될 수 있다. 제3 탄화 실리콘층(23)의 탄소(C) 농도는 0.1atom% 내지 0.5atom%로 설정될 수 있다.
상기 제3 탄화 실리콘층(23)을 형성하는 에피택셜 성장의 구체적인 조건의 일례를 이하에 설명한다.
예를 들어, 원료 가스로서 모노실란(SiH4)과 모노메틸 실란(SiH3CH3: MMS), 수소(H2)를 사용한다. 에피택셜 성장 분위기의 압력을 1.33kPa, 모노실란(SiH4)의 유량을 150㎤/min, 모노메틸 실란(SiH3CH3: MMS)의 유량을 100㎤/min, 수소(H2)의 유량을 20L/min, 기판 온도를 600℃로 설정했다.
또한, 상기 제1 탄화 실리콘층(21)의 에피택셜 성장 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다. 에피택셜 성장 분위기 압력은 0.67 내지 2.67kPa로 설정할 수 있다. 또 모노실란(SiH4)의 유량을 100㎤/min 내지 300㎤/min, 모노메틸 실란(MMS)의 유량을 50㎤/min 내지 200㎤/min, 수소(H2)의 유량을 10L/min 내지 30L/min로 설정할 수 있다. 또한 기판 온도를 550℃ 내지 650℃로 설정할 수 있다.
다음에, 도 6b에 도시한 바와 같이, 에피택셜 성장법에 의해, 상기 제3 탄화 실리콘층(23)위로 제2 실리콘층(24)을 형성한다. 이 제2 실리콘층(24)은 예를 들어, 비도핑 실리콘층으로 형성된다. 제2 실리콘층(24)의 막 두께는 예를 들어, 10nm 내지 20nm로 설정될 수 있다.
상기 제2 실리콘층(24)을 형성하는 에피택셜 성장의 구체적인 조건의 일례를 이하에 설명한다.
예를 들어, 원료 가스로서 디클로로실란(SiCl2H2: DCS), 수소(H2)를 사용한다. 에피택셜 성장 분위기의 압력을 1.33kPa, 디클로로실란(SiCl2H2: DCS)의 유량을 25㎤/min, 수소(H2)의 유량을 20L/min, 기판 온도를 750℃로 설정했다.
또한, 상기 제2 실리콘층(24)을 형성하는 에피택셜 성장 조건은 예를 들어, 이하와 같은 범위에서 설정할 수 있다. 에피택셜 성장 분위기의 압력을 0.67 내지 2.67kPa, 디클로로실란(SiCl2H2: DCS)의 유량을 10㎤/min 내지 50㎤/min, 수소(H2)의 유량을 10L/min 내지 30L/min, 기판 온도를 700℃ 내지 800℃로 설정할 수 있다.
다음에, 도 6c에 도시한 바와 같이, 상기 제2 실리콘층(24), 제1 실리콘층(22) 상에 이온 주입시의 완충 막이 되는 산화막(도시하지 않음)을 형성한다. 이 산화막은 예를 들어, 열산화법 또는 화학 기상 성장법 등에 의해, 예를 들어, 산화 실리콘막으로 형성한다.
다음에, 상기 산화막 위로 화소간 소자 분리 영역을 형성하는 영역에 개구가 형성된 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막을 통과시켜서 제2 실리콘층(24), 제1 실리콘층(22)에 붕소(B)를 이온 주입한다. 이 이온 주입에 의해, 상기 화소간 소자 분리 영역(41) 상의 제2 실리콘층(24), 제1 실리콘층(22)에 화소간 소자 분리 영역(42)이 형성된다.
그 후, 상기 레지스트막을 제거한다.
상기 산화막 상에 수광 센서부를 형성하는 영역 위에 개구가 형성된 레지스트막(도시하지 않음)을 더 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막, 제2 실리콘층(24), 제3 탄화 실리콘층(23), 제1 실리콘층(22), 제1 탄화 실리콘층(21) 등을 통해서 반도체 기판(11)에 인을 이온 주입한다. 이 이온 주입에 의해, P형 매립 영역(12) 상의 화소간 소자 분리 영역(41) 사이의 반도체 기판(11)에 N형 영역(13)이 형성된다.
그 후, 상기 레지스트막을 제거한다.
다음에, 상기 산화막 상에 피닝을 강화시키는 영역 위에 개구를 형성한 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 산화막, 제2 실리콘층(24), 제3 탄화 실리콘층(23)을 통해서 제1 실리콘층(22)에 붕소의 이온 주입을 행한다. 이 이온 주입에 의해, 화소간 소자 분리 영역(42) 사이의 제1 실리콘층(22)에 피닝 강화 영역이 되는 P형 영역(14)이 형성된다.
이와 같이 하여, N형 영역(13)과 P형 영역(14)으로 포토다이오드(15)가 구성된다.
또한, 상기 N형 영역(13)의 불순물 농도 분포를 실선으로, 상기 P형 영역(14)의 불순물 농도 분포를 파선으로 나타냈다. 이 불순물 농도 분포에서는 도면 우 방향으로 이동함에 따라 농도는 높아진다.
그 후, 상기 산화막, 제2 실리콘층(24), 제3 탄화 실리콘층(23)을, 예를 들어, 습식 에칭에 의해 제거한다. 도면에서는 산화막 등을 제거하는 직전의 상태를 나타냈다.
다음에, 도 6d에 도시한 바와 같이, 상기 포토다이오드(15)의 측방의 제1 실리콘층(22) 및 화소간 소자 분리 영역(42) 상에 게이트 절연막(16)을 통해서 전송 게이트(17)를 형성한다. 이 때, 전송 게이트(17)는 전하 전송을 고려해서 P형 영역(14)과 소정의 간격을 두고 형성되는 것이 바람직하다. 또한, 도시하고 있지 않지만, 화소 트랜지스터가 되는 예를 들어, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극을 상기 전송 게이트(17)와 동시에 형성할 수도 있다.
상기 게이트 절연막(16)은 상기 제1 실리콘층(22) 위로 산화 실리콘막을 성막해서 형성한다. 계속해서, 게이트 절연막위로 전송 게이트를 형성하는 도전막으로서, 예를 들어, 폴리실리콘막을 형성한다. 이 폴리실리콘막의 막 두께는 180nm로 설정될 수 있다.
다음에, 화소부 전송 게이트 형성 영역을 피복한 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하여 폴리실리콘막의 건식 에칭을 행한다. 이 건식 에칭에 의해, 전송 게이트(17)가 형성된다. 이후의 공정은 종래와 같아서 문제없이 행해질 수 있다.
또한, 상기 전송 게이트(17)를 형성함과 동시에, 도시하고 있지 않지만, 소정의 화소 트랜지스터의 형성 위치에, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 각 게이트 전극을 형성할 수도 있다는 것을 이해해야 한다.
이와 같이 하여, 고체 촬상 장치(1)가 형성된다.
상기 고체 촬상 장치의 제조 방법에서는 P형 영역(14)이 형성되는 제1 실리콘층(22)을 제1 탄화 실리콘층(21)과 제3 탄화 실리콘층(23)으로 끼우므로, 공정 중에 붕소의 확산을 억제할 수 있다. 따라서, P형 영역(14)과 N형 영역(13) 사이의 경계 근방의 불순물 농도 분포가 소위 가파른 농도 구배를 갖는 불순물 농도 분포가 되기 때문에, 포화 전하량(Qs)의 증가가 가능하게 된다. 또한, 제2 실리콘층(24)을 형성함으로써, 포토다이오드로부터 이격된 위치에 이온 주입을 위한 관통막(예를 들어, 산화 실리콘막)을 형성시킬 수 있다.
또한, 채널 영역으로의 붕소의 침입이 방지되므로, 백색점 및 흑점의 발생을 억제할 수 있고, 또 붕소의 확산이 억제된다. 따라서, 센서 특성이 안정된다.
또한, 상기 각 제조 방법에서, 상기 제1 탄화 실리콘층(21), 제2 탄화 실리콘층(52), 제3 탄화 실리콘층(23)에 대하여 어닐링 처리하는 것이 바람직하다. 어닐링 처리함으로써, 제1 탄화 실리콘층(21), 제2 탄화 실리콘층(52), 제3 탄화 실리콘층(23)의 신뢰성이 향상되고, 이에 따라 붕소 확산의 억제 효과도 향상할 수 있다.
[촬상 장치의 구성의 일례]
본 발명의 고체 촬상 장치를 적용한 촬상 장치의 구성의 일례를, 도 7의 블록도를 참조하여 설명한다. 이 촬상 장치는 본 발명의 실시 형태의 고체 촬상 장치를 사용한 것이다.
도 7에 도시한 바와 같이, 촬상 장치(200)는 촬상부(201S)에 고체 촬상 장치(210)를 구비한다. 이 촬상부(201S)의 집광측에는 상을 결상시키는 집광 광학부(202S)가 구비된다. 촬상부(201S)에는 고체 촬상 장치(210)에서 광전 변환된 신호를 화상으로 처리하는 신호 처리 회로 등을 갖는 신호 처리부(203S)가 접속된다. 또 상기 신호 처리부(203S)에 의해 처리된 화상 신호는 화상 기억부(도시하지 않음)에 의해 기억시킬 수 있다. 이러한 촬상 장치(200)에서, 상기 고체 촬상 장치(210)에는 상기 실시 형태에서 설명한 고체 촬상 장치(1)를 사용할 수 있다.
상기 촬상 장치(200)에서는 본원 발명의 실시 형태에 따른 고체 촬상 장치(1)를 사용한다. 이에 따라, 상기 설명한 것과 마찬가지로 공간 분해능을 높일 수 있고, 혼색을 억제할 수 있다. 따라서, 고정밀도로 고화질 화상을 얻을 수 있다. 따라서, 화질의 향상이 도모된다.
상기 촬상 장치(200)는 상기 구성에 한정되지 않고, 고체 촬상 장치를 사용하는 촬상 장치이면 본 발명의 실시 형태에 따른 고체 촬상 장치(1)는 그 구성에 관계없이 임의의 촬상계에 적용할 수 있다는 것을 이해해야 한다.
예를 들어, 상기 촬상 장치(200)는 단일 칩으로 제조된 형태이여도 좋고, 촬상부와, 신호 처리부 또는 광학계가 함께 패키징된 촬상 기능을 갖는 모듈 형상의 형태이여도 좋다.
여기에서 말하는 "촬상계"는 예를 들어, 카메라나 촬상 기능을 갖는 휴대 기기를 말한다. 또 "촬상"이라는 용어는 일반적으로의 카메라 촬영 시 상의 수광뿐만이 아니라, 광의의 의미로서, 지문 검출 등도 포함하는 것이다.
<3. 제3 실시 형태>
[A] 장치 구성 등
도 14 및 도 15는 본 발명에 관한 제3 실시 형태에 따른 고체 촬상 장치(1)의 주요부를 도시하는 도면이다. 도 14에서는 화소(P)의 단면을 도시한다. 또한, 도 15는 화소(P)의 회로 구성을 도시한다.
도 14 및 도 15에 도시한 바와 같이, 본 실시 형태에서는 일부의 구성이 제1 실시 형태의 경우와 상이하지만, 중복되는 부분을 포함한다. 이로 인해, 중복되는 부분에 대해서는 적절히 기재를 생략한다.
도 14 및 도 15에 도시한 바와 같이, 고체 촬상 장치(1)는 화소(P)를 갖는다. 화소(P)는 반도체 기판(11)의 면(xy면)에서 수평 방향 x와, 이 수평 방향 x에 대하여 직교하는 수직 방향 y의 각각에 복수가 배열되는 것 같이 배치된다.
화소(P)는 도 14 및 도 15에 도시한 바와 같이, 포토다이오드(15)와, 화소 트랜지스터(Tr)를 포함한다. 본 실시 형태에서는 화소 트랜지스터(Tr)는 도 15에 도시한 바와 같이, 전송 트랜지스터(17T)와, 증폭 트랜지스터(18T)와, 선택 트랜지스터(19T)와, 리셋 트랜지스터(20T)를 포함하고, 포토다이오드(15)로부터 신호 전하를 판독하는 동작을 실시한다.
고체 촬상 장치(1)는 도 14에 도시된 바와 같이 단결정의 실리콘 반도체로 형성되는 반도체 기판(11)을 갖고, 포토다이오드(15)가 이 반도체 기판(11)에 배치된다.
고체 촬상 장치(1)에서는 도 14에 도시한 바와 같이, 이 반도체 기판(11)의 표면(도 14에서는 하면)에, 전송 트랜지스터(17T)가 배치된다. 도 14에서는 도시하고 있지 않지만, 화소 트랜지스터(Tr)를 구성하는 전송 트랜지스터(17T) 이외의 트랜지스터에 대해서도, 이 반도체 기판(11)의 표면에 배치된다.
도 14에 도시한 바와 같이, 전송 트랜지스터(17T) 등의 화소 트랜지스터를 피복하도록 배선층(111)이 배치된다. 배선층(111)의 표면 상에 반도체 기판(11)의 측에 반대측의 면에는 지지 기판(SJ)이 배치된다.
이에 대해, 반도체 기판(11)의 이면(도 14에서는 상면)에는 반사 방지막(HT)이 배치된다. 이 밖에, 반도체 기판(11)의 이면에는 컬러 필터(CF), 마이크로 렌즈(ML)가 화소(P)마다 배치된다. 따라서, 반도체 기판(11)은 이 이면측에서 입사하는 입사광(L)이 포토다이오드(15)에서 수광하도록 구성된다.
즉, 본 실시 형태의 고체 촬상 장치(1)는 "이면 조사형 CMOS 이미지 센서"이다.
각 부를 상세하게 설명한다.
(a) 포토다이오드(15)
고체 촬상 장치(1)에서, 각 포토다이오드(15)는 도 14에 도시한 바와 같이, N형 영역(13)과 P형 영역(14)을 포함하고, 입사광(L)을 수광면(JS)에서 수광해서 광전 변환함으로써 신호 전하를 생성해서 축적하도록 구성된다.
포토다이오드(15)에서, N형 영역(13)은 도 14에 도시한 바와 같이, 예를 들어, 실리콘 반도체인 반도체 기판(11)의 내부에 배치되고, 전하 축적 영역으로서 기능한다.
반도체 기판(11)의 내부에는 도 14에 도시한 바와 같이, 복수의 화소(P)를 서로 전기적으로 분리하도록 화소간 소자 분리 영역(44)이 배치된다. 이 화소간 소자 분리 영역(44)으로 구획된 영역에, 포토다이오드(15)의 N형 영역(13)이 배치된다. 상세에 대해서는 후술하지만, 화소간 소자 분리 영역(44)은 붕소(B)를 도핑한 실리콘 반도체층을, 반도체 기판(11)에 배치된 홈에 매립함으로써 배치된다.
본 실시 형태에서는 반도체 기판(11)에 배치된 홈의 표면에 탄화 실리콘층(25)이 피복되고, 대응하는 화소간 소자 분리 영역(44)은 그 탄화 실리콘층(25)에 의해 피복된 홈의 내부에 배치된다.
포토다이오드(15)에서, P형 영역(14)은 도 14에 도시한 바와 같이, N형 영역(13)에서, 입사광(L)이 입사하는 측의 면 위에 배치되고, 홀 축적 영역으로서 기능하고, 암전류가 발생하는 것을 억제한다. P형 영역(14)은 붕소(B)가 도핑된 실리콘 반도체층이며, 에피택셜 성장에 의해 배치된다.
도시를 생략하고 있지만, 포토다이오드(15)에서, 입사광(L)이 입사하는 측의 면과는 반대측의 면에도, P형 영역(도시되지 않음)이 배치되고, P형 영역(14)과 마찬가지로, 홀 축적 영역으로서 기능하고, 암전류가 발생하는 것을 억제한다.
이와 같이 포토다이오드(15)는 HAD(Hole Accumulation Diode) 구조가 되도록 형성된다.
또한, 본 실시 형태에서는 포토다이오드(15)는 N형 영역(13)과 P형 영역(14) 사이에 탄화 실리콘층(25)이 개재하도록 배치된다.
구체적으로 설명하면, 탄화 실리콘층(25)은 포토다이오드(15)의 P형 영역(14)과, 화소간 소자 분리 영역(44)과의 하면에서 일체적으로 형성된다.
상세에 대해서는 후술하지만, 탄화 실리콘층(25)은 에피택셜 성장에 의해 형성된다.
도 15에 도시한 바와 같이, 포토다이오드(15)는 애노드가 접지되고, 축적한 신호 전하(여기서는 전자)가 화소 트랜지스터(Tr)에 의해 판독되어, 전기 신호로서 수직 신호선(27)에 출력되도록 구성된다.
도 16a 및 도 16b는 본 발명에 관한 제3 실시 형태에서, 포토다이오드(15)의 부분의 밴드도이다.
도 16a는 포토다이오드(15)를 구성하는 각 부재의 밴드도를 나타내고, 도 16b는 각 부재가 접합된 포토다이오드(15)의 밴드도이다.
도 16a에 도시한 바와 같이, 실리콘(Si)으로 구성되는 N형 영역(13)과 P형 영역(14)은 탄화 실리콘(SiC)으로 구성되는 탄화 실리콘층(25)보다도, 밴드 갭이 좁다. 구체적으로는 실리콘(Si)의 밴드 갭은 1.2eV이며, 탄화 실리콘(SiC)의 밴드 갭은 약 3eV 정도이다.
이로 인해, 도 16b에 도시한 바와 같이, N형 영역(13)과 P형 영역(14) 사이에 개재된 탄화 실리콘층(25)의 부분에서는 큰 장벽이 존재하게 된다. 본 실시 형태에서는 탄화 실리콘층(25)의 폭이 작기 때문에, 캐리어는 터널 효과에 의해 관통하여 이동하게 된다.
(b) 화소 트랜지스터(Tr)
고체 촬상 장치(1)에서, 화소 트랜지스터(Tr)는 도 15에 도시한 바와 같이, 전송 트랜지스터(17T)와, 증폭 트랜지스터(18T)와, 선택 트랜지스터(19T)와, 리셋 트랜지스터(20T)를 포함하고, 포토다이오드(15)로부터 신호 전하를 판독하는 동작을 실시한다.
화소 트랜지스터(Tr)를 구성하는 각 트랜지스터는 도 14에서는 도시하고 있지 않으나, 배선층(111)이 배치되는 반도체 기판(11)의 표면측에 배치된다. 예를 들어, 각 트랜지스터는 N 채널의 MOS 트랜지스터이며, 반도체 기판(11)의 표면측의 측면에 배치된 P형 영역(도시되지 않음)에 배치된다. 예를 들어, 각 게이트는 폴리실리콘을 사용해서 형성된다. 그리고, 각 트랜지스터는 배선층(111)으로 피복된다.
화소 트랜지스터(Tr)에서, 전송 트랜지스터(17T)는 도 15에 도시한 바와 같이, 포토다이오드(15)에서 생성된 신호 전하를 플로팅 디퓨전(FD)에 전송하도록 구성된다.
구체적으로는 전송 트랜지스터(17T)는 도 15에 도시한 바와 같이, 포토다이오드(15)의 캐소드와 플로팅 디퓨전(FD) 사이에 배치된다. 그리고, 전송 트랜지스터(17T)의 게이트에 전송 선(26)이 전기적으로 접속된다. 전송 선(26)으로부터 전송 트랜지스터(17T)의 게이트에 전송 신호(TG)를 인가하면, 포토다이오드(15)에서 축적된 신호 전하를 플로팅 디퓨전(FD)에 전송한다.
화소 트랜지스터(Tr)에서, 증폭 트랜지스터(18T)는 도 15에 도시한 바와 같이, 플로팅 디퓨전(FD)에서, 전하로부터 전압으로 변환된 전기 신호를 증폭해서 출력하도록 구성된다.
구체적으로는 증폭 트랜지스터(18T)는 도 15에 도시한 바와 같이, 게이트가 플로팅 디퓨전(FD)에 전기적으로 접속된다. 또한, 증폭 트랜지스터(18T)는 드레인이 전원 공급 선(Vdd)에 전기적으로 접속되고, 소스가 선택 트랜지스터(19T)에 전기적으로 접속된다. 증폭 트랜지스터(18T)는 선택 트랜지스터(19T)가 "온(ON)" 상태로 되도록 선택되었을 때에는 정전류원(I)으로부터 정전류가 공급되어서, 소스 팔로워로서 동작한다. 이로 인해, 증폭 트랜지스터(18T)에서는 선택 트랜지스터(19T)에 선택 신호가 공급되는 경우 플로팅 디퓨전(FD)에서 전하로부터 전압으로 변환된 전기 신호가 증폭된다.
화소 트랜지스터(Tr)에서, 선택 트랜지스터(19T)는 도 15에 도시한 바와 같이, 선택 신호가 입력되었을 때에, 증폭 트랜지스터(18T)로부터 출력된 전기 신호를 수직 신호선(27)에 출력하도록 구성된다.
구체적으로는 도 15에 도시한 바와 같이, 선택 신호가 공급되는 어드레스 선(28)에 선택 트랜지스터(19T)의 게이트가 접속된다. 그리고, 선택 트랜지스터(19T)는 선택 신호가 공급된 때는 "온" 상태가 되어, 상기와 같이 증폭 트랜지스터(18T)에 의해 증폭된 출력 신호를 수직 신호선(27)에 출력한다.
화소 트랜지스터(Tr)에서, 리셋 트랜지스터(20T)는 도 15에 도시한 바와 같이, 증폭 트랜지스터(18T)의 게이트 전위를 리셋하도록 구성된다.
구체적으로는 리셋 트랜지스터(20T)는 도 15에 도시한 바와 같이, 리셋 신호가 공급되는 리셋 선(29)에 게이트가 전기적으로 접속된다. 또한, 리셋 트랜지스터(20T)는 드레인이 전원 공급 선(Vdd)에 전기적으로 접속되고, 소스가 플로팅 디퓨전(FD)에 전기적으로 접속된다. 리셋 트랜지스터(20T)는 리셋 선(29)으로부터 리셋 신호가 게이트에 공급되었을 때에, 플로팅 디퓨전(FD)을 통해 증폭 트랜지스터(18T)의 게이트 전위를 전원 전압으로 리셋한다.
상기에서, 전송 선(26), 어드레스 선(28), 리셋 선(29)의 각 배선은 수평 방향(행 방향)(x)으로 배열되는 복수의 화소(P)의 각 트랜지스터의 게이트에 접속하도록 배선된다. 이로 인해, 상기의 각 트랜지스터의 동작은 1행분의 화소(P)에 대해서 동시에 행하여진다.
(c) 배선층(111)
고체 촬상 장치(1)에서, 배선층(111)은 도 14에 도시한 바와 같이, 배선(111h)과 절연층(111z)을 포함한다. 배선층(111)은 절연층(111z)에서 배선(111h)이 각 소자에 전기적으로 접속하도록 형성된다.
본 실시 형태에서는 각 배선(111h)은 도 15에 도시된 전송 선(26), 어드레스 선(28), 수직 신호선(27), 리셋 선(29) 등의 각 배선으로서 기능하도록 적층해서 형성된다.
예를 들어, 배선층(111)에서, 배선(111h)은 알루미늄 등의 도전성의 금속 재료로 형성된다. 한편, 절연층(111z)은 예를 들어, 실리콘 산화물 등의 절연 재료로 형성된다.
그리고, 배선층(111)에서, 반도체 기판(11)이 위치하는 측에 반대측의 면에는 지지 기판(SJ)이 배치된다. 예를 들어, 두께가 몇백 마이크로미터의 실리콘 반도체로 형성된 기판이 지지 기판(SJ)으로서 배치된다.
(d) 반사 방지막(HT)
고체 촬상 장치(1)에서, 반사 방지막(HT)은 도 14에 도시한 바와 같이, 반도체 기판(11)에서, 배선층(111) 등의 각 부가 배치된 표면(도 14에서는 하면)과는 반대측의 이면(도 14에서는 상면)에 배치된다.
반사 방지막(HT)은 반도체 기판(11)의 이면측에서 입사하는 입사광(L)이 반도체 기판(11)의 이면에서 반사하는 것을 방지하도록 구성된다. 즉, 반사 방지막(HT)은 광학적 간섭 작용에 의해 반사 방지 기능이 발현되도록 재료 및 막 두께가 적절히 선택되어서 형성된다. 본 실시 형태에서는 굴절률이 높은 재료를 사용해서 형성하는 것이 적합하다. 특히, 굴절률이 1.5이상의 재료를 사용해서 형성하는 것이 적합하다.
예를 들어, 실리콘 질화막 등의 절연막을, 반사 방지막(HT)으로서 배치한다. 이 밖에, 하프늄 산화막(HfO2막)(굴절률 n=2.0) 등의 절연막을, 반사 방지막(HT)으로서 배치해도 좋다.
(f) 기타
이 밖에, 도 14에 도시한 바와 같이, 반도체 기판(11)의 이면측에서는 반사 방지막(HT)의 상면에, 컬러 필터(CF)와 마이크로 렌즈(ML)가 배치된다.
컬러 필터(CF)는 예를 들어, 적색 필터층(도시되지 않음), 녹색 필터층(도시되지 않음), 청색 필터층(도시되지 않음)을 포함한다. 베이어(Bayer) 배열에서, 그 3원색의 각 필터층이 각 화소(P)에 대응하도록 배치된다. 즉, 컬러 필터(CF)는 수평 방향 x와 수직 방향 y에 인접하게 배열되는 화소(P) 사이에서, 다른 색의 광을 투과하도록 컬러 필터(CF)가 구성된다.
마이크로 렌즈(ML)는 각 화소(P)에 대응하도록 복수가 배치된다. 마이크로 렌즈(ML)는 볼록 형상으로 외향으로 만곡된 볼록 렌즈이며, 각 화소(P)의 포토다이오드(15)에 입사광(L)을 집광하도록 구성된다. 예를 들어, 마이크로 렌즈(ML)는 수지 등의 유기 재료를 사용해서 형성된다.
[B] 제조 방법
고체 촬상 장치(1)를 제조하는 제조 방법의 주요부에 대해서 설명한다.
도 17a 내지 도 17i는 본 발명에 관한 제3 실시 형태에서 고체 촬상 장치(1)의 제조 방법을 도시하는 도면이다.
도 14와 마찬가지로, 도 17a 내지 도 17i는 단면을 나타내고, 각 도면에 나타내는 공정을 순차 거쳐서, 도 14 등에 도시한 고체 촬상 장치(1)를 제조한다.
(a) 반도체 기판(11)의 박막화
우선, 도 17a에 도시한 바와 같이, 반도체 기판(11)의 박막화를 실시한다.
본 실시 형태에서는 도 17a에 도시한 바와 같이, 반도체 기판(11)의 표면(도 17a 내지 도 17i에서는 하면) 위에 지지 기판(SJ1)을 접합한 후에, 반도체 기판(11)의 이면(도 17a 내지 도 17i에서는 상면)으로부터 반도체 기판(11)의 일부를 제거함으로써, 박막화를 실시한다.
예를 들어, RIE(Reactive Ion Etching) 처리나, CMP 처리(Chemical Mechanical Polishing) 처리를 실시함으로써, 두께가 3 내지 7㎛가 되도록 반도체 기판(11)을 박막화한다.
(b) 홈(TR)의 형성
다음에, 도 17b에 도시한 바와 같이, 반도체 기판(11)에 홈(TR)을 형성한다.
본 실시 형태에서는 도 17b에 도시한 바와 같이, 반도체 기판(11)에서, 화소간 소자 분리 영역(44)(도 14 참조)을 형성하는 부분을 제거함으로써, 홈(TR)을 형성한다.
구체적으로는 반도체 기판(11)의 이면측이 복수의 화소(P)의 경계 부분에 대응하는 면에서 노출되지만, 다른면에서는 피복되도록 레지스트 패턴(도시되지 않음)을 반도체 기판(11) 상에 포토리소그래피에 의해 형성한다. 그 후, 그 레지스트 패턴을 마스크로 사용하여, 그 반도체 기판(11)의 일부를 선택적으로 에칭함으로써, 홈(TR)을 형성한다.
본 실시 형태에서는 도 17b에 도시한 바와 같이, 지지 기판(SJ1)의 표면이 노출될 때까지, 반도체 기판(11)에 대해서 에칭 처리함으로써, 홈(TR)을 형성한다.
(c) 탄화 실리콘층(25)의 형성
다음에, 도 17c에 도시한 바와 같이, 탄화 실리콘층(25)을 형성한다.
본 실시 형태에서는 도 17c에 도시한 바와 같이, 홈(TR)이 형성된 이면(상면)을 피복하도록 탄화 실리콘층(25)을 형성한다. 즉, 화소간 소자 분리 영역(44)이 형성되는 홈(TR)의 내부 벽 및 포토다이오드(15)의 N형 영역이 형성되는 부분에서 반도체 기판(11)의 상면을 일체적으로 피복하도록 탄화 실리콘층(25)을 형성한다.
본 실시 형태에서는 에피택셜 성장법에 의해, SiC을 성막시킴으로써, 탄화 실리콘층(25)을 배치한다. 예를 들어, 탄소(C)의 농도가 0.1 내지 0.5atom%이며, 막 두께가 5 내지 10㎛가 되도록 탄화 실리콘층(25)을 배치한다.
예를 들어, 하기의 에피택셜 성장 조건 아래에서, 탄화 실리콘층(25)을 배치한다.
- 원료 가스: 디클로로실란(SiCl2H2: DCS), 염화 수소(HCl), 모노메틸 실란(SiH3CH3: MMS) 및 수소(H2)
- 에피택셜 성장 분위기의 압력: 6.7kPa
- 디클로로실란(SiCl2H2: DCS)의 유량: 80㎤/min
- 염화 수소(HCl)의 유량: 15㎤/min
- 모노메틸실란(SiH3CH3: MMS)의 유량: 50㎤/min
- 수소(H2)의 유량: 20L/min
- 기판 온도: 700℃
또한, 상기의 에피택셜 성장 조건은 이하와 같은 범위에서 설정할 수 있다고 이해해야 한다.
- 성막 분위기의 압력: 2.67kPa 내지 10.7kPa
- 디클로로실란(DCS)의 유량: 40㎤/min 내지 120㎤/min
- 염화 수소(HCl)의 유량: 5㎤/min 내지 125㎤/min
- 모노메틸실란(MMS)의 유량: 25㎤/min 내지 100㎤/min
- 수소(H2)의 유량: 10L/min 내지 30L/min
- 기판 온도: 650℃ 내지 1,000℃
(d) P형 영역(14), 화소간 소자 분리 영역(44)의 형성
다음에, 도 17d에 도시한 바와 같이, P형 영역(14) 및 화소간 소자 분리 영역(44)을 형성한다.
본 제조 방법에서는 도 17d에 도시한 바와 같이, 반도체 기판(11)의 이면 상에 동일한 포토다이오드(15)를 구성하는 N형 영역(13)을 형성하는 각 영역에, 각 포토다이오드(15)를 구성하는 P형 영역(14)을 형성한다. 이 이면측은 탄화 실리콘층(25)에 의해 그 영역이 피복된다.(도 14 참조)
동시에, 반도체 기판(11)에 형성되고 탄화 실리콘층(25)에 의해 피복된 홈(TR)의 내부에, 화소간 소자 분리 영역(44)을 형성한다.
본 실시 형태에서는 에피택셜 성장법에 의해, 붕소(B)가 도핑된 실리콘 반도체를 성막시킴으로써, P형 영역(14) 및 화소간 소자 분리 영역(44)을 형성한다. 구체적으로 설명하면, 홈(TR)의 내부 벽과 포토다이오드(15)의 N형 영역(13)이 형성되는 반도체 기판(11)의 상면 부분을 일체적으로 피복하도록 붕소(B)가 도핑된 실리콘 반도체를 형성한다.
예를 들어, 붕소(B)의 농도가 3×1016/㎤가 되도록 P형 영역(14) 및 화소간 소자 분리 영역(44)을 형성한다.
예를 들어, 하기의 에피택셜 성장 조건 아래에서, P형 영역(14) 및 화소간 소자 분리 영역(44)을 배치한다.
- 원료 가스: 모노실란(SiH4), 디보란(B2H6), 염화 수소(HCl) 및 수소(H2)
- 에피택셜 성장 분위기의 압력: 1.33kPa
- 모노실란(SiH4)의 유량: 150㎤/min
- 디보란(B2H6)의 유량: 5㎤/min(디보란(B2H6) 농도는 100ppm/H2로 설정됨.)
- 염화 수소(HCl)의 유량: 150㎤/min
- 수소(H2)의 유량: 20L/min
- 기판 온도: 750℃
상기의 에피택셜 성장 조건은 이하와 같은 범위에서 설정할 수 있다는 것을 이해해야 한다.
- 에피택셜 성장 분위기의 압력: 0,67kPa 내지 2.67kPa
- 모노실란(SiH4)의 유량: 100㎤/min 내지 200㎤/min
- 디보란(B2H6)의 유량: 1㎤/min 내지 10㎤/min
- 염화 수소(HCl)의 유량: 100㎤/min 내지 200㎤/min
- 수소(H2)의 유량: 10L/min 내지 30L/min
- 기판 온도를 700℃ 내지 1,000℃
(e) 반사 방지막(HT)의 형성
다음에, 도 17e에 도시한 바와 같이, 반사 방지막(HT)을 형성한다.
본 실시 형태에서는 도 17e에 도시한 바와 같이, P형 영역(14)의 상면을 피복하도록 반사 방지막(HT)을 형성한다.
예를 들어, CVD(Chemical Vapor Deposition)법에 의해 절연막을 성막함으로써, 반사 방지막(HT)을 형성한다.
(f) 지지 기판(SJ2)의 배치
다음에, 도 17f에 도시한 바와 같이, 지지 기판(SJ2)을 배치한다.
본 제조 방법에서는 도 17f에 도시한 바와 같이, 반도체 기판(11)에서 P형 영역(14) 및 반사 방지막(HT)이 배치된 이면에, 지지 기판(SJ2)을 접합한다. 그 후, 반도체 기판(11)에서, P형 영역(14) 및 반사 방지막(HT)이 배치된 이면과는 반대측의 표면에 접합된 지지 기판(SJ1)을 제거한다.
이에 의해, 반도체 기판(11)의 표면측이 노출된 상태가 된다.
(g) N형 영역(13) 및 전송 트랜지스터(17T)의 형성
다음에, 도 17g에 도시한 바와 같이, N형 영역(13) 및 전송 트랜지스터(17T)를 형성한다.
본 제조 방법에서는 도 17g에 도시한 바와 같이, 반도체 기판(11)의 노출된 표면측으로부터 반도체 기판(11)으로 N형 불순물을 주입함으로써, N형 영역(13)을 형성한다.
반도체 기판(11)의 노출된 표면의 P형 영역(도시되지 않음)에, 게이트 절연막, 게이트 전극을 형성한 후, N형 불순물을 이온 주입함으로써, 소스 드레인 영역을 형성하고, 이에 따라, 전송 트랜지스터(17T)를 형성한다. 화소 트랜지스터(Tr)를 구성하고 전송 트랜지스터(17T) 이외의 트랜지스터에 대해서도, 마찬가지로, 반도체 기판(11)의 표면측에 배치된다.
(h) 배선층(111)의 형성
다음에, 도 17h에 도시한 바와 같이, 배선층(111)을 형성한다.
본 제조 방법에서는 반도체 기판(11)에서 전송 트랜지스터(17T) 등의 각 부가 배치된 표면에, 배선층(111)을 형성한다. 구체적으로는 각 부에 접속하는 콘택트와, 각 부에 접속하는 배선(111h)이, 절연막(111z)에 의해 덮이도록 배선층(111)을 형성한다.
(i) 지지 기판(SJ)의 배치
다음에, 도 17i에 도시한 바와 같이, 지지 기판(SJ)을 배치한다.
본 제조 방법에서는 도 17i에 도시한 바와 같이, 반도체 기판(11)에서 배선층(111)이 배치된 표면측에, 지지 기판(SJ)을 접합한다. 그 후, 반도체 기판(11)의 반사 방지막(HT)이 배치된 이면으로부터, 지지 기판(SJ2)을 제거한다.
이에 의해, 반도체 기판(11)의 이면측이 노출된 상태가 된다.
(j) 컬러 필터(CF) 및 마이크로 렌즈(ML)의 형성
다음에, 도 14에 도시된 바와 같이 컬러 필터(CF) 및 마이크로 렌즈(ML)를 형성한다.
본 제조 방법에서는 도 14에 도시한 바와 같이, 반도체 기판(11)에서, 반사 방지막(HT)이 배치된 이면에, 컬러 필터(CF)를 배치한다. 그 컬러 필터(CF) 상에 마이크로 렌즈(ML)를 배치한다.
상술한 바와 같이 제조 방법을 수행함으로써, 이면 조사형의 CMOS형 이미지 센서로서, 고체 촬상 장치(1)를 완성시킨다.
[C] 정리
이상과 같이 본 실시 형태에서는 포토다이오드(15)의 P형 영역(14)은 붕소가 도핑된 실리콘 반도체에 의해 형성된다. 포토다이오드(15)에서, P형 영역(14)과 N형 영역(13) 사이에는 탄화 실리콘층(25)이 배치된다. 이 탄화 실리콘층(25)이 P형 영역(14)에 도핑된 붕소의 확산을 차단한다(도 14 참조).
또한, 본 실시 형태에서는 포토다이오드(15)를 포함하는 화소(P)가 반도체 기판(11)에 복수 배열되고, 화소간 소자 분리 영역(44)이 그 복수의 포토다이오드(15)의 사이에 배치된다. 본 실시 형태에서는 N형 영역(13)은 반도체 기판(11)의 내부에 형성되어, 화소간 소자 분리 영역(44)은 붕소가 도핑된 실리콘 반도체로 형성된다. 또한, 탄화 실리콘층(25)은 N형 영역(13)과 화소간 소자 분리 영역(44) 사이에 개재하도록 배치되고, 화소간 소자 분리 영역(44)에 도핑된 붕소의 확산을 차단한다(도 14 참조).
이로 인해, 탄화 실리콘층(25)에 의해, 붕소(B)의 확산이 억제된다.
따라서, 본 실시 형태에서는 각 제조 방법을 거친 후에도, 포토다이오드(15)에서, 가파른 PN 접합을 유지할 수 있고, 포화 전하량의 증가를 실현할 수 있다.
또한, 이면측 상부도 가파른 PN 접합을 갖은 HAD 구조이므로, 잉여 전자의 피닝을 충분히 행할 수 있고, 백색점 및 암전류의 발생을 저감할 수 있다.
또한, 본 실시 형태에서는 탄화 실리콘층(25)은 에피택셜 성장에 의해 형성되어, 반도체 기판(11)에 격자 정합된다. 이로 인해, 포토다이오드(15)를 구성하는 N형 영역(13)과 P형 영역(14) 사이의 계면에는 격자 정수의 차이에 의한 왜곡이 존재하지 않는다. 따라서, 스트레스에 기인하는 결정 결함의 발생이 억제된다. 따라서, 백색점 및 암전류의 발생을 저감할 수 있다.
또한, P형 영역(14) 및 화소간 소자 분리 영역(44)은 에피택셜 성장에 의해 형성되어, 그 탄화 실리콘층(25)에 격자 정합된다. 이와 같이 화소간 소자 분리 영역(44)이 에피택셜 성장에 의해 형성되므로, 결정 결함의 발생이 억제된다. 따라서, 백색점 및 암전류의 발생을 저감할 수 있다. 따라서, 화상 품질을 향상시킬 수 있다.
또한, 본 실시 형태에서, 고체 촬상 장치(1)는 본 발명의 고체 촬상 장치에 대응된다. 또한, 본 실시 형태에서, 포토다이오드(15)는 본 발명의 포토다이오드에 대응된다. 또한, 본 실시 형태에서, 반도체 기판(11)은 본 발명의 반도체 기판에 대응된다. 또한, 본 실시 형태에서, N형 영역(13)은 본 발명의 N형 영역에 대응된다. 또한, 본 실시 형태에서, P형 영역(14)은 본 발명의 제1 실리콘층에 대응된다. 또한, 본 실시 형태에서, 화소간 소자 분리 영역(44)은 본 발명의 제2 실리콘층(소자 분리 영역)에 대응된다. 또한, 본 실시 형태에서, 탄화 실리콘층(25)의 N형 영역(13)과 P형 영역(14) 사이의 부분은 본 발명의 제1 탄화 실리콘층에 대응된다. 또한, 본 실시 형태에서, 탄화 실리콘층(25)의 화소간 소자 분리 영역(44)의 측면 및 저면에 배치된 부분은 본 발명의 제2 탄화 실리콘층(소자 분리 영역)에 대응된다. 또한, 본 실시 형태에서, 배선층(111)은 본 발명의 배선층에 대응된다. 또한, 본 실시 형태에서, 배선(111h)은 본 발명의 배선에 대응된다. 또한, 본 실시 형태에서, 절연층(111z)은 본 발명의 절연층에 대응된다.
<4. 제4 실시 형태>
[A] 장치 구성 등
도 18은 본 발명에 관한 제4 실시 형태에서, 고체 촬상 장치(1)의 주요부를 도시하는 도면이다. 도 18은 도 14와 마찬가지로, 화소(P)의 단면을 도시한다.
도 18에 도시한 바와 같이, 본 실시 형태에서는 화소간 소자 분리 영역(44)의 형태가 제3 실시 형태와 상이하다. 이 점 및 이것에 관련되는 점을 제외하고, 본 실시 형태는 제3 실시 형태와 유사하다. 이로 인해, 중복되는 부분에 대해서는 기재를 생략한다.
화소간 소자 분리 영역(44)은 도 18에 도시한 바와 같이, 반도체 기판(11)의 이면(상면)으로부터 표면(하면)을 향한 중간까지 연장되어 배치된다. 즉, 각 화소간 소자 분리 영역(44)은 제3 실시 형태와 다르게 반도체 기판(11)의 이면(상면)으로부터 표면(하면)의 사이를 관통해 연장하도록 형성되어 있지 않다.
도 18에 도시한 바와 같이, 반도체 기판(11)의 표면에서, 화소간 소자 분리 영역(44)이 형성된 영역에 대응하는 부분에는 전송 트랜지스터(17T) 이외의 화소 트랜지스터가 배치된다. 예를 들어, 증폭 트랜지스터(18T)가 배치된다.
[B] 제조 방법
상기의 고체 촬상 장치(1)를 제조하는 제조 방법의 주요부에 대해서 설명한다.
도 19a 및 도 19b는 본 발명에 관한 제4 실시 형태에서, 고체 촬상 장치(1)의 제조 방법을 도시하는 도면이다.
도 19a 및 도 19b는 도 18과 마찬가지로, 단면을 도시하고, 각 도면에 나타내는 공정을 순차 거쳐서, 도 18에 도시한 고체 촬상 장치(1)를 제조한다.
(a) 반도체 기판(11)의 박막화
우선, 도 19a에 도시한 바와 같이, 반도체 기판(11)의 박막화를 실시한다.
본 제조 방법에서는 제3 실시 형태의 경우와 마찬가지로, 박막화를 실시한다.
(b) 홈(TR)의 형성
다음에, 도 19b에 도시한 바와 같이, 반도체 기판(11)에 홈(TR)을 형성한다.
본 제조 방법에서는 도 19b에 도시한 바와 같이, 반도체 기판(11)에서, 화소간 소자 분리 영역(44)(도 18 참조)을 형성하는 부분을 제거함으로써, 홈(TR)을 형성한다.
본 실시 형태에서는 각 홈(TR)의 깊이가 반도체 기판(11)의 이면(상면)으로부터 표면(하면)의 중간까지 도달하도록 배치된다. 즉, 지지 기판(SJ1)의 표면이 노출할 때까지, 반도체 기판(11)에 대해서 에칭 처리하지 않는다.
예를 들어, 반도체 기판(11)에서, 홈(TR)의 부분의 두께가, 0.1 내지 1㎛가 되도록 홈(TR)을 형성한다.
(c) 각 부의 형성
다음에, 각 부를 형성함으로써, 도 18에 도시한 바와 같이, 고체 촬상 장치(1)를 완성시킨다.
본 실시 형태에서는 제3 실시 형태의 경우와 마찬가지로, 각 부를 형성한다(도 17c 내지 도 17i 참조).
[C] 정리
이상과 같이 본 실시 형태에서는 제1 실시 형태와 마찬가지로, 탄화 실리콘층(25)이 P형 영역(14) 및 화소간 소자 분리 영역(44)에서, 도핑된 붕소의 확산을 차단하도록 구성된다(도 18 참조).
따라서, 본 실시 형태에서는 각 제조 방법을 거친 후에도, 각 포토다이오드(15)에서, 가파른 PN 접합을 유지할 수 있고, 포화 전하량의 증가를 실현할 수 있다.
더욱이, 이면측 상부도 가파른 PN 접합을 갖은 HAD 구조이므로, 잉여 전자의 피닝을 충분히 행할 수 있고, 백색점 및 암전류의 발생을 저감할 수 있다.
또한, 본 실시 형태에서는 화소간 소자 분리 영역(44)은 반도체 기판(11)에서 입사광(L)이 입사하는 이면(상면)으로부터 표면(하면)의 중간까지의 사이에 배치된다. 이로 인해, 상기의 효과에 더하여, 화소(P)를 구성하는 각 부의 배치를, 자유롭게 설정할 수 있다. 즉, 레이아웃의 자유도를 높일 수 있다.
또한, 본 실시 형태를 구성하는 각 부는 제3 실시 형태와 마찬가지로, 본 발명의 각 부에 대응된다는 것을 이해해야 한다.
<5. 제5 실시 형태>
[A] 장치 구성 등
도 20은 본 발명에 관한 제5 실시 형태에서, 고체 촬상 장치(1)의 주요부를 도시하는 도면이다. 도 20은 도 14와 마찬가지로, 화소(P)의 단면을 도시한다.
도 20에 도시한 바와 같이, 본 실시 형태에서는 P형 영역(14)과 화소간 소자 분리 영역(44)이, 서로 다른 불순물 농도로 형성된다. 이 점 및 이것에 관련되는 점을 제외하고, 본 실시 형태는 제3 실시 형태와 유사하다. 이로 인해, 중복되는 부분에 대해서는 기재를 생략한다.
본 실시 형태에서는 화소간 소자 분리 영역(44)이 제3 실시 형태와 마찬가지로 형성된다. 그러나, P형 영역(14)이 화소간 소자 분리 영역(44)보다도 불순물 농도가 높도록 형성된다.
[B] 제조 방법
상기의 고체 촬상 장치(1)를 제조하는 제조 방법의 주요부에 대해서 설명한다.
[B-1] 제1 제조 방법
도 21a 및 도 21b는 본 발명에 관한 제5 실시 형태에서, 고체 촬상 장치(1)의 제조 방법을 도시하는 도면이다.
도 21a 및 도 21b는 도 20과 마찬가지로, 단면을 나타내고, 각 도면에 나타내는 공정을 순차 거쳐, 도 20에 도시한 고체 촬상 장치(1)를 제조한다.
(a) P형 실리콘층(44P)의 형성
우선, 도 21a에 도시한 바와 같이, P형 실리콘층(44P)을 형성한다.
본 제조 방법에서는 제3 실시 형태에서, 도 17d로 나타냈을 경우와 마찬가지로, 붕소(B)가 도핑된 실리콘 반도체를 에피택셜 성장시킴으로써, P형 실리콘층(44P)을 형성한다.
구체적으로 설명하면, 포토다이오드(15)를 구성하는 N형 영역(13)을 형성하는 영역에서 반도체 기판(11)의 이면에, P형 실리콘층(44P)을 형성한다(도 20 참조). 이 이면측은 탄화 실리콘층(25)에 의해 이 영역에서 피복된다.
동시에, 반도체 기판(11)에서 탄화 실리콘층(25)이 피복된 홈(TR)의 내부에 P형 실리콘층(44P)을 형성한다.
(b) 불순물의 이온 주입
다음에, 도 21b에 도시한 바와 같이, P형 불순물의 이온 주입을 실시한다.
본 실시 형태에서는 P형 실리콘층(44P)에서, P형 영역(14)을 형성하는 부분에 붕소(B)를 이온 주입한다(도 21a 참조).
구체적으로는 BF2를, 30eV의 주입 에너지에서, 주입량이 5×1013/cm2가 되도록 이온 주입한다.
이에 의해, P형 영역(14)이 화소간 소자 분리 영역(44)보다도 높은 불순물 농도로 형성된다.
또한, 이온 주입 조건에 대해서는 상기에 한정되지 않고, P형 영역(14)이 화소간 소자 분리 영역(44)보다도 높은 불순물 농도가 되는 조건이면, 적절히 선택가능하다는 것을 이해해야 한다.
(c) 각 부의 형성
다음에, 각 부를 형성함으로써, 도 20에 도시한 바와 같이, 고체 촬상 장치(1)를 완성시킨다.
본 제조 방업에서는 제3 실시 형태의 경우와 마찬가지로, 각 부를 형성한다(도 17c 내지 도 17i 참조).
[B-2] 제2 제조 방법
본 실시 형태의 고체 촬상 장치(1)를 제조하는 제조 방법에 대해서는 상기에 한정되지 않는다.
도 22a 및 도 22b는 본 발명에 관한 제5 실시 형태에서, 고체 촬상 장치(1)의 제조 방법을 도시하는 도면이다.
도 22a 및 도 22b는 도 20과 마찬가지로, 단면을 나타내고, 각 도면에 나타내는 공정을 순차 거쳐서, 도 20에 도시한 고체 촬상 장치(1)를 제조한다.
(a) 탄화 실리콘층(25)의 표면 노출
본 실시 형태에서는 도 21a에 도시한 바와 같이, P형 실리콘층(44P)을 형성후, 도 22a에 도시한 바와 같이, 탄화 실리콘층(25)의 표면을 노출시켜도 좋다.
RIE 처리나 CMP 처리에 의해 P형 실리콘층(44P)의 상부를 제거함으로써, 탄화 실리콘층(25)의 표면을 노출시킨다.
(b) P형 영역(14)의 형성
다음에, 도 22b에 도시한 바와 같이, P형 영역(14)을 형성한다.
본 제조 방법에서는 P형 영역(14)이 P형 실리콘층(44P)보다도 불순물 농도가 높도록, 붕소(B)가 도핑된 실리콘 반도체를 성막시킴으로써, P형 영역(14)을 형성한다. 보다 구체적으로 설명하면, 디보란(B2H6)의 가스 유량을 증가시킴으로써, P형 영역(14)을 형성한다.
(c) 각 부의 형성
다음에, 각 부를 형성함으로써, 도 20에 도시한 바와 같이, 고체 촬상 장치(1)를 완성시킨다.
본 제조 방법에서는 제3 실시 형태의 경우와 마찬가지로, 각 부를 형성한다(도 17c 내지 도 17i 참조).
[C] 정리
이상과 같이 본 실시 형태에서는 제1 실시 형태와 마찬가지로, 탄화 실리콘층(25)이 P형 영역(14) 및 화소간 소자 분리 영역(44)에서 도핑된 붕소의 확산을 차단하도록 구성된다(도 20 참조).
따라서, 본 실시 형태에서는 각 제조 공정을 거친 후에도, 각 포토다이오드(15)에서, 가파른 PN 접합을 유지할 수 있고, 포화 전하량의 증가를 실현할 수 있다.
또한, 본 실시 형태에서는 P형 영역(14)은 화소간 소자 분리 영역(44)보다도, 붕소의 불순물 농도가 높다. 이로 인해, 본 실시 형태에서는 피닝 효율을 높이는 것이 가능하므로, 백색점 및 암전류의 발생을 저감시킬 수 있다. 따라서, 화상 품질을 향상시킬 수 있다.
또한, 본 실시 형태를 구성하는 각 부는 제3 실시 형태와 마찬가지로, 본 발명의 각 부에 대응된다는 것을 이해해야 한다.
<6. 제6 실시 형태>
[A] 장치 구성 등
도 23은 본 발명에 관한 제6 실시 형태에서, 고체 촬상 장치(1)의 주요부를 도시하는 도면이다. 도 23은 도 14와 마찬가지로, 화소(P)의 단면을 도시한다.
도 23에 도시한 바와 같이, 본 실시 형태에서는 각 포토다이오드(15)의 수광면(JSf)의 형상이 제3 실시 형태와 상이하다. 이 점 및 이것에 관련되는 점을 제외하고, 본 실시 형태는 제3 실시 형태와 유사하다. 이로 인해, 중복되는 부분에 대해서는 기재를 생략한다.
도 23에 도시한 바와 같이, 각 포토다이오드(15)에서, P형 영역(14)의 상면이 마이크로 렌즈(ML)와 마찬가지로, 중앙 부분에서, 입사광(L)이 입사하는 측을 향해 돌출된 곡면이 되도록 형성된다. 또한, 각 포토다이오드(15)에서, N형 영역(13)의 상면에 대해서도, 중앙 부분에서, 입사광(L)이 입사하는 측을 향해 돌출된 곡면이 되도록 형성된다.
이 곡면을 피복하도록 탄화 실리콘층(굴절률 n=2.63)이 배치된다.
즉, P형 영역(14)과 탄화 실리콘층(25)과 N형 영역(13) 각각은 입사광(L)을 중심에 집광하도록, 렌즈 형상으로 형성된다.
[B] 제조 방법
상기의 고체 촬상 장치(1)를 제조하는 제조 방법의 주요부에 대해서 설명한다.
도 24a 및 도 24b는 본 발명에 관한 제6 실시 형태에서, 고체 촬상 장치(1)의 제조 방법을 도시하는 도면이다.
도 24a 내지 도 24g는 도 23과 마찬가지로, 단면을 나타내고, 각 도면에 나타내는 공정을 순차 거쳐서, 도 23에 도시한 고체 촬상 장치(1)를 제조한다.
(a) 레지스트 패턴(PR)의 형성
우선, 도 24a에 도시한 바와 같이, 레지스트 패턴(PR)을 형성한다.
본 제조 방법에서는 레지스트 패턴(PR)의 형성에 앞서, 제3 실시 형태에서, 도 17b에 도시된 바와 같이 홈(TR)을 형성한다. 그 후, 도 24a에 도시한 바와 같이, 포토다이오드(15)의 수광면(JSf)의 형상에 대응하도록, 레지스트 패턴(PR)을 형성한다.
구체적으로는 홈(TR)이 형성된 반도체 기판(11)의 상면에, 포토레지스트막(도시되지 않음)을 성막해서 패턴 가공한 후에, 리플로우 처리를 실시해서 열변형 시킴으로써, 레지스트 패턴(PR)을 형성한다.
이 때, 각 홈의 저부에서, 포토레지스트막이 남도록 레지스트 패턴(PR)을 형성한다.
(b) 반도체 기판(11)의 가공
다음에, 도 24b에 도시한 바와 같이, 반도체 기판(11)을 가공한다.
본 제조 방법에서는 레지스트 패턴(PR)을 마스크로 해서 사용하여, 에치백 처리를 실시함으로써, 반도체 기판(11)에서 N형 영역(13)을 형성하는 부분의 상면이 곡면이 되도록 가공한다.
구체적으로는 O2 가스를 사용해서 에칭 처리를 실시하고, 홈(TR)의 측면 영역에서 반도체 기판(11)을 노출시킨다. 그 후, CF4계 가스를 첨가하고, 실리콘과 레지스트 재료의 에칭 속도를 근접시키고, 에칭 처리를 계속한다. 이에 의해, 반도체 기판(11)에서 N형 영역(13)이 형성되는 부분의 상면을 곡면으로 형성한다.
(c) 레지스트 패턴(PR)의 제거
다음에, 도 24c에 도시한 바와 같이, 레지스트 패턴(PR)의 제거를 실시한다.
본 제조 방법에서는 상기의 공정에서, 각 홈(TR)의 저부에 남은 레지스트 패턴(PR)을 제거한다.
(d) 탄화 실리콘층(25)의 형성
다음에, 도 24d에 도시한 바와 같이, 탄화 실리콘층(25)을 형성한다.
본 제조 방법에서는 도 17c로 나타냈을 경우와 마찬가지로, 반도체 기판(11)에서 홈(TR)이 형성된 이면(상면)을 피복하도록 탄화 실리콘층(25)을 형성한다. 즉, 화소간 소자 분리 영역(44)이 형성되는 홈(TR)의 내부 벽 및 포토다이오드(15)의 N형 영역이 형성되는 반도체 기판(11)의 부분의 상면을 피복하도록 탄화 실리콘층(25)을 에피택셜 성장시켜서 형성한다.
(e) P형 영역(14) 및 화소간 소자 분리 영역(44)의 형성
다음에, 도 24e에 도시한 바와 같이, P형 영역(14) 및 화소간 소자 분리 영역(44)을 형성한다.
본 제조 방법에서는 도 17d로 나타냈을 경우와 마찬가지로, 반도체 기판(11)에서 N형 영역(13)을 형성하는 부분의 이 상에 P형 영역(14)을 형성한다. 이 이면은 탄화 실리콘층(25)에 의해 그 영역이 피복된다.
동시에, 반도체 기판(11)에서 탄화 실리콘층(25)에 의해 피복된 홈(TR)의 내부에도, 화소간 소자 분리 영역(44)을 형성한다.
본 실시 형태에서는 에피택셜 성장법에 의해, 붕소(B)가 도핑된 실리콘 반도체를 성막시킴으로써, P형 영역(14) 및 화소간 소자 분리 영역(44)을 형성한다.
(f) 반사 방지막(HT)의 형성
다음에, 도 24f에 도시한 바와 같이, 반사 방지막(HT)을 형성한다.
본 제조 방법에서는 도 17e로 나타냈을 경우와 마찬가지로, 반도체 기판(11)에서, P형 영역(14)이 배치된 면을 피복하도록 반사 방지막(HT)을 형성한다.
이에 의해, 반도체 기판(11)의 곡면을 따라 반사 방지막(HT)의 표면이 상하로 만곡된 면을 갖도록 형성된다.
(g) 반사 방지막(HT)의 평탄화
다음에, 도 24g에 도시한 바와 같이, 반사 방지막(HT)의 면을 평탄화한다.
본 제조 방법에서는 CMP 처리나 에치백 처리의 실시에 의해, 반사 방지막(HT)에서, 반도체 기판(11)이 위치하는 측과는 반대측의 곡면을 평탄화한다.
(h) 각 부의 형성
다음에, 각 부를 형성함으로써, 도 23에 도시한 바와 같이, 고체 촬상 장치(1)를 완성시킨다.
본 제조 방법에서는 제3 실시 형태의 경우와 마찬가지로, 각 부를 형성한다(도 17e 내지 도 17i 참조).
[C] 정리
이상과 같이 본 실시 형태에서는 제1 실시 형태와 마찬가지로, 탄화 실리콘층(25)이 P형 영역(14) 및 화소간 소자 분리 영역(44)에서 도핑된 붕소의 확산을 차단하도록 구성된다(도 23참조).
따라서, 본 실시 형태에서는 각 제조 공정을 거친 후에도, 포토다이오드(15)에서, 가파른 PN 접합을 유지할 수 있고, 포화 전하량의 증가를 실현할 수 있다.
또한, 본 실시 형태에서는 P형 영역(14)과 탄화 실리콘층(25)과 N형 영역(13) 각각은 입사광(L)이 입사하는 면의 중심이 주변보다도 당해 입사광이 입사하는 측에서 더 근접하도록 형성되어, 입사광(L)을 포토다이오드의 중심에 집광시킨다. 따라서, 화상 품질을 향상시킬 수 있다.
또한, 본 실시 형태를 구성하는 각 부는 제3 실시 형태와 마찬가지로, 본 발명의 각 부에 대응된다는 것을 이해해야 한다.
[D] 변형예
도 25는 본 발명에 관한 제6 실시 형태의 제1 변형예에서, 고체 촬상 장치의 주요부를 도시하는 도면이다. 한편, 도 26은 본 발명에 관한 제6 실시 형태의 제2 변형예에서, 고체 촬상 장치의 주요부를 도시하는 도면이다. 도 25 및 도 26은 도 14와 마찬가지로, 화소(P)의 단면을 도시한다.
도 25, 도 26에 도시한 바와 같이, 포토다이오드(15)의 수광면(JSf)의 형상은 각진면을 포함하도록 형성해도 좋다.
구체적으로는 도 25에 도시한 바와 같이, 각 포토다이오드(15)에서, P형 영역(14)의 상측의 단면이 중앙 부분에서 입사광(L)이 입사하는 측을 향해 돌출되는 삼각 형상이 되도록 형성해도 좋다. 또한, 이것과 다에, 포토다이오드(15)에서, N형 영역(13)의 상측의 단면이 중앙 부분에서, 입사광(L)이 입사하는 측을 향해 돌출된 삼각 형상이 되도록 형성해도 좋다.
대체예로서, 도 26에 도시한 바와 같이, 각 포토다이오드(15)에서, P형 영역(14)의 상측의 단면이 중앙 부분에서 입사광(L)이 입사하는 측을 향해 돌출되는 사다리꼴 형상이 되도록 형성해도 좋다. 또한, 포토다이오드(15)에서, N형 영역(13)의 상측의 단면이 중앙 부분에서, 입사광(L)이 입사하는 측을 향해 돌출된 사다리꼴 형상이 되도록 형성해도 좋다.
이들의 변형예에서는 상기와 마찬가지로 필요시, 리플로우 처리의 조건을 적절히 조정하고, 레지스트 패턴이 수광면(JSf)의 형상에 일치하도록 레지스트 패턴을 배치한다. 그리고, 상기와 마찬가지로, 그 레지스트 패턴을 마스크로 해서, 에치백 처리를 실시함으로써, 상기의 형상을 형성할 수 있다.
<7. 기타>
본 발명의 실시에서는 상기한 실시 형태에 한정되는 것이 아니고, 다양한 변형예를 채용할 수 있다.
예를 들어, 본 발명은 각 부의 도전형을 반대로 했을 경우에도, 적용 가능하다. 예를 들어, N형 실리콘을 에피택셜 성장시킬 경우에는 B2H6을 대신에 PH3을 첨가한다.
또한, 상기의 각 실시 형태를 적절히 조합해도 좋다.
또한, 상기에서는 탄화 실리콘층에 의해 붕소(B)의 확산을 방지할 경우에 대해서 설명했다. 그러나, 본 발명은 이러한 탄화 실리콘층에 한정되지 않는다.
실리콘-게르마늄(SiGe)층을 탄화 실리콘층 대신에 배치해도 좋다. 실리콘-게르마늄(SiGe)층을 사용한 경우에도, 붕소(B)의 확산을 방지할 수 있다. 구체적으로는 붕소(B)가 게르마늄(Ge)과 결합하고, Ge-B 쌍 구조를 형성하여, 또한, Ge 자체가 확산하기 어렵다. 따라서, B의 확산을 억제할 수 있다(N. Moriya et al."Boron Diffusion in Strained Si1-xGex Epitaxial Layers," Phys. Rev. Lett., 883 (1993) 참조).
또한, 실리콘-게르마늄(SiGe)층에서는 Ge 농도가 높을수록, B의 확산 방지 효과가 높지만, 결정 결함이 발생하기 쉽다(N. Moriya et al."Boron Diffusion in Strained Si1-xGex Epitaxial Layers," Phys. Rev. Lett., 883 (1993) 참조). 따라서, 실리콘-게르마늄(SiGe)층에 대해서는 예를 들어, 하기의 조건으로 형성하는 것이 적합하다.
[SiGe층의 형성 조건]
- 원료 가스: SiH4, H2, SiCl2H2, GeH4
- 기판 온도: 750℃
- 압력: 1.33kPa
- Ge 농도: 20atom%
- 막 두께: 10nm
본 출원은 2010년 6월 3일 및 2009년 9월 2일 일본 특허청에 출원된 일본 우선권 특허 출원 JP 2010-127690호 및 2009-202301호에 개시된 내용과 관련된 내용을 포함하며, 그 전체 내용은 본 명세서에 참조로 병합되어 있다.
본 기술 분야의 당업자는 첨부된 특허 청구 범위 또는 그 등가물 내에서 설계 조건 및 다른 팩터에 따라 다양한 변경, 조합, 하위 조합 및 대체가 행해질 수 있다는 것을 자명하게 이해하여야 한다.
1 : 고체 촬상 장치
11 : 반도체 기판
13 : N형 영역
14 : P형 영역
15 : 포토다이오드

Claims (18)

  1. 포토다이오드들을 갖는 고체 촬상 장치로서,
    상기 포토다이오드는 각각,
    반도체 기판에 형성된 N형 영역과,
    상기 N형 영역 상에 형성된 제1 탄화 실리콘층과,
    상기 제1 탄화 실리콘층 위에 형성되며 붕소가 도핑된 제1 실리콘층을 포함하는 P형 영역을 포함하고,
    상기 반도체 기판은 상기 포토다이오드의 형성 영역을 한정하는 소자 분리 영역을 각각 갖고,
    상기 소자 분리 영역은 각각,
    상기 반도체 기판에 형성된 소자 분리 홈의 내부 벽에 형성된 제2 탄화 실리콘층과,
    상기 제2 탄화 실리콘층을 사이에 개재하여 상기 소자 분리 홈의 내부를 매립하며, 붕소가 도핑된 제2 실리콘층을 포함하는, 고체 촬상 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 포토다이오드의 하부의 상기 반도체 기판에 오버플로우 드레인으로서 P형 매립 영역이 각각 형성되고,
    상기 P형 매립 영역과 상기 포토다이오드 사이에 탄화 실리콘층이 각각 형성되는, 고체 촬상 장치.
  4. 제1항에 있어서, 상기 제1 탄화 실리콘층 및 상기 제2 탄화 실리콘층은 상기 반도체 기판상에서 에피택셜 성장에 의해 형성되는, 고체 촬상 장치.
  5. 제4항에 있어서, 상기 제1 탄화 실리콘층 및 상기 제2 탄화 실리콘층은 서로 일체적이 되도록 형성되는, 고체 촬상 장치.
  6. 제5항에 있어서, 상기 제1 실리콘층 및 상기 제2 실리콘층은 상기 제1 탄화 실리콘층 및 상기 제2 탄화 실리콘층 상에서 에피택셜 성장에 의해 형성되는, 고체 촬상 장치.
  7. 제6항에 있어서, 상기 제1 실리콘층 및 상기 제2 실리콘층은 서로 일체적이 되도록 형성되는, 고체 촬상 장치.
  8. 제7항에 있어서,
    상기 포토다이오드는 각각 절연층에 배선이 배치된 배선층을 더 포함하고,
    상기 배선층은 상기 반도체 기판의 한 쪽 면에 형성되고,
    상기 포토다이오드는 각각, 상기 반도체 기판의 상기 한 쪽 면과는 반대측에 위치하는 다른 쪽 면측으로부터 입사하는 광을 수광하여, 신호 전하를 생성하도록 배치된, 고체 촬상 장치.
  9. 제8항에 있어서, 상기 소자 분리 영역은 상기 반도체 기판에서 상기 다른 쪽 면으로부터 상기 한 쪽 면까지의 도중(partway)에 배치된 홈에 각각 형성되는, 고체 촬상 장치.
  10. 제8항에 있어서, 상기 제1 실리콘층은 상기 제2 실리콘층보다도 붕소의 불순물 농도가 높은, 고체 촬상 장치.
  11. 제8항에 있어서,
    상기 제1 실리콘층, 상기 제1 탄화 실리콘층 및 상기 N형 영역은, 입사광이 상기 포토다이오드에 입사되는 상기 제1 실리콘층, 상기 제1 탄화 실리콘층 및 상기 N형 영역의 한 쪽 면의 중심이 상기 한 쪽 면의 주변보다도 상기 입사광이 입사하는 측에 근접하도록 형성되어 상기 입사광을 집광하는, 고체 촬상 장치.
  12. 삭제
  13. 고체 촬상 장치의 제조 방법으로서,
    반도체 기판 상에 에피택셜 성장에 의해 제1 탄화 실리콘층을 형성하는 단계와,
    상기 제1 탄화 실리콘층 상에 에피택셜 성장에 의해 제1 실리콘층을 형성하는 단계와,
    상기 반도체 기판에 이온 주입에 의해 포토다이오드의 N형 영역을 형성하는 단계와,
    상기 N형 영역 상의 상기 제1 실리콘층에 붕소를 주입해서 상기 포토다이오드의 P형 영역을 형성하는 단계와,
    상기 N형 영역과 상기 P형 영역으로 이루어지는 상기 포토다이오드를 형성하기 전이지만 상기 제1 실리콘층을 형성한 후에, 상기 제1 실리콘층으로부터 상기 반도체 기판에 소자 분리 홈을 형성하는 단계와,
    상기 소자 분리 홈의 내부 벽에 제2 탄화 실리콘층을 형성하는 단계와,
    상기 소자 분리 홈 내에 상기 제2 탄화 실리콘층을 사이에 개재하여 붕소를 함유한 실리콘층을 충전해서 P형 소자 분리 영역을 형성하는 단계를 포함하는, 고체 촬상 장치의 제조 방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 N형 영역과 상기 P형 영역으로 이루어지는 상기 포토다이오드가 형성되는 영역 하부의 상기 반도체 기판에 오버플로우 드레인으로서의 P형 매립 영역을 형성하는 단계와,
    상기 P형 매립 영역과, 상기 포토다이오드가 형성되는 영역 사이의 상기 반도체 기판에 탄화 실리콘층을 형성하는 단계를 더 포함하는, 고체 촬상 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 실리콘층을 형성한 후이지만, 상기 포토다이오드를 형성하기 전에 상기 제1 실리콘층 상에 제3 탄화 실리콘층을 형성하는 단계와,
    상기 제3 탄화 실리콘층 상에 제2 실리콘층을 형성하는 단계를 더 포함하고,
    상기 N형 영역은 이온 주입에 의해 상기 반도체 기판에 형성되고, 상기 P형 영역은 붕소의 이온 주입에 의해 상기 제1 실리콘층에 형성되는, 고체 촬상 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 탄화 실리콘층을 어닐링 처리하는 단계를 더 포함하는, 고체 촬상 장치의 제조 방법.
  18. 제13항에 있어서, 상기 제2 탄화 실리콘층을 어닐링 처리하는 단계를 더 포함하는, 고체 촬상 장치의 제조 방법.
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