KR100663610B1 - 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 포토 다이오드의 양자효율을 증가시키면서 포토 다이오드의 결함을 억제할 수 있는 이미지 센서 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 트렌치가 형성된 기판과, 상기 트렌치의 내측벽에 각각 형성된 스페이서와, 상기 트렌치 내에 고립된 포토 다이오드용 SiGe층과, 상기 SiGe층의 일측에 얼라인되어 상기 기판 상에 형성된 게이트 전극을 포함하는 이미지 센서를 제공한다.
이미지 센서, 포토 다이오드, SiGe, 스페이서, 트렌치.
Description
도 1은 일반적인 CMOS 이미지 센서의 단위 화소 일부를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 CMOS 이미지 센서를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 CMOS 이미지 센서 제조방법을 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 소자분리막
22 : 게이트 절연막
23 : 게이트 전극
26 : 트렌치
27 : 산화막
28 : 질화막
30 : 스페이서
32 : 포토 다이오드용 SiGe층
본 발명은 이미지 센서에 관한 것으로, 특히 SiGe로 형성된 포토 다이오드를 구비한 이미지 센서 및 그 제조방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다.
보편적으로, CMOS 이미지 센서는 단위 화소(Unit pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, 현재 대부분의 CMOS 이미지 센서의 단위 화소는 1개의 포토 다이오드(Photo Diode)와, 제어신호 Tx, Rx, Dx, Sx가 각각 게이트 로 입력되는 4개의 NMOS 트랜지스터로 구성된다. 예컨대, 4개의 NMOS 트랜지스터는 포토 다이오드에서 모아진 광전하를 플로팅 확산(Floating Diffusion)영역으로 운송하기 위한 트랜스퍼 트랜지스터와, 플로팅 확산영역의 전위를 리셋시키기 위한 리셋 트랜지스터와, 플로팅 확산영역의 전위를 증폭하기 위하여 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 기능하는 드라이브 트랜지스터 및 드라이브 트랜지스터로부터 증폭된 신호를 출력하기 위하여 스위칭(Switching) 역할을 수행하는 셀렉트 트랜지스터로 구성된다.
도 1은 일반적인 CMOS 이미지 센서의 단위 화소 일부를 도시한 단면도이다. 여기서는, 일례로 PN 접합 포토 다이오드를 구비한 CMOS 이미지 센서에 대해서 설명하기로 한다.
도 1을 참조하면, 일반적으로 CMOS 이미지 센서의 단위 화소는 P형 기판(P+ Sub, 10) 상에 에피택셜 성장된 P- 에피층(P- epi, 11)과, P- 에피층(11) 내에 국부적으로 형성된 소자분리막(12)과, P- 에피층(11) 상에 형성된 트랜지스터용 게이트 전극(15)과, 소자분리막(12)과 게이트 전극(15) 사이의 P- 에피층(11) 내에 형성된 포토 다이오드용 N- 확산영역(17)을 포함한다. 또한, 암전류를 억제하기 위하여 N- 확산영역(17) 상부 표면에 형성된 P0 확산영역(18)을 더 포함할 수 있다.
여기서, 게이트 전극(15)은 트랜스퍼 트랜지스터의 게이트 전극으로 게이트 절연막(13)과 게이트 도전막(14)의 적층 구조로 이루어진다.
한편, CMOS 이미지 센서의 경우 포토 다이오드의 전자 운송효율을 증가시키기 위해서는 양자효율(Quantum Efficiency)이 높아야 하나, 이와 같이 실리콘 물질로 포토 다이오드를 형성하는 경우에는 양자효율의 증가에 있어 한계가 따른다.
이에 따라, 양자효율을 증가시키기 위해 최근에는 실리콘보다 약 30% 이상 양자효율이 높은 SiGe를 사용하여 포토 다이오드를 형성하는 방법이 제안되었으나, 이는 써멀 버짓(Thermal Budget)과 관련하여 이미지 센서의 결함(Defect)을 유발할 가능성이 높다는 단점이 있다. 이러한, 써멀 버짓에 의한 이미지 센서의 결함은 게이트 전극 형성공정 후 데미지(Damage)를 큐어링(Curing)하기 위해 진행되는 어닐링(Annealing)공정 진행 후에 포토 다이오드가 형성됨에 따라 발생하게 되는 것이다.
또한, 포토 다이오드 형성시 기판 내에 형성된 트렌치 내부에서 SiGe가 불균일하게 성장하여 SiGe 측벽으로 결함이 발생하는 문제점이 있다.
결국, SiGe를 사용하여 포토 다이오드를 형성시키면 양자효율을 증가시켜 포토 다이오드를 작게 형성할 수 있으므로, 소자의 집적화가 가능하지만 현재 기술로서는 이외에 해결해야할 여러가지 문제점을 안고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 포토 다이오드의 양자효율을 증가시키면서 포토 다이오드의 결함을 억제할 수 있는 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은, 트렌치가 형성된 기판과, 상기 트렌치의 내측벽에 각각 형성된 스페이서와, 상기 트렌치 내에 고립된 포토 다이오드용 SiGe층과, 상기 SiGe층의 일측에 얼라인되어 상기 기판 상에 형성된 게이트 전극을 포함하는 이미지 센서를 제공한다.
본 발명의 일 측면에 있어서, 상기 스페이서는 상기 게이트 전극 저부의 채널영역이 노출되도록 상기 기판 상부로부터 일정 거리 이격되어 상기 트렌치의 내측벽에 형성된다.
본 발명의 일 측면에 있어서, 상기 스페이서는 산화막, 질화막 및 산화막/질화막의 적층막 중 어느 하나로 이루어진다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 일측으로 노출된 상기 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 내측벽에 각각 스페이서를 형성하는 단계와, 상기 트렌치가 매립되도록 포토 다이오드용 SiGe층을 성장시키는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
본 발명의 다른 측면에 있어서, 상기 식각공정은 CxFy(x, y는 1 내지 10) 및 CHF3의 혼합가스를 사용한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 CMOS 이미지 센서를 도시한 단면도이다. 여기서는, 일례로 PN 접합 포토 다이오드를 구비한 CMOS 이미지 센서에 대해 설명하기로 한다.
도 2를 참조하면, 본 발명의 실시예에 따른 CMOS 이미지 센서는 트렌치(미도시)가 형성된 P형 기판(20, P+ Sub)과, 트렌치의 내측벽에 각각 형성된 스페이서(30)와, 트렌치 내에 고립된 포토 다이오드용 SiGe층(32; 이하, SiGe층이라 함)과, SiGe층(32)의 일측에 얼라인되어 기판(20) 상에 형성된 게이트 전극(23)을 포함한다.
이때, 기판(20) 상부에는 P- 에피층(P-_epi)이 에피택셜 성장되어 있다. 또한, SiGe층(32)은 N-로 도핑되어 있다. 이에 따라, P- 에피층/N- SiGe층(32)으로 이 루어진 PN 접합 포토 다이오드가 제공된다.
특히, 스페이서(30)는 게이트 전극(23) 저부의 채널영역(Channel Region)이 충분히 노출되도록 기판(20) 상부로부터 일정 거리 이격되어 트렌치의 내측벽에 형성되어야 한다. 이는, 포토 다이오드용 SiGe층(32)에서 생성된 전자를 게이트 전극(23) 저부의 채널 영역으로 전달하기 위한 공간(Space)을 확보하기 위함이다.
여기서, 게이트 전극(23)은 설명의 편의를 위해 포토 다이오드의 전자를 플로팅 확산영역(미도시)으로 전달하기 위한 트랜스퍼 트랜지스터의 게이트 전극이라 정의하기로 한다.
또한, 스페이서(30)는 산화막, 질화막 및 산화막/질화막의 적층막 중 어느 하나로 이루어진다. 예컨대, 산화막은 50~100Å의 두께로 형성되고, 질화막은 100~300Å의 두께로 형성된다. 바람직하게는, 스페이서(30)는 산화막(27)/질화막(28)의 적층막으로 형성되는데 이때, 산화막(27)은 50Å의 두께를 갖고 질화막(28)은 100~200Å의 두께를 갖는다.
이처럼, 트렌치의 내측벽에 형성된 스페이서(30)는 SiGe층(32)의 측벽이 기판(20)과 바로 접하는 것을 방지하여 트렌치의 측벽을 통해 기판(20)으로 빠져나가는 누설전류를 차단하는 역할을 한다.
이하, 도 3a 내지 도 3f를 참조하여 본 발명의 실시예에 따른 CMOS 이미지 센서 제조방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 기판(20) 내에 복수의 소자분리막(21)을 형성한다. 이로써, 액티브 영역 (Active Region) 및 필드 영역(Field Region)이 정의된 기판(20)이 제공된다.
이어서, 기판(20) 상부에 기판(20)과 동일한 도전형으로 도핑된 에피층을 성장시킬 수 있다.
이어서, 소자분리막(21)을 포함한 기판(20) 상에 게이트 절연막(22)을 형성한다. 예컨대, 산화공정을 실시하여 기판(20) 상에 게이트 산화막을 형성한다. 바람직하게는, 게이트 절연막(22)은 10~30Å의 두께로 형성한다. 산화공정은 수증기와 같은 산화기체 내에서 실리콘 기판을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다.
이어서, 게이트 절연막(22)을 스크린 산화막(Screen oxide)으로 하는 문턱전압조절 이온주입공정을 실시할 수 있다.
이어서, 게이트 절연막(22) 상에 게이트 도전막(미도시)을 증착한 후 이를 식각하여 게이트 전극(23)을 형성한다. 예컨대, 게이트 전극(23)은 폴리 실리콘막을 2000~2500Å의 두께로 증착한 후, 이를 건식식각하여 형성한다. 보통, 폴리 실리콘막은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다.
여기서, 게이트 전극(23)은 설명의 편의를 위해 포토 다이오드로부터 생성된 전자를 플로팅 확산영역으로 전달시키기 위한 트랜스퍼 트랜지스터의 게이트 전극으로 정의하기로 한다.
이어서, 도면에 도시하지는 않았지만, 기존과 동일하게 게이트 전극(23)의 양측벽에 LDD(Lightly Doped Drain) 스페이서를 형성한 후, 이온주입공정 및 RTP(Rapid Thermal Process)공정을 실시한다.
이어서, 도 3b에 도시된 바와 같이, 후속으로 실리사이드층이 형성되는 지역, 예컨대 로직(Logic) 지역을 제외한 영역에 게이트 전극(23)을 포함한 기판(20) 상부의 단차를 따라 산화막 계열의 절연막을 증착한다. 예컨대, HLD 산화막(25)을 1000~2000Å의 두께로 증착한다.
이어서, 도면에 도시하지는 않았지만, 로직 지역의 게이트 전극(23) 상부에 게이트 전극(23)의 컨택 저항을 감소시키기 위한 실리사이드층을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 활성화된 플라즈마를 이용한 건식식각공정을 실시하여 HLD 산화막(25, 도 3b 참조)을 식각한다. 이로써, HLD 산화막(25)이 완전히 제거된다.
이어서, 마스크 공정 및 식각공정을 실시하여 포토 다이오드가 형성될 영역의 기판(20) 내에 일정 깊이의 트렌치(26)를 형성한다. 예컨대, 트렌치(26)는 3000~4000Å의 깊이로 형성한다.
이어서, 도 3d에 도시된 바와 같이, 트렌치(26, 도 3c 참조)를 포함한 전체 구조 상부의 단차를 따라 스페이서용 절연막을 증착한다. 예컨대, 산화막(27)과 질화막(28)을 순차적으로 증착한다. 바람직하게는, 산화막(27)을 50~100Å의 두께로 증착한 후, 질화막(28)을 100~300Å의 두께로 증착한다. 여기서는, 일례로 산화막(27)을 50Å의 두께로 증착하고, 질화막(28)을 150Å의 두께로 증착하기로 한다.
이어서, 도 3e에 도시된 바와 같이, 에치백(Etch-back)과 같은 건식식각공정(29)을 실시하여 스페이서용 절연막, 예컨대 산화막(27)과 질화막(28)을 식각한다. 이때, 건식식각공정(29)은 스페이서용 절연막이 기판(20) 상부로부터 일정 거리 이격되어 트렌치(26, 도 3c 참조)의 내측벽에 잔류할때까지 실시한다. 이로써, 트렌치(26)의 내측벽에는 각각 스페이서(30)가 형성된다.
여기서, 스페이서(30)는 게이트 전극(23) 저부의 채널 영역이 충분히 노출되도록 기판(20) 상부로부터 일정 거리 이격시켜 형성한다. 이는, 포토 다이오드에 생성된 전자가 전달될 수 있는 영역을 확보하기 위함이다.
이를 통해, 트렌치(26)의 측벽을 통해 발생하는 누설전류를 차단함과 동시에 효과적으로 포토 다이오드에 생성된 전자를 플로팅 확산영역으로 전달할 수 있다.
한편, 건식식각공정(29) 시에는 식각가스로 CxFy(x, y는 1 내지 10) 및 CHF3의 혼합가스를 사용한다. 바람직하게는, 원료가스로 C4F8 또는 C5F8을 사용하고, 첨가가스로 CHF3를 사용한다.
이어서, 도 3f에 도시된 바와 같이, 에피택시(Epitaxy) 공정을 실시하여 트렌치(26, 도 3c 참조) 저부로 노출된 기판(20) 표면으로부터 포토 다이오드용 SiGe층(32; 이하, SiGe층이라 함)을 성장시킨다. 이때, 스페이서(30)로 인해 트렌치(26)의 측벽은 실리콘에 노출되지 않고 트렌치(26)의 저부만이 실리콘에 노출되어 있으므로 SiGe층(32)이 균일(uniform)하게 성장할 수 있다.
이어서, 게이트 전극(23) 형성에 의한 데미지를 큐어링하기 위해 어닐링 공정을 실시한다. 이때, 트렌치(26) 내에는 이미 포토 다이오드, 즉 SiGe층(32)이 형성되어 있으므로 어닐링 공정시 열에 의한 영향을 받지 않게 된다. 따라서, 써멀 버짓에 의한 포토 다이오드의 결함을 억제할 수 있다.
이후에는, 일반적인 CMOS 이미지 센서의 제조공정에 따라 금속배선, 칼라필터 및 마이크로렌즈 등을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 이미지 센서 제조시 다음과 같은 여러가지 효과가 있다.
첫째, 포토 다이오드를 SiGe로 형성시킴으로써 포토 다이오드의 양자효율을 높힐 수 있다.
둘째, 포토 다이오드 형성시 포토 다이오드가 형성될 영역의 기판 내에 형성된 트렌치 내측벽에 각각 스페이서를 형성시킴으로써 포토 다이오드의 누설전류를 억제할 수 있다.
셋째, 스페이서 형성시 포토 다이오드 일측에 얼라인된 게이트 전극 저부의 채널 영역이 충분히 노출되도록 스페이서를 형성시킴으로써, 포토 다이오드의 전자 전송효율을 증가시킬 수 있다.
넷째, 게이트 전극 형성 후 데미지를 큐어링하기 위해 진행되는 어닐링 공정 전에 포토 다이오드를 SiGe로 형성시킴으로써, 써멀 버짓에 의한 포토 다이오드의 결함을 억제할 수 있다.
Claims (11)
- 트렌치가 형성된 기판;상기 트렌치의 내측벽에 각각 형성된 스페이서;상기 트렌치 내에 고립된 포토 다이오드용 SiGe층; 및상기 SiGe층의 일측에 얼라인되어 상기 기판 상에 형성된 게이트 전극을 포함하는 이미지 센서.
- 제 1 항에 있어서,상기 스페이서는 상기 게이트 전극 저부의 채널영역이 노출되도록 상기 기판 상부로부터 일정 거리 이격되어 상기 트렌치의 내측벽에 형성된 이미지 센서.
- 제 1 항 또는 제 2 항에 있어서,상기 스페이서는 산화막, 질화막 및 산화막/질화막의 적층막 중 어느 하나로 이루어진 이미지 센서.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 일측으로 노출된 상기 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치의 내측벽에 각각 스페이서를 형성하는 단계; 및상기 트렌치가 매립되도록 포토 다이오드용 SiGe층을 성장시키는 단계를 포함하는 이미지 센서 제조방법.
- 제 4 항에 있어서, 상기 스페이서를 형성하는 단계는,상기 트렌치 및 상기 게이트 전극을 포함한 상기 기판 상부의 단차를 따라 스페이서용 절연막을 증착하는 단계; 및식각공정을 실시하여 상기 스페이서용 절연막을 식각하는 단계를 포함하는 이미지 센서 제조방법.
- 제 5 항에 있어서,상기 스페이서용 절연막은 산화막, 질화막 및 산화막/질화막의 적층막 중 어느 하나로 형성하는 이미지 센서 제조방법.
- 제 6 항에 있어서,상기 산화막은 50~100Å의 두께로 형성하고, 상기 질화막은 100~300Å의 두께로 형성하는 이미지 센서 제조방법.
- 제 5 항 내지 제 7 항 중 어느 하나의 항에 있어서,상기 식각공정은 CxFy(x, y는 1 내지 10) 및 CHF3의 혼합가스를 사용하는 이미지 센서 제조방법.
- 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,상기 스페이서는 상기 게이트 전극 저부의 채널영역이 노출되도록 상기 기판 상부로부터 일정 거리 이격시켜 상기 트렌치의 내측벽에 형성하는 이미지 센서 제조방법.
- 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,상기 SiGe층을 성장시키는 단계는 에피택시 공정을 실시하여 이루어지는 이미지 센서 제조방법.
- 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,상기 트렌치는 3000~4000Å의 깊이로 형성하는 이미지 센서 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134220A KR100663610B1 (ko) | 2005-12-29 | 2005-12-29 | 이미지 센서 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134220A KR100663610B1 (ko) | 2005-12-29 | 2005-12-29 | 이미지 센서 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100663610B1 true KR100663610B1 (ko) | 2007-01-02 |
Family
ID=37866620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050134220A KR100663610B1 (ko) | 2005-12-29 | 2005-12-29 | 이미지 센서 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100663610B1 (ko) |
-
2005
- 2005-12-29 KR KR1020050134220A patent/KR100663610B1/ko not_active IP Right Cessation
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