KR100781905B1 - 헤테로 정션 바이폴라 트랜지스터를 포함하는 이미지 센서및 그 제조 방법 - Google Patents
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Abstract
본 발명은 SiGe BiCMOS기술을 이용하여 이미지센서를 제작하는 것에 관한 것으로서, 광신호 감지부(PD; Photo Detector)를 CIS(CMOS Image Sensor)와 같이 pn접합형으로 하지 않고, 플로팅 베이스(Floating base)형의 SiGe HBT(Hetero junction Bipolar Transistor)를 이용한다.
상기 플로팅된 베이스는 노광시 베이스가 콜렉터에 대하여 양(Positive;+) 전압을 만들어 내며, 이 양의 전압으로 HBT가 콜렉터/에미터가 서로 반대의 구실을 하는 역 바이폴라 동작을 하게 된다. 특히 SiGe HBT는 보통의 바이폴라 소자와는 달리, 역동작에서도 10배 이상의 전류이득을 얻게 되므로 결과적으로 광(이미지) 전류 신호의 감지기능 이외에도 증폭기능도 함께 갖게 된다.
상기 센서부에 증폭기능이 있음으로 인하여 픽셀 내에서 필요한 트랜지스터의 수가 CIS의 4개에 비하여 3개로 줄어들고 고밀도화가 가능하다. 그리고 SiGe HBT의 플로팅 베이스가 매우 얇은(150Å) SiGe이나 SiGeC의 에피층이고, 이 SiGe이나 SiGeC에서는 고농도의 보론(B)이라도 열확산이 잘 일어나지 않는다는 특이한 성질로 인하여 단파장(Blue)의 감도를 높힐 수 있으며, 결과적으로 3색(RGB) 균형(Balance)을 맞추기 용이하다.
또한 본 발명의 이미지 센서는 광신호 전류 직접 증폭형이고 정상상태(Steady state)에서 감지(Sensing)하기 때문에 감지신호의 선형성이 우수하고 감지 메카니즘도 매우 간단하며 낮은 동작전압(≒1V)에서도 고화질의 신호를 얻을 수 있 다. 회로적으로도 SiGe BiCMOS기술을 이용하고 있으므로 CMOS 기술만 이용하는 것 보다 출력신호의 범위(Dynamic range) 등도 크다는 장점이 있다.
이미지센서, BiCMOS, HBT, SiGe, CIS
Description
도 1은 종래 기술에 따른 이미지 센서의 구조를 도시한 회로도.
도 2는 본 발명 일실시예에 따른 이미지 센서의 구조를 도시한 회로도.
도 3 내지 도 21는 본 발명 일실시예에 따른 이미지 센서를 구현하기 위한 공정 단면도.
도 22은 도 21의 완성된 이미지 센서의 사용 모습을 도시한 단면도.
본 발명은 헤테로 정션 바이폴라 트랜지스터를 포함하는 이미지 센서에 관한 것으로서, 특히 SiGe BiCMOS 기술을 이용하여 기존의 CMOS와 SiGe HBT(Hetero Junction Bipolar Transistor)를 한 기판상에 탑재한 이미지 센서 및 그 제조 방법에 관한 것이다.
즉, 본 발명에 따른 이미지 센서는 기존의 CMOS이미지 센서에 비하여 고밀도화가 가능하고, 보통의 바이폴라 기술을 이용하여 제작하는 것 보다 플로팅 베이스 역동작 모드에서 신호증폭율이 커서 고감도화가 가능하며, 베이스와 공유되어 있는 수광부(PD) 상층의 표면 SiGe 혹은 SiGeC 층이 고농도의 p형의 층이면서 두께가 얇아 3색 발란스 특성이 우수한 특성을 가진다.
현재 널리 사용되고 있는 이미지 센서로는 비교적 비용이 저렴한 CMOS 이미지 센서와 비교적 성능이 우수한 CDD 이미지 센서가 있다.
CCD 이미지 센서는 고화소에서의 화질이 우수하여 널리 사용되고 있지만, 10V 이상의 고전압을 사용하기 때문에 나노 CMOS회로를 채용하기 힘들어 고밀도화가 어려울 뿐만 아니라, 제조공정도 일반 CMOS와 호환이 안되어 이미지 센서 모듈을 제작할 때 단일 칩이 아닌 적어도 2개 이상의 칩으로 구성되어 부피도 크다. 더우기 고전압으로 인하여 전력소모가 CIS에 비하여 10배 이상 커서 휴대정보 단말기용으로는 부적당하다.
반면, CMOS 이미지 센서는 각각의 이미지 픽셀 내부에서 일반적인 CMOS 소자의 경우와 유사하게 포토다이오드 및 트랜지스터를 구현함으로써, 기존의 CMOS 반도체 제조 공정을 거의 그대로 적용할 수 있다. 따라서, 반드시 별도의 칩에서 이미지 신호 처리부를 가져야 하는 CCD에 비해 픽셀 외부 블럭에 이미지 신호 처리 및 검출을 위한 회로를 일체화하여 집적할 수 있고 저전압 동작이 가능하며 제조 단가가 낮은 장점이 있다.
일반적인 4-트랜지스터 픽셀 구조의 CMOS 이미지 센서를 도 1에 도시하였다. 상기 4-트랜지스터 픽셀 구조는 4개의 트랜지스터로 이루어진 구조로서, 광감지 수단인 포토다이오드와 4개의 NMOS 트랜지스터가 하나의 단위픽셀을 구성한다. 4개의 NMOS 트랜지스터 중 트랜스퍼 트랜지스터는 포토다이오드에서 생성된 광전하를 플로팅 확산 노드 영역(FD)으로 운송하는 역할을 하고, 리셋 트랜지스터는 신호검출을 위해 상기 확산 노드 영역(FD) 또는 포토다이오드(PD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이빙 트랜지스터(Dx)는 소스팔로워(Source Follower) 트랜지스터로서 역할을 하며, 셀렉트 트랜지스터(Sx)는 스위칭(Switching)/어드레싱(Addressing)을 위한 것이다.
포토 다이오드 영역(PD)과 이와 병행적으로 존재하는 커패시턴스(미도시)는 수광부를 이루고, 수광된 전자를 전달하는 트랜스퍼 트랜지스터는 광자(photon)에 의하여 발생된 전자를 플로팅 확산 노드(FD)로 전달하는 역할을 한다. 2차원의 이미지를 얻기 위해서 하나의 열을 선택하기 위해 셀렉트 트랜지스터의 게이트을 통해 전위를 가하는 방식을 취한다. 특히 각 픽셀은 전류원(미도시)에 의하여 바이어스 되는데, 상기 전류원은 드라이빙 트랜지스터와 셀렉트 트랜지스터를 동작시켜 확산 노드(FD)의 전위를 출력 노드(Signal out)로 읽어낼 수 있도록 한다.
이와 같은 CIS(CMOS 이미지 센서)는 최근 5년전부터 기술이 개발이 본격적으로 진행되고 있으며, 현재 미국의 마이크론, 한국의 삼성전자와 매그나칩 반도체 등에서 활발히 진행되고 있다. 그러나 아직 제품은 180nm급 CMOS 기술로 제작되고, 90nm이하의 나노급 CIS제작은 제작하지 못하고 있다.
나노급 CIS에서 수광부(PD)의 면적확보를 위해 픽셀내 소요 트랜지스터의 개 수를 줄이고, 저조도에서 신호 열화를 극복하기 위한 여러 방법이 강구되고 있는데, 그 중 하나의 대안으로서 바이폴라 증폭형 이미지 센서를 생각해 볼 수 있다.
바이폴라 증폭형은 그냥 pn 접합형 포토 다이오드(PD)에서 생성된 광신호를 셀내의 정상적인 바이폴라를 동작시켜 증폭하는 방법이 있고, 플로팅 베이스를 이용하여 역동작(에미터와 콜렉터가 역할을 서로 바꿈) 바이폴라 소자를 통하여 증폭시키는 방법이 있다.
이 중에서 정상적인 바이폴라 동작방법은 이득특성은 좋지만 CIS의 증폭용 CMOS를 단순 대체하는 것이므로 픽셀의 면적 절약 효과가 없다. 반면 역동작 바이폴라형은 자체적으로 광신호의 증폭작용이 있으나 이득이 크지 못하여 별도의 증폭기가 필요하여 역시 면적 절약 효과가 없게 된다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 픽셀 집적의 고밀도화를 달성할 수 있는 이미지 센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
이를 위해, 본 발명은 픽셀내 소요 트랜지스터의 개수를 줄일 수 있으며, 저조도에서 신호 열화를 방지할 수 있는 이미지 센서 및 그 제조 방법을 제공하는데 심화된 목적이 있다.
또한, 픽셀 집접의 고밀도화를 달성하면서도 별도의 신호 증폭장치를 필요치 않는 이미지 센서 및 그 제조 방법을 제공하는데 다른 심화된 목적이 있다.
한편, 본 발명은 3색 발란스 특성이 우수한 이미지 센서 및 그 제조 방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 측면에 따른 이미지 센서는, 애노드가 전원전압단에 연결되는 포토 다이오드; 및 베이스가 상기 포토 다이오드의 캐소드에 연결되며, 콜렉터가 상기 포토 다이오드의 애노드에 연결되며, 에미터로 증폭된 검출 신호를 생성하는 헤테로-정션 바이폴라 트랜지스터를 포함하는 것을 특징으로 한다.
특히, 상기 포토 다이오드의 캐소드를 이루는 표면 p층은, 상기 헤테로-정션 바이폴라 트랜지스터의 베이스의 역할을 겸하도록 구현하며, 상기 포토 다이오드의 애노드를 이루는 내부 n층은, 상기 헤테로-정션 바이폴라 트랜지스터의 서브콜렉터의 역할을 겸하도록 구현하는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명의 제2 측면에 따른 이미지 센서는, 애노드가 전원전압단에 연결되는 포토 다이오드; 베이스가 상기 포토 다이오드의 캐소드에 연결되며, 콜렉터가 상기 포토 다이오드의 애노드에 연결되며, 에미터로 증폭된 검출 신호를 생성하는 바이폴라 트랜지스터; 게이트에 인가되는 리셋 신호에 따라 상기 바이폴라 트랜지스터의 에미터를 접지전압단에 연결시키기 위한 리셋 피모스트랜지스터; 및 게이트에 인가되는 셀렉트 신호에 따라 상기 바이폴라 트랜지스터의 에미터 신호를 외부로 전달하기 위한 셀렉트 피모스트랜지스터를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제3 측면에 따른 이미지 센서의 제조 방법은, (a) 헤테로-정션 바이폴라 트랜지스터의 서브 콜렉터를 형성하는 단계; (b) 상기 서브 콜렉터상에 Si 에피층을 형성하는 단계; (c) 상기 Si 에피층 내에 헤테로-정션 바이폴라 트랜지스터의 콜렉터 및 CMOS 트랜지스터의 웰을 형성하는 단계; (e) 상기 CMOS 트랜지스터의 게이트 절연막 및 게이트층을 형성하는 단계; (f) 상기 헤테로-정션 바이폴라 트랜지스터의 베이스를 형성하는 단계; (g) 상기 CMOS 트랜지스터의 게이트를 형성하는 단계; (i) 상기 헤테로-정션 바이폴라 트랜지스터의 에미터를 형성하는 단계; 및 (j) 상기 CMOS 트랜지스터의 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
구현에 따라 상기 이미지 센서의 제조 방법은, 상기 (c) 단계 이후 (e) 단계 이전에 (d) 상기 서브 콜렉터에 연결되는 플러그 형성 영역을 획정하는 단계를 더 포함하거나, 상기 (g) 단계 이후 (i) 단계 이전에, (h) 상기 CMOS 트랜지스터의 소스 및 드레인 형성 지역을 사전 도핑하는 단계를 더 포함하거나, 상기 (j) 단계 이후, (k) 배선하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
(실시예)
도 2에 도시한 바와 같은 본 실시예의 이미지 센서는, 애노드가 전원전압단에 연결되는 포토 다이오드(PD); 베이스가 상기 포토 다이오드의 캐소드에 연결되며, 콜렉터가 상기 포토 다이오드의 애노드에 연결되며, 에미터로 증폭된 검출 신호를 생성하는 헤터로 정션 바이폴라 트랜지스터(HBT); 게이트에 인가되는 리셋 신호에 따라 상기 바이폴라 트랜지스터의 에미터를 접지전압단에 연결시키기 위한 리셋 피모스트랜지스터; 및 게이트에 인가되는 셀렉트 신호에 따라 상기 바이폴라 트랜지스터의 에미터 신호를 외부로 전달하기 위한 셀렉트 피모스트랜지스터를 포함한다.
특히, 본 실시예의 이미지 센서는 SiGe BiCMOS기술에 기반하여 제조되는 것이 유리한 바, 본 실시예의 상기 헤테로 정션 바이폴라 트랜지스터는 SiGe HBT(Hetero Junction Bipolar Transistor)인 것이 바람직하다. 상기 SiGe BiCMOS 기술은 기존의 CMOS와 SiGe HBT(Hetero Junction Bipolar Transistor)를 한 기판상에 탑재한 것이다.
본 실시예의 이미지 센서는 광신호 감지부(즉, PD)에서 pn 접합의 상부 표면 p층을 플로팅(Floating)시키고, 상기 플로팅된 표면 p층을 SiGe HBT(Hetero structure Bipolar Transistor) 베이스에 연결시킨다. 나아가 상기 포토다이오드(PD)의 표면 p층과 SiGe HBT의 베이스 층은 동일한 단일층으로 형성하는 것이 바람직하다.
상기 구조에서 플로팅된 베이스는 노광시 베이스가 콜렉터에 대하여 양 (Positive) 전압을 만들어 내며, 이 양의 전압으로 HBT가 콜렉터/에미터가 서로 반대의 역할을 하는 역 바이폴라 동작을 하게 된다.
특히, SiGe HBT는 보통의 바이폴라 소자와는 달리 베이스의 밴드갭(Band gap)이 작아 역동작에서도 10배 이상의 전류이득을 얻게 되므로 결과적으로 광(이미지) 전류 신호의 감지기능 이외에도 증폭기능도 함께 갖게 된다.
상술한 바와 같이 도 2에서 Sensor & Amp.로 표시되는 본 실시예의 포토 다이오드 및 HBT는 센서부의 역할 뿐만 아니라 증폭기의 역할을 수행하게 된다. 이에 따라, 픽셀 내에서 필요한 트랜지스터의 수가 종래기술의 CIS의 4개 트랜지스터(Transfer TR, Reset TR, Drive TR, Line select TR)에 비하여 3개 트랜지스터(SiGe HBT, Reset pMOS TR, Line select pMOS TR)로 줄어들어 고밀도화가 가능하다.
또한, 도면에서 특히 리셋(Reset) 트랜지스터와 라인선택(Line select) 트랜지스터를 모두 nMOS가 아닌 pMOS로 하는 것도 외부접촉점(Contact)의 갯수를 줄여 픽셀의 면적을 절약하기 위한 것이다.
상기 SiGe HBT의 플로팅 베이스는 보론(Boron, p형 불순물)으로 도핑된 SiGe(Si 80%, Ge 20%) 에피층이거나 SiGeC(Si 80%, Ge 20%, C 0.3%)에피층인 것이 바람직하며, 상기 에피성장 단계에서, 보론(B)의 농도를 저온에서도 5x1018/cm3 이상(바람직하게는 5x1018/cm3 ~ 8x1018/cm3)으로 용이하게 높일 수 있다.
또한, 상기 에피층은 두께도 150Å 이하(바람직하게는 100Å ~ 150Å)로 매우 얇게(150Å) 성장시킬 수 있을 뿐만 아니라, 이 SiGe이나 SiGeC층에서 700℃ 이하에서는 보론(B)의 열확산(농도의 퍼짐)이 거의 일어나지 않는다는 재료상의 성질이 있으므로 pn 접합깊이를 얕게 유지할 수 있다. 이로 인하여 포토다이오드(PD)의 표면에서 대부분 흡수되어 소멸됨으로써 발생하는 단파장(Blue)의 신호손실을 최소한으로 억제할 수 있어 이 단파장 영역의 감도를 높힐 수 있고, 결과적으로 3색 균형(Balance)를 맞추기 용이하다.
또한, 신호감지(Sensing) 메카니즘에 있어서도 종래기술의 CIS처럼, PD에서 수집된 광전자 갯수의 시간적 증가량과 센싱라인을 따라 발생되는 전자수의 분배(Charge Sharing) 특성에 의존하는 소위 시간 의존적인(Transient) 것이 아니라, 광신호 전류를 HBT 소자로 증폭하는 직접 신호전류 증폭형이고 정상상태(Reset 후 Steady state)에서 감지(Sensing)하기 때문에 감지신호의 선형성이 우수하고 감지 메카니즘이 매우 간단하며 이에 수반되는 제어회로도 간단하다.
또한, 낮은 동작전압(≒1V)에서도 고화질의 신호를 얻을 수 있으며, 회로적으로도 요소 부분에 SiGe HBT를 이용함으므써 이미지센서 SoC에 함께 탑재된 ADC(Anlog to digital converter) 등 아날로그 회로에서 CMOS만 이용하는 것 보다 출력신호의 범위(Dynamic range)가 큰 고화질·고감도의 칩을 제작할 수 있는 등 유연성이 부여된다.
전력소모의 측면에서는 종래의 CIS에 비하여 부가적인 제어회로가 작아 그만큼 전력소모가 절약되며, 센서 어레이 자체의 전력소비는 정상상태(Steady state) 에서 감지하기 때문에 1회만 촬영시에는 종래기술의 CIS의 어레이 보다 더 크나, 동영상 처럼 연속적으로 촬영할 때에는 전력소모가 오히려 더 작아질 수 있다.
도 1의 종래 기술의 4-트랜지스터 CMOS 이미지 센서와, 도 2의 본 실시예에 따른 HBT-CMOS 이미지 센서의 특성을 비교하면 다음 표 1과 같다.
| 종래 구조 | 본 구조 | 특성 비교 (종래구조/본구조) | |
| TR갯수 | 4개 | 3개 | 저밀도/고밀도 |
| Gate/Emitter/Contact 갯수 | 9개 | 6개 | |
| 센싱 방식 | 선충전/파괴적/Transient State | 실시간/정상상태/Steady State | |
| 센싱부/증폭부 | 센싱부/증폭부가 분리 | 센싱부/증폭부가 일체 | |
| 청색감도 | 불량 | 양호 | 3색 발란스 불량/양호 |
| 이득 | 낮음 | 높음 | 저감도/고감도 |
| 전력소모 | 작음 | 큼 | 연속동작(동영상)에서 전력소모 대등 |
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 이미지 센서의 제조 과정을 상세하게 설명한다.
도 3은 최초로 형성되는 Si 웨이퍼(11)를 도시하고 있으며, 도시한 Si 웨이퍼(11) 기판은 p형, 도핑은 B(Boron)으로 6~25Ω.cm 정도이다.
도 4는 Si 웨이퍼(11)에 표면 보호용 산화막을 성장하고, 이후의 마스크 정렬(Mask Align)을 용이하게 하기 위하여 피듀셜 마크(Fiducial Mark)를 식각(Etching)하여 정렬 마크(Align Mark)를 새긴 상태에서, SiGe HBT의 서브콜렉터(12, Sub collector)를 만들어 주기 위해, 이온주입(Ion Implantation)을 행하고 열확산(Drive-in)하는 과정을 도시하고 있다.
도 5는 표면 보호용 산화막을 제거하고 HBT의 콜렉터 층을 형성하기 위하여 Si 에피층(13', Epi Layer)를 성장시킨 상태를 도시하고 있다.
도 6은 소자간 격리를 위한 트렌치(Trench) 구조물을 형성해 주기 위하여 보호용 산화막(Pad Oxide)를 성장시키고, 그 상층에 질화막(Si3N4)을 증착시키고 난 후, 그 상층에 트렌치 마스킹용 산화막을 증착(CVD; Chemical Vapor Deposition)한 상태를 도시한다.
도 7에서는 트렌치 지역의 산화막 및 질화막을 패터닝(Pattering)한 후, 트렌치 지역을 식각하고, 내벽을 열산화 시킨후, 산화막을 증착하여 트렌치(19) 내부를 채운다(Filling). 그 후 산화막을 CMP(Chemical Mechnical Polishing; 화학적-기계적 연마)함으로써 평탄화한 상태를 도시한다. 이때 트렌치가 아닌 지역에 남아있는 고 경도(Hardness) 질화막의 에칭멈춤(Etch Stop) 성질을 도움받아 공정조절을 하게 된다. 그 후 열처리하여 증착된 산화막을 고밀도화 하고, 남은 질화막을 습식으로 제거한다. 이로서 소자간 격리용 트렌치 구조물이 완성된다.
도 8에서는 소자의 활성층(Active layer)을 만들기 위하여 HBT의 콜렉터 층(13)과, CMOS의 웰(Well) 층(14, 15)을 이온주입하여 형성한다. 이 콜렉터 층(13)이 형성되는 지역과 pMOS 웰(15)이 형성되는 지역에는 인(P)을 주입하고, NMOS 웰(14)이 형성되는 지역에는 붕소(Boron)를 이온주입 한다. 그리고 이 층들을 최종적으로 열확산(Drive-in)하여 1~2㎛의 적절한 깊이로 만들기 주면 도시한 바와 같이 웰이 완성된다.
도 9는 HBT의 서브콜렉터 지역을 외부단자로 연결시키기 위한 플러그(16, Plug;콜렉터의 외부단자 연결지역)를 만들기 위해 인(P)를 이온주입하고 열 확산한 상태를 도시한다.
도 10은 HBT의 전류이득을 높히기 위하여 그 상부에 에미터가 형성되는 지역(13-1)을 인(P) 이온주입을 첨가해 주고, NMOS 웰층(14)와 PMOS 웰층(15)에도 문턱전압(Vt)를 적절히 조절하기 위하여 각각의 영역에 적절한 양의 붕소(B)와 인(P)를 이온주입(Vt adjust implatation)한 상태를 도시한다.
도 11에서는 보호용 산화막(Pad oxide)를 제거하고 표면을 세척(Cleaning)한 후, 게이트 절연막으로서 게이트 산화막을 성장시키며, CMOS의 게이트를 형성하기 위하여 폴리실리콘(Poly-Si)층을 증착한다. 그 후 HBT지역은 콜렉터층(13)와 접촉된 베이스층을 형성하기 위하여 이 폴리실리콘층과 게이트산화막을 모두 제거한다.
도 12에서는 에피층인 HBT의 베이스층(31)을 성장시킨다. 이 층은 SiGe(Si 80%, Ge 20%) 이거나 SiGeC(Si 80%, Ge 20%, C 0.3%) 층이고, 불순물은 보론(Boron, p형 불순물되며, 그 농도는 5x1018/cm3 이상이다. 이 베이스 불순물은 너무 높으면 역동작 HBT의 전류이득이 나빠지고, 너무 낮으면 픽셀이 아닌 주위회로에서 사용되는 순동작 HBT의 항복전압이 떨어진다. 이 베이스층은 실리콘 기판이 노출된 HBT 콜렉터층(13) 상에는 에피층이 성장되지만 그 밖의 폴리실리콘 상에는 폴리층으로 성장된다. 그 후 베이스층(31)을 보호하기 위하여 산화막이 증착된다. 특히 이 베이스층(13)을 주위 회로상에서 고저항체로 이용하는 경우 저항값의 편차를 줄이기 위하여 이 저항체가 형성될 지역에 추가로 보론으로 도핑을 해 준다.
도 13에서는 상층의 베이스 보호막, 게이트용 폴리실리콘(Poly-Si)을 패터닝하여 CMOS의 게이트(41, 46)를 형성해 준다. 그 이후 게이트 좌우의 소오스/드레인(42, 43, 47, 48) 지역에 도핑을 준비하기 위하여 게이트가 아닌 지역의 하층에 있는 게이트 산화막을 제거해 주고, 소오스/드레인(42, 43, 47, 48) 지역에 1차 도핑을 이온주입법으로 행한다. 이 도핑은 항복전압을 높히고, 핫캐리어를 감소시켜 CMOS의 수명을 늘이기 위한 것으로서 낮은 농도로 도핑을 행 한다(LDD; Lightly Doped Drain). 그 후 베이스 보호용 산화막을 제거한다.
도 14에서는 CMOS의 지역을 보호하기 위하여 산화막(SiO2)과 질화산화막(SiON)을 증착하고, HBT의 에미터와 베이스층(31) 사이의 테두리 절연막을 두껍게 하기 위하여 산화막으로 추가 증착한다. 그 후 CMOS지역에 있는 에미터와 베이스 사이의 테두리 절연막을 제거하고, HBT지역에는 에미터 접촉지역(13-1)에 구멍(Hole)을 식각으로 만들어 준다.
도 14에서 포토다이오드를 구성하는 요소들을 살펴보면, 상기 베이스층(31)이 캐소드로 동작하는 표면 p층이 되며, 상기 HBT의 서브콜렉터층(12)이 광전자 수집을 위한 애노드로 동작하는 내부 n층이 된다.
도 15는 HBT의 에미터용 폴리실리콘(Poly-Si)층(36)을 증착하고 패터닝하여 에미터를 형성하고, 바닦의 필요없는 에미터와 베이스 사이의 테두리 절연막을 제거한 상태를 도시한다.
도 16에서는 HBT 에미터의 측벽용 산화막(Side Wall SiO2)을 증착하고, CMOS지역은 이 산화막을 제거하며, 이어서 HBT의 에미터 지역을 수직으로 에칭하여 산화막 측벽(SiO2 Side Wall)을 형성한다. 그 후, CMOS 게이트 지역에 수직으로 에칭하여 질화산화막 측벽(SiON Side Wall)을 형성한다. 상기 산화막 측벽 및 질화산화막 측벽의 형성과정에서 콜렉터(플러그) 상의 산화막도 제거된다. 상기 측벽 산화막 및 질화산화막은 각각 에미터와 베이스, 게이트와 소오스/드레인 간의 절연성을 높히기 위한 게이트 측벽 절연막이다.
도 17에서는 외부 연결을 위한 플러그(16)와 CMOS의 게이트(41, 46), 소오스/드레인(42, 43, 47, 48) 등에 반도체층의 두께를 더 두껍게 해 주기 위하여 SiGe의 에피층으로 더 성장시켜 준다. 이것은 외부단자와 연결저항을 줄이고, 후속의 실리사이트의 저항을 더 낮추기 위한 것으로서 선택적인(Option) 사항이다.
도 18은 게이트 좌, 우에 불순물을 고농도로 이온주입 방법으로 도핑하여 소오스/드레인(42, 43, 47, 48) 지역을 형성한 상태를 도시한다.
도 19에서는 게이트/소오스/드레인(42, 43, 47, 48) 지역의 도핑된 실리콘이나 폴리실리콘의 저항을 낮추기 위하여 Co/Ti/TiN을 증착한 다음, 1차 저온 급열처리장치(Rapid Thermal Processing; RTP)로 열처리 해 준다. 그 후 습식 식각하여 산화막 상에 있는 1차 실리사이드가 형성되지 않고 남은 잔류금속 Co/Ti/TiN을 제거하고, 최종적으로 2차 고온 열처리해 줌으로써 실리콘(Si)이나 폴리실리콘(Poly-Si)이 노출된 지역만 선택적으로 실리사이드(CoSi2)가 형성된다.
도 20은 금속배선에 앞서 층간 절연 산화막을 증착하고, 반도체와 금속배선층 간의 접촉점 구멍을 형성해 주는 과정(Contact Open)을 도시한다.
도 21은 금속배선을 위해 Al/Ti/TiN 층을 증착하고 패터닝함으로써 CMOS 이미지센서(CIS)를 완성하는 과정을 도시한다.
도 22는 상기 공정으로 완성된 이미지 센서의 동작하는 모습을 도시한다. 도시한 바와 같이 금속층이나 폴리층(49) 등으로 HBT의 에미터를 셀렉트 트랜지스터의 드레인(또는 소스가 될 수도 있다)에 연결하여 사용한다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상술한 바와 같은 본 발명의 이미지 센서는, 플로팅 베이스를 이용한 역동작 바이폴라형 이미지센서를 제작하는데 있어서, 헤테로 정션 바이폴라 트랜지스터, 특히 SiGe HBT를 사용함으로써, 다음과 같은 효과를 얻을 수 있다.
첫째, PD와 HBT가 결합된 센서부에서 이미지 광신호가 입사될 때, 에미터와 콜렉터가 반대로 동작하는 역동작에서도 전류이득이 커서 광신호 전류를 증폭시킬 수 있으므로, 광신호의 감지기능 이외에도 증폭기능도 함께 갖게 된다. 이 센서부에 증폭기능이 있음으로 인하여 픽셀 내에서 필요한 트랜지스터의 수가 CIS의 4개 TR에 비하여 3개 TR로 줄어들고 고밀도화가 가능하다.
둘째, HBT의 SiGe나 SiGeC의 베이스 층을 확장시켜 광신호 감지(PD) 상층의 표면 접합 p층과 함께 사용함으로써 면적을 줄인다. 그리고 이 층은 매우 얇고(150Å), 고농도(5x1018/cm3 이상)이며, 보론(B)의 열확산(농도의 퍼짐)이 거의 일어나지 않는다는 재료상의 성질이 있으므로 pn 접합깊이를 얕게 유지할 수 있다. 이러한 특징은 광수신부(PD)에서 암전류(Dark current)를 방지하면서 실리콘 반도체에서 일반적으로 나타나는 낮은 단파장(Blue) 영역의 양자수집 효율을 획기적으로 개선시킬 수 있다.
셋째, 신호감지 동작에 있어서도 광신호 전류를 HBT소자로 증폭하는 직접 신호전류 증폭형이고 정상상태에서 감지하기 때문에, 감지신호의 선형성이 우수하고 감지 메카니즘이 매우 간단하며 이에 수반되는 제어회로도 간단하다.
넷째, 낮은 동작전압(≒1V)에서도 고화질의 신호를 얻을 수 있으며, 회로적으로도 요소 부분에 CMOS나 바이폴라가 아닌 SiGe HBT를 이용함으므써 아날로그 회로에서 출력신호의 범위(Dynamic range)가 큰 고화질, 고감도의 칩을 제작할 수 있다.
또한, 본 발명의 이미지 센서는 리셋 트랜지스터와 셀렉트 트랜지스터를 모 두 피모스트랜지스터로 구현함으로써 픽셀의 면적이 최소화할 수 있는 효과도 있다.
Claims (21)
- 애노드가 전원전압단에 연결되는 포토 다이오드; 및베이스가 상기 포토 다이오드의 캐소드에 연결되며, 콜렉터가 상기 포토 다이오드의 애노드 및 상기 전원전압단에 연결되며, 에미터로 증폭된 검출 신호를 생성하는 헤테로-정션 바이폴라 트랜지스터를 포함하는 이미지 센서.
- 애노드가 전원전압단에 연결되는 포토 다이오드;베이스가 상기 포토 다이오드의 캐소드에 연결되며, 콜렉터가 상기 포토 다이오드의 애노드 및 상기 전원전압단에 연결되며, 에미터로 증폭된 검출 신호를 생성하는 바이폴라 트랜지스터;게이트에 인가되는 리셋 신호에 따라 상기 바이폴라 트랜지스터의 에미터를 접지전압단에 연결시키기 위한 리셋 피모스트랜지스터; 및게이트에 인가되는 셀렉트 신호에 따라 상기 바이폴라 트랜지스터의 에미터 신호를 외부로 전달하기 위한 셀렉트 피모스트랜지스터를 포함하는 이미지 센서.
- 제1항 또는 제2항에 있어서, 상기 포토 다이오드의 캐소드를 이루는 표면 p층은, 상기 헤테로-정션 바이폴라 트랜지스터의 베이스의 역할을 겸하는 것을 특징으로 하는 이미지 센서.
- 제1항 또는 제2항에 있어서,상기 포토 다이오드의 애노드를 이루는 내부 n층은, 상기 헤테로-정션 바이폴라 트랜지스터의 서브콜렉터의 역할을 겸하는 것을 특징으로 하는 이미지 센서.
- 제3항에 있어서, 상기 표면 p층은,보론(B)이 5x1018/cm3 내지 8x1018/cm3으로 도핑되고, 두께가 100Å 내지 150Å인 것을 특징으로 하는 이미지 센서.
- 제3항에 있어서, 상기 표면 p층은,p+ SiGe이나 p+ SiGeC의 박막 에피층 혹은 박막폴리층으로 이루어진 것을 특징으로 하는 이미지 센서.
- (a0) Si 웨이퍼를 형성하는 단계;(a) 상기 Si 웨이퍼상에 헤테로-정션 바이폴라 트랜지스터의 서브 콜렉터를 형성하는 단계;(b) 상기 서브 콜렉터상에 Si 에피층을 형성하는 단계;(c) 상기 Si 에피층 내에 헤테로-정션 바이폴라 트랜지스터의 콜렉터 및 CMOS 트랜지스터의 웰을 형성하는 단계;(e) 상기 CMOS 트랜지스터의 게이트 절연막 및 게이트층을 형성하는 단계;(f) 상기 헤테로-정션 바이폴라 트랜지스터의 베이스를 형성하는 단계;(g) 상기 CMOS 트랜지스터의 게이트를 형성하는 단계;(i) 상기 헤테로-정션 바이폴라 트랜지스터의 에미터를 형성하는 단계; 및(j) 상기 CMOS 트랜지스터의 소스 및 드레인을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 헤테로-정션 바이폴라 트랜지스터는,SiGe이 기본 재질인 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서,상기 헤테로-정션 바이폴라 트랜지스터의 서브콜렉터 일부가 포토 다이오드의 애노드를 이루는 내부 n층으로 기능하며,상기 헤테로-정션 바이폴라 트랜지스터의 베이스 일부가 포토 다이오드의 캐소드를 이루는 표면 p층으로 기능하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (c) 단계 이후 (e) 단계 이전에,(d) 상기 서브 콜렉터에 연결되는 플러그 형성 영역을 획정하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (g) 단계 이후 (i) 단계 이전에,(h) 상기 CMOS 트랜지스터의 소스 및 드레인 형성 지역을 사전 도핑하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (j) 단계 이후,(k) 배선하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (a) 단계에서는,서브 콜렉터 형성 지역에 대한 이온주입후, 열확산이 수행되는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (b) 단계 이후 (c) 단계 이전에,트랜치 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (c) 단계에서는,상기 콜렉터 및 PMOS 웰의 형성 지역에는 인을 주입하고,NMOS 웰의 형성 지역에는 인을 주입하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (e) 단계에서는,게이트 절연막으로서 게이트 산화막을 형성하고,게이트층으로서 폴리실리콘층을 증착하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (f) 단계는,(f1) 상기 헤테로-정션 바이폴라 트랜지스터의 베이스가 형성되는 영역의 상기 게이트 절연막 및 게이트층을 제거하는 단계;(f2) 상기 단계 결과물상에 베이스 에피층을 성장하는 단계; 및(f3) 상기 베이스 에피층을 패터닝하여 베이스를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제17항에 있어서, 상기 (f3) 단계는,상기 베이스 에피층을 패터닝과 동시에 상기 게이트 절연막 및 게이트층을 패터닝하여, 상기 (g) 단계와 동시에 수행되는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제11항에 있어서, 상기 (h) 단계에서는,이온 주입법으로 낮은 농도의 도핑이 수행되는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (i) 단계는,(i1) 에미터와 베이스 사이의 테두리 절연막을 형성하는 단계; 및(i2) 폴리실리콘으로 에미터를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
- 제7항에 있어서, 상기 (j) 단계는,(j1) 게이트 측벽 절연막을 형성하는 단계; 및(j2) 이온 주입법으로 고농도의 도핑을 수행하여 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
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