KR100640978B1 - 씨모스 이미지 센서의 제조방법 - Google Patents
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Abstract
본 발명은 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서의 제조방법에 관한 것으로서, 포토 다이오드 영역과 트랜지스터 영역을 갖는 픽셀 영역과 미들 레지스터 영역이 정의된 반도체 기판의 픽셀영역에 게이트 절연막을 개재하여 게이트 전극을 형성함과 동시에 미들 레지스터 영역에 폴리 실리콘 패턴을 형성하는 단계와, 상기 포토 다이오드 영역에 제 1 저농도 n형 확산 영역을 형성하는 단계와, 상기 트랜지스터 영역에 제 2 저농도 n형 확산 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계와, 상기 트랜지스터 영역 및 미들 레지스터 영역에 형성된 제 2 절연막만을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막을 에치백하여 상기 게이트 전극의 일측면 및 폴리 실리콘 패턴의 양측면에 제 3 절연막 측벽과 제 1 절연막 측벽을 형성하는 단계와, 상기 트랜지스터 영역 및 폴리 실리콘 패턴에 고농도 n형 불순물 이온을 주입하는 단계를 포함하여 형성함을 특징으로 한다.
포토다이오드, 리들 저항, 이미지 센서, 측벽
Description
도 1은 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 2는 도 1의 A-A'선에 따른 CMOS 이미지 센서의 포토다이오드와 트랜스퍼 트랜지스터를 나타낸 단면도
도 3a 내지 도 3g는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도 4a 내지 도 4c는 종래 기술의 다른 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
도 5a 내지 도 5j는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도 6 및 도 7은 종래 기술과 본 발명에 의한 씨모스 이미지 센서의 반사도의 특성을 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
200 : 반도체 기판 201 : 에피층
202 : 소자 격리막 203 : 게이트 절연막
204 : 게이트 전극 205 : 폴리 실리콘 패턴
206 : 제 1 감광막 207 : 제 1 n-형 확산영역
208 : 제 2 감광막 209 : 제 2 n-형 확산영역
211 : 제 1 절연막 212 : 제 2 절연막
213 : 제 3 감광막 214 : 질화막
215 : 제 4 감광막 216 : 고농도 n+형 확산영역
본 발명은 씨모스 이미지 센서의 제조방법에 관한 것으로서, 특히 암전류의 감소와 함께 미들 레지스터 폴리의 저항 변동을 감소시켜 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수 직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 엠프(Sense Amp)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이고, 도 2는 도 1의 A-A'선에 따른 종래 기술에 의한 CMOS 이미지 센서의 포토다이오드와 트랜스퍼 트랜지스터를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(PD)(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터의 게이트 전극(30,40,50)이 형성된다.
즉, 상기 게이트 전극(30)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(40)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(50) 에 의해 선택 트랜지스터(Sx)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(30,40,50) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다.
따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.
상기에서 설명한 각 게이트 전극(30,40,50)들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비하여 외부의 구동회로에 연결된다.
즉, 도 2에 도시된 바와 같이, P++형 반도체 기판(11) 상에 P-형 에피층(12)이 형성된다. 그리고, 포토다이오드 영역(PD) 및 액티브 영역(도 1의 10)과 소자 분리 영역으로 정의된 상기 반도체 기판(11)의 소자 분리 영역에 소자 분리막(13)이 형성된다.
도 2의 리셋 트랜지스터를 위한 에피층(12)의 부분 상에 게이트 절연막(14)을 개재하여 게이트 전극(15)이 형성되고, 상기 게이트 전극(15)의 양측면에 절연막 측벽(16)이 형성된다.
그리고, 상기 포토 다이오드 영역(PD)의 상기 에피층(12)에는 n-형 확산 영역(20)이 형성된다.
또한, 상기 반도체 기판(11)의 트랜지스터 영역에는 LDD 영역(17)과 소오스/드레인 불순물 영역(18)이 형성된다.
한편, 상기와 같은 씨모스 이미지 센서는 아날로그 제품으로서 저항의 역할이 중요하다.
예를 들면, 저항은 레퍼런스 전압을 잡는 역할을 하며, 온도의 의존성이 적은 폴리를 사용하고 있다.
이때 폴리는 살리사이드를 사용하지 않고 원하는 저항을 얻기 위해 난 살리사이드(non salicide)를 만들게 된다. 보통 200 ~ 800Ω/□(ohm/sq)을 중간 저항 즉, 미들 레지스터(middle resister)라고 한다.
이러한 미들 레지스터의 형성방법은 게이트 폴리(gate poly)를 형성한 후 소정의 불순물 이온 주입을 하여 면저항을 소자 특성에 맞게 형성하고 있다.
도 3a 내지 도 3g는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 픽셀 영역과 미들 레지스터 영역으로 정의된 P++형 반도체 기판(100)에 에피택셜(epitaxial) 공정으로 P-형 에피층(101)을 형성한다.
여기서, 상기 에피층(101)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이어, 상기 반도체 기판(100)의 픽셀 영역을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(102)을 형성한다.
여기서, 상기 픽셀 영역은 액티브 영역과 소자 분리 영역 그리고 포토다이오드 영역까지 포함한다.
그리고, 상기 소자 분리막(102)이 형성된 에피층(101) 전면에 게이트 절연막(103)과 폴리 실리콘층을 차례로 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층 및 게이트 절연막(103)을 선택적으로 제거하여 각 트랜지스터의 게이트 전극(104) 및 미들 레지스터 영역의 소자 격리막(102)상에 폴리 실리콘 패턴(105)을 형성한다.
도 3b에 도시한 바와 같이, 상기 게이트 전극(104)을 포함한 반도체 기판(100) 전면에 제 1 감광막(106)을 도포하고, 노광 및 현상 공정으로 상기 제 1 감광막(106)이 포토 다이오드 영역을 제외한 트랜지스터 영역과 미들 레지스터 영역에만 남도록 패터닝한다.
이어, 상기 패터닝된 제 1 감광막(106)을 마스크로 이용하여 상기 노출된 상기 포토다이오드 영역에 저농도 n-형 불순물 이온을 주입하여 제 1 n-형 확산 영역(107)을 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(106)을 모두 제거한 다음, 상기 반도체 기판(100)의 전면에 제 2 감광막(108)을 도포하고, 노광 및 현상 공정으 로 상기 트랜지스터 영역이 노출되도록 상기 제 2 감광막(108)을 패터닝한다.
이어, 상기 패터닝된 제 2 감광막(108)을 마스크로 이용하여 상기 에피층(101)에 저농도 n-형 불순물 이온을 주입하여 제 2 n-형 확산 영역(109)을 형성한다.
여기서, 상기 포토 다이오드 영역의 제 1 n-형 확산 영역(107)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 제 2 n-형 확산 영역(109) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(108)을 제거하고, 상기 반도체 기판(100)의 전면에 스페이서(spacer) 형성용 절연막(111)을 형성한다.
도 3e에 도시한 바와 같이, 상기 절연막(111)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(104) 및 폴리 실리콘 패턴(105)의 양측면에 절연막 측벽(111a)을 형성한다.
도 3f에 도시한 바와 같이, 상기 반도체 기판(100)의 전면에 제 3 감광막(112)을 도포하고, 노광 및 현상 공정으로 상기 제 3 감광막(112)이 트랜지스터 영역과 미들 레지스터 영역의 폴리 실리콘 패턴(105)이 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(112)을 마스크로 이용하여 상기 노출된 상기 트랜지스터 영역 및 폴리 실리콘 패턴(105)에 고농도 n+형 불순물 이온을 주입하여 트랜지스터 영역에 고농도 n+형 확산 영역(113)을 형성함과 동시에 상기 폴리 실 리콘 패턴(105)에 저항 형성을 위한 불순물 이온을 주입한다.
도 3g에 도시한 바와 같이, 상기 제 3 감광막(112)을 제거한 후, 열처리 공정(예를 들면, 급속 열처리 공정)을 실시하여 상기 제 1 n-형 확산 영역(107), 제 2 n-형 확산 영역(109) 및 고농도 n+형 확산 영역(113) 내의 불순물 이온을 확산시킨다.
상기와 같은 종래의 씨모스 이미지 센서의 제조방법은 다음과 같은 문제점 있었다.
즉, 포토다이오드 영역은 빛을 받는 영역으로, 공정상의 손상을 가장 적게 해야 하는 매우 중요한 영역이다.
그러나, 상기 포토다이오드 영역은 본질적으로 게이트 형성시 1차의 플라즈마 손상을 받고 절연막 측벽(111a)을 형성할 때 2차의 플라즈마 손상을 받는다.
이러한 포토다이오드 영역의 손상은 빛이 없는 상태에서도 전자를 발생시키는 역할을 하게 되어 씨모스 이미지 센서의 취약한 특성을 보이게 된다.
한편, 상기 절연막 측벽을 형성할 때 포토다이오드 영역의 플라즈마 손상을 방지하기 위하여 마스크를 이용하여 보호하는 방법이 최근에 제기되고 있다.
즉, 도 4a에서와 같이, 반도체 기판(100)의 전면에 질화막(110)을 형성하고, 상기 질화막(110)상에 스페이서 형성용 절연막(111)을 형성한다.
이어, 도 4b에서와 같이, 포토 다이오드 영역을 손상을 막기 위한 마스크(114)를 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(104)의 일측 및 폴리 실리콘 패턴(105)의 양측면에 절연막 측벽(111a)을 형성한다.
그리고 도 4c에 도시한 바와 같이, 상기 마스크(114)를 제거하고 이후 공정을 진행한다.
그러나 이러한 방법은 픽셀 어레이내에 질화막의 잔존을 가져오게 되며 이로써 빛의 투과율을 떨어뜨려 스케일 다운이 어렵게 된다.
즉, 스케일 다운시 포토 다이오드 영역이 줄어들어 다이나믹 레인지가 줄어들게 되고 빛의 주입량이 줄어들어 이미지 재현이 어렵게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 포토다이오드 영역의 손상을 방지함과 동시에 미들 레지스터의 저항 변동을 감소시켜 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 트랜지스터 영역을 갖는 픽셀 영역과 미들 레지스터 영역이 정의된 반도체 기판의 픽셀 영역에 게이트 절연막을 개재하여 게이트 전극을 형성함과 동시에 미들 레지스터 영역에 폴리 실리콘 패턴을 형성하는 단계와, 상기 포토 다이오드 영역에 제 1 저농도 n형 확산 영역을 형성하는 단계와, 상기 트랜지스터 영역에 제 2 저농도 n형 확산 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계와, 상기 트랜지스터 영역 및 미들 레지스터 영역에 형성된 제 2 절연막만을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막을 에치백하여 상기 게이트 전극의 일측면 및 폴리 실리콘 패턴의 양측면에 제 3 절연막 측벽과 제 1 절연막 측벽을 형성하는 단계와, 상기 트랜지스터 영역 및 폴리 실리콘 패턴에 고농도 n형 불순물 이온을 주입하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 5a 내지 도 5j는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 픽셀 영역과 미들 레지스터 영역으로 정의된 P++형 반도체 기판(200)에 에피택셜(epitaxial) 공정으로 저농도 제 1 도전형(P-형) 에피층(201)을 형성한다.
여기서, 상기 에피층(201)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
그리고, 상기 반도체 기판(200)의 픽셀 영역을 포토다이오드 영역 및 트랜지스터 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(202)을 형성한다.
그 후, 상기 소자 분리막(202)이 형성된 에피층(201) 전면에 게이트 절연막(203)과 폴리 실리콘층을 차례로 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층 및 게이트 절연막을 선택적으로 제거하여 각 트랜지스터 영역에 게이트 전극(204)을 형성함과 동시에 미들 레지스터 영역에 폴리 실리콘 패턴(205)을 형성한다.
여기서, 상기 게이트 절연막(203)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.
도 5b에 도시한 바와 같이, 상기 게이트 전극(204)을 포함한 반도체 기판(200) 전면에 제 1 감광막(206)을 도포한 후, 노광 및 현상 공정으로 상기 포토다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(206)을 마스크로 이용하여 상기 노출된 상기 포토다이오드 영역에 저농도 n-형 불순물 이온을 주입하여 제 1 n-형 확산 영역(207)을 형성한다.
도 5c에 도시한 바와 같이, 상기 제 1 감광막(206)을 모두 제거한 다음, 상기 반도체 기판(200) 전면에 제 2 감광막(208)을 도포한 후, 노광 및 현상 공정으로 상기 트랜지스터 영역이 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 2 감광막(208)을 마스크로 이용하여 상기 에피층(201)에 저농도 n-형 불순물 이온을 주입하여 트랜지스터 영역에 제 2 n-형 확산 영역(209)을 형성한다.
여기서, 상기 포토 다이오드 영역의 제 1 n-형 확산 영역(207)을 형성하기 위한 불순물 이온 주입은 상기 트랜지스터 영역의 제 2 n-형 확산 영역(209) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 5d에 도시한 바와 같이, 상기 제 2 감광막(208)을 모두 제거하고, 상기 반도체 기판(200) 전면에 화학 기상 증착 공정(저압 화학 기상 증착 공정) 등으로 제 1, 제 2 절연막(211,212)을 차례로 형성한다.
여기서, 상기 제 1, 제 2 절연막(211,212)은 산화막 또는 질화막을 사용할 수 있고, 상기 산화막은 열산화막 또는 TEOS 계열의 산화막을 사용할 수 있다.
도 5e에 도시한 바와 같이, 상기 제 2 절연막(212)상에 제 3 감광막(213)을 도포하고, 노광 및 현상 공정으로 상기 제 3 감광막(212)이 상기 트랜지스터 영역 및 미들 레지스터 영역이 노출되도록 패터닝한다.
도 5f에 도시한 바와 같이, 상기 패터닝된 제 3 감광막(213)을 마스크로 이용하여 상기 트랜지스터 영역 및 미들 레지스터 영역에 형성된 제 2 절연막(212)을 선택적으로 제거한다.
도 5g에 도시한 바와 같이, 상기 제 3 감광막(213)을 제거하고, 상기 반도체 기판(200)의 전면에 질화막(214)을 형성한다.
도 5h에 도시한 바와 같이, 상기 반도체 기판(200)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(204)의 일측을 포함하여 트랜지스터 영역과 미들 레지스터 영역에 질화막 측벽(214a) 및 제 1 절연막 측벽(211a)을 형성한다.
즉, 종래에는 상기 절연막의 전면에 에치백하여 게이트 전극 및 폴리 실리콘 패턴의 양측면에 절연막 측벽을 형성함으로써 포토다이오드 영역에 플라즈마에 의해 손상을 입게 되지만, 본 발명에서는 선택적으로 포토다이오드 영역에는 제 1, 제 2 절연막(211,212)을 잔류시키고 트랜지스터 영역에 형성된 질화막(214)만을 선택적으로 에치백하여 질화막 측벽(214a)을 형성함으로써 포토다이오드 영역의 손상을 방지할 수 있다.
도 5i에 도시한 바와 같이, 상기 반도체 기판(200)상에 제 4 감광막(215)을 도포하고, 노광 및 현상 공정으로 소오스/드레인 불순물 영역이 형성될 영역 및 미들 레지스터 영역의 폴리 실리콘 패턴(205)만 오픈되도록 상기 제 4 감광막(215)을 패터닝한다.
이어, 상기 패터닝된 제 4 감광막(215)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입하여 트랜지스터 영역에 고농도 n+형 확산 영역(216)을 형성한다.
한편, 상기 미들 레지스터 영역의 폴리 실리콘 패턴(205)에도 고농도 n형 불순물 이온이 주입되어 저항이 형성된다.
도 5j에 도시한 바와 같이, 상기 제 4 감광막(215)을 제거하고, 상기 반도체 기판(200)에 800 ~ 1200℃의 온도에서 열처리 공정(예를 들면, 급속 열처리 공정)을 실시하여 상기 제 1 n-형 확산 영역(207), 제 2 n-형 확산 영역(209) 및 고농도 n+형 확산 영역(216) 내의 불순물 이온을 확산시킨다.
한편, 상기 포토 다이오드 영역에 잔류하는 제 1, 제 2 절연막(211,212)을 제거하지 않고 공정을 진행했지만, 상기 제 1, 제 2 절연막(211,212)을 제거한 후에 공정을 진행할 수도 있다.
여기서, 상기 포토 다이오드 영역에 잔류하는 제 1, 제 2 절연막(211,212)을 이용하여 포토 다이오드 영역의 살리사이드 방지용 절연막으로 사용할 수도 있다.
도 6 및 도 7은 종래 기술과 본 발명에 의한 씨모스 이미지 센서의 반사도의 특성을 나타낸 도면이다.
도 6에서와 같이, 포토다이오드 영역에 손상이나 질화막 등이 남아있을 경우 그린영역의 반사도가 증가되어 전체적인 색재현에 문제를 야기시킨다.
그러나 본 발명에서는 도 7에서와 같이, 포토다이오드 영역에 발생하는 손상을 방지하고, 질화막이 완전히 제거되고 있기 때문에 그린 영역의 반사도를 줄여 전체적인 색재현성을 향상시킬 수가 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 씨모스 이미지 센서의 제조방법은 다음과 같은 효과가 있다.
즉, 포토다이오드 영역에 절연막 측벽을 형성할 때 포토다이오드 영역은 플 라즈마로부터 보호할 수 있기 때문에 포토 다이오드의 손상을 방지함으로써 이미지 센서의 성능을 향상시킬 수 있다.
Claims (4)
- 포토 다이오드 영역과 트랜지스터 영역을 갖는 픽셀 영역과 미들 레지스터 영역이 정의된 반도체 기판의 픽셀 영역에 게이트 절연막을 개재하여 게이트 전극을 형성함과 동시에 미들 레지스터 영역에 폴리 실리콘 패턴을 형성하는 단계;상기 포토 다이오드 영역에 제 1 저농도 n형 확산 영역을 형성하는 단계;상기 트랜지스터 영역에 제 2 저농도 n형 확산 영역을 형성하는 단계;상기 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계;상기 트랜지스터 영역 및 미들 레지스터 영역에 형성된 제 2 절연막만을 선택적으로 제거하는 단계;상기 반도체 기판의 전면에 제 3 절연막을 형성하는 단계;상기 제 3 절연막을 에치백하여 상기 게이트 전극의 일측면 및 폴리 실리콘 패턴의 양측면에 제 3 절연막 측벽과 제 1 절연막 측벽을 형성하는 단계;상기 트랜지스터 영역 및 폴리 실리콘 패턴에 고농도 n형 불순물 이온을 주입하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 절연막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 2 항에 있어서, 상기 산화막은 열산화막 또는 TEOS 계열의 산화막으로 형 성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 제 3 절연막은 질화막으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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