JP2007134641A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】金属不純物捕獲能力の向上を図ることができ、且つ、素子分離構造のエッチングによる形状変化（片落ち）を抑制する。
【解決手段】シリコン酸化膜よりなる素子分離構造２が形成されたシリコン基板１上に、熱燐酸によりウェットエッチングに対するエッチング選択比が素子分離構造２に比較して高いシリコン窒化膜３を金属不純物捕獲膜として形成する。イオン注入後、熱燐酸によりウェットエッチングによりシリコン窒化膜３を除去する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、メモリや固体撮像素子等に代表される半導体装置の製造方法に関に関する。

従来、半導体装置の製造工程中に金属不純物がシリコン基板内に侵入する、いわゆる金属汚染によって、デバイスの特性や信頼性が大きく劣化してしまう問題が知られている。シリコン基板に侵入した金属不純物は、ＰＮ接合部におけるリーク電流の発生を増大させることから、近年の低消費電力化が進む半導体装置では、この金属汚染を如何にして除去するかが課題とされている。特に、固体撮像素子においては、製造工程中にシリコン基板に侵入した金属不純物が、暗電流や白傷欠陥といった画素不良を引き起こすため、金属不純物の低減が重要な課題とされている。

金属不純物がシリコン基板中に侵入する工程として、イオン注入工程が挙げられる。イオン注入工程では、加速されたイオンをシリコン基板に打ち込むイオン注入機を使用する。イオン注入機内部では、ドーパントとともに金属不純物もイオン化されるため、加速された金属イオンがドーパントとともにシリコン基板中に注入される。

上記のような金属汚染を抑制する方法として、ゲッタリング技術を用いてデバイス活性領域から金属不純物を除去する第１の方法と、金属不純物捕獲用の膜を形成し、この膜越しにイオン注入プロセスを実施することで、金属不純物を不純物捕獲膜で捕獲する第２の方法がある。

ゲッタリング技術は、金属不純物をゲッタリングサイトまで熱拡散させることを前提としているが、拡散係数は金属元素ごとにまちまちであり、Ｃｕのように大きなものもあれば、Ａｇのように小さなものもある。拡散係数の小さい金属元素が基板表面付近に存在する場合は、基板表面付近の金属元素をウェハ裏面のゲッタリングサイトまで拡散させるために、高温で長時間にわたって熱拡散を行う必要がある。このような高温で長時間にわたる熱拡散は、半導体デバイスの特性上、あまり好ましくない。このように、上記第１の方法では、拡散係数の小さい金属元素が基板表面付近に存在する場合に、その金属元素をゲッタリングにより除去することは困難である。

上記のような場合に有効となるのが、不純物捕獲膜を形成する上記第２の方法である。以下、不純物捕獲膜を用いた従来例について説明する。

図７（ａ）に示すように、ＳＴＩ(Shallow Trench Isolation)技術を利用して、シリコン基板６０１上にシリコン酸化膜よりなる素子分離構造６０２を形成する。そして、図７（ｂ）に示すように、シリコン基板６０１上に熱酸化法あるいはＣＶＤ法を用いて、金属不純物捕獲用のシリコン酸化膜６０３を形成する。

次に、図７（ｃ）に示すように、シリコン酸化膜６０３上に、イオン注入領域を規定するためのフォトレジスト６０４を形成し、このフォトレジスト６０４によって規定されるイオン注入領域に、シリコン酸化膜６０３越しにイオン注入６０５を実施する。このイオン注入６０５の過程において、イオン注入機を発生源とする金属不純物６０６も同時にイオン化されて注入されるが、この金属不純物６０６の平均射影飛程は、リン、ボロン、ヒ素等の半導体製造工程で用いられているドーパントの平均射影飛程と比較して小さいため、金属不純物６０６の一部はシリコン酸化膜６０３によって捕獲される。

次に、図７（ｄ）に示すように、フォトレジスト６０４をアッシングにより除去した後、ＤＨＦ（ＨＦ／Ｈ₂Ｏ）溶液やＢＨＦ（ＮＨ₄Ｆ／ＨＦ／Ｈ₂Ｏ）溶液を用いたウェットエッチングによりシリコン酸化膜６０３を除去する。このとき、シリコン酸化膜６０３によって捕獲された金属不純物も一緒に除去される。

不純物捕獲膜を用いる同様な例として、基板表面付近にゲッタリングサイトを形成する際のイオン注入工程において混入する不純物イオンを捕獲するための技術がある（特許文献１参照）。図８に、その製造工程のフローを示す。

半導体基板６１１の表面６１２上に酸化膜６１３を形成し、その上に窒化膜６１４を形成する（図８の（ａ）および（ｂ）参照）。次に、炭素イオン６１５を半導体基板６１１の表面６１２側から酸化膜６１３および窒化膜６１４を介して半導体基板６１１の内部に注入する（図８（ｃ）参照）。炭素イオン６１５の注入によって、図８（ｄ）に示すように、半導体基板６１１の内部の表面近傍にピーク濃度を有する層状のゲッタリングサイト６１６が形成される。この炭素イオン６１５の注入過程において、酸化膜６１３や窒化膜６１４は、イオンとともに半導体基板６１１に注入される、イオン注入機から発生した不純物６１７を捕捉するための不純物捕捉膜として機能する。

次に、ゲッタリングサイト６１６を形成した半導体基板６１１に１０００℃の窒素雰囲気下で１０分間のアニールを施して、イオン注入の際に非結晶化された半導体基板６１１の表面近傍の結晶性を回復させる。その後、ドライエッチング法を用いて半導体基板６１１の表面６１２から窒化膜６１４を除去し、さらに、ＨＦ溶液を含む溶液を用いて酸化膜６１３を除去する（図８（ｅ）参照）。
特開２００３‐１３３３１８号公報

しかしながら、上述した従来の技術には以下のような問題がある。

図７に示した従来の方法においては、金属不純物捕獲膜であるシリコン酸化膜６０３をエッチングにより除去する際に、同じくシリコン酸化膜によりなる素子分離構造６０２も一緒にエッチングしてしまう。その結果、素子分離構造６０２の上部の、シリコン基板６０１との境界近傍に、エッチングによる落ち込み（図７（ｄ）中の片落ち６０７）が発生してしまう。このような片落ち６０７が発生した状態で、半導体基板１上にゲート酸化膜を形成すると、ＴＤＤＢ（Time Dependant Dielectric Breakdown）不良を生じたり、ＰＮ接合部におけるリーク電流の発生を増大したりして、デバイス特性が劣化してしまうことがある。このように、素子分離構造のエッチングによる形状変化は、デバイス特性を劣化させる要因となる。

なお、金属不純物捕獲膜が厚いほど、素子分離構造のエッチング量が増大して片落ち６０７が大きくなる。このように、素子分離構造のエッチング量は、金属不純物捕獲膜の膜厚に依存することから、不純物捕獲膜を薄くすることで、素子分離構造のエッチングによる形状変化を抑制することが可能である。しかし、この場合は、金属不純物の平均射影飛程に対して十分な膜厚を有する金属不純物捕獲膜を形成することが困難となり、十分な金属捕獲能力を得られなくなる、という問題を生じる。

図７に示した素子分離構造を有する基板に対して図８に示した製造工程によりイオン注入を行った場合においても、窒化膜４および酸化膜３を除去する際に、素子分離構造のエッチングによる形状変化が生じるため、上記片落ち６０７と同様な片落ちが生じる。

本発明の目的は、上記問題を解決し、金属不純物捕獲能力の向上を図ることができ、且つ、素子分離構造のエッチングによる形状変化（片落ち）を抑制することができる、半導体装置の製造方法を提供することにある。

上記目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に第１の材料よりなる素子構造を形成する第１の工程と、前記素子構造が形成された半導体基板上に、所定のエッチング処理に対するエッチング選択比が前記第１の材料に比較して高い第２の材料よりなる不純物捕獲膜を形成する第２の工程と、前記不純物捕獲膜が形成された半導体基板の所望の領域にイオン注入を行う第３の工程と、前記不純物捕獲膜を前記所定のエッチング処理により除去する第４の工程とを含むことを特徴とする。

上記の製造方法によれば、不純物捕獲膜（具体的には、シリコン窒化膜）は、素子構造（具体的には、トレンチ形状の埋め込み酸化膜（シリコン酸化膜）よりなる素子分離構造）に対して高いエッチング選択比を持っているので、この不純物捕獲膜をエッチングする際に、素子分離構造の形状がそのエッチングによって変化することはない。したがって、イオン注入時に発生する金属不純物を十分に捕獲することができるように不純物捕獲膜を厚くしたとしても、素子分離構造の形状変化（片落ち）を引き起こすことなく、その不純物捕獲膜をエッチングにより除去することができる。

本発明によれば、不純物捕獲膜を厚くすることができるので、不純物除去能力を高めることができ、また、素子分離構造の形状変化（片落ち）も生じないので、ＴＤＤＢ不良やＰＮ接合部におけるリーク電流の発生を抑制することができる。これにより、製造歩留りの向上を図ることができる。

次に、本発明の実施形態について図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態である半導体装置の製造方法を説明するための工程図である。図１において、（ａ）〜（ｄ）は不純物捕獲膜を形成する一連の工程を示す。

本実施形態の製造方法は、ＣＰＵ、メモリ、固体撮像素子等の半導体装置、より具体的には、ＳＴＩ技術により素子分離構造が形成される、増幅型ＭＯＳセンサのような半導体装置に適用される製造方法であって、金属汚染を除去するための不純物捕獲膜の形成および除去の工程に特徴がある。不純物捕獲膜の形成および除去の工程以外は、基本的には、既存の半導体装置も製造プロセスと同じであるので、以下の説明では、不純物捕獲膜の形成工程を中心に説明する。

まず、ＳＴＩ技術を利用した既存のプロセスにより、シリコン基板１の主面にシリコン酸化膜よりなる素子分離構造２を形成する（図１（ａ）参照）。次に、素子分離構造２が形成されたシリコン基板１上に、ＣＶＤ法により、不純物捕獲膜となるシリコン窒化膜８を堆積する（図１（ｂ）参照）。このシリコン窒化膜８は、後述するイオン注入の際に発生する金属不純物を捕獲することができるように、その金属不純物の平均射影飛程に対して十分な厚さを有する。具体的には、シリコン窒化膜８の膜厚は、少なくとも２０ｎｍ程度とされる。

次に、シリコン窒化膜８上に、イオン注入領域を規定するためのマスクとなるフォトレジスト９を形成し、このフォトレジスト９によって規定されるイオン注入領域に対して、シリコン窒化膜８越しにイオン注入１０を実施する（図１（ｃ）参照）。このイオン注入１０の工程において、イオン注入領域としてＰ型化半導体領域を形成する場合は、ボロンに代表される不純物をドーパントとして使用し、反対に、イオン注入領域としてＮ型化半導体領域を形成する場合には、リンやヒ素等の不純物をドーパントとして使用する。

なお、上記のイオン注入１０の過程において、イオン注入機を発生源とする金属不純物１１も同時にイオン化されて注入されるが、金属不純物１１の平均射影飛程は、リン、ボロン、ヒ素等のドーパントの平均射影飛程と比較して小さく、また、金属不純物捕獲膜であるシリコン窒化膜８は、金属不純物１１の平均射影飛程に対して十分な厚さを有することから、金属不純物１１のほとんどはシリコン酸化膜８によって捕獲される。

次に、アッシング処理（レジストを気相中で除去する処理）によりフォトレジスト９を除去する。上記イオン注入１０の過程において、フォトレジスト９にも金属不純物１１が注入されているため、このアッシングの過程において、フォトレジスト９中の金属不純物１１がフォトレジスト９下の領域に注入される。ここでは、フォトレジスト９下にはシリコン窒化膜８が形成されているため、フォトレジスト９からの金属不純物１１はシリコン窒化膜８によって捕獲される。なお、シリコン窒化膜８を有していない構造の場合は、フォトレジスト９からの金属不純物１１はシリコン基板に注入されることになる。

最後に、熱燐酸法によるウェットエッチングによりシリコン窒化膜８を除去する（図１（ｄ）参照）。熱燐酸のエッチング選択比は、例えば１８０℃に加熱した場合で、シリコン窒化膜：シリコン酸化膜＝１：４８程度であるので、熱燐酸法によるウェットエッチングでは、シリコン酸化膜はほとんどエッチングされない。したがって、シリコン基板１およびシリコン酸化膜よりなる素子分離構造２に対して、エッチングによる形状変化を引き起こすことなく、シリコン窒化膜８のみを除去することができる。このシリコン窒化膜８を除去する過程において、シリコン窒化膜８によって捕獲された金属不純物１１も同時に除去される。

上述したように、本実施形態の製造方法によれば、素子分離構造を形成する埋め込み酸化膜（シリコン酸化膜）に対して高いエッチング選択比を持つ不純物捕獲膜（シリコン窒化膜）を形成するようになっているため、この不純物捕獲膜をエッチングする際に、素子分離構造の形状がそのエッチングによって変化することはない。したがって、金属不純物を十分に捕獲することができるように金属不純物捕獲膜を厚くしたとしても、素子分離構造の上部に、従来生じていたようなエッチングによる落ち込み（図７（ｄ）中の片落ち７）が発生することはない。

上述した本実施形態の製造方法は、本発明の一例であり、その製造手順は適宜変更することができる。例えば、図１の（ａ）〜（ｄ）に示した製造手順では、シリコン酸化膜による素子分離構造２が形成されたシリコン基板１上に金属不純物捕獲膜であるシリコン窒化膜８を形成するようになっているが、シリコン窒化膜８の形成工程の前に、他の工程が行われても良い。例えば、図２（ａ）に示すように、シリコン酸化膜からなる素子分離構造２が形成されたシリコン基板１上に、ゲート絶縁膜１２、ポリシリコンゲート電極１３及びサイドウォール１４からなるＭＯＳ構造を周知の半導体製造プロセスに従って形成した後、図２（ｂ）に示すように、金属不純物捕獲膜であるシリコン窒化膜１５を堆積させても良い。この場合は、シリコン窒化膜１５は、熱燐酸のエッチング選択比は、サイドウォール１４および素子分離構造２のシリコン酸化膜に比較して高いので、イオン注入等の処理を行った後、ＭＯＳ構造および素子分離構造２のエッチングによる形状変化を生じることなく、シリコン窒化膜１５のみを除去することができる。なお、金属不純物捕獲膜を除去する際のエッチングによってＭＯＳ構造の形状が変化する場合も、デバイス特性の劣化を招く場合があり、本実施形態では、そのようなデバイス特性の劣化をも抑制することを可能にしている。

また、金属不純物捕獲膜は、シリコン窒化膜に限定されるものではなく、基本的に、エッチングによる形状変化を抑制する対象である素子構造（具体的には、素子分離構造やＭＯＳ構造）の材料に対して、高いエッチング選択比を有するものであれば、どのような材料より構成してもよい。

（第２の実施形態）
素子分離構造（ＳＴＩ構造）は、通常、次のような工程により形成される。まず、半導体シリコン基板上にシリコン酸化膜およびシリコン窒化膜を順次形成し、さらにその上に、素子分離領域を形成する領域のみが開口したフォトレジストを形成し、このフォトレジストをマスクとしてシリコン窒化膜をエッチングする。フォトレジストを除去した後、シリコン窒化膜をマスクとして、異方性ドライエッチングにより、シリコン酸化膜および半導体シリコン基板の一部を除去してトレンチを形成する。そして、化学気相成長法（ＣＶＤ法）やＨＤＰ（高密度プラズマ）−ＣＶＤ法により全面にシリコン酸化膜を成膜してトレンチ内にシリコン酸化膜を埋め込んだ後、表面をＣＭＰ（Chemical Mechanical Polishing）等により平坦化し、シリコン酸化膜およびシリコン窒化膜をエッチングにより順次除去する。この素子分離構造の形成工程において、パッド膜として用いられているシリコン酸化膜を除去せずに残して不純物捕獲膜の一部として利用することができる。

第１の実施形態の製造方法では、金属不純物捕獲膜をシリコン窒化膜のみで構成するようになっていたが、ここでは、素子分離構造（ＳＴＩ構造）の形成過程で使用したシリコン酸化膜とシリコン窒化膜から２層構造の金属不純物捕獲膜を形成する方法について説明する。

図３は、本発明の第２の実施形態である半導体装置の製造方法を説明するための工程図である。図３において、（ａ）〜（ｅ）は不純物捕獲膜の形成および除去に関連する一連の製造工程を示す。

まず、上述した素子分離構造（ＳＴＩ構造）の形成工程において、表面をＣＭＰ等により平坦化し、シリコン窒化膜をエッチングにより除去するまでの工程を行って、図３（ａ）に示すような、シリコン酸化膜１６を残した状態の構造を得る。上述した通常の素子分離構造（ＳＴＩ構造）の形成工程では、シリコン窒化膜を除去した後に、シリコン酸化膜１６を除去するが、本実施形態では、このシリコン酸化膜１６を除去せずに、第１層目の金属不純物捕獲膜として利用する。

次に、図３（ｂ）に示すように、シリコン酸化膜１６を残した状態のシリコン基板１上に、ＣＶＤ法により、第二層目の不純物捕獲膜となるシリコン窒化膜１７を堆積させる。これにより、シリコン酸化膜１６およびシリコン窒化膜１７からなる２層構造の不純物捕獲膜を得る。この場合の、シリコン酸化膜１６およびシリコン窒化膜１７のそれぞれの膜厚は、不純物捕獲膜全体として、十分な金属不純物捕獲能力を得られるように設定する。ただし、シリコン酸化膜１６は最終的にエッチングにより除去するため、あまりシリコン酸化膜１６を厚くすると、エッチングの際に素子分離構造２の形成が変化して従来のような片落ちが生じることになる。よって、シリコン酸化膜１６の厚さは、エッチングの際に素子分離構造２における片落ちが生じない範囲で設定する。具体的には、シリコン酸化膜１６の膜厚は１０ｎｍ程度である。

次に、図３（ｃ）に示すように、シリコン窒化膜１７上に、イオン注入する領域に対応する部分が開口したフォトレジスト１８を形成し、このフォトレジスト１８によって規定されるイオン注入領域に、シリコン酸化膜１６およびシリコン窒化膜１７からなる不純物捕獲膜越しに所望の不純物（リン、ボロン、ヒ素等）のイオン注入１９を実施する。このイオン注入１９の過程において、イオン注入機を発生源とする金属不純物２０が所望の不純物（リン、ボロン、ヒ素等）と一緒にイオン注入されるが、その金属不純物２０の平均射影飛程は、所望の不純物（リン、ボロン、ヒ素等）の平均射影飛程と比較して小さく、また、シリコン酸化膜１６およびシリコン窒化膜１７からなる不純物捕獲膜は、金属不純物２０の平均射影飛程に対して十分な厚さを有することから、金属不純物２０のほとんどはシリコン酸化膜８によって捕獲される。

次に、図３（ｄ）に示すように、アッシングによりフォトレジスト１８を除去した後、熱燐酸法によるウェットエッチングによりシリコン窒化膜１７を除去する。アッシングの過程において、上記イオン注入１９の過程でフォトレジスト１８中に注入された金属不純物２０がフォトレジスト１８下の領域に注入されるが、フォトレジスト１８下にはシリコン窒化膜１７が形成されているため、フォトレジスト１８からの金属不純物２０は主にシリコン窒化膜１７にて捕獲されることになる。また、熱燐酸法によるウェットエッチングでは、シリコン窒化膜のみを選択的にエッチング除去することができるので、素子分離構造２の形状変化（片落ち）を引き起こすことなく、シリコン窒化膜１７を除去することができる。このシリコン窒化膜１７を除去する過程で、シリコン窒化膜１７によって捕獲されていた金属不純物２０も同時に除去される。

最後に、図３（ｅ）に示すように、希フッ酸のウェットエッチングにより、シリコン酸化膜１６を除去する。シリコン酸化膜１６を除去することで、シリコン酸化膜１６によって捕獲されていた金属不純物２０も同時に除去される。なお、このシリコン酸化膜１６をウェットエッチングする過程において、シリコン酸化膜１６の膜厚分だけ、素子分離構造２の形状がエッチングによって変化するが、シリコン酸化膜１６は薄いため、その素子分離構造２の形状変化の程度は小さい。すなわち、シリコン酸化膜１６をエッチングにより除去しても、素子分離構造２において片落ちを生じることはない。

上述した本実施形態の製造方法において、素子分離構造の形成過程で使用したシリコン酸化膜１６とシリコン窒化膜１７とからなる２層構造の不純物捕獲膜の不純物捕獲能力は、従来のシリコン酸化膜のみからなる、同じ膜厚の不純物捕獲膜に比べて高い。実験的には、膜厚が１３ｎｍのシリコン酸化膜と膜厚が２０ｎｍのシリコン窒化膜とからなる２層構造の不純物捕獲膜は、膜厚が３３ｎｍのシリコン酸化膜の単層構造の不純物捕獲膜に比べて、Ｆｅの捕獲能力が向上することがＳＰＶ（Surface Photo Voltage）法により確認されている。このように、本実施形態の製造方法によっても、従来の方法に比較して不純物捕獲能力を向上させることができる。

また、２層構造の不純物捕獲膜を除去する工程においても、素子分離構造における片落ちを生じることがないので、ＴＤＤＢ不良やリーク電流の増大を抑制することができる。

加えて、図８に示した従来の製造工程では、素子分離構造（ＳＴＩ構造）の形成過程で用いたシリコン酸化膜とは別に、不純物捕獲膜としてシリコン酸化膜を形成するようになっている。これに対して、本実施形態の製造方法では、素子分離構造（ＳＴＩ構造）の形成過程で用いたシリコン酸化膜をそのまま不純物捕獲膜として用いているので、その分だけ、製造工程数を少なくすることが可能である。

また、半導体デバイスによっては、シリコン基板上に直接、シリコン窒化膜を形成すると、デバイスの特性が劣化する場合がある。本実施形態の製造方法では、不純物捕獲膜を構成するシリコン窒化膜は、素子分離構造（ＳＴＩ）の形成過程で使用したシリコン酸化膜上に形成されるので、そのようなデバイス特性の劣化を抑制することができる。

上述した本実施形態の製造方法は、本発明の一例であり、その製造手順は適宜変更することができる。例えば、不純物捕獲膜として使用したシリコン酸化膜１６を除去せずに、素子分離構造２にて分離される領域に半導体素子（例えばＭＯＳトランジスタ）を形成するための絶縁膜として使用してもよい。具体的には、図３（ｄ）の工程で、シリコン窒化膜１７を除去した後、シリコン酸化膜１６上にゲート電極を形成するためのメタル層を形成し、そのメタル層を所定のパターンにパターニングする。そして、基板の所望の位置にソースドレインとなる不純物領域を形成することによって、ＭＯＳトランジスタを得る。

また、シリコン窒化膜をシリコン基板上に直接する形成することにより生じるデバイス特性の劣化を抑制するという観点からすれば、図３の工程におけるシリコン酸化膜１６は、素子分離構造（ＳＴＩ構造）の形成工程において使用したシリコン酸化膜でなくてもよい。すなわち、別途、シリコン酸化膜を形成した後、シリコン窒化膜を形成し、これらシリコン酸化膜およびシリコン窒化膜を金属不純物捕獲膜として利用してもよい。

以上、第１および第２の実施形態で説明した本発明の製造方法は、シリコンとシリコン酸化膜とで構成された素子構造を有するものであれば、どのような半導体装置にも適用することができる。ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの電子機器に搭載される増幅型固体撮像素子、例えば増幅型ＭＯＳセンサに本発明の製造方法を適用することで、従来、素子分離構造の片落ちのために生じていたＴＤＤＢ（Time Dependant Dielectric Breakdown）不良やＰＮ接合部におけるリーク電流の発生を抑制することができ、その分、画質が改善され、信頼性も向上する。

以下、本発明の製造方法を適用して作製した半導体装置の具体例として増幅型ＭＯＳセンサを説明する。

図４に、本実施形態の製造方法を適用して作製した、増幅型ＭＯＳセンサの単位画素におけるフォトダイオード近傍の断面構造を示す。

図４を参照すると、ｎ型半導体基板１０１上にｐ型半導体領域１０２が形成されるとともに、このｐ型半導体領域１０２とともにフォトダイオードを構成するｎ型半導体領域１０３が素子分離領域１０４に対して自己整合的に形成されている。ＳＴＩにより素子分離領域１０４を形成することで、フォトダイオードのｎ型半導体領域１０３の面積（受光面積）を限界まで大きくした構造を実現している。

単位画素内には、フォトダイオードの他に、このフォトダイオードにて光電変換されて蓄積された信号電荷を増幅して読み出すためのＭＯＳトランジスタも形成されている。また、素子分離領域１０４の下には、チャネルストップ領域１０６が形成されている。このチャネルストップ領域１０６は、フォトダイオードとこれに隣接するＭＯＳトランジスタのソースドレイン領域１０７とのパンチスルー耐圧を向上するためのものである。素子分離領域１０４の上には、トランジスタの配線層１０５が形成されている。ｐ型半導体領域１０２上の、ｎ型半導体領域１０３に隣接する領域には、ゲート酸化膜１０８を介して転送ゲート１０８が形成されている。

上記の構造において、ｎ型半導体領域ｎ１０３を図１または図３に示した製造工程を利用して形成する。この場合は、図１（ｃ）（または図３（ｃ））の工程において、フォトレジストでｎ型半導体領域ｎ１０３となる領域をイオン注入領域として規定し、そのイオン注入領域に、不純物捕獲膜越しにボロンをイオン注入する。こうしてｎ型半導体領域ｎ１０３を得る。

図５に、図４に示した構造が適用される増幅型ＭＯＳセンサの回路図を示し、図６に、その単位画素の等価回路図を示す。以下、図５および図６を参照して増幅型ＭＯＳセンサの構成を簡単に説明する。

増幅型ＭＯＳセンサの主要部は、画素が二次元状に配置された画素領域５０１と、その周辺に配置された、水平走査回路５０２ａ、５０２ｂ、垂直走査回路５０３、ＣＴメモリ５０４ａ、５０４ｂおよびアンプ５０６ａ、５０６ｂとからなる。

画素領域５０１には、列方向に延びる信号出力線５０４よりなる列方向配線が複数配置され、それぞれが行方向に延びるリセットスイッチ線５０２、選択スイッチ線５０３および転送スイッチ線５０６からなる行方向配線が複数配置されており、これら配線の交差部に画素（単位画素）が形成されている。

単位画素は、フォトダイオード５１１と、能動素子である、転送ＭＯＳトランジスタ５１２、リセットＭＯＳトランジスタ５１３およびソースフォロワ入力ＭＯＳトランジスタ５１４、セレクトＭＯＳトランジスタ５１５とからなる。転送ＭＯＳトランジスタ５１２は、ゲートが転送スイッチ線５０６に接続され、ソースがフォトダイオード５１１の出力に接続され、ドレインがリセットＭＯＳトランジスタ５１３のソースおよびソースフォロワ入力ＭＯＳトランジスタ５１４のゲートに接続されている。リセットＭＯＳトランジスタ５１３は、ゲートがリセットスイッチ線５０２に接続され、ドレインが基準電圧を供給する電源５００に接続されている。ソースフォロワ入力ＭＯＳトランジスタ５１４は、ソースがセレクトＭＯＳトランジスタ５１５を介して信号出力線５０４に接続され、ドレインが電源５００に接続されている。セレクトＭＯＳトランジスタ５１５は、読み出したい選択行の画素のソースフォロワ入力ＭＯＳのソース５１４を信号出力線５０４へと接続するスイッチの役割をする。

垂直走査回路５０３は、画素領域５０１の画素を行単位に選択する垂直シフトレジスタより構成されるものであって、単位画素における転送ＭＯＳトランジスタ５１２、リセットＭＯＳトランジスタ５１３およびセレクトＭＯＳトランジスタ５１５のオン・オフ制御を行う。

ＣＴメモリ５０４ａ、５０４ｂは、垂直走査回路５０３により選択された行の各画素から転送される信号電荷を記憶するアナログメモリである。ＣＴメモリ５０４ａは、奇数列の画素が接続された信号出力線５０４ごとにメモリ部を有し、ＣＴメモリ５０４ｂは、偶数列の画素が接続された信号出力線５０４ごとにメモリ部を有する。これらＣＴメモリ５０４ａ、５０４ｂの各メモリ部は基本的に同じ構成であり、保持部（容量）ＣＴＮ、ＣＴＳと複数のＭＯＳトランジスタからなる。保持部ＣＴＮは、転送ＭＯＳトランジスタ５１２によりフォトダイオードの信号をソースフォロワ入力ＭＯＳ５１４のゲートに入力する前に読み出す基準電圧を保持する部分である。ここで基準電圧は、画素リセット解除直後の、リセットＭＯＳトランジスタ５１３に接続されている電源５００に応じた電位のことである。保持部ＣＴＳは、単位画素から転送された信号電荷に応じた電圧を保持する部分である。

水平走査回路５０２ａは、ＣＴメモリ５０４ａに記憶した各画素の信号電荷を順次読み出す水平シフトレジスタより構成されている。水平走査回路５０２ｂは、ＣＴメモリ５０４ｂに記憶した各画素の信号電荷を順次読み出す水平シフトレジスタより構成されている。

アンプ５０６ａは、水平走査回路５０２ａによってＣＴメモリ５０４ａから読み出された信号（電圧）を増幅するものである。アンプ５０６ｂは、水平走査回路５０２ｂによってＣＴメモリ５０４ｂから読み出された信号電荷を増幅するものである。

上記の増幅型ＭＯＳセンサでは、まず、ブランキング期間中に、垂直走査回路５０３により選択された行の各画素の信号電荷がＣＴメモリ５０４ａ、５０４ｂに転送されて記憶される。その後、水平走査期間において、水平走査回路５０２ａ、５０２ｂによりＣＴメモリ５０４ａ、５０４ｂに記憶された信号電荷が順次読み出される。ＣＴメモリ５０４ａ、５０４ｂから読み出された信号電荷はそれぞれアンプ５０６ａ、５０６ｂにて増幅され、一連の映像信号として外部へ出力される。

図６に示した単位画素の構成において、フォトダイオード５１１を含む部分の断面構造が、図４に示した断面構造とされる。すなわち、図６に示したフォトダイオード５１１は、図４におけるｐ型半導体領域１０２およびｎ型半導体領域１０３のｐｎ接合からなるフォトダイオードである。以下、図４および図６を参照して、この単位画素における動作を簡単に説明する。

ｐ型半導体領域１０２およびｎ型半導体領域１０３のｐｎ接合からなるフォトダイオード５１１にて、ｎ型半導体領域１０３に入射した光が光電変換される。この光電変換により得られた電荷は、ゲート酸化膜１０８下のフローティングディフュージョン領域（ＦＤ領域）に転送され、そこに蓄積される。このＦＤ領域は、転送ＭＯＳトランジスタ５１２のソース領域も兼ねている。ゲート酸化膜１０８上に形成された転送ゲート１０９に読み出し用の信号（電圧）が加えられることで、ＦＤ領域に蓄積された信号電荷は、転送ＭＯＳトランジスタ５１２を介して電荷電圧変換用のソースフォロワ入力ＭＯＳトランジス５タ１４に供給される。セレクトＭＯＳトランジスタ５１５がオンされることで、ソースフォロワ入力ＭＯＳトランジスタ５１４で電荷電圧変換された信号が信号出力線５０４上に出力される（信号電荷の読み出し）。

信号電荷の読み出し後、リセットＭＯＳトランジスタ５１３をオンすることで、電源５０１からの基準電圧がＦＤ領域に印加され、これによりＦＤ領域はある一定の閾値にリセットされる。

本発明の第１の実施形態である半導体装置の製造方法を説明するための工程図である。 本発明の第１の実施形態である半導体装置の製造方法の適用例を示す工程図である。 本発明の第２の実施形態である半導体装置の製造方法を説明するための工程図である。 本発明の製造方法を適用して作製した増幅型ＭＯＳセンサの単位画素におけるフォトダイオード近傍の断面図である。 図４に示す構造が適用される増幅型ＭＯＳセンサの回路図である。 図５に示す増幅型ＭＯＳセンサの単位画素の等価回路図である。 不純物捕獲膜を用いた従来の製造方法を説明するための工程図である。 不純物捕獲膜を用いた従来の別の製造方法を説明するための工程図である。

符号の説明

１ シリコン基板
２ 素子分離構造
８ シリコン窒化膜
９ フォトレジスト
１０ イオン注入

Claims (6)

1. 半導体基板上に第１の材料よりなる素子構造を形成する第１の工程と、
   前記素子構造が形成された半導体基板上に、所定のエッチング処理に対するエッチング選択比が前記第１の材料に比較して高い第２の材料よりなる不純物捕獲膜を形成する第２の工程と、
   前記不純物捕獲膜が形成された半導体基板の所望の領域にイオン注入を行う第３の工程と、
   前記不純物捕獲膜を前記所定のエッチング処理により除去する第４の工程とを含む、半導体装置の製造方法。
2. 前記第１の工程は、前記半導体基板の主面に、前記素子構造としてのトレンチ形状の埋め込み酸化膜を形成する工程である、請求項１に記載の半導体装置の製造方法。
3. 前記埋め込み酸化膜がシリコン酸化膜であり、前記不純物捕獲膜がシリコン窒化膜であり、前記所定のエッチング処理が熱燐酸によるウェットエッチング処理である、請求項２に記載の半導体装置の製造方法。
4. 前記第１の工程は、前記半導体基板の主面に、前記トレンチを形成するためのマスクとして少なくとも所定の膜厚の別のシリコン酸化膜を含む絶縁膜を形成する工程を含み、
   前記第２の工程は、前記埋め込み酸化膜および別のシリコン酸化膜の上に、前記シリコン窒化膜を形成する工程である、請求項３に記載の半導体装置の製造方法。
5. 前記別のシリコン酸化膜をパターニングして半導体素子のゲート酸化膜を形成する工程をさらに含む、請求項４に記載の半導体装置の製造方法。
6. 前記第３の工程は、前記所望の領域を規定するためのマスクとなるフォトレジストを前記不純物捕獲膜上に形成する工程と、前記イオン注入後に、前記フォトレジストをアッシングにより除去する工程とを含む、請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。

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