JP2007503722A - ゲート制御電荷蓄積を用いた撮像 - Google Patents
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Abstract
Description
301 基板
305 浮遊拡散領域
320 ピン・フォトダイオード
330 埋込みチャネルCCDステージ
341 シャッタ・トランジスタ
343 転送ゲート
380 CCDゲート
Claims (45)
- 電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第1のトランジスタとを備える画素セル。 - 前記電荷蓄積領域が、埋込みチャネルMOSキャパシタの一部分である、請求項1に記載の画素セル。
- 前記電荷蓄積領域が基板の表面より下にある、請求項1に記載の画素セル。
- 前記電荷蓄積領域が、
第2の導電型のドープ領域と、
第2の導電型の前記ドープ領域の上でそれに接触する第1の導電型のドープ表面層とを備え、前記ドープ表面層の上に前記制御ゲートがある、請求項1に記載の画素セル。 - 前記制御ゲートが、第1の導電型のドーパントでドープされたポリシリコンを含む、請求項1に記載の画素セル。
- 前記第1のトランジスタが、前記画素セルにおける積分時間を決定するシャッタ・トランジスタである、請求項1に記載の画素セル。
- センシング・ノードと、
前記電荷蓄積領域と前記センシング・ノードとの間にゲートを有する第2のトランジスタとをさらに備える、請求項1に記載の画素セル。 - 前記センシング・ノードが浮遊拡散領域である、請求項7に記載の画素セル。
- 前記制御ゲートが、前記第1および第2のトランジスタ・ゲートに少なくとも部分的に重なる、請求項7に記載の画素セル。
- 前記光電変換素子がピン・フォトダイオードである、請求項1に記載の画素セル。
- 電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域であって、第2の導電型のドープ領域と、第2の導電型の前記ドープ領域の上でそれに接触する第1の導電型のドープ表面層とを含み、前記ドープ表面層の上に前記制御ゲートがあるゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第1のトランジスタとを備える画素セル。 - 前記電荷蓄積領域が、埋込みチャネル金属酸化膜半導体(MOS)キャパシタの一部分である、請求項11に記載の画素セル。
- センシング・ノードと、
前記電荷蓄積領域と前記センシング・ノードとの間にゲートを有する第2のトランジスタとをさらに備える、請求項11に記載の画素セル。 - 前記制御ゲートが、前記第1および第2のトランジスタ・ゲートに重なる、請求項13に記載の画素セル。
- 基板と、
前記基板上に形成された画素セルのアレイとを含み、各画素セルが、
電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第1のトランジスタとを備えるイメージ・センサ。 - 前記電荷蓄積領域が、埋込みチャネル金属酸化膜半導体(MOS)キャパシタの一部分である、請求項15に記載のイメージ・センサ。
- 前記電荷蓄積領域が、
第2の導電型のドープ領域と、
第2の導電型の前記ドープ領域の上でそれに接触する第1の導電型のドープ表面層とを含み、前記ドープ表面層の上に前記制御ゲートがある、請求項15に記載のイメージ・センサ。 - 前記制御ゲートが、第1の導電型にドープされたポリシリコンを備える、請求項15に記載のイメージ・センサ。
- 前記第1のトランジスタが、前記画素セルにおける積分時間を決定するシャッタ・トランジスタである、請求項15に記載のイメージ・センサ。
- センシング・ノードと、
前記電荷蓄積領域と前記センシング・ノードとの間に第2のトランジスタの第2のトランジスタ・ゲートとをさらに備える、請求項15に記載のイメージ・センサ。 - 前記制御ゲートが、前記第1および第2のトランジスタ・ゲートに少なくとも部分的に重なる、請求項20に記載のイメージ・センサ。
- (i)プロセッサと、
(ii)前記プロセッサに結合されたイメージ・センサであって、
基板と、
前記基板の上に形成された画素とを備え、前記画素が、
電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第1のトランジスタとを備える、イメージ・センサとを含む、プロセッサシステム。 - 基板と、
前記基板の表面にある画素セルのアレイであって、前記画素セルの少なくとも1つが、電荷を生成する光電変換素子と、制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第1のトランジスタとを備えるアレイと、
前記アレイに結合された回路であって、前記制御ゲートに結合された導電線を備え、前記導電線が前記制御ゲートに信号を提供する回路とを備える、集積回路。 - 電荷を生成する光電変換素子を形成することと、
前記光生成電荷を蓄積するゲート制御電荷蓄積領域を形成することと、
前記電荷蓄積領域を制御する制御ゲートを形成することと、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第1のトランジスタを形成することとを含む、画素セルを形成する方法。 - 前記電荷蓄積領域および制御ゲートを形成する前記行為(act)が、埋込みチャネル金属酸化膜半導体(MOS)キャパシタを形成することを備える、請求項24に記載の方法。
- 前記電荷蓄積領域を形成する前記行為が、基板の表面より下方で前記電荷蓄積領域を形成することを含む、請求項24に記載の方法。
- 前記電荷蓄積領域を形成する前記行為が、
第2の導電型のドープ領域を形成することと、
第2の導電型の前記ドープ領域の上でそれに接触する第1の導電型のドープ表面層を形成することとを含み、
前記制御ゲートを形成する前記行為が、前記ドープ表面層上に前記制御ゲートを形成することを含む、請求項24に記載の方法。 - 前記制御ゲートを形成する前記行為が、第1の導電型のドーパントでドープされたポリシリコン製の層を形成することを含む、請求項24に記載の方法。
- 前記第1のトランジスタを形成する前記行為が、前記画素セルにおける積分時間を決定するシャッタ・トランジスタを形成することを含む、請求項24に記載の方法。
- センシング・ノードを形成することと、
前記電荷蓄積領域と前記センシング・ノードとの間に第2のトランジスタの第2のトランジスタ・ゲートを形成することとをさらに含む、請求項24に記載の方法。 - 前記センシング・ノードを形成する前記行為が、浮遊拡散領域を形成することを含む、請求項30に記載の方法。
- 前記制御ゲートを形成する前記行為が、前記第1および第2のトランジスタ・ゲートに少なくとも部分的に重なるように前記制御ゲートを形成することを含む、請求項30に記載の方法。
- 前記光電変換素子を形成する前記行為が、ピン・フォトダイオードを形成することを含む、請求項24に記載の方法。
- 電荷を生成する光電変換素子を形成することと、
前記光電変換素子から間隔を置かれた第2の導電型のドープ領域を形成することと、
第2の導電型の前記ドープ領域の上に第1の導電型のドープ表面層を形成することと、
前記光電変換素子と第2の導電型の前記ドープ領域との間に第1のトランジスタのゲートを形成することと、
前記ドープ表面層の上にゲート電極を形成することを備える、画素セルを形成する方法。 - センシング・ノードを形成することと、
第2の導電型の前記ドープ領域と前記センシング・ノードとの間に第2のトランジスタのゲートを形成することとをさらに備える、請求項34に記載の方法。 - 前記ドープ表面層の上に前記ゲート電極を形成する前記行為が、前記第1および第2のトランジスタ・ゲートに重なるように前記ゲート電極を形成することを備える、請求項35に記載の方法。
- 積分期間中、光に応じて電荷を生成することと、
第1のトランジスタのゲートを動作させるとともに前記電荷蓄積領域を制御する制御ゲートを動作させることによって前記光生成電荷をゲート制御電荷蓄積領域に転送することと、
前記光生成電荷を、前記制御ゲートを動作させることによる読出し時まで前記電荷蓄積領域内に蓄積することとを備える、画素セルを動作させる方法。 - 前記光生成電荷を蓄積する前記行為が、基板表面より下で前記光生成電荷を蓄積することを備える、請求項37に記載の方法。
- 前記第1のトランジスタの前記ゲートを動作させることによって、前記画素セルにおける前記積分期間の長さを決定することをさらに備える、請求項37に記載の方法。
- 前記制御ゲートを動作させるとともに第2のトランジスタのゲートを動作させることによって、前記光生成電荷を前記電荷蓄積領域からセンシング・ノードに転送することをさらに備える、請求項37に記載の方法。
- 前記光生成電荷を前記センシング・ノードに転送する前記行為が、前記光生成電荷を浮遊拡散領域に転送することを備える、請求項40に記載の方法。
- 前記センシング・ノードにおける電圧を読出し回路に印加することによって前記光生成電荷を読み出すことをさらに備える、請求項40に記載の方法。
- 積分時間中、複数の画素セル内で入射光に応じて並行して電荷を生成することと、
シャッタ・トランジスタのゲートを動作させるとともにゲート制御電荷蓄積領域を制御する制御ゲートを動作させることによって、前記光生成電荷をそれぞれの画素セル内の前記電荷蓄積領域に同時に転送することと、
前記制御ゲートを動作させることによる読出し時まで前記光生成電荷を前記電荷蓄積領域内に蓄積することと、
第1の画素セルの読出し時に、関連する第1のトランジスタのゲートを動作させることによって、光生成電荷を第1の電荷蓄積領域から第1のセンシング・ノードに転送することと、
前記第1のセンシング・ノードの値をサンプリング(sampling)することと、
第2の画素セルの読出し時に、関連する第2のトランジスタのゲートを動作させることによって、光生成電荷を第2の電荷蓄積領域から第2のセンシング・ノードに転送することと、
前記第2のセンシング・ノードの値をサンプリングすることと、
前記値を処理して画像を得ることとを含む、イメージ・センサを動作させる方法。 - 電荷を生成する前記行為が、アレイの全ての画素セル内で並行して電荷を生成することを含む、請求項43に記載の方法。
- 前記光生成電荷を複数の蓄積領域に転送する前記行為が、前記光生成電荷を、アレイの全ての画素セル内の電荷蓄積領域に並行して転送することを含む、請求項44に記載の方法。
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