WO2011042981A1 - 固体撮像装置及びその製造方法 - Google Patents

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WO2011042981A1
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semiconductor region
type semiconductor
solid
photoelectric conversion
charge
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雄一郎 山下
小林　昌弘
裕介 大貫
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キヤノン株式会社
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    • H01L27/14689—MOS based technologies

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device having a charge holding portion in a pixel.
  • a configuration in which a charge holding unit is provided separately from a photoelectric conversion unit and a floating diffusion (hereinafter referred to as FD) in a pixel has been studied.
  • the charge holding unit in the pixel is provided for realizing a global electronic shutter as described in Patent Documents 1 and 2, or for expanding a dynamic range as described in Patent Document 3. .
  • Patent Document 4 even in a configuration having an AD converter for each pixel, a charge holding unit in the pixel is provided.
  • Patent Document 1 a P-type semiconductor region is formed on a surface portion so as to separate an electrode TX1 on a charge holding portion formed of an N-type semiconductor region and an electrode TX2 for transferring charges of the charge holding portion.
  • Arranged configurations are disclosed. Such a configuration is supposed to prevent dark current to the storage region.
  • Patent Document 1 a P-type semiconductor region is disposed so as to separate two transfer gate structures, and an N-type semiconductor region constituting a charge holding portion is disposed below the P-type semiconductor region. For this reason, it is difficult to control the charge transfer efficiency in the charge path under the P-type semiconductor region provided so as to separate the two transfer gate structures independently of the impurity concentration of the charge holding portion. Therefore, when priority is given to the performance of the charge holding unit, it is difficult to improve the transfer efficiency of the charge path from the charge holding unit to the sense node.
  • the present invention has been made based on this problem, and an object thereof is to improve the charge transfer efficiency from the charge holding unit to the FD regardless of the impurity concentration of the charge holding unit.
  • the present invention provides a photoelectric conversion unit that generates a charge according to incident light, and a first conductivity type that holds the charge generated by the photoelectric conversion unit at a location different from the photoelectric conversion unit.
  • a solid comprising a plurality of pixels having a charge holding portion including a first semiconductor region and a transfer portion including a transfer gate electrode for controlling a potential between the charge holding portion and a sense node.
  • the charge holding unit includes a control electrode disposed above the first semiconductor region via an insulating film, and is provided on a surface of the semiconductor region between the control electrode and the transfer gate electrode.
  • a second conductivity type second semiconductor region having an impurity concentration higher than that of the first semiconductor region is disposed, and a first conductivity type is provided in a charge path from the charge holding portion below the second semiconductor region to the sense node.
  • the third semiconductor region Are, the impurity concentration of said third semiconductor region being higher than the impurity concentration of the first semiconductor region.
  • the present invention it is possible to improve the charge transfer efficiency from the charge holding unit to the FD regardless of the impurity concentration of the charge holding unit.
  • FIG. 1 is a schematic diagram of a pixel cross section of a solid-state imaging device according to Embodiment 1.
  • FIG. 6 is a schematic diagram of a cross section of a pixel of a solid-state imaging device according to Embodiment 2.
  • FIG. 6 is a schematic diagram of a pixel cross section of a solid-state imaging device according to Embodiment 3.
  • FIG. 6 is a schematic diagram of a pixel upper surface of a solid-state imaging device according to Embodiment 3.
  • FIG. FIG. 4 is a conceptual diagram showing an impurity concentration profile in a YY ′ section of FIG. 3. It is pixel sectional drawing in order to show an example of the manufacturing method of the solid-state imaging device of this invention. It is an equivalent circuit diagram of the solid-state imaging device of the present invention.
  • the semiconductor conductivity type will be described assuming that the first conductivity type is N-type and the second conductivity type is P-type, but this may be reversed. The only difference is whether the signal charge is an electron or a hole.
  • the cross-sectional view of each pixel relates to a part of one pixel, but an actual device has a configuration including a plurality of pixels.
  • FIG. 1 is a schematic view of a cross section of a pixel of a solid-state imaging device according to an embodiment of the present invention.
  • Reference numeral 101 is a photoelectric conversion unit.
  • a photodiode including a P-type semiconductor region and an N-type semiconductor region is used.
  • Reference numeral 102 denotes a charge holding unit.
  • the charge holding unit 102 includes an N-type semiconductor region (first semiconductor region) that can hold the charge generated by the photoelectric conversion unit.
  • Reference numeral 103 denotes a transfer unit.
  • the transfer unit 103 transfers the charge held by the charge holding unit to the sense node.
  • Reference numeral 104 denotes a sense node.
  • the sense node is, for example, an FD electrically connected to the gate of a pixel amplification MOS transistor.
  • the sense node may be electrically connected to a vertical signal line (not shown) instead of being electrically connected to the gate of the MOS transistor for pixel amplification.
  • the photoelectric conversion unit 101, the charge holding unit 102, the transfer unit 103, and the sense node 104 are arranged in the P-type well 107.
  • the P-type well 107 is formed on the surface side of the N-type substrate 116 by ion implantation or epitaxial growth.
  • a P-type semiconductor substrate may be used instead of the N-type substrate 116 on which the P-type well 107 is formed.
  • the N-type semiconductor region 105 and 106 are N-type semiconductor regions.
  • the N-type semiconductor region 105 is formed inside the N-type semiconductor region 106 and has a higher N-type impurity concentration than the N-type semiconductor region 106.
  • a P-type semiconductor region 108 and a PN junction are formed.
  • the N-type semiconductor region 106 forms a PN junction with the P-type well 107.
  • the above-described photoelectric conversion unit 101 includes N-type semiconductor regions 105 and 106, a P-type well 107, and a high-concentration P-type semiconductor region 108.
  • the charge holding unit 102 is an N-type semiconductor region.
  • the N-type semiconductor region 110 is a first semiconductor region that holds electric charges at a location different from the photoelectric conversion portion.
  • Reference numeral 112 denotes a control electrode.
  • the charge holding unit 102 described above includes an N-type semiconductor region 110 and a control electrode 112.
  • the charge holding unit 102 of this embodiment includes a control electrode 112 on the N-type semiconductor region 110 with an insulating film 109 interposed therebetween.
  • the control electrode 112 controls the potential on the semiconductor surface side of the N-type semiconductor region 110.
  • a negative voltage is preferably applied to the control electrode.
  • the transfer gate electrode 113 is a transfer gate electrode. Due to the bias supplied to the transfer gate electrode 113, an electron transfer path is formed in a partial region of the P-type well 107 adjacent to the N-type semiconductor region 110. The transfer gate electrode 113 switches between the formation and non-formation states of the transfer path according to the supplied bias and controls the electrical connection between the charge holding portion and the FD.
  • the N-type semiconductor region 114 is an FD.
  • the FD 114 functions as a sense node.
  • the sense node may be a semiconductor region in which a signal is output according to the amount of charge accumulated therein.
  • the light blocking member 115 is a light shielding member.
  • the light blocking member 115 reduces the light incident on the charge holding unit 102, the transfer unit 103, and the sense node 104, and preferably completely blocks the incident light.
  • 116 is a P-type semiconductor region (second semiconductor region). It is disposed on the surface portion between the control electrode 112 and the transfer gate electrode 113. By providing this P-type semiconductor region, dark current in the charge transfer path for transferring charges to the FD 114 can be suppressed.
  • N-type semiconductor region 117 is an N-type semiconductor region (third semiconductor region). Arranged below the P-type semiconductor region 116.
  • the N-type semiconductor region 110 constituting the charge holding portion is arranged in a separate process and in a separate process.
  • P-type semiconductor region 116 and N-type semiconductor region 117 constitute a PN junction.
  • the impurity concentration of the N-type semiconductor region 117 is higher than the impurity concentration of the N-type semiconductor region 110.
  • the transfer characteristics can be determined without depending on the impurity concentration of the N-type semiconductor region 110, the number of saturated charges in the charge holding portion can be designed independently.
  • the impurity concentration of the N-type semiconductor region 117 is preferably high to some extent.
  • the impurity concentration of the entire N-type semiconductor region 110 becomes too high.
  • a voltage for transferring most of the charges, preferably all charges, from the charge holding portion becomes high.
  • the impurity concentration of the N-type semiconductor region 110 it is preferable to reduce the impurity concentration of the N-type semiconductor region 110 to some extent in order not to increase the voltage at the time of transfer so much.
  • the N-type semiconductor region 117 is formed by extending the N-type semiconductor region 110 that constitutes the charge holding portion, the impurity concentration of the N-type semiconductor region 117 is lowered and the charge transfer efficiency is lowered. End up. Therefore, as in this embodiment, the N-type semiconductor regions 110 and 117 are formed as separate regions, and the impurity concentration of the N-type semiconductor region 117 is higher than that of the N-type semiconductor region 110, thereby increasing the voltage during transfer. It is possible to improve transfer efficiency without doing so.
  • FIG. 2 shows a schematic diagram of a pixel cross section of the present embodiment. Parts having the same functions as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the difference from the first embodiment is the depth at which the N-type semiconductor region 117 is arranged.
  • the N-type semiconductor region 117 is disposed at substantially the same depth as the N-type semiconductor region 110.
  • the N-type semiconductor region 117 is disposed at a position deeper than the N-type semiconductor region 110. Has been.
  • FIG. 3 is a schematic diagram of a cross section of a pixel of this embodiment, and FIG. 4 is a top view of the pixel.
  • FIG. 5 is a conceptual diagram of an impurity profile in the YY ′ cross section of FIG.
  • FIG. 3 is a cross-sectional view taken along the line AB of FIG. Parts having the same functions as those in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment differs from the first and second embodiments in that a P-type semiconductor region 301 (fourth semiconductor region) is disposed below the N-type semiconductor region 110. Furthermore, a P-type semiconductor region 302 (fifth semiconductor region) composed of a plurality of semiconductor regions is disposed below the P-type semiconductor region 301. Here, it is composed of four P-type semiconductor regions 302a to 302d. The number of P-type semiconductor regions is not limited to this.
  • the 301 is a high concentration P-type semiconductor region, and the impurity concentration of the P-type semiconductor region 301 is higher than the impurity concentration of the P-type well 107.
  • a PN junction is formed directly without passing through the N-type semiconductor region 110 and the P-type well 107.
  • the impurity concentration profile in the depth direction of the P-type semiconductor region 301 may be a profile having an impurity concentration peak at a certain depth.
  • the peak of the impurity concentration of the P-type semiconductor region 301 is preferably at a position shallower than 0.5 ⁇ m from the surface.
  • the mechanism of charge transfer from the charge holding unit to the sense node will be described.
  • a reset voltage is supplied to the N-type semiconductor region 110 via the sense node.
  • the charge of the photoelectric conversion unit 101 is transferred to the N-type semiconductor region 110.
  • charges are sequentially transferred from the charge holding unit to the sense node. Transfer is performed for each pixel row or for a plurality of pixel rows.
  • the N-type semiconductor region 110 is supplied with a reverse bias via the transfer unit 103. Charge is transferred by depletion of the N-type semiconductor region 110 due to reverse bias.
  • the N-type semiconductor region 110 In order to transfer most, preferably all, of the charge held in the N-type semiconductor region 110 to the sense node, most, preferably all, of the N-type semiconductor region 110 needs to be depleted. In order to suppress the spread of the depletion layer at this time, it is preferable that the N-type semiconductor region 110 directly forms a PN junction with the high-concentration P-type semiconductor region 111 without passing through the P-type well 107. This is because, since the impurity concentration of the P-type semiconductor region that forms the PN junction with the N-type semiconductor region 110 is high, the spread of the depletion layer to the P-type semiconductor region is suppressed. Therefore, even if the reverse bias voltage supplied via the transfer unit is small, most or all of the N-type semiconductor region 110 can be depleted.
  • the impurity concentration of the high concentration P-type semiconductor region 301 is higher than the impurity concentration of the region at the same depth as the P-type semiconductor region 301 below the transfer path.
  • the high concentration P-type semiconductor region 301 does not extend to the lower part of the transfer gate electrode 113. According to this configuration, it is possible to form a transfer path in the P-type well below the transfer gate electrode 113 without increasing the bias voltage supplied to the transfer gate electrode 113.
  • a P-type semiconductor region 302 is disposed below a part of the P-type semiconductor region 301.
  • the P-type semiconductor region 302 extends to the lower part of the transfer gate electrode 113 and the lower part of the FD 114.
  • the P-type well 107 is separated into two regions 107a and 107b.
  • the P-type semiconductor region 302 may be configured to extend below at least a part of each of the P-type semiconductor region 301, the transfer gate electrode 113, and the FD 114. Further, ion implantation may be further performed in the region 107b to form a P-type semiconductor region.
  • All or some of the end portions of the plurality of semiconductor regions included in the P-type semiconductor region 302 are offset from the photoelectric conversion portion side in the same pixel with respect to the end portion of the charge holding portion.
  • An N-type semiconductor region 106 that constitutes a part of the photoelectric conversion unit is disposed in the offset portion.
  • the ends of the P-type semiconductor regions 302 and 303 on the photoelectric conversion unit side are offset from the photoelectric conversion unit. According to this configuration, it is possible to have sensitivity to light incident from an oblique direction. All the pixels may have such an arrangement, or only a part of the pixels may be used.
  • Reference numeral 401 denotes a portion where circuits constituting the pixels are arranged. Specifically, an amplification MOS transistor, a reset MOS transistor, and the like. An example of this equivalent circuit will be described later.
  • Reference numeral 402 denotes an element isolation region. Provided to isolate active regions. Either a field region composed of an insulating film or diffusion separation composed of PN junction isolation is disposed. A contact plug 403 is electrically connected to the FD. The FD and the gate of the amplification MOS transistor are electrically connected.
  • Reference numeral 404 denotes an active region in which elements are arranged.
  • a region where the P-type semiconductor region 302 is arranged is indicated by a dotted line, and a region where the P-type semiconductor region 116 and the N-type semiconductor region 201 are arranged is indicated by a one-dot chain line. It can be seen from FIG. 4 that the end portion of the P-type semiconductor region 302 is offset from the photoelectric conversion portion side in the same pixel with respect to the end portion of the charge holding portion. As described above, the N-type semiconductor region 106 constituting a part of the photoelectric conversion unit is disposed in the offset portion.
  • FIG. 5 shows an impurity concentration profile in the YY ′ cross section of FIG.
  • the vertical axis represents the net impurity concentration (net concentration) compensated by the reverse conductivity type impurity.
  • the horizontal axis indicates the depth from one main surface where the light receiving portion of the semiconductor substrate is disposed.
  • Each of the P-type semiconductor regions 302a to 302d has an impurity concentration peak.
  • the P-type semiconductor regions 301 and 302 are configured such that the region closest to the surface has the highest peak value.
  • the effect of improving the sensitivity of the photoelectric conversion unit can be obtained.
  • FIG. 6 shows a schematic diagram of a pixel cross section for explaining a manufacturing process of the solid-state imaging device of the present invention. Parts having the same functions as those of the embodiments are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the first feature of this manufacturing method is that the N-type semiconductor region 110 and the P-type semiconductor region 301 are formed using the same mask (first mask).
  • the second point is that the P-type semiconductor region 116 and the N-type semiconductor region 201 arranged in the gap portion between the control electrode 112 and the transfer gate electrode 113 are formed using the same mask.
  • FIG. 6A is a schematic diagram of a pixel cross section when the P-type semiconductor region 301 is formed.
  • Reference numeral 601 denotes a mask pattern formed of, for example, a photoresist.
  • a photoresist is formed on the entire surface of the substrate. Thereafter, the photoresist is exposed so that an opening is formed in a region where the N-type semiconductor region 110 of the charge holding portion is to be disposed.
  • N-type impurity ions are implanted using the photoresist pattern formed by the exposure process as a mask pattern (first mask pattern).
  • Arsenic, phosphorus, or the like can be used as the impurity.
  • P-type impurity ions are implanted as a second impurity implantation step for forming the high-concentration P-type semiconductor region 301 without passing through the step of removing the photoresist mask.
  • the impurity at this time boron or the like can be used.
  • heat treatment is performed to recover crystal defects and the like that occur during ion implantation. In this way, the N-type semiconductor region 110 and the P-type semiconductor region 301 are formed using the same mask pattern.
  • the first impurity implantation step for forming the N-type semiconductor region and the second impurity implantation step for forming the P-type semiconductor region may be performed in the reverse order.
  • the photoresist mask 601 is removed.
  • the P-type semiconductor region 302 is formed so as to be offset from the photoelectric conversion portion by a mask different from the first mask. Then, the control electrode 112 and the transfer gate electrode 113 are formed.
  • a photoresist is formed on the entire surface of the substrate. Thereafter, the photoresist is exposed to form a photoresist mask (second mask) so that the semiconductor substrate is covered except for the gap between the control electrode 112 and the transfer gate electrode 113.
  • a photoresist mask (second mask) so that the semiconductor substrate is covered except for the gap between the control electrode 112 and the transfer gate electrode 113.
  • a photoresist is formed covering at least a part of the control electrode 112 and the transfer gate electrode 113 and other regions.
  • P-type impurity ions are implanted in a self-aligned manner with respect to the control electrode 112 and the transfer gate electrode 113 to form a P-type semiconductor region 116 (third impurity implantation step).
  • N-type impurity ions are implanted without removing the second mask to form the N-type semiconductor region 201 (fourth impurity implantation step).
  • the dose amount of the impurity ions is increased as compared with the first impurity implantation step so that the impurity concentration is higher than at least the N-type semiconductor region 110.
  • heat treatment is performed to recover crystal defects and the like that occur during ion implantation.
  • the P-type semiconductor regions 301 and 116 and the N-type semiconductor region 201 can be formed without requiring a significant increase in manufacturing steps. Furthermore, it is possible to reduce the shift of the N-type semiconductor region 110 and the P-type semiconductor region 301 in the direction horizontal to the substrate surface. Therefore, it is possible to enlarge a portion where the N-type semiconductor region 110 and the P-type semiconductor region 301 directly constitute a PN junction. In addition, it is possible to suppress the positional deviation between the P-type semiconductor region 116 and the N-type semiconductor region 201, and it is possible to suppress transfer variation for each pixel.
  • Only one of the first and second impurity implantation steps and the third and fourth impurity implantation steps may be performed using the same mask.
  • FIG. 7 is an equivalent circuit diagram of a solid-state imaging device applicable to all the embodiments described above.
  • a solid-state imaging device having this equivalent circuit can perform a global electronic shutter operation.
  • Reference numeral 801 is a photoelectric conversion unit.
  • a photodiode is used.
  • Reference numeral 802 denotes a charge holding unit. The signal charge generated in the photoelectric conversion unit is held.
  • Reference numeral 803 denotes a sense node of the amplification unit. For example, the gate electrode of the amplification transistor electrically connected to FD and FD corresponds to this.
  • Reference numeral 804 denotes a first transfer unit. The charge in the charge holding unit is transferred to the sense node of the amplification unit.
  • Reference numeral 805 denotes a second transfer unit provided as necessary. The second transfer unit can also serve as a control electrode of the charge holding unit. The function as a control electrode of the charge holding unit may be provided without providing the transfer function.
  • the function as the second transfer unit is to transfer the charge of the photoelectric conversion unit to the charge holding unit.
  • Reference numeral 808 denotes a reset unit.
  • a reference voltage is supplied to at least the input section of the amplification section. Further, a reference voltage may be supplied to the charge holding unit.
  • a selection unit 807 is provided as necessary.
  • a signal for each pixel row is output to the signal line.
  • Reference numeral 806 denotes an amplifying transistor constituting the amplifying unit.
  • a source follower circuit is configured with a constant current source provided on the signal line.
  • Reference numeral 809 denotes a charge discharge control unit. The connection between the photoelectric conversion unit and a power supply line functioning as an overflow drain (hereinafter, OFD) is controlled.
  • OFD overflow drain
  • the equivalent circuit is not limited to this, and a part of the configuration may be shared by a plurality of pixels. Further, the present invention can be applied to a configuration in which the control wiring of each element is fixed at a constant voltage and conduction control is not performed.
  • the second transfer unit may be configured as a buried channel type MOS transistor so that charges generated in the photoelectric conversion unit immediately flow into the charge holding unit. This is a configuration in which even in a non-conducting state, there is a portion where the energy barrier is partially lowered at a portion deeper than the surface.
  • the charge transfer unit can be in a state where a constant voltage is supplied without performing positive control. That is, a fixed potential barrier may be provided without having a function as a transfer unit.
  • the potential of the charge path between the photoelectric conversion unit and the charge holding unit is between the photoelectric conversion unit and the OFD region. It can be said that it is lower than the potential of the charge path.
  • the potential here is a potential with respect to a signal charge.
  • the charge that has moved from the photoelectric conversion unit to the first charge holding unit during one exposure period is held in the first charge holding unit and used as an image signal.
  • the signal is read out to the outside of the pixel without going through the reset operation of the charge holding unit. Note that one exposure period is determined in common by each photoelectric conversion unit when an image of one frame is taken.
  • charge transfer from the photoelectric conversion unit to the charge holding unit can be performed at a low voltage.
  • the global exposure can be performed relatively easily, but the charge of the photoelectric conversion unit is discharged to the OFD region during the transfer period from the charge holding unit to the FD region, and thus the image becomes intermittent. .
  • image continuity is particularly necessary, it is possible to obtain a continuous image by performing line exposure. Both can be switched as required.
  • the present invention can also be implemented in a solid-state imaging device in which a charge holding unit is provided in a pixel for improving the dynamic range and charges are transferred from the charge holding unit to the sense node.
  • the present invention is not limited to each embodiment, and various modifications can be made without departing from the concept of the invention.
  • it can be used in a configuration that does not include the control electrode 112.
  • the N-type semiconductor region 110 is selectively connected to a power source via a contact plug and a switch.
  • Photoelectric conversion unit 102 Charge holding unit 114 Control electrode 113 Transfer gate electrode 116 P-type semiconductor region 117, 201 N-type semiconductor region

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Abstract

　画素内に電荷保持部を有する固体撮像装置において、電荷保持部の不純物濃度によらず電荷保持部からＦＤへの電荷転送効率を向上させることを目的とする。　本発明の固体撮像装置は、光電変換部と、第１導電型の第１半導体領域を含んで構成される電荷保持部と、前記電荷保持部とセンスノードとの間のポテンシャルを制御する転送ゲート電極を含んで構成される転送部とを有し、前記電荷保持部は、制御電極を含み、前記制御電極と前記転送ゲート電極との間の半導体領域の表面に、前記第１半導体領域よりも不純物濃度が高い第２導電型の第２半導体領域が配され、前記第２半導体領域の下部に、第１導電型の第３半導体領域が配されており、前記第３半導体領域の不純物濃度は前記第１半導体領域の不純物濃度よりも高いことを特徴とする。

Description

固体撮像装置及びその製造方法
　本発明は固体撮像装置に関するものであり、更に詳細には、画素内に電荷保持部を有する固体撮像装置に関するものである。
　近年、固体撮像装置の更なる高性能化のために、画素内に光電変換部及びフローティングディフュージョン（以下ＦＤ）とは別に電荷保持部を有する構成が検討されている。画素内の電荷保持部は、特許文献１、２に記載されているようにグローバル電子シャッタを実現するために、もしくは、特許文献３に記載されているようにダイナミックレンジを拡大するために設けられる。更には特許文献４に記載されているように、画素毎にＡＤ変換器を有する構成においても、画素内の電荷保持部が設けられる。
　特許文献１には、Ｎ型半導体領域で形成された電荷保持部上の電極ＴＸ１と、該電荷保持部の電荷を転送するための電極ＴＸ２とを分離するように表面部分にＰ型半導体領域が配された構成が開示されている。このような構成により蓄積領域への暗電流を防止するとしている。
米国特許公報７４１４２３３ 特開２００８－００４６９２号公報 特開２００６－１９７３８３号公報 特開２００９－０３８１６７号公報
　しかしながら特許文献１の構成によれば、二つの転送ゲート構造を分離するようにＰ型半導体領域が配され、その下部は電荷保持部を構成するＮ型半導体領域が配されている。そのため、二つの転送ゲート構造を分離するように設けられたＰ型半導体領域下の電荷経路における電荷転送効率が、電荷保持部の不純物濃度と独立に制御することが困難であった。したがって電荷保持部の性能を優先させた場合には、電荷保持部からセンスノードにおける電荷経路の転送効率を向上させることが困難であった。
　本発明はこの課題に基づいて成されたものであり、電荷保持部の不純物濃度によらず電荷保持部からＦＤへの電荷転送効率を向上させることを目的とする。
　上記課題に鑑み本発明は、入射する光に応じて電荷を生成する光電変換部と、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を含んで構成される電荷保持部と、前記電荷保持部とセンスノードとの間のポテンシャルを制御する転送ゲート電極を含んで構成される転送部と、を有する画素を複数備える固体撮像装置であって、前記電荷保持部は、前記第１半導体領域の上部に絶縁膜を介して配された制御電極を含み、前記制御電極と前記転送ゲート電極との間の半導体領域の表面に、前記第１半導体領域よりも不純物濃度が高い第２導電型の第２半導体領域が配され、前記第２半導体領域の下部の前記電荷保持部から前記センスノードヘの電荷経路に、第１導電型の第３半導体領域が配されており、前記第３半導体領域の不純物濃度は前記第１半導体領域の不純物濃度よりも高いことを特徴とする。
　本発明によれば、電荷保持部の不純物濃度によらず電荷保持部からＦＤへの電荷転送効率の向上を向上させることが可能となる。
実施例１の固体撮像装置の画素断面の概略図である。 実施例２の固体撮像装置の画素断面の概略図である。 実施例３の固体撮像装置の画素断面の概略図である。 実施例３の固体撮像装置の画素上面の概略図である。 図３のＹ－Ｙ´断面における不純物濃度プロファイルを示す概念図である。 本発明の固体撮像装置の製造方法の一例を示すため画素断面図である。 本発明の固体撮像装置の等価回路図である。
　以下実施例を挙げて本発明を詳細に説明する。半導体の導電型に関して、第１導電型をＮ型、第２導電型をＰ型として説明を行なうが、これは逆でもよい。信号電荷が電子となるかホールとなるかの違いのみである。また各画素の断面図は１画素の一部に関してのものであるが、実際の装置においては画素を複数備えた構成となっている。
　（実施例１）
　図１は本発明に係る一実施形態である固体撮像装置の画素断面の概略図である。
　１０１は光電変換部である。例えばＰ型半導体領域とＮ型半導体領域とを含んで構成されるフォトダイオードが用いられる。１０２は電荷保持部である。電荷保持部１０２は、光電変換部で生成された電荷を保持可能なＮ型の半導体領域（第１半導体領域）を含んで構成される。１０３は転送部である。転送部１０３は、電荷保持部で保持された電荷をセンスノードへ転送する。１０４はセンスノードである。センスノードは、例えば画素増幅用のＭＯＳトランジスタのゲートに電気的に接続されたＦＤである。センスノードは、画素増幅用のＭＯＳトランジスタのゲートに電気的に接続される代わりに、不図示の垂直信号線に電気的に接続されていてもよい。
　次に上記各部材の詳細な構成に関して説明する。本実施例において、光電変換部１０１、電荷保持部１０２、転送部１０３、センスノード１０４はＰ型ウェル１０７内に配される。Ｐ型ウェル１０７は、イオン注入もしくはエピタキシャル成長によって、Ｎ型基板１１６の表面側に形成される。Ｐ型ウェル１０７が形成されたＮ型基板１１６の代わりに、Ｐ型の半導体基板を用いてもよい。
　１０５、１０６はＮ型半導体領域である。Ｎ型半導体領域１０５はＮ型半導体領域１０６の内部に形成され、Ｎ型半導体領域１０６よりもＮ型不純物濃度が高い。Ｐ型半導体領域１０８とＰＮ接合を形成している。Ｎ型半導体領域１０６は、Ｐ型ウェル１０７とＰＮ接合を形成している。
　１０８は高濃度のＰ型半導体領域である。Ｐ型半導体領域１０８を設けることにより半導体表面で生じる暗電流を低減することが可能となる。本実施例において、上述の光電変換部１０１は、Ｎ型半導体領域１０５、１０６、Ｐ型ウェル１０７、高濃度のＰ型半導体領域１０８で構成される。
　１１０はＮ型半導体領域である。本実施例においては、Ｎ型半導体領域１１０が光電変換部とは別の場所で電荷を保持する第１半導体領域である。１１２は制御電極である。上述の電荷保持部１０２は、Ｎ型半導体領域１１０、及び制御電極１１２を含んで構成される。
　本実施例の電荷保持部１０２は、Ｎ型半導体領域１１０の上部に絶縁膜１０９を介して制御電極１１２を備えている。制御電極１１２は、Ｎ型半導体領域１１０の半導体表面側のポテンシャルを制御する。電荷保持部で発生する暗電流の影響を抑制するためには、制御電極に負電圧が印加されるとよい。
　１１３は転送ゲート電極である。転送ゲート電極１１３に供給されるバイアスにより、Ｎ型半導体領域１１０に隣接するＰ型ウェル１０７の一部の領域に、電子の転送路が形成される。転送ゲート電極１１３は供給されるバイアスに応じて転送路の形成、非形成状態を切り替え、電荷保持部とＦＤとの電気的接続を制御する。
　Ｎ型半導体領域１１４はＦＤである。本実施例ではＦＤ１１４がセンスノードとして機能する。センスノードは、そこに蓄積された電荷の量に応じて信号が出力される半導体領域であればよい。
　１１５は遮光部材である。遮光部材１１５は、電荷保持部１０２、転送部１０３、センスノード１０４へ入射する光を低減、好ましくは入射する光を完全に遮蔽する。
　１１６はＰ型半導体領域（第２半導体領域）である。制御電極１１２及び転送ゲート電極１１３間の表面部分に配される。このＰ型半導体領域を設けることにより、ＦＤ１１４へ電荷を転送する電荷転送路における暗電流を抑制することが可能となる。
　１１７はＮ型半導体領域（第３半導体領域）である。Ｐ型半導体領域１１６の下部に配される。電荷保持部を構成するＮ型半導体領域１１０とは別工程で、別構成として配される。Ｐ型半導体領域１１６とＮ型半導体領域１１７とはＰＮ接合を構成している。Ｎ型半導体領域１１７の不純物濃度はＮ型半導体領域１１０の不純物濃度よりも高い。
　このような構成によれば、転送特性がＮ型半導体領域１１０の不純物濃度に依存せず決定できるので、電荷保持部における飽和電荷数を独立に設計することが可能となる。具体的には、電荷転送効率を向上させるためには、Ｎ型半導体領域１１７の不純物濃度はある程度高いことが好ましい。しかしながらＮ型半導体領域１１７を、電荷保持部を構成するＮ型半導体領域１１０を延在させて構成した場合には、Ｎ型半導体領域１１０全体の不純物濃度が高くなりすぎてしまう。このような構成の場合には、電荷保持部から電荷の大部分好ましくはすべての電荷を転送するための電圧が高くなってしまう。逆に、転送時の電圧をそれほど高くしないためにＮ型半導体領域１１０の不純物濃度をある程度低くすることが好ましい。しかしながらしかしながらＮ型半導体領域１１７を、電荷保持部を構成するＮ型半導体領域１１０を延在させて構成した場合には、Ｎ型半導体領域１１７の不純物濃度が低くなり電荷の転送効率が低下してしまう。したがって本実施例のように、Ｎ型半導体領域１１０と１１７とを別領域で形成し、Ｎ型半導体領域１１７の不純物濃度をＮ型半導体領域１１０よりも高くすることにより、転送時の電圧を高くすることなく転送効率を向上させることが可能となる。
　また、本実施例によればプロセスのばらつきによる各画素毎の電荷保持部の位置ずれに対する暗電流、飽和バラツキも低減することが可能となる。
　（実施例２）
　図２に本実施例の画素断面の概略図を示す。実施例１と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
　本実施例において実施例１と異なるところは、Ｎ型半導体領域１１７の配置される深さである。実施例１ではＮ型半導体領域１１７はＮ型半導体領域１１０とほぼ同じ深さに配されていたが、本実施例ではＮ型半導体領域１１７の方がＮ型半導体領域１１０よりも深い位置に配されている。
　本実施例によれば、実施例１で得られた効果に加えて、電荷保持部からセンスノードヘの電荷経路に電荷だまりが生じるのを抑制することが可能となる。
　（実施例３）
　図３に本実施例の画素断面の概略図、図４に画素の上面図を示す。図５に図３のＹ－Ｙ´断面における不純物プロファイルの概念図である。図３は図４のＡ－Ｂ部分の断面図となる。実施例１、２と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
　本実施例において実施例１、２と異なるところは、Ｎ型半導体領域１１０の下部にＰ型半導体領域３０１（第４半導体領域）が配されている点である。更に、Ｐ型半導体領域３０１の下部に複数の半導体領域で構成されるＰ型半導体領域３０２（第５半導体領域）を配した点である。ここでは３０２ａ～３０２ｄの４つのＰ型半導体領域により構成されている。Ｐ型半導体領域の数はこれに限られるものではない。
　３０１は高濃度のＰ型半導体領域であり、Ｐ型半導体領域３０１の不純物濃度はＰ型ウェル１０７の不純物濃度より高い。好ましくは、Ｎ型半導体領域１１０と、Ｐ型ウェル１０７を介することなく直接にＰＮ接合を構成する。Ｐ型半導体領域３０１の深さ方向の不純物濃度プロファイルは、ある深さに不純物濃度ピークを持ったプロファイルとしてもよい。Ｐ型半導体領域３０１の不純物濃度のピークは、表面から０．５μｍよりも浅い位置であることが好ましい。表面から０．５μｍよりも浅い位置にピークが位置すると、Ｎ型半導体領域１１０と高濃度Ｐ型半導体領域３０１との間に、不純物濃度の低い領域が配されないためである。この構成により、電荷保持部からセンスノードヘの低電圧での電荷転送が可能となる。これを詳細に説明する。
　まず、電荷保持部からセンスノードヘの電荷転送のメカニズムを説明する。光電変換部１０１で生成された信号電荷がＮ型半導体領域１１０で保持される前に、Ｎ型半導体領域１１０にセンスノードを介してリセット電圧が供給される。この後、センスノードの電位がフローティングにされた後に、光電変換部１０１の電荷がＮ型半導体領域１１０へ転送される。その後、順次電荷保持部からセンスノードヘ電荷が転送される。画素行ごともしくは複数画素行ごとに転送が行なわれる。この時、Ｎ型半導体領域１１０は転送部１０３を介して逆バイアスが供給された状態となる。逆バイアスによってＮ型半導体領域１１０が空乏化することで電荷が転送される。Ｎ型半導体領域１１０に保持された電荷のほとんど、好ましくは全てをセンスノードへ転送するためには、Ｎ型半導体領域１１０の大部分、好ましくは全領域が空乏化される必要がある。このときの空乏層の広がりを抑制するためには、Ｎ型半導体領域１１０が、Ｐ型ウェル１０７を介することなく直接に、高濃度Ｐ型半導体領域１１１とＰＮ接合を構成していると好ましい。Ｎ型半導体領域１１０とＰＮ接合を形成するＰ型半導体領域の不純物濃度が高いので、Ｐ型半導体領域への空乏層の広がりが抑制されるためである。したがって、転送部を介して供給される逆バイアス電圧が小さくても、Ｎ型半導体領域１１０の大部分、あるいは全領域を空乏化することが可能となる。
　さらに本実施例においては、高濃度Ｐ型半導体領域３０１の不純物濃度が、転送路下部の、Ｐ型半導体領域３０１と同じ深さの領域の不純物濃度よりも高い。言い換えると、高濃度Ｐ型半導体領域３０１は転送ゲート電極１１３の下部にまで延在していない。この構成によれば、転送ゲート電極１１３に供給されるバイアス電圧を大きくすることなく、転送ゲート電極１１３下のＰ型ウェルに転送路を形成することが可能となる。
　更に本実施例においては、Ｐ型半導体領域３０１の一部の下部にＰ型半導体領域３０２が配される。Ｐ型半導体領域３０２は、転送ゲート電極１１３下部及びＦＤ１１４の下部にまで延在している。
　Ｐ型ウェル１０７は、二つの領域１０７ａと１０７ｂに分離される。しかし、Ｐ型半導体領域３０２が、Ｐ型半導体領域３０１、転送ゲート電極１１３及びＦＤ１１４のそれぞれの少なくとも一部のみの下に延在している構成としてもよい。また１０７ｂの領域に更にイオン注入を行ないＰ型の半導体領域を形成してもよい。
　Ｐ型半導体領域３０２に含まれる複数の半導体領域の全てもしくは一部の端部は、電荷保持部の端部を基準として同じ画素内の光電変換部側からオフセットして配されている。オフセットされた部分には光電変換部の一部を構成するＮ型半導体領域１０６が配される。
　本実施例では、複数の画素の各々において、Ｐ型半導体領域３０２、３０３の光電変換部側の端部が光電変換部からオフセットしている。この構成によれば、斜め方向から入射した光に対しても感度を持つことが可能となる。すべての画素がそのような配置となっていても良いし、一部の画素のみでもよい。
　次に、図４に関して説明する。４０１は画素を構成する回路が配される部分である。具体的には増幅ＭＯＳトランジスタ、リセットＭＯＳトランジスタなどである。この等価回路の一例に関しては後述する。４０２は素子分離領域である。活性領域どうしを分離するために設けられる。絶縁膜で構成されるフィールド領域もしくはＰＮ接合分離で構成される拡散分離いずれかが配される。４０３はＦＤに電気的に接続されたコンタクトプラグである。ＦＤと増幅ＭＯＳトランジスタのゲートとを電気的に接続する。４０４は素子が配される活性領域である。
　図４において、Ｐ型半導体領域３０２の配置される領域を点線で示しており、Ｐ型半導体領域１１６及びＮ型半導体領域２０１の配置される領域を一点鎖線で示している。図４からＰ型半導体領域３０２の端部が電荷保持部の端部を基準として同じ画素内の光電変換部側からオフセットして配されていることがわかる。上述したようにオフセットされた部分には光電変換部の一部を構成するＮ型半導体領域１０６が配される。
　図５に図３のＹ－Ｙ´断面における不純物濃度プロファイルを示す。縦軸は逆導電型の不純物によって補償された正味の不純物濃度（ネット濃度）である。横軸は半導体基板の受光部が配される一主面からの深さを示している。Ｐ型半導体領域３０２ａ～ｄはそれぞれ不純物濃度のピークを有している。Ｐ型半導体領域３０１、３０２は最も表面に近い部分の領域が最もピーク値が高い構成となっている。
　以上述べたように、本実施例によれば、実施例１、２の効果に加えて、光電変換部の感度が向上するという効果が得られる。
　（固体撮像装置の製造方法）
　図６に本発明の固体撮像装置の製造プロセスを説明するための画素断面の概略図を示す。各実施例と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
　本製造方法の特徴の第１点目は、同一のマスク（第１のマスク）を用いてＮ型半導体領域１１０及びＰ型半導体領域３０１とを形成する点である。第２点目は、制御電極１１２及び転送ゲート電極１１３間のギャップ部に配されたＰ型半導体領域１１６及びＮ型半導体領域２０１とを、同一マスクを用いて形成する点である。
　図６を参照して具体的に説明する。図６においては本実施例に関する部分のみを抽出している。その他トランジスタなどの製造方法は公知の方法を用いて製造することができる。図６（ａ）は、Ｐ型半導体領域３０１が形成される時の画素断面の概略図である。６０１は例えばフォトレジストで形成されたマスクパターンである。
　まずフォトレジストを基板全面に形成する。その後、電荷保持部のＮ型半導体領域１１０を配するべき領域に開口が形成されるように、フォトレジストを露光する。
　Ｎ型半導体領域１１０を形成するための第１不純物注入工程として、露光工程により形成されたフォトレジストパターンをマスクパターン（第１のマスクパターン）として用いて、Ｎ型不純物イオンを注入する。不純物としては砒素、リンなどを用いることができる。
　続いて、フォトレジストマスクを除去する工程を経ることなく、高濃度Ｐ型半導体領域３０１を形成するための第２不純物注入工程として、Ｐ型不純物イオンを注入する。このときの不純物としては、ボロンなどを用いることができる。その後、イオン注入時に生じる結晶欠陥等を回復させるため、熱処理を行なう。このようにして、同一のマスクパターンを用いて、Ｎ型半導体領域１１０とＰ型半導体領域３０１とが形成される。
　Ｎ型半導体領域を形成するための第１不純物注入工程と、Ｐ型半導体領域を形成するための第２不純物注入工程とは、逆の順番で実施してもよい。
　Ｎ型半導体領域１１０とＰ型半導体領域３０１とを形成した後、フォトレジストマスク６０１を除去する。
　その後、Ｐ型半導体領域３０２を上記第１のマスクとは異なるマスクで光電変換部からオフセットするように形成する。そして制御電極１１２及び転送ゲート電極１１３を形成する。
　次に、Ｐ型半導体領域１１６、Ｎ型半導体領域２０１を形成する工程を図６（ｂ）を用いて説明する。
　まず、フォトレジストを基板全面に形成する。その後、制御電極１１２及び転送ゲート電極１１３間とのギャップ部を除いて半導体基板が覆われるように、フォトレジストが露光されフォトレジスタマスク（第２のマスク）を形成する。制御電極１１２及び転送ゲート電極１１３に対してセルフアラインとなるようにイオン注入を行なうためフォトレジストは制御電極１１２及び転送ゲート電極１１３の少なくとも一部及びその他の領域を覆って形成される。
　その後、制御電極１１２、転送ゲート電極１１３に対してセルフアラインで、Ｐ型不純物のイオン注入を行ない、Ｐ型半導体領域１１６を形成する（第３不純物注入工程）。その後、第２のマスクを除去することなくＮ型不純物のイオン注入を行い、Ｎ型半導体領域２０１を形成する（第４不純物注入工程）。この際のイオン注入の条件としては、少なくともＮ型半導体領域１１０よりも不純物濃度が高くなる様に、第１不純物注入工程の時に比べて不純物イオンのドーズ量を大きくする。その後、イオン注入時に生じる結晶欠陥等を回復させるため、熱処理を行なう。
　このような製造方法によれば、大幅な製造工程の増加を必要とせずに、Ｐ型半導体領域３０１、１１６、Ｎ型半導体領域２０１を形成することができる。更に、Ｎ型半導体領域１１０とＰ型半導体領域３０１との、基板表面と水平な方向へのずれを低減することが可能となる。そのため、Ｎ型半導体領域１１０とＰ型半導体領域３０１とがＰＮ接合を直接構成する部分を大きくすることが可能となる。また、Ｐ型半導体領域１１６、Ｎ型半導体領域２０１の位置ずれを抑制することが可能となり、各画素毎の転送ばらつきを抑制することが可能となる。
　第１、第２不純物注入工程及び第３、第４不純物注入工程のいずれか一方のみを同一マスクを用いて行なっても良い。
　（固体撮像装置の等価回路）
　図７は以上に述べた全実施例に適用可能な固体撮像装置の等価回路図である。この等価回路を有する固体撮像装置はグローバル電子シャッタ動作が可能となる。
　８０１は光電変換部である。ここではフォトダイオードを用いている。８０２は電荷保持部である。光電変換部で生じた信号電荷を保持する。８０３は増幅部のセンスノードである。例えばＦＤ及びＦＤに電気的に接続された増幅トランジスタのゲート電極がこれにあたる。８０４は第１転送部である。電荷保持部の電荷を増幅部のセンスノードへ転送する。８０５は必要に応じて設けられる第２転送部である。第２転送部は電荷保持部の制御電極と兼ねることもできる。転送の機能を持たせずに、電荷保持部の制御電極としての機能のみを持たせてもよい。第２転送部としての機能は光電変換部の電荷を電荷保持部へ転送することである。８０８はリセット部である。少なくとも増幅部の入力部に基準電圧を供給する。更に電荷保持部に対して基準電圧を供給しても良い。８０７は必要に応じて設けられる選択部である。信号線に画素行ごとの信号を出力させる。８０６は増幅部を構成する増幅トランジスタである。信号線に設けられた定電流源とともにソースフォロワ回路を構成する。８０９は電荷排出制御部である。光電変換部とオーバーフロードレイン（以下、ＯＦＤ）として機能する電源線との接続を制御する。
　また等価回路はこれに限られるものではなく、一部の構成を複数の画素で共有してもよい。また、各素子の制御配線を一定電圧で固定し、導通の制御を行なわない構成にも適用可能である。
　第２転送部を埋め込みチャネル型のＭＯＳトランジスタ構成として、光電変換部で生じた電荷が直ちに電荷保持部へ流入するような構成とすることができる。これは、非導通状態であっても表面よりも深い部位にエネルギー障壁が一部低くなっている部分が存在している構成である。この場合には電荷転送部は積極的な制御を行なわずに一定の電圧が供給された状態とすることもできる。つまり転送部としての機能を有さずとも固定のポテンシャル障壁を設けても良い。
　このような構成によれば、光電変換部に光が入射した際に光電変換により生成した信号電荷の大半が光電変換部で蓄積されることなく電荷保持部へ転送可能となる。したがって、全ての画素に含まれる光電変換部において電荷の蓄積時間を揃えることが可能となる。また、ＭＯＳトランジスタが非導通時においてはチャネル表面にホールが蓄積されており、かつ電荷が転送されるチャネルが表面よりも所定深さの部分に存在するため、絶縁膜界面における暗電流の影響を低減することが可能となる。
　別の観点でいうと、光電変換部及び電荷保持部で信号電荷を蓄積している期間において、光電変換部と電荷保持部の間の電荷経路のポテンシャルが光電変換部とＯＦＤ領域との間の電荷経路のポテンシャルよりも低いともいえる。ここでのポテンシャルとは信号電荷に対してのポテンシャルである。
　さらに駆動という観点では、１露光期間中に光電変換部から第１の電荷保持部に移動してきた電荷を第１の電荷保持部において保持し、画像信号として用いている。つまり、光電変換部での１露光期間を開始後、電荷保持部のリセット動作を介することなく画素外部へ信号を読み出しているともいえる。なお１露光期間とは１フレームの画像を撮影する際に、各光電変換部で共通に決定されるものである。
　このような画素構成においては光電変換部から電荷保持部への電荷転送が低電圧で行なうことが可能であるため。本発明の実施例と組み合わせた時に、低電圧での電荷転送効率向上という観点で更に好ましい。
　このような構成においては、グローバル露光は比較的容易に実施できるが、電荷保持部からＦＤ領域への転送期間中は光電変換部の電荷はＯＦＤ領域へ排出されるため、画像が間欠的になる。このような構成において画像の連続性が特に必要な場合には、ライン露光を行なうことによって連続的な画像を得ることが可能となる。必要に応じて両者を切り替え可能にすることができる。
　また、ダイナミックレンジ向上のために画素内に電荷保持部が設けられ、電荷保持部からセンスノードへ電荷が転送されるような固体撮像装置においても、本発明を実施することができる。
　本発明は各実施形態に限定されるものではなく、発明の概念を超えない範囲で各種の変更が可能である。例えば、制御電極１１２を含まない構成に用いることもできる。例えばＮ型半導体領域１１０が、コンタクトプラグ、スイッチを介して選択的に電源に接続される構成である。
　１０１　光電変換部
　１０２　電荷保持部
　１１４　制御電極
　１１３　転送ゲート電極
　１１６　Ｐ型半導体領域
　１１７、２０１　Ｎ型半導体領域

Claims (7)

  1. 　入射する光に応じて電荷を生成する光電変換部と、
    　前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を含んで構成される電荷保持部と、
    　前記電荷保持部とセンスノードとの間のポテンシャルを制御する転送ゲート電極を含んで構成される転送部と、を有する画素を複数備える固体撮像装置であって、
    　前記電荷保持部は、前記第１半導体領域の上部に絶縁膜を介して配された制御電極を含み、
    　前記制御電極と前記転送ゲート電極との間の半導体領域の表面に、前記第１半導体領域よりも不純物濃度が高い第２導電型の第２半導体領域が配され、
    　前記第２半導体領域の下部の前記電荷保持部から前記センスノードヘの電荷経路に、第１導電型の第３半導体領域が配されており、
    　前記第３半導体領域の不純物濃度は前記第１半導体領域の不純物濃度よりも高いことを特徴とする固体撮像装置。
  2. 　前記第１半導体領域の下部に、前記第１半導体領域とＰＮ接合を構成するように第２導電型の第４半導体領域が配されていることを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記センスノードはフローティングディフュージョンを含み、
    　前記第４半導体領域よりも深い位置に、前記第４半導体領域の少なくとも一部、前記転送ゲート電極、及び前記フローティングディフュージョンのそれぞれの下部にわたって配された第２導電型の第５半導体領域を有することを特徴とする請求項２に記載の固体撮像装置。
  4. 　前記第５半導体領域は、深さの異なる複数の第２導電型の半導体領域を含んで構成されることを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記画素の各々において、前記第５半導体領域の光電変換部側の端部が、前記第２半導体領域の光電変換部側の端部に比べて、光電変換部から離れた位置にあり、
    　前記第２半導体領域の少なくとも一部の下部に前記光電変換部の一部を構成する第１導電型の半導体領域が配されたことを特徴とする請求項４に記載の固体撮像装置。
  6. 　前記光電変換部と前記電荷保持部との間の電荷経路が埋め込みチャネルであることを特徴とする請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　請求項１～６に記載の固体撮像装置の製造方法であって、前記第２半導体領域と前記第３半導体領域とは、同一マスクを用いて、前記制御電極及び前記転送ゲート電極に対してセルフアラインで形成されることを特徴とする固体撮像装置の製造方法。
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