JP2009038167A - 固体撮像装置及びその製造方法 - Google Patents

Abstract

【課題】ＡＰＤを使う固体撮像装置は、高い電圧が必要になり、またＡＰＤは温度変化に対して敏感であるが、すべての画素でＡＰＤの特性を揃えるのは非常に難しい。また、量子ドットを用いる固体撮像装置では、製造自体が難しい。
【解決手段】センサ部１は、ｎ型のソース領域４と、そのソース領域４を取り囲むように形成されたｐ型の電荷集中領域５とからなる。ソース領域４をソース、電荷集中領域５をゲート、ｎ型領域３をドレインとするジャンクションＦＥＴを形成している。光電変換領域３で発生した光電荷は、電荷集中領域５に向かいここで溜められる。その結果、ソース領域４の電流が増加し、ソース電圧Ｖｓが増大していく。光電荷の個数に応じた電流信号（ソース電圧）はデジタル信号に変換された後、メモリに記憶された後画素の外へ出力される。
【選択図】図２

Description

本発明は固体撮像装置及びその製造方法に係り、特にアナログ回路の雑音の影響を殆ど受けないように構成した固体撮像装置及びその製造方法に関する。

従来、固体撮像装置としてはＣＣＤ（Charge Coupled Devise:電荷結合素子）やＣＭＯＳ(Complementary Metal Oxide Semiconductor)センサが使われている。これらの固体撮像装置では、所定時間内（例えば１６ｍ秒）に光電変換領域で発生した光電荷をまとめて電気信号（アナログ）である光信号に変換し、それをアンプで増幅し画素外に出力し、相関二重サンプリング（ＣＤＳ）回路で雑音を除去した後、更にアンプで増幅し、ＡＤ変換してデジタル処理している。このようにデジタル化されるまでの間に、光信号は種々のアナログ回路を経るために、光信号はアナログ回路の雑音の影響を受ける。

このため、画素内でＡＤ変換を行い、出力する方法が種々考えられている。しかし画素外のＡＤ変換回路を画素内に単純に取り込んだだけでは、アンプなどのアナログ回路がまだ画素外に残っているために、やはりアナログ回路の雑音の影響を受ける。

このため、光電変換領域で発生した光電荷を直接デジタル信号に変換する方法が考え出されている（例えば、特許文献１、特許文献２参照）。すなわち、特許文献１記載の固体撮像装置では、光電荷をＡＰＤ(Avalanche Photo Diode)により増幅し、パルス信号に変換し、それを１ビットメモリに記憶し、画素外部のカウンタで光電荷数を記録する。

また、特許文献２には、光電荷により量子ドットのコンダクタンス（ｇｍ）を変化させ、電流をオン／オフさせ、光電荷毎にパルスを発生させる方法について記載されている。

特開２００４−１９３６７５号公報 特開２００６−００５３１２号公報

しかしながら、特許文献１記載の固体撮像装置のようにＡＰＤを使う場合は、高い電圧が必要になり、またＡＰＤは温度変化に対して敏感であるが、すべての画素でＡＰＤの特性をそろえるのは非常に難しいという問題がある。

一方、特許文献２記載の固体撮像装置のように量子ドットを使う場合には、高電圧は必要ないが、量子ドットは製造自体が難しく、各画素で特性を揃えるのは非常に難しいという問題がある。

本発明は以上の点に鑑みなされたもので、ＡＰＤのような高電圧素子を用いることなく、あるいは量子ドットのような製造困難な方法を用いることなく、電荷量を直接デジタル信号に変換できる固体撮像装置及びその製造方法を提供することを目的とする。

上記の目的を達成するため、本発明の固体撮像装置は、複数個の画素が規則的に配列された固体撮像装置において、
上記画素は、入射光の光量に応じた個数の光電荷を発生する光電変換領域と、電流注入領域と電流注入領域の周辺に形成された電荷集中領域とを有し、
光電変換領域で発生した光電荷を検出するセンサ部と、センサ部で検出された光電荷の個数に応じた電流信号をデジタル信号に変換するデジタル変換手段と、デジタル信号を記憶する記憶手段と、記憶手段に記憶されたデジタル信号を出力する出力手段と、センサ部を光電荷が検出される前の状態にリセットするリセット手段とを有し、光電変換領域において発生した光電荷を電荷集中領域に集め、その電荷集中領域における光電荷の個数に応じて電流注入領域における電流信号を変化させることを特徴とする。

ここで、上記のリセット手段は、光電荷の発生の有無に関わらず所定時間毎にセンサ部を光電荷が検出される前の状態にリセットするようにしてもよい。

また、上記の目的を達成するため、本発明の固体撮像装置の製造方法は、光電変換領域で発生した光電荷を電荷集中領域に溜め、電荷集中領域に溜められた光電荷の個数に応じて電流注入領域の電気信号を変化させる固体撮像装置を製造する固体撮像装置の製造方法であって、
半導体基板の一面側に光電変換領域を形成する光電変換領域形成工程と、光電変換領域形成後に、光電変換領域上に、第１の絶縁膜，導電膜，及び第２の絶縁膜を順次成膜する成膜工程と、成膜工程後に、第２の絶縁膜及び導電膜を部分的にエッチングして、第２の絶縁膜及び導電膜からなるリング状部を形成すると共にエッチングされた領域における第１の絶縁膜を露出させるリング状部形成工程と、リング状部形成工程後に、リング状部の内周面に絶縁部材からなるサイドスペーサを形成するサイドスペーサ形成工程と、サイドスペーサ形成後に、リング状部の中心開口部に対応する光電変換領域に、第１導電型のドーパントを第１の絶縁膜を介して注入し、光電変換領域に電荷集中領域を形成する電荷集中領域形成工程と、電荷集中領域形成後に、電荷集中領域に対応する第１の絶縁膜を除去して当該電荷集中領域を露出させる絶縁膜除去工程と、絶縁膜除去後に、第１導電型とは異なる第２導電型のドーパントを含み、電荷集中領域と接続する導電パターンを形成する導電パターン形成工程と、導電パターン形成後に、リング状部よりも外側の光電変換領域に、第１導電型のドーパントを第１の絶縁膜を介して注入して、ドーパント注入領域を形成するドーパント注入工程と、ドーパント注入領域形成後に、半導体基板に熱処理を施して、導電パターン中の第２導電型のドーパントを電荷集中領域の一部に拡散させて電流注入領域を形成すると共に、ドーパント注入領域中の第１導電型のドーパントを光電変換領域の一部に拡散させてドレイン領域を形成する熱処理工程とを有することを特徴とする。

本発明では、電荷集中領域における光電荷の個数に応じてソース領域の電流信号を変化させる構成としたため、ＡＰＤを用いることなく、また量子ドットを用いることなく光電荷の個数に応じたデジタル信号を出力することができる。また、この発明では、量子ドットを用いる固体撮像装置に比べて簡単な製造方法で固体撮像装置を製造することができ、所定の光電荷量毎にデジタル信号処理化する必要がない。

本発明によれば、ＡＰＤのような高電圧素子を用いる固体撮像装置に比べて低電圧で駆動することができ、また量子ドットを用いる固体撮像装置に比べて簡単な製造方法で製造することができ、更に電荷量を直接デジタル信号に変換でき、雑音に強く、広ダイナミックレンジの固体撮像装置を提供することができる。

次に、本発明の一実施の形態について図面と共に詳細に説明する。図１は本発明になる固体撮像装置の要部の光電変換領域とセンサ部の一実施の形態の模式図を示す。同図において、シリコン基板中に、深さ３μｍ、ドーパント濃度１Ｅ１６〜１Ｅ１８ｃｍ^−３程度のｎ型領域３があり、その中に深さ２μｍ、ドーパント濃度１Ｅ１４ｃｍ^−３程度のｐ型の光電変換領域２がある。光電変換領域２の一部にはセンサ部１があり、光電変換領域２で発生した光電荷（この例ではホール）を検出する。これらセンサ部1と光電変換領域２は１画素分である。

図２は図１のセンサ部１を点線の矩形Ａで囲んだ範囲の拡大断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図２において、センサ部１は、ｎ型のソース領域４と、そのソース領域４を取り囲むように形成されたｐ型の電荷集中領域５とからなる。ソース領域４は、幅０.０５μｍ、深さ０.０２μｍ、ドーパント濃度１Ｅ１８〜ｌＥ１９ｃｍ^−３程度である。また、ｐ型の電荷集中領域５は、幅０.０２μｍ程度、深さ０.０４μｍ、ドーパント濃度１Ｅ１７〜１Ｅ１９ｃｍ^−３程度である。すなわち、これはソース領域４をソース、電荷集中領域５をゲート、ｎ型領域３をドレインとするジャンクションＦＥＴ（以下Ｊ−ＦＥＴ）を形成している。ただし、ゲートとなる電荷集中領域５には電極は形成されておらず、電気的に浮いている状態である。

このＪ−ＦＥＴは非常に低電圧で動作する。図３は上記のｎ型領域３に０Ｖ、ソース領域４に−０.６Ｖを印加した場合の全体のポテンシャル図を示す。光電変換領域２のドーパント濃度が非常に低濃度であるため、全体が空乏化している様子が分かる。

図４は図１のセンサ部１を点線の矩形Ａで囲んだ範囲の拡大ポテンシャル図を示す。図４において、ソース領域４の周りに−０.６Ｖぐらいのポテンシャルのくぼみが形成されていることが分かる。これは電荷集中領域５のドーパント濃度が高いために起きている。

図５は図３のｘ座標０（図２のソース領域４の真ん中）における断面図で、光電変換領域２の中ではポテンシャルが緩やかに変化しており、それが電荷集中領域５では急激にポテンシャルがくぼんでいることが分かる。光電変換領域２で発生した光電荷（ホール）は、このポテンシャルの傾きに従って電荷集中領域５に移動していき、このポテンシャルのくぼみに溜まっていく。

図６は上記のＪ−ＦＥＴのソース電流対ソース電圧特性図を示す。図２に示したゲートとなる電荷集中領域５にホールが溜まると、電荷集中領域５のポテンシャルが上昇する。すると、ゲート・ソース間のポテンシャル障壁が下がり、電流が増幅される。電荷集中領域５にホールがある場合のソース電流対ソース電圧特性は図６に「I」で示され、ホールが無い場合のソース電流対ソース電圧特性は図６に「II」で示され、ホールがある場合の方が無い場合に比べて、３桁ほどソース電流値が大きく変わることが分かる。

図６に示した計算では電荷量がホール数で３０個程度を想定しているが、電荷集中領域５の設計でポテンシャルの深さを変えることで、電荷数はホール数で１個以上の所定の範囲で設計が可能である。すなわち、電荷集中領域５のドーパント濃度を減らすと、ポテンシャルの深さが浅くなり、ここに溜められる最大のホール数が減少する。従って、電荷集中領域５のドーパント濃度と大きさによって、溜められるホール数を制御できる。

このときのソース電極の容量特性を図７に示す。ソース電極の容量はソース電圧が０．２Ｖ以上で１Ｅ−１８Ｆのオーダーであり、電荷１個分の電荷量１.６Ｅ−１９Ｃと比較して、電荷１個１個が検出できる十分小さな容量である。

図８は本実施の形態の画素１個の構成を示す。同図において、破線で囲まれた部分２０が画素１個である。図８に示すように、画素にはセンサ部１と光電変換領域２とｎ型領域３とからなるセンサデバイスがあり、センサ部１のソース電極につながれた配線が出ている。その配線は容量１Ｅ−１７Ｆ程度のコンデンサ１０とスイッチ１１（ＳＷ１）とスイッチ１２（ＳＷ２）の各一端に接続されると共に、インバータを構成しているｐＭＯＳＦＥＴ１３とｎＭＯＳＦＥＴ１４のゲート共通接続点に接続されている。インバータの出力端子であるｐＭＯＳＦＥＴ１３とｎＭＯＳＦＥＴ１４の各ドレイン共通接続点はメモリ１５に接続されており、またメモリ１５からの出力信号はスイッチ１６とアンプ１７を直列に介して出力線１８より画素外に出力される。

スイッチ１１とスイッチ１２の他端は外部の配線を介してそれぞれ０Ｖと−５Ｖの電源に接続されている。スイッチ１１、１２、１６のコントロールも外部から供給されている。また、１.２Ｖの電源がｐＭＯＳＦＥＴ１３のソースに供給されている。また、ｎ型領域３に供給する０.６Ｖが配線されている。

次に、図８の画素の動作について図９のタイミングチャートと共に説明する。まず、図９（Ａ）、（Ｆ）にハイレベルで模式的に示すように、ＳＷ１（スイッチ１１）が一時的にオンして、センサ部１のソース領域４を０Ｖにセットする。この状態で光電変換領域２に光が入ると、光電荷が発生し、電子はｎ型領域３に吸収され、ホールがセンサ部１の電荷集中領域５に向かう。すると、電流が増大し、コンデンサ１０に電荷が溜まっていく。その結果、図９（Ｃ）に示すようにソース電極の電圧Ｖｓは０Ｖから０.６Ｖに向かって増大していく。

すると、ある電圧、例えば０.４Ｖでインバータを構成しているｐＭＯＳＦＥＴ１３がオンからオフに、ｎＭＯＳＦＥＴ１４がオフからオンに反転する。その結果、そのインバータの出力電圧Ｖｏは、図９（Ｄ）に示すように１.２Ｖから０Ｖに変化する。デジタル的には「１」から「０」に変化する。メモリ１５はこの結果、「０」を記憶する。

所定の時間が過ぎると、図９（Ｂ）にハイレベルで模式的に示すようにＳＷ２（スイッチ１２）が一時的にオンし、ソース電極に−５Ｖがかかり、ソース電圧Ｖｓが図９（Ｃ）に示すように−５Ｖとなる（リセットされる）。すると、電荷集中領域５にたまっているホールが排出される。また、このときｐＭＯＳＦＥＴ１３がオフからオンに、ｎＭＯＳＦＥＴ１４がオンからオフに反転する。その結果、光電変換領域２で発生するホールがセンサ部１の電荷集中領域５に向かうことによりインバータの出力電圧Ｖｏは、図９（Ｄ）に示すように再び上昇していく。

ＳＷ２（スイッチ１２）が一時的にオンし、ソース電極に−５Ｖがかかったときの様子を図１０に示す。ソース電極に−５Ｖがかかると、電荷集中領域５とソース領域４間のバリア高さが約０.１Ｖ以下になり、ホールはバリアを容易に越えてソース領域４へ移動し、リセットされる。

その後、図９（Ｅ）にハイレベルで模式的に示すように、ＳＷ３（スイッチ１６）が一時的にオンとなり、メモリ１５に記憶されたデータがアンプ１７を介して画素の外へ出力される。

なお、図９（Ｆ）にハイレベルからローレベルへの変化で模式的に示すＳＷ１（スイッチ１１）がオフになってから図９（Ｇ）にローレベルからハイレベルへの変化で模式的に示すＳＷ２（スイッチ１２）がオンになるまでの所定時間内に光電荷が発生しない場合は、ソース電圧Ｖｓは図９（Ｈ）に示すように変化するが、センサ部１の電荷集中領域５に向かうホールが存在しないので、インバータが反転せず、インバータの出力電圧Ｖｏは図９（Ｉ）に示すように一定のままであり、メモリ１５は「１」を記憶する。

このように、本実施の形態によれば、ＡＰＤのような高電圧素子や量子ドットを用いることなく、光電荷の個数に応じたデジタル信号を出力することができ、高電圧素子を用いた固体撮像装置に比べて低電圧で駆動することができる。

次に、このような本実施の形態の固体撮像装置を精度良く簡単に作る本発明の固体撮像装置の製造方法の一実施の形態について図１１乃至図１５と共に説明する。まず、図１１（Ａ）に示すドーパント濃度の低いｐ^-型基板２１を用意する。続いて、Ｐ（リン）を基板２１に注入してリン注入部２２を基板２１内に図１１（Ｂ）に示すように形成する。さらに、図１２（Ａ）に示すように素子表面の所定位置にレジスト２４を形成した後、Ｐ（リン）を選択注入してレジスト２４の真下のｐ^-型領域２３（図２の光電変換領域２に相当）を囲むようにｎ型領域２５を形成する。このようにして形成されたリン注入部２２、ｐ^-型領域２３、ｎ型領域２５が図１２（Ｂ）に示すデバイス形成範囲２６となる。

次に、上記のデバイス形成範囲２６におけるセンサ部分の製造方法を図１３、図１４、図１５と共に説明する。各図中、同一構成部分には同一符号を付してある。

まず、図１３（Ａ）に示すように、上記のｐ^-型領域２３であるシリコン基板を９００℃、３０分の熱処理条件で熱処理してシリコン基板上に膜厚１０ｎｍの熱酸化薄膜３０を形成し、更にその上にＣＶＤ(Chemical Vapour Deposition;化学気相成長)法を適用して膜厚１５０ｎｍのＣＶＤポリシリコン膜３１、膜厚１５０ｎｍのＣＶＤ酸化膜３２を連続して形成する。

続いて、図１３（Ｂ）に３３で示すように、ＣＶＤ酸化膜３２、ＣＶＤポリシリコン膜３１の中央部と外側とをリング状に選択除去する。選択除去方法としては通常のステッパによるレジスト露光を用いる。

続いて、図１３（Ｃ）に示すように、ＣＶＤ窒化膜３４を等方的に素子全面に形成する。更に、図１３（Ｄ）に示すように、ＣＶＤ窒化膜３４に対してエッチバックを行い、前記リング状に選択除去した中央開口部３３の内壁にサイドスペーサ３５が形成されるようにする。選択除去した外側部分にもサイドスペーサ３５が形成される。

続いて、図１３（Ｅ）に示すように、素子全面にレジスト３６を塗布し、上記サイドスペーサ３５とその内側部分が露出するようにレジスト３６を開口した後、例えば加速エネルギー５ｋｅＶ、ドーズ量５Ｅ１２ｃｍ^-2程度の条件でイオン注入法を適用してｐ型不純物としてボロン（Ｂ）を基板２３に注入してｐ型領域３７を形成する。続いて、図１４（Ａ）に示すように、レジスト３８でリング状形状の中央開口部を選択し、フッ酸などで熱酸化薄膜３０を３９で示すように選択除去する。

続いて、レジスト３８を除去した後、図１４（Ｂ）に示すように５０ｎｍ程度の膜厚の第２ポリシリコン膜４０を素子全面に形成する。この第２ポリシリコン膜４０はＰ（リン）ドープされているため、導電性を有する。次に、図１４（Ｃ）に示すように、第２ポリシリコン膜４０の上面に所定の形状のレジスト４１を形成した後、レジスト４１が形成されていない部分の第２ポリシリコン膜４０を選択除去する。

次に、図１４（Ｄ）に示すように、レジスト４１を除去し、例えば加速エネルギー３０ｋｅＶ、ドーズ量５Ｅ１２ｃｍ^-2程度の条件でイオン注入法を適用してｎ型不純物としてＡｓ（砒素）を基板２３に注入して、基板２３にｎ型領域４２を形成する。続いて、図１５（Ａ）に示すように、例えば９００℃、３０分の条件で熱処理を行う。

これにより、ｐ型領域３７には第２ポリシリコン膜４０からリン不純物が熱拡散してｎ型のソース領域４が形成され、その周囲にボロンが拡散したｐ型の電荷集中領域５が形成されたものとなる。また、ｎ型領域４２は上記熱処理により活性化されて、ドレイン領域（ｎ型領域４２）３を形成する。

その後、図１５（Ｂ）に示すように、ソース電極配線やドレイン電極配線を施して、図１、図２に示した本実施の形態の固体撮像装置の製造を終了する。このように、本実施の形態の製造方法によれば、センサ部１、つまり電荷集中領域５とソース領域４とをセルフアライメントにより形成できるため、精度良く固体撮像装置を製造することができる。また、本実施の形態の製造方法によれば、量子ドットを用いる固体撮像装置に比べて簡単な製造方法で固体撮像装置を製造することができる。

本発明の固体撮像装置の要部の光電変換領域とセンサ部の一実施の形態の模式図である。 図１のセンサ部１を点線の矩形Ａで囲んだ範囲の拡大断面図である。 図２のｎ型領域に０Ｖ、ソース領域に−０.６Ｖを印加した場合の全体のポテンシャル図である。 図１のセンサ部１を点線の矩形Ａで囲んだ範囲の拡大ポテンシャル図である。 図３のｘ座標０における断面図である。 図２のＪ−ＦＥＴのソース電流対ソース電圧特性図である。 ＪーＦＥＴのソース電極の容量特性の一例を示す図である。 本発明の実施の形態の画素１個の構成を示す図である。 図８の画素の動作説明用タイミングチャートである。 画素のリセット動作の一例を説明するポテンシャル図である。 本発明の固体撮像装置の製造方法の一実施の形態の説明図である。 本発明の固体撮像装置の製造方法の一実施の形態の各工程の素子断面図（その１）である。 本発明の固体撮像装置の製造方法の一実施の形態の各工程の素子断面図（その２）である。 本発明の固体撮像装置の製造方法の一実施の形態の各工程の素子断面図（その３）である。 本発明の固体撮像装置の製造方法の一実施の形態の各工程の素子断面図（その４）である。

符号の説明

１ センサ部
２ 光電変換領域
３ ｎ型領域（ドレイン領域）
４ ソース領域
５ 電荷集中領域
１０ コンデンサ
１１（ＳＷ１） スイッチ
１２（ＳＷ２） スイッチ
１３ ｐＭＯＳＦＥＴ
１４ ｎＭＯＳＦＥＴ
１５ メモリ
１６（ＳＷ３） スイッチ
１７ アンプ
２０ 画素
２３ ｐ^-型領域
３５ サイドスペーサ
４０ 第２ポリシリコン膜

Claims (3)

1. 複数個の画素が規則的に配列された固体撮像装置において、
   前記画素は、
   入射光の光量に応じた個数の光電荷を発生する光電変換領域と、
   電流注入領域と前記電流注入領域の周辺に形成された電荷集中領域とを有し、
   前記光電変換領域で発生した前記光電荷を検出するセンサ部と、
   前記センサ部で検出された前記光電荷の個数に応じた電流信号をデジタル信号に変換するデジタル変換手段と、
   前記デジタル信号を記憶する記憶手段と、
   前記記憶手段に記憶された前記デジタル信号を出力する出力手段と、
   前記センサ部を前記光電荷が検出される前の状態にリセットするリセット手段と、
   を有し、
   前記光電変換領域において発生した前記光電荷を前記電荷集中領域に集め、その電荷集中領域における前記光電荷の個数に応じて前記電流注入領域における前記電流信号を変化させることを特徴とする固体撮像装置。
2. 前記リセット手段は、前記光電荷の発生の有無に関わらず所定時間毎に前記センサ部を前記光電荷が検出される前の状態にリセットすることを特徴とする請求項１記載の固体撮像装置。
3. 光電変換領域で発生した光電荷を電荷集中領域に溜め、該電荷集中領域に溜められた前記光電荷の個数に応じて電流注入領域の電気信号を変化させる固体撮像装置を製造する固体撮像装置の製造方法であって、
   半導体基板の一面側に前記光電変換領域を形成する光電変換領域形成工程と、
   前記光電変換領域形成後に、前記光電変換領域上に、第１の絶縁膜，導電膜，及び第２の絶縁膜を順次成膜する成膜工程と、
   前記成膜工程後に、前記第２の絶縁膜及び前記導電膜を部分的にエッチングして、前記第２の絶縁膜及び前記導電膜からなるリング状部を形成すると共にエッチングされた領域における前記第１の絶縁膜を露出させるリング状部形成工程と、
   前記リング状部形成工程後に、前記リング状部の内周面に絶縁部材からなるサイドスペーサを形成するサイドスペーサ形成工程と、
   前記サイドスペーサ形成後に、前記リング状部の中心開口部に対応する前記光電変換領域に、第１導電型のドーパントを前記第１の絶縁膜を介して注入し、前記光電変換領域に前記電荷集中領域を形成する電荷集中領域形成工程と、
   前記電荷集中領域形成後に、前記電荷集中領域に対応する前記第１の絶縁膜を除去して当該電荷集中領域を露出させる絶縁膜除去工程と、
   前記絶縁膜除去後に、前記第１導電型とは異なる第２導電型のドーパントを含み、前記電荷集中領域と接続する導電パターンを形成する導電パターン形成工程と、
   前記導電パターン形成後に、前記リング状部よりも外側の前記光電変換領域に、第１導電型のドーパントを前記第１の絶縁膜を介して注入して、ドーパント注入領域を形成するドーパント注入工程と、
   前記ドーパント注入領域形成後に、前記半導体基板に熱処理を施して、前記導電パターン中の前記第２導電型のドーパントを前記電荷集中領域の一部に拡散させて前記電流注入領域を形成すると共に、前記ドーパント注入領域中の前記第１導電型のドーパントを前記光電変換領域の一部に拡散させてドレイン領域を形成する熱処理工程と、
   を有することを特徴とする固体撮像装置の製造方法。

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