JP5424592B2

JP5424592B2 - 固体撮像装置

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Publication number: JP5424592B2
Application number: JP2008195923A
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Inventors: 正紀舟木
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Filing date: 2008-07-30
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Description

本発明は、アナログ回路の雑音の影響を低減することができる固体撮像装置に関する。

固体撮像装置には、ＣＣＤ（Charge Coupled Devise：電荷結合素子）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ等の固体撮像素子が用いられている。固体撮像装置は、所定時間（例えば１６ミリ秒）内に固体撮像素子の光電変換領域で発生した電荷をまとめて電気信号（アナログ信号）に変換し、それをアンプで増幅して画素外に出力し、相関二重サンプリング（ＣＤＳ）回路で雑音を除去した後、更にアンプで増幅し、ＡＤ変換してデジタル処理を行っている。このように電気信号はデジタル化されるまでの間に種々のアナログ回路を経るためこれらアナログ回路の雑音の影響を受ける。

そのため、画素内でＡＤ変換を行ってから出力する方法が種々考えられている。
しかしながら、画素外のＡＤ変換回路を画素内に単に取り込んだだけでは、アンプ等のアナログ回路がまだ画素外に残っているため、アナログ回路の雑音の影響を十分に抑制することは難しくその改善が望まれている。

そこで、光電変換領域で発生した電荷をデジタル信号に直接変換する方法が考え出されている。
例えば、特許文献１には、電荷をＡＰＤ（Avalanche Photo Diode）で増幅した後にパルス信号に変換し、これを１ビットメモリに記憶し、画素外部のカウンタで電荷数を記録する固体撮像装置が開示されている。
また、特許文献２には、電荷により量子ドットのコンダクタンス（ｇｍ）を変化させて電流をオン／オフさせることにより、電荷毎にパルスを発生させる方法が開示されている。
特開２００４−１９３６７５号公報特開２００６−００５３１２号公報

しかしながら、特許文献１に開示されている固体撮像装置のようにＡＰＤを用いる場合には高い駆動電圧が必要になり、またＡＰＤは温度変化に対して敏感なため全ての画素でＡＰＤの特性を一様に揃えることは難しくその改善が望まれている。
また、特許文献２に開示されている固体撮像装置のように量子ドットを用いる場合には高い駆動電圧を必要としないが、量子ドットは安定的に製造することが難しいため、各画素で特性を一様に揃えることは難しくその改善が望まれている。

本発明は以上の点を鑑みてなされたものであり、ＡＰＤのような高電圧素子を用いることなく、また、量子ドットのような製造自体が難しい方法を用いることなく、電荷量をデジタル信号に直接変換できる固体撮像装置を提供することを目的とする。

上記の課題を解決するために、本願発明は次の固体撮像装置を提供する。
１）基板と、前記基板の表面に形成された光電変換領域と、前記基板の表面に形成され、前記光電変換領域の一部を露出させると共に他の部分を囲い、所定の電圧が印加されているドレインと、前記光電変換領域が露出している領域において前記基板の表面から突出する細長形状を有し、前記細長形状の一部が、前記光電変換領域で発生した電荷を蓄積するゲートとなる電荷集中領域である細長部と、前記基板の上方に設けられ、前記細長部における前記電荷集中領域とは異なる他の領域に接続するソースと、を備え、前記ドレイン，前記電荷集中領域，及び前記ソースを有すると共に前記ドレイン及び前記ソースをそれぞれ端子とする２端子構造のセンサ部が構成され、前記ソースから出力され、前記光電変換領域で発生した電荷が前記電荷集中領域に蓄積され、その電荷数に応じて変化するソース電圧から、前記電荷集中領域に前記電荷の蓄積があったか否かをデジタル信号として出力する回路部であって、かつ、前記電荷集中領域に蓄積されている電荷が排出されて、リセットされるように、前記ソースに印加する電圧を制御する回路部をさらに備えた固体撮像装置。
２）前記回路部は、前記ソースに一端が接続されたコンデンサと、前記ソースに一端が接続され、他端に第１の電圧が印加されてオン状態となる第１のスイッチと、前記ソースに一端が接続され、他端に前記第１の電圧とは異なる値の第２の電圧が印加されてオン状態となる第２のスイッチと、前記ソースに一端が接続されたインバータ部と、前記インバータ部の他端に一端が接続されたメモリ部と、前記メモリ部の他端に一端が接続された第３のスイッチと、前記第３のスイッチの他端に一端が接続されたアンプと、を備える１）記載の固体撮像装置。

本発明によれば、ＡＰＤのような高電圧素子を用いる固体撮像装置に比べて低い電圧で駆動することができ、また量子ドットを用いる固体撮像装置に比べて簡単な製造方法で製造することができ、更に電荷量をデジタル信号に直接変換できるので、アナログ回路による雑音の影響を低減し、従来よりもより広いダイナミックレンジが得られるという効果を奏する。

本発明の実施の形態を、好ましい実施例により図１〜図１４を用いて説明する。

＜実施例＞
まず、本発明に係る固体撮像素子の実施例について図１〜図４を用いて説明する。
図１は本発明に係る固体撮像素子の実施例を説明するための模式的断面図であり、同図中の（ａ）は固体撮像素子の光電変換領域及びセンサ部近傍を示すものであり、（ｂ）は（ａ）のセンサ部２０を拡大したものである。

図１（ａ）に示すように、半導体基板｛例えばシリコン（Ｓｉ）基板｝１の表面には、例えば幅Ｗ３が３μｍ，深さＤ３が２μｍ，ドーパント濃度が１×１０^１４ｃｍ^−３の光電変換領域３が形成されている。
また、半導体基板１の表面には、光電変換領域３の一部を露出させ、他の部分を囲うようにドレイン２となるｎ型領域が形成されている。
ドレイン２（ｎ型領域）は、例えば幅Ｗ２が４μｍ，深さＤ２が３μｍ，ドーパント濃度が１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３の範囲内の値を有するものである。
光電変換領域３が露出している領域には、半導体基板１の表面から突出する細長部１０が形成されている。
センサ部２０は、例えば破線で囲った領域で示すように、ドレイン２及び細長部１０を有して構成されており、光電変換領域３で発生した電荷（この例ではホール）を検出するものである。
固体撮像素子３０は、これら光電変換領域３及びセンサ部２０が画素毎に形成されたものである。

ここで、図１（ｂ）を用いて細長部１０をさらに詳細に説明する。
図１（ｂ）に示すように、細長部１０は、光電変換領域３が露出している領域における半導体基板１の表面上に順次形成された、第１のシリコン部１１，ゲート１２となるｐ^＋型の電荷集中領域，第２のシリコン部１３，及びソース１４を有して構成されている。
実施例では、細長部１０の長さＬ１０を０．２μｍとし、幅Ｗ１０を０．０１μｍとした。また、第２のシリコン部１３の長さＬ１３を０．１μｍとし、細長部１０近傍におけるドレイン２の深さＤ２ａを０．１μｍとした。

上述した構成を有する固体撮像素子３０によれば、特にゲート１２とソース１４との間に第２のシリコン部１３が介在しているので、ゲート１２とソース１４とが直接接触しているものに比べて、ゲート１２／ソース１４間の容量を小さくすることができる。
これにより、ゲート１２／ソース１４間のポテンシャルの変化を小さくすることができるので、センサ部２０の電荷検出感度をゲートとソースとが直接接触しているものよりも向上させることができる。

また、上述した構成を有する固体撮像素子３０によれば、特に電荷集中領域（ゲート）１２が細長部１０に形成されているため、電荷集中領域の体積を容易に小さくすることができるので、電荷集中領域の容量を小さくすることができる。

ここで、上記の細長部１０の不純物プロファイルの一例を図２に示す。
図２は、細長部１０の不純物プロファイル（シミュレーション値）を示す図であり、縦軸は不純物濃度を示し、横軸は細長部の先端部を０（ゼロ）基準とした細長部の長手方向の位置を示したものである。なお、図２の縦軸において、例えば“１．０ｅ＋１２”の表記は“１．０×１０^１２（ｃｍ^−３）”を簡略化して表したものであり、“１．０ｅ＋１６”の表記は“１．０×１０^１６（ｃｍ^−３）”を簡略化して表したものである。また、シミュレーションの条件（ソース用の不純物注入条件）として、ソース用不純物（ドーパント）を砒素（Ａｓ）、加速電圧を５０ＫｅＶ，ドーズ量を１×１０^１４ｃｍ^−２とし、電荷集中領域（ゲート１２）の不純物濃度を２×１０^１８ｃｍ^−３としている。

次に、上述した不純物プロファイルにおいて、電荷集中領域（ゲート）１２にホール（電荷）がある場合とない場合とのソース電圧とソース電流との関係を図３に示す。
図３は、図２に示した不純物プロファイルにおいて、電荷集中領域（ゲート）にホール（電荷）がある場合とない場合とのソース電圧とソース電流との関係を示す図である。なお、図3の縦軸において、例えば“１．Ｅ＋１２”の表記は“１．０×１０^１２（Ａ）”を簡略化して表したものであり、“１．Ｅ＋１６”の表記は“１．０×１０^１６（Ａ）”を簡略化して表したものである。
図３に示すように、ソースにマイナスの電圧を印加するとソース電流が発生する。ホール（電荷）がある場合は電荷がない場合に比べてソース電流の値が約５桁大きくなり、大きな増幅率が得られることがわかる。

次に、電荷集中領域（ゲート）１２におけるソース電圧とホール数との関係を図４に示す。
図４は、電荷集中領域（ゲート）におけるソース電圧とホール数との関係を示す図である。ホール数は、電荷集中領域の体積と電荷集中領域における電荷濃度とから、電荷集中領域における全電荷量を算出し、それをホール１個の電荷量で除算することにより算出したものである。
なお、ホール数は通常正の整数（自然数）で表されるが、図４ではソース電圧とホール数との関係をわかりするために小数点以下を四捨五入せずに表している。
図４に示すように、ホール数は、ソース電圧が−０．２Ｖ〜−２．１８Ｖの範囲内では２個以下になり、ソース電圧が−１．３Ｖ〜−２．０５Ｖの範囲内では１個以下になる。

従って、図３及び図４からわかるように、上述した固体撮像素子３０によれば、電荷集中領域（ゲート）におけるホール数が１個や２個といった非常に少ないホール数（電荷量）の場合においても、高い増幅率で大きなソース電流を得ることができる。

次に、上述した固体撮像素子３０を用いた固体撮像装置１００及びその動作方法について図５及び図６を用いて説明する。
図５は本発明に係る固体撮像装置の実施例における１画素の構成とこの画素と接続する各配線との関係を示す回路図である。図６は図５に示す固体撮像装置の動作方法を説明するためのタイミングチャートである。

図５に示すように、固体撮像装置１００は、一画素１１０毎に、上述した固体撮像素子３０，コンデンサＣ１，第１〜第３のスイッチＳＷ１〜ＳＷ３，ｐ型ＭＯＳＦＥＴ｛Metal-Oxide-Semiconductor Field-Effect Transistor（電界効果トランジスタの一種）｝１１２，ｎ型ＭＯＳＦＥＴ｛Metal-Oxide-Semiconductor Field-Effect Transistor（電界効果トランジスタの一種）｝１１４，メモリ１１６，及びアンプ１１８を有して構成されている。
固体撮像素子３０の細長部１０におけるソース１４は、コンデンサＣ１，第１のスイッチＳＷ１，及び第２のスイッチＳＷ２の各一端側，並びにインバータを構成しているｐ型ＭＯＳＦＥＴ１１２及びｎ型ＭＯＳＦＥＴ１１４のゲート共通接続点にそれぞれ接続されている。
また、固体撮像素子３０のドレイン２は、画素外からこのドレイン２に例えば０．６Ｖの電圧が印加される配線に接続されている。

コンデンサＣ１の容量は例えば１×１０^−１８Ｆであり、他端側は接地されている。
第１のスイッチＳＷ１の他端側は例えば０Ｖの配線に接続されており、第２のスイッチＳＷ２の他端側は例えば−５Ｖの電圧が印加される配線に接続されている。
また、第１のスイッチＳＷ１はセット配線に、第２のスイッチＳＷ２はリセット配線にそれぞれ接続されており、セット配線に画素外から電圧を印加することによって第１のスイッチＳＷ１をオン（またはオフ）することができ、リセット配線に外部から電圧を印加することによって第２のスイッチＳＷ２をオン（またはオフ）することができる。

インバータの出力端子であるｐ型ＭＯＳＦＥＴ１１２及びｎ型ＭＯＳＦＥＴ１１４の各ドレイン共通接続点はメモリ１１６に接続されており、ｐ型ＭＯＳＦＥＴ１１２のソースは例えば１．２Ｖの電圧が印加される配線に接続されており、ｎ型ＭＯＳＦＥＴ１１４のソースは接地されている。
メモリ１１６からの出力信号は第３のスイッチＳＷ３とアンプ１１８とを直列に介して出力線１２０より画素外に出力される。

次に、上述した固体撮像装置１００の一画素当たりの動作について、図５と共に図６のタイミングチャートを用いて説明する。

まず、図６（Ａ），（Ｆ）にハイレベルで模式的に示すように、第１のスイッチＳＷ１が一時的にオンして、センサ部２０のソース１４を０Ｖにセットする。この状態で光電変換領域３に光が入射すると光電変換されて電荷が発生し、この電荷はドレイン２に吸収され、ホールがセンサ部２０の電荷集中領域であるゲート１２に向かって移動する。このホール数に応じてコンデンサＣ１に電荷が溜まっていく。その結果、図６（Ｃ）に示すようにソース電圧Ｖｓは０Ｖから０.６Ｖに増大していく。

そうすると、所定の電圧（例えば０.４Ｖ）でインバータを構成しているｐ型ＭＯＳＦＥＴ１１２がオンからオフに、ｎ型ＭＯＳＦＥＴ１１４がオフからオンに反転する。その結果、そのインバータの出力電圧Ｖｏは、図６（Ｄ）に示すように１.２Ｖから０Ｖに変化する。デジタル的には「１」から「０」に変化する。メモリ１１６はこの結果、「０」を記憶する。

所定の時間が経過すると、図６（Ｂ）にハイレベルで模式的に示すように第２のスイッチＳＷ２が一時的にオンし、ソース１４に−５Ｖの電圧が印加され、ソース電圧Ｖｓが図６（Ｃ）に示すように−５Ｖとなる（リセットされる）。すると、ゲート（電荷集中領域）１２に蓄積されているホールが排出される。また、このときｐ型ＭＯＳＦＥＴ１１２がオフからオンに、ｎ型ＭＯＳＦＥＴ１１４がオンからオフに反転する。その結果、光電変換領域３で発生したホールがセンサ部２０のゲート１２に向かって移動することによりインバータの出力電圧Ｖｏは、図６（Ｄ）に示すように再び上昇していく。

第２のスイッチＳＷ２が一時的にオンし、ソースに−５Ｖの電圧が印加されるとホールはソース１４へ移動し、リセットされる。

その後、図６（Ｅ）にハイレベルで模式的に示すように、第３のスイッチＳＷ３が一時的にオンとなり、メモリ１１６に記憶されたデータがアンプ１１８で増幅されて出力線１２０より画素外へデジタル信号として出力される。

なお、図６（Ｆ）に示すようにハイレベルからローレベルにされて第１のスイッチＳＷ１がオフされ、図６（Ｇ）に示すようにローレベルからハイレベルにされて第２のスイッチＳＷ２がオンされるまでの所定時間内に電荷が発生しない場合は、ソース電圧Ｖｓは図６（Ｈ）に示すように変化するが、センサ部２０のゲート１２に向かうホールが存在しないので、インバータが反転せず、インバータの出力電圧Ｖｏは図６（Ｉ）に示すように一定のままであり、メモリ１１６は「１」を記憶する。

上述した固体撮像装置及びその動作方法によれば、ＡＰＤのような高電圧素子や量子ドットを用いることなく、ホールの個数（電荷量）に応じたデジタル信号を出力することができ、高電圧素子を用いた固体撮像装置に比べて低電圧で駆動することができる。

次に、本発明に係る固体撮像素子の製造方法、特にその主要構成部であるセンサ部における細長部の製造方法の実施例について、図７〜図１４を用いて説明する。
図７〜図１４は、本発明に係る固体撮像素子の製造方法、特にその主要構成部であるセンサ部における細長部の製造方法の実施例を説明するための模式的断面図であり、各図はその製造過程をそれぞれ示すものである。

まず、図７に示すように、半導体基板｛例えばシリコン（Ｓｉ）基板｝４１の表面に光電変換領域４２を形成し、さらに半導体基板４１の表面にこの光電変換領域４２の一部を露出させ、他の部分を囲うドレイン４３となるｎ型領域を形成する。
半導体基板４１，光電変換領域４２，及びドレイン４３は、上述した固体撮像素子３０の半導体基板１，光電変換領域３，及びドレイン２にそれぞれ対応するものであり、これら光電変換領域３，４２及びドレイン２，４３は、例えばイオン注入を行った後に熱処理することによって形成することができる。
その後、光電変換領域４２上及びドレイン４３上に、第１の絶縁膜４４を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。
実施例では、第１の絶縁膜４４としてシリコン窒化膜（ＳｉＮ）を用い、厚さｔ４４を０．２μｍとした。

次に、図８に示すように、第１の絶縁膜４４に、例えばフォトリソグラフィ法を用いて、光電変換領域４２を露出させる第１の穴４５を形成する。
実施例では、第１の穴４５の直径Ｄ４５を０．０９μｍとした。

次に、図９に示すように、第１の絶縁膜４４上に、第１の穴４５の少なくとも壁面を覆うように第２の絶縁膜４７を形成する。
実施例では、第２の絶縁膜４７としてシリコン酸化膜（ＳｉＯ_２）を用い、厚さｔ４７を０．０４μｍとした。

次に、図１０に示すように、第２の絶縁膜４７を、例えば異方性ドライエッチング法を用いてエッチバック処理する。このエッチバック処理により、第２の絶縁膜４７からなり第１の穴４５の壁面を覆うサイドスペーサ４８が形成されると共に、光電変換領域４２を露出させる。
サイドスペーサ４８が形成された第１の穴４５の内径Ｄ４８は０．０１μｍに小径化される。
即ち、サイドスペーサ４８は、第１の穴４５を小径化するためのものであり、後述するシリコン柱部５０をより細く形成するためのものである。

次に、図１１に示すように、サイドスペーサ４８が形成された第１の穴４５を埋めるようにシリコン（Ｓｉ）を選択的に結晶成長させて、細長状のシリコン柱部５０を形成する。

次に、図１２に示すように、シリコン柱部５０にイオン注入を行うことにより、シリコン柱部５０の長手方向の略中央部にゲート５２となるｐ^＋型の電荷集中領域を形成する。
実施例では、ゲート５２を形成するためのイオン注入の条件として、注入イオンをボロン（Ｂ）、加速電圧を３０ＫｅＶ，ドーズ量を５×１０^１２ｃｍ^−２とした。

これにより、シリコン柱部５０は、ゲート５２によって分割されて、ゲート５２と、ゲート５２と光電変換領域４２との間の領域である第１のシリコン部５１と、ゲート５２上の領域である第２のシリコン部５３とを備えた細長部５５となる。
ゲート５２，第１のシリコン部５１，及び第２のシリコン部５３は、上述したゲート１２，第１のシリコン部１１，及び第２のシリコン部１３（図１参照）にそれぞれ対応するものである。

次に、図１３に示すように、細長部５５上，サイドスペーサ４８上，及び第１の絶縁膜４４上にｎ^＋型のポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィ法を用いてパターン化することにより、細長部５５の第２のシリコン部５３と接続するソース５７を形成する。
その後、ソース５７に例えば１０００℃で３０秒間の熱処理を施すことにより、注入されたイオンが活性化するため、ソース５７は安定した導電性が得られる。

センサ部６０は、例えば破線の囲った領域で示すように、細長部５５，ソース５７，及びドレイン４３を有して構成されており、光電変換領域４２で発生した電荷（この例ではホール）を検出するものである。
また、ゲート５２，ソース５７，及びドレイン４３はジャンクションＦＥＴとして機能する。
後述する固体撮像素子７０は、これら光電変換領域４２及びセンサ部６０が画素毎に形成されたものである。

次に、図１４に示すように、ソース５７上及び第１の絶縁膜４４上に第３の絶縁膜６２を形成する。
その後、第３の絶縁膜６２及び第１の絶縁膜４４を貫通してドレイン４３を露出させる第２の穴６３、及び第３の絶縁膜６２を貫通してソース５７を露出させる第３の穴６４をそれぞれ形成する。
さらに、第３の絶縁膜６２上に、第２の穴６３及び第３の穴６４を埋めるパターン化された金属配線層６５を形成する。
これら第３の絶縁膜６２，第２の穴６３，第３の穴６４，及び金属配線層６５は周知の方法を用いて形成することができる。

上述した手順により、画素毎に光電変換領域４２及びセンサ部６０を有する固体撮像素子７０を得る。

上記手順により製造された固体撮像素子７０によれば、特にゲート５２とソース５７との間に第２のシリコン部５３が介在しているので、ゲート５２とソース５７とが直接接触しているものに比べて、ゲート５２／ソース５７間の容量を小さくすることができる。
これにより、ゲート５２／ソース５７間のポテンシャルの変化を小さくすることができるので、センサ部６０の電荷検出感度をゲートとソースとが直接接触しているものよりも向上させることができる。

また、上記手順により製造された固体撮像素子７０によれば、特に電荷集中領域（ゲート５２）が細長部７５に形成されているため、電荷集中領域の体積を容易に小さくすることができるので、電荷集中領域であるゲート５２の容量を小さくすることができる。

また、上記手順により製造された固体撮像素子７０を前述した固体撮像素子３０に替えて前述の固体撮像装置１００に用いることができる。

本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。

例えば、先に説明した固体撮像素子３０では細長部１０がソース１４を含む構成とし、その後に説明した固体撮像素子７０ではソース５７を細長部５５とは別に設けた構成としたが、これらに限定されるものではなく、ゲート（電荷集中領域）とソースとが互いに離間し、細長部に上記ゲートを備えた構成であればよい。

本発明に係る固体撮像素子の実施例を説明するための模式的断面図である。細長部の不純物プロファイル（シミュレーション値）を示す図である。図３に示した不純物プロファイルにおいて、電荷集中領域（ゲート）にホール（電荷）がある場合とない場合とのソース電圧とソース電流との関係を示す図である。電荷集中領域（ゲート）におけるソース電圧とホール数との関係を示す図である。実施例の固体撮像装置の１画素の構成とこの画素と接続する各配線との関係を示す回路図である。図６に示す固体撮像装置の動作を説明するためのタイミングチャートである。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。本発明に係る固体撮像素子の製造方法の実施例を説明するための模式的断面図である。

符号の説明

１，４１＿シリコン基板、２，４３＿ドレイン、３，４２＿光電変換領域、１０，５５＿細長部、１１，１３，５１，５３＿シリコン部、１２，５２＿ゲート、１４，５７＿ソース、２０，６０＿センサ部、３０，７０＿固体撮像素子、４４，４７，６２＿絶縁膜、４５，６３，６４＿穴、４８＿サイドスペーサ、５０＿シリコン柱部、６５＿金属配線層、１００＿固体撮像装置、１１０＿画素、Ｃ１＿コンデンサ、ＳＷ１〜ＳＷ３＿スイッチ、１１２＿ｐ型ＭＯＳＦＥＴ、１１４＿ｎ型ＭＯＳＦＥＴ、１１６＿メモリ、１１８＿アンプ、１２０＿出力線、Ｗ２，Ｗ３，Ｗ１０＿幅、Ｄ２，Ｄ２ａ，Ｄ３＿深さ、Ｌ１０，Ｌ１３＿長さ、Ｖｓ＿ソース電圧、Ｖｏ＿出力電圧、ｔ４４，ｔ４７＿厚さ、Ｄ４５，Ｄ４８＿直径（内径）

Claims

基板と、
前記基板の表面に形成された光電変換領域と、
前記基板の表面に形成され、前記光電変換領域の一部を露出させると共に他の部分を囲い、所定の電圧が印加されているドレインと、
前記光電変換領域が露出している領域において前記基板の表面から突出する細長形状を有し、前記細長形状の一部が、前記光電変換領域で発生した電荷を蓄積するゲートとなる電荷集中領域である細長部と、
前記基板の上方に設けられ、前記細長部における前記電荷集中領域とは異なる他の領域に接続するソースと、
を備え、
前記ドレイン，前記電荷集中領域，及び前記ソースを有すると共に前記ドレイン及び前記ソースをそれぞれ端子とする２端子構造のセンサ部が構成され、
前記ソースから出力され、前記光電変換領域で発生した電荷が前記電荷集中領域に蓄積され、その電荷数に応じて変化するソース電圧から、前記電荷集中領域に前記電荷の蓄積があったか否かをデジタル信号として出力する回路部であって、かつ、
前記電荷集中領域に蓄積されている電荷が排出されて、リセットされるように、前記ソースに印加する電圧を制御する回路部を
さらに備えた固体撮像装置。
前記回路部は、
前記ソースに一端が接続されたコンデンサと、
前記ソースに一端が接続され、他端に第１の電圧が印加されてオン状態となる第１のスイッチと、
前記ソースに一端が接続され、他端に前記第１の電圧とは異なる値の第２の電圧が印加されてオン状態となる第２のスイッチと、
前記ソースに一端が接続されたインバータ部と、
前記インバータ部の他端に一端が接続されたメモリ部と、
前記メモリ部の他端に一端が接続された第３のスイッチと、
前記第３のスイッチの他端に一端が接続されたアンプと、
を備える請求項１記載の固体撮像装置。